JPH08306199A - メモリ・アレイ出力における論理回路機構の内蔵型自己検査システム及び方法 - Google Patents
メモリ・アレイ出力における論理回路機構の内蔵型自己検査システム及び方法Info
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- JPH08306199A JPH08306199A JP8086586A JP8658696A JPH08306199A JP H08306199 A JPH08306199 A JP H08306199A JP 8086586 A JP8086586 A JP 8086586A JP 8658696 A JP8658696 A JP 8658696A JP H08306199 A JPH08306199 A JP H08306199A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】チップ上のメモリ・アレイの出力により組込型
論理回路機構の検査を行う内蔵型自己検査方法を提供す
る。 【解決手段】検査は少くともテスト・パターンの一部を
メモリ・アレイ１２に書込み、及びその後でメモリ・ア
レイからその部分を組込型論理回路機構１４に読取るこ
とによって、論理回路機構に提供されるテスト・パター
ンをチップ上に生成することにより実現される。３つの
特定の実施例が示されている。各々は生成されたテスト
・パターンの一部を含む決定論的ループ・テスト・パタ
ーンを使用している。前記ループ・テスト・パターンは
メモリ・アレイを経由して前記組込型論理回路機構に書
込むか、又はメモリ・アレイの周辺で前記論理回路機構
に直接書込むことができる。
論理回路機構の検査を行う内蔵型自己検査方法を提供す
る。 【解決手段】検査は少くともテスト・パターンの一部を
メモリ・アレイ１２に書込み、及びその後でメモリ・ア
レイからその部分を組込型論理回路機構１４に読取るこ
とによって、論理回路機構に提供されるテスト・パター
ンをチップ上に生成することにより実現される。３つの
特定の実施例が示されている。各々は生成されたテスト
・パターンの一部を含む決定論的ループ・テスト・パタ
ーンを使用している。前記ループ・テスト・パターンは
メモリ・アレイを経由して前記組込型論理回路機構に書
込むか、又はメモリ・アレイの周辺で前記論理回路機構
に直接書込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に集積回路のテ
ストに関するもので、更に詳しく言えば、メモリ・アレ
イ（配列）及び論理回路を接続する機能データ経路内に
境界走査ラッチを使用せずに、メモリ・アレイの出力に
接続された組込式論理回路の内蔵自己検査に関係してい
る。
ストに関するもので、更に詳しく言えば、メモリ・アレ
イ（配列）及び論理回路を接続する機能データ経路内に
境界走査ラッチを使用せずに、メモリ・アレイの出力に
接続された組込式論理回路の内蔵自己検査に関係してい
る。
【０００２】
【発明が解決しょうとする課題】集積回路技術が進歩す
るにつれて、益々多くのデバイス、及びその結果益々多
くの回路機能が単一のチップに配置されるようになっ
た。これらの発展は、このようなチップのテストに関す
る多くの問題を提出した。例えば、極端に大きなメモリ
・アレイ・チップのテストでさえ比較的分かりやすいの
に比べ、組込まれたメモリ・アレイ及び論理回路を含
む、種々の異る機能を集積したチップは、前記の組込ま
れた構造を十分テストすることを希望している回路設計
者／テスタ（検査する人）に多くの問題を課すことにな
る。例えば、このような組込まれたメモリ・アレイは一
般的に独立型チップに占めるメモリ・アレイに比べ回路
テスタで利用可能な入出力（Ｉ／Ｏ）ピンの数が遥かに
少ない。組込まれたメモリ・アレイのテストに関連する
問題は組込まれた論理機能にも及ぶ。
るにつれて、益々多くのデバイス、及びその結果益々多
くの回路機能が単一のチップに配置されるようになっ
た。これらの発展は、このようなチップのテストに関す
る多くの問題を提出した。例えば、極端に大きなメモリ
・アレイ・チップのテストでさえ比較的分かりやすいの
に比べ、組込まれたメモリ・アレイ及び論理回路を含
む、種々の異る機能を集積したチップは、前記の組込ま
れた構造を十分テストすることを希望している回路設計
者／テスタ（検査する人）に多くの問題を課すことにな
る。例えば、このような組込まれたメモリ・アレイは一
般的に独立型チップに占めるメモリ・アレイに比べ回路
テスタで利用可能な入出力（Ｉ／Ｏ）ピンの数が遥かに
少ない。組込まれたメモリ・アレイのテストに関連する
問題は組込まれた論理機能にも及ぶ。
【０００３】上記問題に対する一般的解決策は、チップ
それ自体にテスト回路を組込むことである。このような
方法を、しばしば、内蔵式自己検査（「ＢＩＳＴ」）又
はアレイ（「配列型」）自己テストと呼ばれる。以降こ
のような配列の仕方を一般的にＢＩＳＴ回路と呼ぶ。こ
れらの回路は当該技術では周知のことである。例えば、
「集積回路の内蔵型自己検査」と題する米国特許証５，
１７３，９０６号を参照されたい。
それ自体にテスト回路を組込むことである。このような
方法を、しばしば、内蔵式自己検査（「ＢＩＳＴ」）又
はアレイ（「配列型」）自己テストと呼ばれる。以降こ
のような配列の仕方を一般的にＢＩＳＴ回路と呼ぶ。こ
れらの回路は当該技術では周知のことである。例えば、
「集積回路の内蔵型自己検査」と題する米国特許証５，
１７３，９０６号を参照されたい。
【０００４】アクセス要件を軽減するためにデバイス製
造業者は、コンポーネントが機能モードで正常に作動す
るのに必要な回路に加えて、「走査回路」と呼ばれる回
路を含む構成要素（コンポーネント）を設計してきた。
前記走査回路はチップ・コンポーネントを通常作動から
テストに使用される「走査」モードに切換えることを可
能にする。この回路は、物理的アクセスが他の状況では
困難又は不可能である集積回路内でテスタがいくつかの
ノードで信号を「連写」（ｓｎａｐｓｈｏｔ）すること
を可能にする。
造業者は、コンポーネントが機能モードで正常に作動す
るのに必要な回路に加えて、「走査回路」と呼ばれる回
路を含む構成要素（コンポーネント）を設計してきた。
前記走査回路はチップ・コンポーネントを通常作動から
テストに使用される「走査」モードに切換えることを可
能にする。この回路は、物理的アクセスが他の状況では
困難又は不可能である集積回路内でテスタがいくつかの
ノードで信号を「連写」（ｓｎａｐｓｈｏｔ）すること
を可能にする。
【０００５】走査編成（ｏｒｇａｎｉｚａｔｉｏｎ）の
１タイプは、走査回路が関係している前記ノードが通常
のコンポーネント作動で使用される入出力ポートであっ
て、前記ノードがある意味では検査すべき回路の「境
界」上にあるという理由から「境界」走査として知られ
ている。このコンポーネントが通常作動から走査モード
へ切換えられている場合は、境界走査ラッチはロードさ
れ連続して読出すことができるだけでなく、データの受
信及び送信を同時に行うこともできる。前記境界走査機
能を使用することによって、コンポーネントの前記入出
力ポートに物理的に直接アクセスを行って、すべての走
査コンポーネント端末装置で信号を効率的に使用した
り、及び検出したりできる。境界−走査作動への標準的
アプローチについてはＩＥＥＥ規格１１４９．１に記述
されており、同規格は境界走査コンポーネントに対して
一般に認められた操作パラメータ及び定義一式が掲載さ
れている。
１タイプは、走査回路が関係している前記ノードが通常
のコンポーネント作動で使用される入出力ポートであっ
て、前記ノードがある意味では検査すべき回路の「境
界」上にあるという理由から「境界」走査として知られ
ている。このコンポーネントが通常作動から走査モード
へ切換えられている場合は、境界走査ラッチはロードさ
れ連続して読出すことができるだけでなく、データの受
信及び送信を同時に行うこともできる。前記境界走査機
能を使用することによって、コンポーネントの前記入出
力ポートに物理的に直接アクセスを行って、すべての走
査コンポーネント端末装置で信号を効率的に使用した
り、及び検出したりできる。境界−走査作動への標準的
アプローチについてはＩＥＥＥ規格１１４９．１に記述
されており、同規格は境界走査コンポーネントに対して
一般に認められた操作パラメータ及び定義一式が掲載さ
れている。
【０００６】現在の回路検査方法は、メモリ・ブロック
間、メモリとロジック間及び、複数のロジック・ブロッ
ク間の境界走査ラッチをしばしば使用してきた。ブロッ
ク間の区切りは大抵の場合、実用的なアプローチである
走査連鎖（チェイン）から単一サイクル・テストが効果
的に実行できるようにするため、通常はサイクル境界で
行われる。しかしながら、いくつかの設計ではロジック
とメモリの区切は性能低下と前記チップの占有領域を増
す結果、高いものにつくことが判明している。更に、比
較器（ｃｏｍｐａｒａｔｏｒ）のメモリ・セル及びＸＮ
ＯＲゲートが物理的に結合される内容アドレス・メモリ
（ＣＡＭ）の場合では、前記メモリとロジック間の境界
ラッチの導入が不可能である。
間、メモリとロジック間及び、複数のロジック・ブロッ
ク間の境界走査ラッチをしばしば使用してきた。ブロッ
ク間の区切りは大抵の場合、実用的なアプローチである
走査連鎖（チェイン）から単一サイクル・テストが効果
的に実行できるようにするため、通常はサイクル境界で
行われる。しかしながら、いくつかの設計ではロジック
とメモリの区切は性能低下と前記チップの占有領域を増
す結果、高いものにつくことが判明している。更に、比
較器（ｃｏｍｐａｒａｔｏｒ）のメモリ・セル及びＸＮ
ＯＲゲートが物理的に結合される内容アドレス・メモリ
（ＣＡＭ）の場合では、前記メモリとロジック間の境界
ラッチの導入が不可能である。
【０００７】メモリ・アレイの出力に組込まれた比較器
論理（ｃｏｍｐａｒａｔｏｒ ｌｏｇｉｃ）は益々一般
的になりつつある。より速いサイクル時間、及びサイク
ル当りのオペレーションの増加は、境界走査ラッチの配
置を最小にするように要求する。例えば、メモリ・アレ
イの前記出力と広い比較器論理回路への１入力間の境界
ラッチは実現できないが、依然として、いくつかのナノ
セコンドの速さのサイクル時間に適応する。前記メモリ
・アレイ／比較器論理インターフェースにおける境界走
査ラッチの付加は前記データ変換が前記ラッチを通して
行われる関係上、前記ロジックを評価するために追加サ
イクルが必要となろう。それによって機械の性能は著し
い影響が出る。更に、広い比較器論理、例えば、２８８
ビット幅を使用して対応する多数の境界走査ラッチを追
加すれば、前記半導体デバイスのかなり大きな領域を利
用できるであろう。加えて、このような回路機構のテス
トには極めて多くの時間がかかるであろう。テスト時間
を最小限に抑えるために、比較器論理は一般的には離散
的な論理セクションに分割されてきた。残念ながら、比
較器の設計に境界走査ラッチの追加が必要とされ、その
結果、更なる性能低下を生ずることになる。
論理（ｃｏｍｐａｒａｔｏｒ ｌｏｇｉｃ）は益々一般
的になりつつある。より速いサイクル時間、及びサイク
ル当りのオペレーションの増加は、境界走査ラッチの配
置を最小にするように要求する。例えば、メモリ・アレ
イの前記出力と広い比較器論理回路への１入力間の境界
ラッチは実現できないが、依然として、いくつかのナノ
セコンドの速さのサイクル時間に適応する。前記メモリ
・アレイ／比較器論理インターフェースにおける境界走
査ラッチの付加は前記データ変換が前記ラッチを通して
行われる関係上、前記ロジックを評価するために追加サ
イクルが必要となろう。それによって機械の性能は著し
い影響が出る。更に、広い比較器論理、例えば、２８８
ビット幅を使用して対応する多数の境界走査ラッチを追
加すれば、前記半導体デバイスのかなり大きな領域を利
用できるであろう。加えて、このような回路機構のテス
トには極めて多くの時間がかかるであろう。テスト時間
を最小限に抑えるために、比較器論理は一般的には離散
的な論理セクションに分割されてきた。残念ながら、比
較器の設計に境界走査ラッチの追加が必要とされ、その
結果、更なる性能低下を生ずることになる。
【０００８】したがって、前記半導体技術において、メ
モリ・アレイ、及び次の論理回路の間に走査可能な境界
ラッチを使用しないテスト構造と対応するテスト方法と
が必要となるが、一方次の論理回路の検査は、最小のサ
イクル数で１００％確実に行われる必要がある。
モリ・アレイ、及び次の論理回路の間に走査可能な境界
ラッチを使用しないテスト構造と対応するテスト方法と
が必要となるが、一方次の論理回路の検査は、最小のサ
イクル数で１００％確実に行われる必要がある。
【０００９】
【課題を解決するための手段】簡潔に要約すれば、本発
明はメモリ・アレイに結合された組込型論理回路の検査
のためのシステムを第１の特徴として含む。前記システ
ムは前記論理回路を検査するためのテスト・パターンを
生成する内蔵型自己検査（ＢＩＳＴ）手段、及び前記メ
モリ・アレイにそのテスト・パターン部分を書込み、そ
の後で、前記メモリ・アレイから前記テスト・パターン
を読取り、及び前記論理回路に同パターンを検査するた
めに提供することにより、前記論理回路に前記テスト・
パターンの少くとも一部分を提供するための手段とを含
む。本基本システムに対する多数の機能強化についても
開示されている。
明はメモリ・アレイに結合された組込型論理回路の検査
のためのシステムを第１の特徴として含む。前記システ
ムは前記論理回路を検査するためのテスト・パターンを
生成する内蔵型自己検査（ＢＩＳＴ）手段、及び前記メ
モリ・アレイにそのテスト・パターン部分を書込み、そ
の後で、前記メモリ・アレイから前記テスト・パターン
を読取り、及び前記論理回路に同パターンを検査するた
めに提供することにより、前記論理回路に前記テスト・
パターンの少くとも一部分を提供するための手段とを含
む。本基本システムに対する多数の機能強化についても
開示されている。
【００１０】他の特徴として、本発明はメモリ・アレイ
を有する集積回路チップ、即ち、前記論理回路を検査す
るためのチップ上に組込まれた自己検査（ＢＩＳＴ）手
段を具備している。前記メモリ・アレイはデータを格納
し、及び入力ポート並びに出力ポートを有する。前記論
理回路はメモリ・アレイ・フローから前記論理回路への
前記出力ポートを経由して格納されたデータを読取るよ
うにするため、前記メモリ・アレイの前記出力ポートに
電気的に結合される。前記論理回路を検査するための前
記オン・チップＢＩＳＴ手段は前記論理回路の検査用テ
スト・パターンを生成する手段、及び前記論理回路に前
記テスト・パターンを提供する手段とを含む。前記論理
回路に前記テスト・パターンを提供する手段は、少くと
もそれの一部を前記メモリ・アレイに書込み、及びその
後で、前記論理回路を検査するための前記論理回路への
前記出力ポートを経由して、前記メモリ・アレイからそ
の部分を読取るための手段を具備する。
を有する集積回路チップ、即ち、前記論理回路を検査す
るためのチップ上に組込まれた自己検査（ＢＩＳＴ）手
段を具備している。前記メモリ・アレイはデータを格納
し、及び入力ポート並びに出力ポートを有する。前記論
理回路はメモリ・アレイ・フローから前記論理回路への
前記出力ポートを経由して格納されたデータを読取るよ
うにするため、前記メモリ・アレイの前記出力ポートに
電気的に結合される。前記論理回路を検査するための前
記オン・チップＢＩＳＴ手段は前記論理回路の検査用テ
スト・パターンを生成する手段、及び前記論理回路に前
記テスト・パターンを提供する手段とを含む。前記論理
回路に前記テスト・パターンを提供する手段は、少くと
もそれの一部を前記メモリ・アレイに書込み、及びその
後で、前記論理回路を検査するための前記論理回路への
前記出力ポートを経由して、前記メモリ・アレイからそ
の部分を読取るための手段を具備する。
【００１１】更に他の特徴として、本発明はメモリ・ア
レイに結合された組込型論理回路機構を検査する方法を
具備する。前記論理回路はＣＡＭ設計にあるように、前
記メモリ・アレイの前記記憶セルに直接結合されるか、
又は前記メモリ・アレイの出力ポートに結合される。前
記方法は、前記論理回路を検査するテスト・パターンを
生成するための内蔵型自己検査（ＢＩＳＴ）を使用する
ステップと、前記メモリ・アレイに前記テスト・パター
ンの少くとも一部を書込み、及び前記メモリ・アレイの
テスト・パターンの前記部分をそれの検査用論理回路機
構に使用するステップを含む。
レイに結合された組込型論理回路機構を検査する方法を
具備する。前記論理回路はＣＡＭ設計にあるように、前
記メモリ・アレイの前記記憶セルに直接結合されるか、
又は前記メモリ・アレイの出力ポートに結合される。前
記方法は、前記論理回路を検査するテスト・パターンを
生成するための内蔵型自己検査（ＢＩＳＴ）を使用する
ステップと、前記メモリ・アレイに前記テスト・パター
ンの少くとも一部を書込み、及び前記メモリ・アレイの
テスト・パターンの前記部分をそれの検査用論理回路機
構に使用するステップを含む。
【００１２】換言すれば、本発明は前記メモリ・アレイ
と前記論理回路との間の前記機能データ・パス内に境界
走査ラッチを使用することなく、メモリ・アレイの出力
に組込まれた論理回路の自己検査を行うことを具備して
いる。前記インターフェースにおいて、境界走査ラッチ
又はマルチプレクサ（回路多重化装置）の必要性を無く
すことにより、機能的及び検査性能両方が向上し、テス
ト時間が減少し、及び前記検査回路機構によって使われ
るシリコン・チップ領域を最小に抑えることができる。
ここに述べられている実施例を使って、アドレス・メモ
リ・アレイの前記出力での比較器論理の「障害範囲の固
定化」を最小のテスト・サイクル数で得られる。論じら
れた前記設計は監視可能な出力として唯一のフェイル／
パス・ビットを提供する。テスター上のフェイル・ビッ
トを監視することにより、サイクル計算がフェイル（障
害）を特定することができる。前記設計はウェーハ・レ
ベル、又はシステム・レベル、例えば電源立上げ時にハ
ードウェアの自己検査の為に使用することができる。
と前記論理回路との間の前記機能データ・パス内に境界
走査ラッチを使用することなく、メモリ・アレイの出力
に組込まれた論理回路の自己検査を行うことを具備して
いる。前記インターフェースにおいて、境界走査ラッチ
又はマルチプレクサ（回路多重化装置）の必要性を無く
すことにより、機能的及び検査性能両方が向上し、テス
ト時間が減少し、及び前記検査回路機構によって使われ
るシリコン・チップ領域を最小に抑えることができる。
ここに述べられている実施例を使って、アドレス・メモ
リ・アレイの前記出力での比較器論理の「障害範囲の固
定化」を最小のテスト・サイクル数で得られる。論じら
れた前記設計は監視可能な出力として唯一のフェイル／
パス・ビットを提供する。テスター上のフェイル・ビッ
トを監視することにより、サイクル計算がフェイル（障
害）を特定することができる。前記設計はウェーハ・レ
ベル、又はシステム・レベル、例えば電源立上げ時にハ
ードウェアの自己検査の為に使用することができる。
【００１３】
【発明実施の状態】ここに開示されている基本概念の多
くは実現可能である。例を挙げると、３つの具体例が提
示されている。これらの具体例の各々に特徴的なこと
は、組込型メモリ・アレイとその出力に結合された論理
回路との間の前記機能データ・パス・インターフェース
から前記論理回路のテスタビリティ（検査可能性）を弱
めずに、走査可能なラッチを削除することである。ここ
で述べられている特定のメモリ・アレイは周知のＴＡＧ
メモリ、又は現在のマイクロプロセッサ・チップに備わ
っているディレクトリ・メモリを具備していてもよい。
更に、これらのメモリ・アレイの前記出力での前記論理
回路機構は、比較器論理を具備するものと仮定される。
しかしながら、当該技術の熟練せる当業者は、ここに提
示された概念が任意のテスト・パターン、即ち、決定論
的ランダム又は疑似ランダム・テスト・パターンを使用
して、任意のメモリ・アレイの前記出力で任意の論理回
路の検査に同様に適用することができる。
くは実現可能である。例を挙げると、３つの具体例が提
示されている。これらの具体例の各々に特徴的なこと
は、組込型メモリ・アレイとその出力に結合された論理
回路との間の前記機能データ・パス・インターフェース
から前記論理回路のテスタビリティ（検査可能性）を弱
めずに、走査可能なラッチを削除することである。ここ
で述べられている特定のメモリ・アレイは周知のＴＡＧ
メモリ、又は現在のマイクロプロセッサ・チップに備わ
っているディレクトリ・メモリを具備していてもよい。
更に、これらのメモリ・アレイの前記出力での前記論理
回路機構は、比較器論理を具備するものと仮定される。
しかしながら、当該技術の熟練せる当業者は、ここに提
示された概念が任意のテスト・パターン、即ち、決定論
的ランダム又は疑似ランダム・テスト・パターンを使用
して、任意のメモリ・アレイの前記出力で任意の論理回
路の検査に同様に適用することができる。
【００１４】複数の図全体にわたって使用されている同
一の参照番号は、同一の又は類似のコンポーネントを明
示している図面を参照して、図１は本発明に従って論理
回路検査を実行するために、回路１０で表示されている
メモリ／論理検査回路機構を描いている。回路１０は
「機能データ」、「機能アドレス」、及び「比較デー
タ」がマイクロプロセッサ・チップのどこか他の所から
受信した動作モード信号を含むマイクロプロセッサ・チ
ップの一部を包含することができる。回路１０はメモリ
・アレイ１２及びメモリ・アレイ１２の前記出力ポート
に本実施例の非走査ラッチ１６を通して結合された比較
器論理回路１４を含む。例として、ラッチ１６は境界走
査ラッチとは構造上、及び機能上異る当該技術で周知の
単一極性支持ラッチを具備することができる。特に、非
走査ラッチはデータを走査読取り、又は走査書込み（ｓ
ｃａｎ ｉｎ ｏｒ ｏｕｔ）するために提供すること
ができるテスト・データ入力を有していない。
一の参照番号は、同一の又は類似のコンポーネントを明
示している図面を参照して、図１は本発明に従って論理
回路検査を実行するために、回路１０で表示されている
メモリ／論理検査回路機構を描いている。回路１０は
「機能データ」、「機能アドレス」、及び「比較デー
タ」がマイクロプロセッサ・チップのどこか他の所から
受信した動作モード信号を含むマイクロプロセッサ・チ
ップの一部を包含することができる。回路１０はメモリ
・アレイ１２及びメモリ・アレイ１２の前記出力ポート
に本実施例の非走査ラッチ１６を通して結合された比較
器論理回路１４を含む。例として、ラッチ１６は境界走
査ラッチとは構造上、及び機能上異る当該技術で周知の
単一極性支持ラッチを具備することができる。特に、非
走査ラッチはデータを走査読取り、又は走査書込み（ｓ
ｃａｎ ｉｎ ｏｒ ｏｕｔ）するために提供すること
ができるテスト・データ入力を有していない。
【００１５】本発明に従って、比較器論理１４の検査
は、メモリ・アレイ１２を機能的に使用することにより
部分的に達成される。内蔵型自己検査（ＢＩＳＴ）１８
は、最小サイクル数で小さなセットのテスト・パターン
を使って、前記論理を完全な形の「障害固定（ｓｔｕｃ
ｋ−ｆａｕｌｔ）」検査をすることが可能な効果的方法
で、比較器論理１４を検査するのに必要な事前定義され
た決定論的パターンを供給する。ＢＩＳＴ１８からメモ
リ・アレイ１２へのテスト・データ入力は、並列に接続
された複数のマルチプレクサを具備することが可能なマ
ルチプレクサ回路２０を介して行われる。マルチプレク
サ２０は、例えばＢＩＳＴ１８によって生成されるＳＥ
ＬＥＣＴ（選択）信号によって、機能データ、及び動作
モード及びテスト・モードに対するテスト・データ入力
と順次、適切に切換えるために制御することができる。
図示されていないが、ＢＩＳＴ１８はメモリ・アレイに
つながる在来の読取り／書込み制御線にも結合されるで
あろう。
は、メモリ・アレイ１２を機能的に使用することにより
部分的に達成される。内蔵型自己検査（ＢＩＳＴ）１８
は、最小サイクル数で小さなセットのテスト・パターン
を使って、前記論理を完全な形の「障害固定（ｓｔｕｃ
ｋ−ｆａｕｌｔ）」検査をすることが可能な効果的方法
で、比較器論理１４を検査するのに必要な事前定義され
た決定論的パターンを供給する。ＢＩＳＴ１８からメモ
リ・アレイ１２へのテスト・データ入力は、並列に接続
された複数のマルチプレクサを具備することが可能なマ
ルチプレクサ回路２０を介して行われる。マルチプレク
サ２０は、例えばＢＩＳＴ１８によって生成されるＳＥ
ＬＥＣＴ（選択）信号によって、機能データ、及び動作
モード及びテスト・モードに対するテスト・データ入力
と順次、適切に切換えるために制御することができる。
図示されていないが、ＢＩＳＴ１８はメモリ・アレイに
つながる在来の読取り／書込み制御線にも結合されるで
あろう。
【００１６】メモリ・アレイ１２は複数のワード線及び
ビット線からなり、各ワード線即ち行（ｒｏｗ）は複数
のメモリ位置Ｍに分離され、そこにおいて、Ｍ≧２、各
ＭはＮビット幅で、Ｎ≧１と仮定される。ここに更にに
説明されているように、各メモリ位置Ｍは複数のビット
を含み、各ビットには１個の「無効データ・ビット」を
含めることができ、同無効データ・ビットは断定（ａｓ
ｓｅｒｔｅｄ）されると、比較器論理１４の当該部分か
らの出力を使用不能にするものと仮定する。例として、
「Ｎ」ビットは３７ビットから成り、その内の１ビット
は前記「無効データ・ビット」であり、及び前記メモリ
位置Ｍ（ｌｏｃａｔｉｏｎ）はメモリの各行が８×３７
ビットから成るように、メモリ・アレイ１２の単一行内
に８メモリ・セクション即ち位置を含む。ＢＩＳＴ１８
はＢＩＳＴ１８からのテスト・アドレス、又は前記マイ
クロプロセッサ・チップ上の他の場所からの機能アドレ
スを入力として受信するアドレス・マルチプレクサ２２
を経由してアレイ１２をアドレス指定する。「選択」信
号は機能モード及びテスト・モード間でマルチプレクサ
２２を再度切換える。
ビット線からなり、各ワード線即ち行（ｒｏｗ）は複数
のメモリ位置Ｍに分離され、そこにおいて、Ｍ≧２、各
ＭはＮビット幅で、Ｎ≧１と仮定される。ここに更にに
説明されているように、各メモリ位置Ｍは複数のビット
を含み、各ビットには１個の「無効データ・ビット」を
含めることができ、同無効データ・ビットは断定（ａｓ
ｓｅｒｔｅｄ）されると、比較器論理１４の当該部分か
らの出力を使用不能にするものと仮定する。例として、
「Ｎ」ビットは３７ビットから成り、その内の１ビット
は前記「無効データ・ビット」であり、及び前記メモリ
位置Ｍ（ｌｏｃａｔｉｏｎ）はメモリの各行が８×３７
ビットから成るように、メモリ・アレイ１２の単一行内
に８メモリ・セクション即ち位置を含む。ＢＩＳＴ１８
はＢＩＳＴ１８からのテスト・アドレス、又は前記マイ
クロプロセッサ・チップ上の他の場所からの機能アドレ
スを入力として受信するアドレス・マルチプレクサ２２
を経由してアレイ１２をアドレス指定する。「選択」信
号は機能モード及びテスト・モード間でマルチプレクサ
２２を再度切換える。
【００１７】非走査ラッチ１６への送りに加えて、メモ
リ・アレイ１２からの出力は出力マルチプレクサ２４に
供給される。同マルチプレクサは、メモリ・アレイ１２
それ自体の在来テスト用に部分的に機能する。出力ＭＵ
Ｘ（マルチプレクサ）２４は、例えばＢＩＳＴ１８から
受信する「制御信号」により判定されるように検査分析
用アレイ１２内に特定のメモリ・セクションＭを選択す
る。前記選択されたメモリ位置Ｍの選択された「Ｎ」メ
モリ・ビットからのデータは、メモリ・アレイ１２から
の検索データを「期待データ」（ｅｘｐｅｃｔ ｄａｔ
ａ）と比較する圧縮／比較回路２８（ｃｏｍｐｒｅｓｓ
ｉｏｎ／ｃｏｍｐａｒｅ ｃｉｒｃｕｉｔ）に出力ラッ
チ２６を経由して提供され、「期待データ」は前記アレ
イを介して前記データを送るのに必要なサイクル数によ
って遅延される前記メモリに対する入出力テスト・デー
タを簡単に含めることができる。圧縮／比較回路２８か
らの出力は、メモリ・アレイ障害の検出を監視できる実
時間（リアル・タイム）「パス／フェイル（合格／不合
格）」信号である。
リ・アレイ１２からの出力は出力マルチプレクサ２４に
供給される。同マルチプレクサは、メモリ・アレイ１２
それ自体の在来テスト用に部分的に機能する。出力ＭＵ
Ｘ（マルチプレクサ）２４は、例えばＢＩＳＴ１８から
受信する「制御信号」により判定されるように検査分析
用アレイ１２内に特定のメモリ・セクションＭを選択す
る。前記選択されたメモリ位置Ｍの選択された「Ｎ」メ
モリ・ビットからのデータは、メモリ・アレイ１２から
の検索データを「期待データ」（ｅｘｐｅｃｔ ｄａｔ
ａ）と比較する圧縮／比較回路２８（ｃｏｍｐｒｅｓｓ
ｉｏｎ／ｃｏｍｐａｒｅ ｃｉｒｃｕｉｔ）に出力ラッ
チ２６を経由して提供され、「期待データ」は前記アレ
イを介して前記データを送るのに必要なサイクル数によ
って遅延される前記メモリに対する入出力テスト・デー
タを簡単に含めることができる。圧縮／比較回路２８か
らの出力は、メモリ・アレイ障害の検出を監視できる実
時間（リアル・タイム）「パス／フェイル（合格／不合
格）」信号である。
【００１８】ここに提供されているメモリ・アレイ１２
の検査は、アレイ組込型自己検査（ＡＢＩＳＴ）として
当該技術では知られている。ＡＢＩＳＴメモリ検査に関
する詳細については、「集積回路の内蔵型自己検査法」
と題する米国特許証５１７３９０６号を参照されたい。
前記メモリ・アレイ１２の検査が合格すると、その後、
メモリ・アレイ１２及び比較器論理１４の前記インター
フェースで境界走査ラッチを使用しないで、テスト・パ
ターンを比較器論理１４に提供するために前記メモリ・
アレイが、本発明に従って機能的に使用されている。
の検査は、アレイ組込型自己検査（ＡＢＩＳＴ）として
当該技術では知られている。ＡＢＩＳＴメモリ検査に関
する詳細については、「集積回路の内蔵型自己検査法」
と題する米国特許証５１７３９０６号を参照されたい。
前記メモリ・アレイ１２の検査が合格すると、その後、
メモリ・アレイ１２及び比較器論理１４の前記インター
フェースで境界走査ラッチを使用しないで、テスト・パ
ターンを比較器論理１４に提供するために前記メモリ・
アレイが、本発明に従って機能的に使用されている。
【００１９】例として、比較器論理１４は、各々がメモ
リ・アレイ１２内の、それぞれのメモリ位置Ｍからポー
トＡ入力でＮビット受信するために接続されているＭ２
入力（ｔｗｏ−ｉｎｐｕｔ）比較器を含む。図２は比較
器４０の１実施例を描いたもので、比較器論理１４内で
Ｍ回繰返されるものと仮定する。各比較器４０は、メモ
リ・アレイ１２からのデータをポートＡで、比較マルチ
プレクサ３０（図１）を経由して受信される比較データ
「ＣＭＰＤＡＴＡ」信号をポートＢで受信するために、
並列に接続されたＮ−１ ２入力（ｔｗｏ−ｉｎｐｕ
ｔ）排他ＮＯＲ（ＸＮＯＲ）ゲートを含む。ＸＮＯＲゲ
ートからの出力はＡＮＤ（論理積）ゲート４２に送ら
れ、同ゲートは比較器４０の出力を提供する。メモリ・
アレイ１２（図１）の当該メモリ位置Ｍからインバータ
４４を通過した後、前記無効データ・ビットがＡＮＤゲ
ート４２にも送られる。
リ・アレイ１２内の、それぞれのメモリ位置Ｍからポー
トＡ入力でＮビット受信するために接続されているＭ２
入力（ｔｗｏ−ｉｎｐｕｔ）比較器を含む。図２は比較
器４０の１実施例を描いたもので、比較器論理１４内で
Ｍ回繰返されるものと仮定する。各比較器４０は、メモ
リ・アレイ１２からのデータをポートＡで、比較マルチ
プレクサ３０（図１）を経由して受信される比較データ
「ＣＭＰＤＡＴＡ」信号をポートＢで受信するために、
並列に接続されたＮ−１ ２入力（ｔｗｏ−ｉｎｐｕ
ｔ）排他ＮＯＲ（ＸＮＯＲ）ゲートを含む。ＸＮＯＲゲ
ートからの出力はＡＮＤ（論理積）ゲート４２に送ら
れ、同ゲートは比較器４０の出力を提供する。メモリ・
アレイ１２（図１）の当該メモリ位置Ｍからインバータ
４４を通過した後、前記無効データ・ビットがＡＮＤゲ
ート４２にも送られる。
【００２０】２入力ＸＮＯＲゲートの完全障害固定検査
を実行するための前記パターンは００、０１、１０、１
１である。ＡＮＤゲートは前記入力がゼロ・ステート
（状態）に固定化されないことを保証するために全１パ
ターンを必要とする。「１に固定（ｓｔｕｃｋ−ａｔ−
ｏｎｅ）」検査も必要であり、前記入力にすべて１を割
り当て、その後で全ての入力にゼロを横断的に移動させ
ることにより実行される。これらのパターン要件を所与
のものとし、以下のパターン・セットがＮ−１ビット幅
の比較器を検査するために発明された。すべてのＸＮＯ
Ｒゲートが釣り合うようにするために、全１の領域は最
初に使用され、及び同様にＡＮＤゲートの前記入力に全
１を提供し、それによって、１を前記比較器の出力に伝
幡させる。第２のパターンは前記ＸＮＯＲゲートが比較
できる全０の領域から成る。これらの２つのパターンは
前記ＸＮＯＲゲートに対する００及び１１の場合（ｃａ
ｓｅ）、及び前記ＡＮＤゲートに対する全１の場合とを
含む。
を実行するための前記パターンは００、０１、１０、１
１である。ＡＮＤゲートは前記入力がゼロ・ステート
（状態）に固定化されないことを保証するために全１パ
ターンを必要とする。「１に固定（ｓｔｕｃｋ−ａｔ−
ｏｎｅ）」検査も必要であり、前記入力にすべて１を割
り当て、その後で全ての入力にゼロを横断的に移動させ
ることにより実行される。これらのパターン要件を所与
のものとし、以下のパターン・セットがＮ−１ビット幅
の比較器を検査するために発明された。すべてのＸＮＯ
Ｒゲートが釣り合うようにするために、全１の領域は最
初に使用され、及び同様にＡＮＤゲートの前記入力に全
１を提供し、それによって、１を前記比較器の出力に伝
幡させる。第２のパターンは前記ＸＮＯＲゲートが比較
できる全０の領域から成る。これらの２つのパターンは
前記ＸＮＯＲゲートに対する００及び１１の場合（ｃａ
ｓｅ）、及び前記ＡＮＤゲートに対する全１の場合とを
含む。
【００２１】次のパターン・セットは、前記ＸＮＯＲ入
力の０１の場合を含む。このパターン・セットを介し
て、前記ＸＮＯＲゲートの前記出力はＡＮＤゲート入力
のマーチング・ゼロ（０）パターンを生成する。このパ
ターンは全０で開始され、前記比較器の２つの入力、即
ち、ポートＡ、及びポートＢのどれか１つを介して１を
移動することにより得られる。前記非選択ポートは前記
メモリ・アレイを介して全ゼロ（０）又は全１信号パタ
ーンを受信する。図１の実施例では、前記マーチング・
パターンはポートＢのみで、即ち、比較データ・マルチ
プレクサ３０を経由して受信される比較器論理１４に前
記比較入力が発生する。図１に示されているように、マ
ルチプレクサ３０は機能的「比較データ」信号に加え
て、比較シフト・レジスタ３２からテスト・パターン信
号を受信する。比較シフト・レジスタ３２はＢＩＳＴ１
８から比較マルチプレクサ３０を介して比較器論理１４
の前記ポートＢ入力に対してテスト・データのＮ−１ビ
ットを提供する。（更に、メモリ・アレイ１２から各Ｎ
ビット・メモリ信号の１ビットは図２に示されているよ
うに、ＸＮＯＲゲートを送らない無効データ・ビットを
含む。）前記マーチング・パターンはポートＢ上に
「１」を有する１つのゲートを除いて、すべてのＸＮＯ
Ｒゲートを突合わせる。これは前記比較器の最終出力が
「０」値を、即ち比較違いの値を表示させる。比較器論
理１４を含む前記複数の比較器からの前記出力は、圧縮
／比較回路３６に提供するためにＭ出力ラッチ３４（図
１）に同時に送られ、圧縮／比較回路は適切な比較器か
らの前記出力を選択し、及びＢＩＳＴ１８から受信した
対応する「期待データ」信号と比較した後で、単一の合
格／不合格（ｐａｓｓ／ｆａｉｌ）信号を出力する。
力の０１の場合を含む。このパターン・セットを介し
て、前記ＸＮＯＲゲートの前記出力はＡＮＤゲート入力
のマーチング・ゼロ（０）パターンを生成する。このパ
ターンは全０で開始され、前記比較器の２つの入力、即
ち、ポートＡ、及びポートＢのどれか１つを介して１を
移動することにより得られる。前記非選択ポートは前記
メモリ・アレイを介して全ゼロ（０）又は全１信号パタ
ーンを受信する。図１の実施例では、前記マーチング・
パターンはポートＢのみで、即ち、比較データ・マルチ
プレクサ３０を経由して受信される比較器論理１４に前
記比較入力が発生する。図１に示されているように、マ
ルチプレクサ３０は機能的「比較データ」信号に加え
て、比較シフト・レジスタ３２からテスト・パターン信
号を受信する。比較シフト・レジスタ３２はＢＩＳＴ１
８から比較マルチプレクサ３０を介して比較器論理１４
の前記ポートＢ入力に対してテスト・データのＮ−１ビ
ットを提供する。（更に、メモリ・アレイ１２から各Ｎ
ビット・メモリ信号の１ビットは図２に示されているよ
うに、ＸＮＯＲゲートを送らない無効データ・ビットを
含む。）前記マーチング・パターンはポートＢ上に
「１」を有する１つのゲートを除いて、すべてのＸＮＯ
Ｒゲートを突合わせる。これは前記比較器の最終出力が
「０」値を、即ち比較違いの値を表示させる。比較器論
理１４を含む前記複数の比較器からの前記出力は、圧縮
／比較回路３６に提供するためにＭ出力ラッチ３４（図
１）に同時に送られ、圧縮／比較回路は適切な比較器か
らの前記出力を選択し、及びＢＩＳＴ１８から受信した
対応する「期待データ」信号と比較した後で、単一の合
格／不合格（ｐａｓｓ／ｆａｉｌ）信号を出力する。
【００２２】１つの最終パターン・セットは前記テスト
を完了するために、即ち、比較器４０の前記ＸＮＯＲゲ
ートの他のポート（ポートＡ）が「０」に短絡しないこ
とを保証するために必要である。このテストは前記ＸＮ
ＯＲゲートに対するすべての入力に「１」を配列し、前
記のテスト・パターンの場合と同様に前記ポートＢ入力
を横断的に「０」を移させることにより完了できる。
を完了するために、即ち、比較器４０の前記ＸＮＯＲゲ
ートの他のポート（ポートＡ）が「０」に短絡しないこ
とを保証するために必要である。このテストは前記ＸＮ
ＯＲゲートに対するすべての入力に「１」を配列し、前
記のテスト・パターンの場合と同様に前記ポートＢ入力
を横断的に「０」を移させることにより完了できる。
【００２３】比較シフト・レジスタ３２から受信される
前記テスト・データは、論理１４（図１）の各比較器４
０（図２）のポートＢに使用されると仮定する場合、そ
の後上記のパターン順序は、論理１４内のすべてのＭ比
較器を同時に検査するために使用できる。比較器の同時
検査は前記要求されたパターン・セットをＭ倍縮小させ
る。図３−図５は本発明に従って論理回路検査の一実施
例をより詳細に示している。この検査の流れは図１及び
図２の前記メモリ／論理回路の例として書かれたもので
ある。
前記テスト・データは、論理１４（図１）の各比較器４
０（図２）のポートＢに使用されると仮定する場合、そ
の後上記のパターン順序は、論理１４内のすべてのＭ比
較器を同時に検査するために使用できる。比較器の同時
検査は前記要求されたパターン・セットをＭ倍縮小させ
る。図３−図５は本発明に従って論理回路検査の一実施
例をより詳細に示している。この検査の流れは図１及び
図２の前記メモリ／論理回路の例として書かれたもので
ある。
【００２４】論理回路検査を開始する前に、メモリ・ア
レイ１２は在来のアレイ内蔵型自己検査方法（図３）で
検査される。前記メモリ・アレイが検査に合格すると、
その後「無効データ・ビット」は、行（０）となるよう
に任意に選択されたワード線を初期化して、対応する行
（０）（ｒｏｗ ０）無効データ・ビットを除いて全０
になることを検査され、無効データ・ビットは初期化さ
れて全１となる（ステップ５２）。更にまた、断定され
ると（ａｓｓｅｒｔｅｄ）、前記無効データ・ビットは
対応する比較器論理出力を使用不能とする。全０は前記
比較シフト・レジスタから前記比較器論理に供給され
（ステップ５４）、及び各比較器からの比較器論理出力
が「０」を含んでいることが確認される（ステップ５
６）。無効データ・ビットが活動化（ａｃｔｉｖａｔ
ｅ）していない場合、その後、前記対応する比較器出力
からの出力は、比較（即ち「１」）信号を含む。種々の
比較器の前記出力は各出力が前記検査に合格することを
及び前記当該「無効データ・ビット」が良好であること
を保証するために、単一「０」「期待データ」とそれぞ
れ比較される。
レイ１２は在来のアレイ内蔵型自己検査方法（図３）で
検査される。前記メモリ・アレイが検査に合格すると、
その後「無効データ・ビット」は、行（０）となるよう
に任意に選択されたワード線を初期化して、対応する行
（０）（ｒｏｗ ０）無効データ・ビットを除いて全０
になることを検査され、無効データ・ビットは初期化さ
れて全１となる（ステップ５２）。更にまた、断定され
ると（ａｓｓｅｒｔｅｄ）、前記無効データ・ビットは
対応する比較器論理出力を使用不能とする。全０は前記
比較シフト・レジスタから前記比較器論理に供給され
（ステップ５４）、及び各比較器からの比較器論理出力
が「０」を含んでいることが確認される（ステップ５
６）。無効データ・ビットが活動化（ａｃｔｉｖａｔ
ｅ）していない場合、その後、前記対応する比較器出力
からの出力は、比較（即ち「１」）信号を含む。種々の
比較器の前記出力は各出力が前記検査に合格することを
及び前記当該「無効データ・ビット」が良好であること
を保証するために、単一「０」「期待データ」とそれぞ
れ比較される。
【００２5】次に、前記メモリ・アレイの行（０）のす
べてのビットが０で書込まれる（ステップ５８）。その
上、前記無効データ・ビットに「０」を書込むことによ
り、前記無効データ・ビットが解除され、前記比較器論
理が機能できるようになる。前記メモリ・アレイ行
（０）からの０（ゼロ）は前記比較シフト・レジスタか
らの全０（ゼロ）と比較される（ステップ６０）。すべ
ての比較器出力は「１」に変換される。このことは、種
々の比較器からの出力が期待データ「１」と比較される
圧縮／比較ブロック（図１）で確認される（ステップ６
２）。
べてのビットが０で書込まれる（ステップ５８）。その
上、前記無効データ・ビットに「０」を書込むことによ
り、前記無効データ・ビットが解除され、前記比較器論
理が機能できるようになる。前記メモリ・アレイ行
（０）からの０（ゼロ）は前記比較シフト・レジスタか
らの全０（ゼロ）と比較される（ステップ６０）。すべ
ての比較器出力は「１」に変換される。このことは、種
々の比較器からの出力が期待データ「１」と比較される
圧縮／比較ブロック（図１）で確認される（ステップ６
２）。
【００２６】前記比較論理内の比較器Ｍの数が８を含む
と仮定すると、前記メモリ・アレイの行（０）内に８個
のメモリ位置を順次並べる（即ちロード）ためにステー
ト・マシーン（ＢＩＳＴ）を必要とする。前記無効デー
タ・ビット上の０値は、行（０）上のデータを前記比較
シフト・レジスタのその値と９番目のサイクルで比較を
可能とし、その結果、すべてのＭ比較器の同時検査が実
行できる。
と仮定すると、前記メモリ・アレイの行（０）内に８個
のメモリ位置を順次並べる（即ちロード）ためにステー
ト・マシーン（ＢＩＳＴ）を必要とする。前記無効デー
タ・ビット上の０値は、行（０）上のデータを前記比較
シフト・レジスタのその値と９番目のサイクルで比較を
可能とし、その結果、すべてのＭ比較器の同時検査が実
行できる。
【００２７】１０番目のサイクルで、ラッチ（０）で前
記ＢＩＳＴからの「１」は、前記比較シフト・レジスタ
に注入され（ステップ６４）、及び前記比較器論理出力
で比較違いが確認される（ステップ６６）。前記注入さ
れた「１」は、前記比較シフト・レジスタを含むＮ−１
ラッチの各々を進行する（ステップ６８）。前記注入さ
れた「１」の各シフトに伴い、前記比較器論理出力での
比較違い（ｍｉｓｃｏｍｐａｒｅ）の確認がステップ７
０で行われる。前記注入された「１」のこのシフトはＮ
−２サイクルを要する。図１のフィードバック線で示さ
れているように、前記比較シフト・レジスタの末端で、
前記ラッチからの「０」は、注入された「１」が前記比
較シフト・レジスタを伝幡したように、ラッチ（０）近
辺に戻される。前記比較シフト・レジスタを介して、前
記注入された「１」のこの動き（ｗａｌｋｉｎｇ）は、
前記レジスタの前記末端ラッチに前記注入された「１」
がくるまで起きる（ステップ７２）。この時点で、前記
比較シフト・レジスタを含む環状連鎖ラッチからの出力
信号は、前記ＢＩＳＴステート・マシーンに次の状態
（ステート）への推移を通知する。必要に応じて、例え
ば、パイプライン・アーキテクチュアに使用されている
段階数によって前記フィードバック信号は前記連鎖（ｃ
ｈａｉｎ）の前記末端ラッチ以外のラッチから供給する
ことができる。
記ＢＩＳＴからの「１」は、前記比較シフト・レジスタ
に注入され（ステップ６４）、及び前記比較器論理出力
で比較違いが確認される（ステップ６６）。前記注入さ
れた「１」は、前記比較シフト・レジスタを含むＮ−１
ラッチの各々を進行する（ステップ６８）。前記注入さ
れた「１」の各シフトに伴い、前記比較器論理出力での
比較違い（ｍｉｓｃｏｍｐａｒｅ）の確認がステップ７
０で行われる。前記注入された「１」のこのシフトはＮ
−２サイクルを要する。図１のフィードバック線で示さ
れているように、前記比較シフト・レジスタの末端で、
前記ラッチからの「０」は、注入された「１」が前記比
較シフト・レジスタを伝幡したように、ラッチ（０）近
辺に戻される。前記比較シフト・レジスタを介して、前
記注入された「１」のこの動き（ｗａｌｋｉｎｇ）は、
前記レジスタの前記末端ラッチに前記注入された「１」
がくるまで起きる（ステップ７２）。この時点で、前記
比較シフト・レジスタを含む環状連鎖ラッチからの出力
信号は、前記ＢＩＳＴステート・マシーンに次の状態
（ステート）への推移を通知する。必要に応じて、例え
ば、パイプライン・アーキテクチュアに使用されている
段階数によって前記フィードバック信号は前記連鎖（ｃ
ｈａｉｎ）の前記末端ラッチ以外のラッチから供給する
ことができる。
【００２８】前記注入された「１」が前記ポートＢ入力
のすべてのビットを横に移動すると、次のテスト・パタ
ーンが前記ＢＩＳＴにより生成される（ステップ７
４）。この新しいパターンは全０と書込まれた前記行
（０）の無効データ・ビットを除き、全１に書込むこと
を含むが（ステップ７６）、前記比較シフト・レジスタ
（同時にロードされたものと仮定する）から前記比較器
論理の前記ポートＢ入力に全１を同時に適用することも
含む（ステップ７８）。全１は前記Ｍ比較器のポートＡ
及びポートＢ入力両方に書込まれるので、各比較器の前
記出力は前記圧縮／比較回路機構により確認される比較
（即ち「１」）でなければならない（ステップ８０）。
次に、「０」がラッチ（０）で前記比較シフト・レジス
タに注入され（ステップ８２）、及び前記比較器論理出
力での比較違い（ｍｉｓｃｏｍｐａｒｅ）の確認がステ
ップ８４で行われる。前記テスト・パターンの場合のよ
うに、前記注入された「０」は前記比較シフト・レジス
タの内でシフトされ（ステップ８６）、各シフトを使っ
て前記（Ｎ−１）番目のラッチからの「０」はラッチ
（０）の近辺に戻される。各々の位置で、前記Ｍ比較器
出力での比較違いの確認がステップ８８で行われる。前
記注入された「０」が前記比較シフト・レジスタ９０で
（Ｎ−１）番目のラッチに到達すると、本実施例に従っ
た前記比較器論理の検査はステップ９２で完了する。
のすべてのビットを横に移動すると、次のテスト・パタ
ーンが前記ＢＩＳＴにより生成される（ステップ７
４）。この新しいパターンは全０と書込まれた前記行
（０）の無効データ・ビットを除き、全１に書込むこと
を含むが（ステップ７６）、前記比較シフト・レジスタ
（同時にロードされたものと仮定する）から前記比較器
論理の前記ポートＢ入力に全１を同時に適用することも
含む（ステップ７８）。全１は前記Ｍ比較器のポートＡ
及びポートＢ入力両方に書込まれるので、各比較器の前
記出力は前記圧縮／比較回路機構により確認される比較
（即ち「１」）でなければならない（ステップ８０）。
次に、「０」がラッチ（０）で前記比較シフト・レジス
タに注入され（ステップ８２）、及び前記比較器論理出
力での比較違い（ｍｉｓｃｏｍｐａｒｅ）の確認がステ
ップ８４で行われる。前記テスト・パターンの場合のよ
うに、前記注入された「０」は前記比較シフト・レジス
タの内でシフトされ（ステップ８６）、各シフトを使っ
て前記（Ｎ−１）番目のラッチからの「０」はラッチ
（０）の近辺に戻される。各々の位置で、前記Ｍ比較器
出力での比較違いの確認がステップ８８で行われる。前
記注入された「０」が前記比較シフト・レジスタ９０で
（Ｎ−１）番目のラッチに到達すると、本実施例に従っ
た前記比較器論理の検査はステップ９２で完了する。
【００２９】使用されている特別なテスト・パターン
は、前記メモリ・アレイの前記出力で前記論理回路に依
存している。ここに記述されている幅広の比較器論理を
使って、最小のサイクル数で、決定論的なパターンを検
査するのは非常に結構である。表１は前記比較器論理が
無効データ・ビットを含めた３７ビット幅の８個の比較
器を含む。
は、前記メモリ・アレイの前記出力で前記論理回路に依
存している。ここに記述されている幅広の比較器論理を
使って、最小のサイクル数で、決定論的なパターンを検
査するのは非常に結構である。表１は前記比較器論理が
無効データ・ビットを含めた３７ビット幅の８個の比較
器を含む。
【表１】
【００３０】図６−図１２で示されている前記回路機構
及びプロセスの実施例には図１−図５で開示されている
それらに変更を加えたものも含まれる。特に、注入され
た「１」又は「０」のループは図６−図９の実施例のよ
うに前記メモリ・アレイを介するか、図１０−図１２の
実施例のように前記比較器論理へ前記メモリ・アレイ及
び前記比較データ入力の両者を介して実現することがで
きる。
及びプロセスの実施例には図１−図５で開示されている
それらに変更を加えたものも含まれる。特に、注入され
た「１」又は「０」のループは図６−図９の実施例のよ
うに前記メモリ・アレイを介するか、図１０−図１２の
実施例のように前記比較器論理へ前記メモリ・アレイ及
び前記比較データ入力の両者を介して実現することがで
きる。
【００３１】記述なき場合、一般的には図６の１０′で
示される前記メモリ／論理検査回路機構は図１の回路機
構１０と全く一致している。最初の変形として、図１の
前記比較シフト・レジスタ３２で実行される前記テスト
・パターン・ループ機能はメモリ・アレイ１２へ、結局
は比較器論理１４内の各比較器４０（図２）の前記ポー
トＡ入力にマルチプレクサ２０を介してテスト・データ
を出力する入力シフト・レジスタ１００により本実施例
で実行される。解説のために、比較器論理１４は各々が
Ｍ出力ラッチ３４の当該ラッチに単一ビット出力を提供
するＭ Ｎ−ビット幅の比較器を含むものと更に仮定さ
れる。
示される前記メモリ／論理検査回路機構は図１の回路機
構１０と全く一致している。最初の変形として、図１の
前記比較シフト・レジスタ３２で実行される前記テスト
・パターン・ループ機能はメモリ・アレイ１２へ、結局
は比較器論理１４内の各比較器４０（図２）の前記ポー
トＡ入力にマルチプレクサ２０を介してテスト・データ
を出力する入力シフト・レジスタ１００により本実施例
で実行される。解説のために、比較器論理１４は各々が
Ｍ出力ラッチ３４の当該ラッチに単一ビット出力を提供
するＭ Ｎ−ビット幅の比較器を含むものと更に仮定さ
れる。
【００３２】図１−図５の実施例と異り、全１及び全０
テスト・パターンは、マルチプレクサ３０を介して直接
ＢＩＳＴ１８から図６の前記実施例の比較器論理１４の
ポートＢに送られる。更に、マルチプレクサ２０、２２
及び３０は、前記マルチプレクサを機能モードとテスト
・モード間で切換えるＢＩＳＴ１８により生成される
「選択」信号により制御される。すべての比較器を同時
に検査する代わりに、図６の前記構造は前記比較器論理
の連続検査を引き受ける。比較器論理１４内に８個の比
較器が存在するようにＭが８に等しいと仮定すると、図
１の回路機構１０と比較される検査回路機構１０′に要
求される約８倍のサイクル数が存在する。しかしなが
ら、利点としては、前記回路機構１０′を実行すること
により障害の発生時の診断を容易にする。
テスト・パターンは、マルチプレクサ３０を介して直接
ＢＩＳＴ１８から図６の前記実施例の比較器論理１４の
ポートＢに送られる。更に、マルチプレクサ２０、２２
及び３０は、前記マルチプレクサを機能モードとテスト
・モード間で切換えるＢＩＳＴ１８により生成される
「選択」信号により制御される。すべての比較器を同時
に検査する代わりに、図６の前記構造は前記比較器論理
の連続検査を引き受ける。比較器論理１４内に８個の比
較器が存在するようにＭが８に等しいと仮定すると、図
１の回路機構１０と比較される検査回路機構１０′に要
求される約８倍のサイクル数が存在する。しかしなが
ら、利点としては、前記回路機構１０′を実行すること
により障害の発生時の診断を容易にする。
【００３３】動作上、回路機構１０′の検査は図１の回
路機構１０の検査と類似している。特に、全０及び全１
の検査の後で、ＢＩＳＴ１８は入力シフト・レジスタ１
００内に設定された１の領域に「０」を、又は０の領域
に「１」を注入する。この注入テスト・データはその後
前記入力シフト・レジスタを介して前記注入データがそ
れぞれシフトされると、前記第１ラッチに戻された前記
（Ｎ−１）番目のラッチのデータと共にループされる。
レジスタ１００からの出力信号は前記入力シフト・レジ
スタの（Ｎ−１）番目のラッチに前記注入テスト・デー
タが到達した旨をＢＩＳＴ１８に通知する。本実施例で
は、前記アレイの各メモリ位置Ｍに対する前記無効デー
タ・ビットは前記入力マルチプレクサを介して前記アレ
イに前記ＢＩＳＴから別個に送られることに留意する必
要がある。
路機構１０の検査と類似している。特に、全０及び全１
の検査の後で、ＢＩＳＴ１８は入力シフト・レジスタ１
００内に設定された１の領域に「０」を、又は０の領域
に「１」を注入する。この注入テスト・データはその後
前記入力シフト・レジスタを介して前記注入データがそ
れぞれシフトされると、前記第１ラッチに戻された前記
（Ｎ−１）番目のラッチのデータと共にループされる。
レジスタ１００からの出力信号は前記入力シフト・レジ
スタの（Ｎ−１）番目のラッチに前記注入テスト・デー
タが到達した旨をＢＩＳＴ１８に通知する。本実施例で
は、前記アレイの各メモリ位置Ｍに対する前記無効デー
タ・ビットは前記入力マルチプレクサを介して前記アレ
イに前記ＢＩＳＴから別個に送られることに留意する必
要がある。
【００３４】更に、図１の非走査ラッチ１６が、例えば
比較器論理１４を備えた種々の比較器のポートＡにメモ
リ・アレイ１２の前記出力ポートが直接接続できるよう
にするため除去されていることも注意を要する。この設
計を以て、前記データと同一サイクルの前記メモリ・ア
レイ１２からの前記比較器比較データは前記アレイに書
込まれる。更に、前記Ｍ出力ラッチ３４からの出力は、
ＢＩＳＴ１８から「Ｍ選択の１つ」とラベルが付いた制
御信号を受信するマルチプレクサ１０２に送られること
にも留意する必要がある。したがって、単一の比較器の
出力は更にＢＩＳＴ１８から受信された前記単一ビット
「期待データ」との比較のためＭＵＸ１０２（マルチプ
レクサ１０２）を介して圧縮／比較回路機構１０４に送
られる。圧縮／比較回路機構１０４からの出力は、既に
指摘されているように、比較器論理１４内の特定の比較
器により容易に遡ることがきでる合格／不合格信号を含
む。メモリ／論理回路機構１０′の検査は図７−図９の
詳細な流れ図を参照すればより良く理解できる。
比較器論理１４を備えた種々の比較器のポートＡにメモ
リ・アレイ１２の前記出力ポートが直接接続できるよう
にするため除去されていることも注意を要する。この設
計を以て、前記データと同一サイクルの前記メモリ・ア
レイ１２からの前記比較器比較データは前記アレイに書
込まれる。更に、前記Ｍ出力ラッチ３４からの出力は、
ＢＩＳＴ１８から「Ｍ選択の１つ」とラベルが付いた制
御信号を受信するマルチプレクサ１０２に送られること
にも留意する必要がある。したがって、単一の比較器の
出力は更にＢＩＳＴ１８から受信された前記単一ビット
「期待データ」との比較のためＭＵＸ１０２（マルチプ
レクサ１０２）を介して圧縮／比較回路機構１０４に送
られる。圧縮／比較回路機構１０４からの出力は、既に
指摘されているように、比較器論理１４内の特定の比較
器により容易に遡ることがきでる合格／不合格信号を含
む。メモリ／論理回路機構１０′の検査は図７−図９の
詳細な流れ図を参照すればより良く理解できる。
【００３５】更に、論理回路検査を開始する前に、メモ
リ・アレイ１２は在来のアレイ内蔵型自己検査１１０を
使って検査される。メモリ障害が発見されないと仮定し
た場合、その後、行（０）として任意に選択されたメモ
リの１行が、ボックス１１２の１に書込まれる前記無効
データ・ビットを除いてすべて０と書込まれる。本出願
で検討された例では、各メモリ行がＭは整数≧２で、各
メモリ位置ＭはＮデータ・ビットを受信し、Ｎ≧２であ
って、その１つが前記「無効データ・ビット」を含む、
複数のメモリ位置Ｍを具備すると仮定する。第１メモリ
位置Ｍ（０）は、ステップ１１４を処理する行（０）の
中で選択される。メモリ位置Ｍ（０）の前記Ｎビット
は、比較器論理１４を構成する前記Ｍ比較器の当該比較
器に書込まれる。この比較器への前記ポートＢ入力は前
記比較マルチプレクサを介してＢＩＳＴ１８からＮ−１
「０」ビットを受信する（ステップ１１６）。前記無効
データ・ビットは１個の「１」を含むので、比較違いは
前記論理入力で確認されなければならない（ステップ１
１８）。
リ・アレイ１２は在来のアレイ内蔵型自己検査１１０を
使って検査される。メモリ障害が発見されないと仮定し
た場合、その後、行（０）として任意に選択されたメモ
リの１行が、ボックス１１２の１に書込まれる前記無効
データ・ビットを除いてすべて０と書込まれる。本出願
で検討された例では、各メモリ行がＭは整数≧２で、各
メモリ位置ＭはＮデータ・ビットを受信し、Ｎ≧２であ
って、その１つが前記「無効データ・ビット」を含む、
複数のメモリ位置Ｍを具備すると仮定する。第１メモリ
位置Ｍ（０）は、ステップ１１４を処理する行（０）の
中で選択される。メモリ位置Ｍ（０）の前記Ｎビット
は、比較器論理１４を構成する前記Ｍ比較器の当該比較
器に書込まれる。この比較器への前記ポートＢ入力は前
記比較マルチプレクサを介してＢＩＳＴ１８からＮ−１
「０」ビットを受信する（ステップ１１６）。前記無効
データ・ビットは１個の「１」を含むので、比較違いは
前記論理入力で確認されなければならない（ステップ１
１８）。
【００３６】次のテスト・パターンは、前記無効データ
・ビットが最早ステップ１２０を実行しないように行
（０）のメモリ位置Ｍを０に書込む。更に前記比較マル
チプレクサを介して、ＢＩＳＴ１８から前記比較器論理
のポートＢにゼロ（Ｚｅｒｏｓ）を当てはめる（ステッ
プ１２２）。全０はポートＡ及びポートＢの両者に当て
はめられ、及び、前記無効データ・ビットが実行されな
いので、比較信号「１」が前記比較器論理の比較器Ｍ
（０）から出力されなければならない（ステップ１２
４）。
・ビットが最早ステップ１２０を実行しないように行
（０）のメモリ位置Ｍを０に書込む。更に前記比較マル
チプレクサを介して、ＢＩＳＴ１８から前記比較器論理
のポートＢにゼロ（Ｚｅｒｏｓ）を当てはめる（ステッ
プ１２２）。全０はポートＡ及びポートＢの両者に当て
はめられ、及び、前記無効データ・ビットが実行されな
いので、比較信号「１」が前記比較器論理の比較器Ｍ
（０）から出力されなければならない（ステップ１２
４）。
【００３７】次のテスト・パターンは、「１」を前記入
力シフト・レジスタにラッチ（０）で注入し、及びその
後前記入力シフト・レジスタの内容をメモリ位置Ｍ
（０）に書き込むことにより設定される（ステップ１２
６）。前記当該比較器Ｍ（０）への入力時の前記設定さ
れたテスト・パターンに基いて、比較違い信号「０」は
前記比較論理の出力時に確認されなければならない（ス
テップ１２８）。テスト・パターンのループは前記入力
シフト・レジスタ内の次のラッチへ前記注入された
「１」をシフトし、この新しいテスト・パターンをメモ
リ位置Ｍ（０）に、及びこのことから推して、前記各比
較器の前記ポートＡ入力に書込むことにより実行される
（ステップ１３０）。更に、比較違い（「０」）は、前
記比較器の前記出力時に確認されなければならない（ス
テップ１３２）。このプロセスは、前記注入された
「１」が前記入力シフト・レジスタの（Ｎ−１）番目の
ラッチに到達するまで繰返される（ステップ１３４）。
そこに到達すると、前記ＢＩＳＴは、すべてのメモリ位
置Ｍがを実行したか否か判定する（ステップ１３６）。
この段階では、メモリ位置Ｍ（０）のみが実行し終った
ので、前記ＢＩＳＴは、次のメモリ位置、即ち、Ｓｅｔ
Ｍ＝Ｍ＋１へ進むように命令される（ステップ１３
８）。全０を含む最初のテスト・パターンをこの新しい
メモリ位置Ｍに対応する前記比較器のポートＡ及びポー
トＢを横断的に適用するためにプロセスは元に戻る。
力シフト・レジスタにラッチ（０）で注入し、及びその
後前記入力シフト・レジスタの内容をメモリ位置Ｍ
（０）に書き込むことにより設定される（ステップ１２
６）。前記当該比較器Ｍ（０）への入力時の前記設定さ
れたテスト・パターンに基いて、比較違い信号「０」は
前記比較論理の出力時に確認されなければならない（ス
テップ１２８）。テスト・パターンのループは前記入力
シフト・レジスタ内の次のラッチへ前記注入された
「１」をシフトし、この新しいテスト・パターンをメモ
リ位置Ｍ（０）に、及びこのことから推して、前記各比
較器の前記ポートＡ入力に書込むことにより実行される
（ステップ１３０）。更に、比較違い（「０」）は、前
記比較器の前記出力時に確認されなければならない（ス
テップ１３２）。このプロセスは、前記注入された
「１」が前記入力シフト・レジスタの（Ｎ−１）番目の
ラッチに到達するまで繰返される（ステップ１３４）。
そこに到達すると、前記ＢＩＳＴは、すべてのメモリ位
置Ｍがを実行したか否か判定する（ステップ１３６）。
この段階では、メモリ位置Ｍ（０）のみが実行し終った
ので、前記ＢＩＳＴは、次のメモリ位置、即ち、Ｓｅｔ
Ｍ＝Ｍ＋１へ進むように命令される（ステップ１３
８）。全０を含む最初のテスト・パターンをこの新しい
メモリ位置Ｍに対応する前記比較器のポートＡ及びポー
トＢを横断的に適用するためにプロセスは元に戻る。
【００３８】すべてのメモリ位置及び対応する比較器が
実行されると、前記メモリ・アレイの行（０）のメモリ
位置Ｍ（０）は、ＢＩＳＴ１８からステップ１４２の
「０」で未実行（ｕｎａｓｓｅｒｔｅｄ）の状態の前記
各無効データ・ビットを除く、全１のパターンを受信す
るために再度ステップ１４０が選択される。
実行されると、前記メモリ・アレイの行（０）のメモリ
位置Ｍ（０）は、ＢＩＳＴ１８からステップ１４２の
「０」で未実行（ｕｎａｓｓｅｒｔｅｄ）の状態の前記
各無効データ・ビットを除く、全１のパターンを受信す
るために再度ステップ１４０が選択される。
【００３９】図９に引続いて、前記比較器論理は前記Ｂ
ＩＳＴステート・マシーンから全１のパターンをポート
Ｂで受信する。全１はポートＡ及びポートＢを横断的に
存在しているので、比較信号「１」は前記比較器論理出
力で確認されなければならない（ステップ１４６）。
ＩＳＴステート・マシーンから全１のパターンをポート
Ｂで受信する。全１はポートＡ及びポートＢを横断的に
存在しているので、比較信号「１」は前記比較器論理出
力で確認されなければならない（ステップ１４６）。
【００４０】次に、「０」はラッチ（０）で前記入力シ
フト・レジスタに注入され、及び前記レジスタの内容は
メモリ位置Ｍに書込まれる（ステップ１４８）。前記当
該比較器のポートＡ及びポートＢ入力は最早比較しない
ので、比較違い信号「０」は前記比較器の前記出力で確
認されなければならない（ステップ１５０）。それ以
来、前記注入された「０」は前記入力シフト・レジスタ
の隣のラッチにシフトされ、前記内容はメモリ位置Ｍに
書込まれ（ステップ１５２）、及び比較違い信号「０」
は前記比較器の前記出力で確認される（ステップ１５
４）。このプロセスは前記注入された「０」が前記入力
シフト・レジスタのＮ−１番目のラッチに回帰するまで
繰返される（ステップ１５６）。
フト・レジスタに注入され、及び前記レジスタの内容は
メモリ位置Ｍに書込まれる（ステップ１４８）。前記当
該比較器のポートＡ及びポートＢ入力は最早比較しない
ので、比較違い信号「０」は前記比較器の前記出力で確
認されなければならない（ステップ１５０）。それ以
来、前記注入された「０」は前記入力シフト・レジスタ
の隣のラッチにシフトされ、前記内容はメモリ位置Ｍに
書込まれ（ステップ１５２）、及び比較違い信号「０」
は前記比較器の前記出力で確認される（ステップ１５
４）。このプロセスは前記注入された「０」が前記入力
シフト・レジスタのＮ−１番目のラッチに回帰するまで
繰返される（ステップ１５６）。
【００４１】次に、すべてのメモリ位置、即ちすべての
比較器は、ステップ１５８を実行しているか否かの調査
のプロセスが来る。調査が終了されていない場合は、前
記ＢＩＳＴは次のメモリ位置Ｍ、即ち、Ｓｅｔｓ Ｍ＝
Ｍ＋１を得る（ステップ１６０）。すべてのメモリ位置
がそのように実行された後、前記比較器論理の検査はス
テップ１６２で完了する。
比較器は、ステップ１５８を実行しているか否かの調査
のプロセスが来る。調査が終了されていない場合は、前
記ＢＩＳＴは次のメモリ位置Ｍ、即ち、Ｓｅｔｓ Ｍ＝
Ｍ＋１を得る（ステップ１６０）。すべてのメモリ位置
がそのように実行された後、前記比較器論理の検査はス
テップ１６２で完了する。
【００４２】図１０は、本発明に従って構成されたメモ
リ／論理検査回路機構１０′の更に他の実施例を描いて
いる。この実施例では、前記テスト・パターンのループ
がレジスタ１７２の末端ラッチから入力シフト・レジス
タ１７０の第１ラッチへのフィードバックを受けて、入
力シフト・レジスタ１７０及び比較シフト・レジスタ１
７２の両者内に発生する。シフト・レジスタ１７０及び
シフト・レジスタ１７２は共にシフト・レジスタ連鎖を
含む。入力シフト・レジスタ１７０はＮ−１データ・ビ
ットをメモリ・アレイ１２へ提供し、同メモリ・アレイ
は複数のメモリ位置Ｍに分割されるものと仮定され、そ
の各々がＮ−１データ・ビット及び無効データ・ビット
を有する。検査の最中に、前記無効データ・ビットはＢ
ＩＳＴ１８からマルチプレクサ２０を介してアレイ１２
へ直接入力される。回路機構１０″の優位性は図６に関
して描かれ及び上述の回路機構１０′と実質的に同一で
ある。図６の前記設計に関して、非走査ラッチはメモリ
・アレイ１２及び比較器論理１４間のインターフェース
として図１０の実施例では割愛されている。したがっ
て、前記メモリは書込まれ前記同一サイクル内で前記比
較が発生する。実際に実行された場合、もし前記比較が
前記次のサイクルで行われれば、その後注入された
「１」又は「０」がレジスタ１７０からレジスタ１７２
へシフトされる前にメモリを介して前記パターンが回帰
できるようにするため、レジスタ１７０及びレジスタ１
７２間にダミー・ラッチ段階が必要となる。
リ／論理検査回路機構１０′の更に他の実施例を描いて
いる。この実施例では、前記テスト・パターンのループ
がレジスタ１７２の末端ラッチから入力シフト・レジス
タ１７０の第１ラッチへのフィードバックを受けて、入
力シフト・レジスタ１７０及び比較シフト・レジスタ１
７２の両者内に発生する。シフト・レジスタ１７０及び
シフト・レジスタ１７２は共にシフト・レジスタ連鎖を
含む。入力シフト・レジスタ１７０はＮ−１データ・ビ
ットをメモリ・アレイ１２へ提供し、同メモリ・アレイ
は複数のメモリ位置Ｍに分割されるものと仮定され、そ
の各々がＮ−１データ・ビット及び無効データ・ビット
を有する。検査の最中に、前記無効データ・ビットはＢ
ＩＳＴ１８からマルチプレクサ２０を介してアレイ１２
へ直接入力される。回路機構１０″の優位性は図６に関
して描かれ及び上述の回路機構１０′と実質的に同一で
ある。図６の前記設計に関して、非走査ラッチはメモリ
・アレイ１２及び比較器論理１４間のインターフェース
として図１０の実施例では割愛されている。したがっ
て、前記メモリは書込まれ前記同一サイクル内で前記比
較が発生する。実際に実行された場合、もし前記比較が
前記次のサイクルで行われれば、その後注入された
「１」又は「０」がレジスタ１７０からレジスタ１７２
へシフトされる前にメモリを介して前記パターンが回帰
できるようにするため、レジスタ１７０及びレジスタ１
７２間にダミー・ラッチ段階が必要となる。
【００４3】前記発明の本実施例に従って、論理回路機
構１４の検査は前記テスト・データ・レジスタ１７０及
び１７２を介して応用される、その本質的には僅か３つ
の異なるパターンに集約できる。特に、全１入力、全０
入力、及び、全１フィールド（領域）内のゼロ（０）又
は全０領域内の１のループ・パターンは、前記論理回路
機構の１００％「障害固定検査（ｓｔｕｃｋ−ｆａｕｌ
ｔ ｔｅｓｔｉｎｇ）」を得るのに十分である。図１０
の前記メモリ／論理検査回路機構１０″を使用する−検
査例は図１１及び図１２に示されている。
構１４の検査は前記テスト・データ・レジスタ１７０及
び１７２を介して応用される、その本質的には僅か３つ
の異なるパターンに集約できる。特に、全１入力、全０
入力、及び、全１フィールド（領域）内のゼロ（０）又
は全０領域内の１のループ・パターンは、前記論理回路
機構の１００％「障害固定検査（ｓｔｕｃｋ−ｆａｕｌ
ｔ ｔｅｓｔｉｎｇ）」を得るのに十分である。図１０
の前記メモリ／論理検査回路機構１０″を使用する−検
査例は図１１及び図１２に示されている。
【００４４】論理回路検査の前に、前記メモリ・アレイ
は前記ＢＩＳＴステート・マシーンを使用して一般的に
は検査されている。前記メモリ・アレイが合格（ｐａｓ
ｓ）すると仮定して、その後、論理回路検査がメモリ行
（０）を前記無効データ・ビットを含む全１に初期化す
ることで開始される（ステップ２０２）。これは入力シ
フト・レジスタ１７０に全て１をロードし、当該内容を
ＭＵＸ２０を介して前記メモリ・アレイへ転送し、特定
のメモリ位置Ｍ（０）が前記メモリ・アレイの行（０）
内で選択されると仮定することにより達成することがで
きる（ステップ２０４）。全１は前記比較シフト・レジ
スタから前記比較器論理に直接適用される（ステップ２
０６）。更に、比較シフト・レジスタ１７２（図１０）
は、前記ＢＩＳＴ１８により同時に１をロードすること
ができると仮定する。更に、比較器論理１４はＭ比較器
のアレイを含み、各比較器は図２の前記論理回路機構を
含むものと仮定する。前記無効データ・ビットはメモリ
位置Ｍ（０）を含む各位置（ｌｏｃａｔｉｏｎ）Ｍで実
行されるので、比較違い信号（ｍｉｓｃｏｍｐａｒｅ
ｓｉｇｎａｌ）「０」は、前記比較器出力で確認されな
ければならない（ステップ２０８）。さもなければ、不
合格信号は、圧縮／比較回路機構１０４（図１０）から
出力される。
は前記ＢＩＳＴステート・マシーンを使用して一般的に
は検査されている。前記メモリ・アレイが合格（ｐａｓ
ｓ）すると仮定して、その後、論理回路検査がメモリ行
（０）を前記無効データ・ビットを含む全１に初期化す
ることで開始される（ステップ２０２）。これは入力シ
フト・レジスタ１７０に全て１をロードし、当該内容を
ＭＵＸ２０を介して前記メモリ・アレイへ転送し、特定
のメモリ位置Ｍ（０）が前記メモリ・アレイの行（０）
内で選択されると仮定することにより達成することがで
きる（ステップ２０４）。全１は前記比較シフト・レジ
スタから前記比較器論理に直接適用される（ステップ２
０６）。更に、比較シフト・レジスタ１７２（図１０）
は、前記ＢＩＳＴ１８により同時に１をロードすること
ができると仮定する。更に、比較器論理１４はＭ比較器
のアレイを含み、各比較器は図２の前記論理回路機構を
含むものと仮定する。前記無効データ・ビットはメモリ
位置Ｍ（０）を含む各位置（ｌｏｃａｔｉｏｎ）Ｍで実
行されるので、比較違い信号（ｍｉｓｃｏｍｐａｒｅ
ｓｉｇｎａｌ）「０」は、前記比較器出力で確認されな
ければならない（ステップ２０８）。さもなければ、不
合格信号は、圧縮／比較回路機構１０４（図１０）から
出力される。
【００４５】次に、前記比較器論理がステップ２１０を
機能できるようにするために「０」に書込まれる当該無
効データ・ビットを除いて、行（０）のメモリ位置Ｍ
（０）は全１で書込まれる。前記比較器に対する前記デ
ータ・ポートＡ入力への全「１」の適用に比例して、全
「１」パターンは、前記シフト・レジスタ連鎖の前記比
較シフト・レジスタ部分からポートＢの前記比較器論理
に適用される（ステップ２１２）。前記無効データ・ビ
ットが実行されないので、比較信号「１」は前記比較器
出力で確認されなければならない（ステップ２１４）。
機能できるようにするために「０」に書込まれる当該無
効データ・ビットを除いて、行（０）のメモリ位置Ｍ
（０）は全１で書込まれる。前記比較器に対する前記デ
ータ・ポートＡ入力への全「１」の適用に比例して、全
「１」パターンは、前記シフト・レジスタ連鎖の前記比
較シフト・レジスタ部分からポートＢの前記比較器論理
に適用される（ステップ２１２）。前記無効データ・ビ
ットが実行されないので、比較信号「１」は前記比較器
出力で確認されなければならない（ステップ２１４）。
【００４６】前記次のテスト・パターンは、行（０）の
メモリ位置Ｍ（０）を前記無効データ・ビットを含む全
（０）に書込むことと（ステップ２１６）、及び前記比
較シフト・レジスタから前記比較器論理のポートＢへ全
０パターンを適用することを要求している（ステップ２
１８）。ポートＡ及びポートＢの両者に適用された全ゼ
ロ（０）を使って、比較信号「１」は、前記比較器論理
の前記出力時に確認されなければならない（ステップ２
２０）。
メモリ位置Ｍ（０）を前記無効データ・ビットを含む全
（０）に書込むことと（ステップ２１６）、及び前記比
較シフト・レジスタから前記比較器論理のポートＢへ全
０パターンを適用することを要求している（ステップ２
１８）。ポートＡ及びポートＢの両者に適用された全ゼ
ロ（０）を使って、比較信号「１」は、前記比較器論理
の前記出力時に確認されなければならない（ステップ２
２０）。
【００４７】比較違い検査（ｍｉｓｃｏｍｐａｒｅ ｔ
ｅｓｔｉｎｇ）は、ラッチ（０）で前記入力シフト・レ
ジスタに「１」を注入し、及びメモリ位置Ｍに前記シフ
ト・レジスタの内容を書込むことにより開始される（ス
テップ２２２）。全０は前記比較シフト・レジスタを介
して前記比較器論理のポートＢに適用されるものと仮定
される。これらの入力を以て、比較違い信号「０」が前
記比較器から出力されなければならない（ステップ２２
４）。前記注入された「１」は、その後前記入力シフト
・レジスタ及び前記比較シフト・レジスタから成る前記
シフト・レジスタ連鎖の前記次のラッチにシフトされる
（ステップ２２６）。前記注入された「１」をそれぞれ
シフトすることにより、前記入力シフト・レジスタ・デ
ータはメモリ位置Ｍに書込まれる。その上、前記注入さ
れた「１」のテスト・データをそれぞれシフトすること
により、比較違い信号「０」は前記比較器の前記出力時
で確認されなければならない（ステップ２２８）。前記
「１」が前記比較シフト・レジスタの末端にくるまで前
記組合わせシフト・レジスタ連鎖内で前記ループは継続
する（ステップ２３０）。前記注入されたテスト・デー
タは前記シフト・レジスタ連鎖全体を介してループされ
てきた場合には必ず、メモリ・アレイ１２の全メモリ位
置Ｍがステップ２３２を実行されたか否かをプロセスは
確認する。実行されていない場合、前記ＢＩＳＴステー
ト・マシーンは、Ｍ＝Ｍ＋１を設定することにより次の
メモリ位置を実行するよう命令される（ステップ２３
４）。すべてのメモリ位置が実行されると前記比較器論
理の検査はステップ２３６で完了する。
ｅｓｔｉｎｇ）は、ラッチ（０）で前記入力シフト・レ
ジスタに「１」を注入し、及びメモリ位置Ｍに前記シフ
ト・レジスタの内容を書込むことにより開始される（ス
テップ２２２）。全０は前記比較シフト・レジスタを介
して前記比較器論理のポートＢに適用されるものと仮定
される。これらの入力を以て、比較違い信号「０」が前
記比較器から出力されなければならない（ステップ２２
４）。前記注入された「１」は、その後前記入力シフト
・レジスタ及び前記比較シフト・レジスタから成る前記
シフト・レジスタ連鎖の前記次のラッチにシフトされる
（ステップ２２６）。前記注入された「１」をそれぞれ
シフトすることにより、前記入力シフト・レジスタ・デ
ータはメモリ位置Ｍに書込まれる。その上、前記注入さ
れた「１」のテスト・データをそれぞれシフトすること
により、比較違い信号「０」は前記比較器の前記出力時
で確認されなければならない（ステップ２２８）。前記
「１」が前記比較シフト・レジスタの末端にくるまで前
記組合わせシフト・レジスタ連鎖内で前記ループは継続
する（ステップ２３０）。前記注入されたテスト・デー
タは前記シフト・レジスタ連鎖全体を介してループされ
てきた場合には必ず、メモリ・アレイ１２の全メモリ位
置Ｍがステップ２３２を実行されたか否かをプロセスは
確認する。実行されていない場合、前記ＢＩＳＴステー
ト・マシーンは、Ｍ＝Ｍ＋１を設定することにより次の
メモリ位置を実行するよう命令される（ステップ２３
４）。すべてのメモリ位置が実行されると前記比較器論
理の検査はステップ２３６で完了する。
【００４８】ここで提示されている前記概念の他の実施
方法については、当該技術に熟知せられる当業者には明
白である。例えば、典型的な内容アドレス・メモリ（Ｃ
ＡＭ）セルの論理検査もまた可能である。ＣＡＭの実行
については、ワード線は、同一のワード線、即ち行の共
通する行に接続された一連のＣＡＭセルにデータを書込
ませる。次のサイクルでは、前記ワード線は前記メモリ
・セルのデータの妨げにならないように非活性化され、
及び比較データは、前記書込みデータとして同一入力に
挿入される。前記ビット線の前記データは、その後前記
メモリ・セルの前記データと比較され、及び一致又は不
一致信号が生成される。この実施については、前記比較
器は、ＴＡＧメモリの前記出力に結合されている前述の
ものと論理的に類似している。前記の主要な違いは、Ｘ
ＮＯＲ回路機構が前記メモリ・アレイ自体の物理的一部
分を成している点である。前記比較データは、前記メモ
リ・セルに書込まれるデータとして同一ビット行に提供
するか、又は前記書込み機能として同一サイクルで前記
比較機能が起こせる別行を設けることができる。
方法については、当該技術に熟知せられる当業者には明
白である。例えば、典型的な内容アドレス・メモリ（Ｃ
ＡＭ）セルの論理検査もまた可能である。ＣＡＭの実行
については、ワード線は、同一のワード線、即ち行の共
通する行に接続された一連のＣＡＭセルにデータを書込
ませる。次のサイクルでは、前記ワード線は前記メモリ
・セルのデータの妨げにならないように非活性化され、
及び比較データは、前記書込みデータとして同一入力に
挿入される。前記ビット線の前記データは、その後前記
メモリ・セルの前記データと比較され、及び一致又は不
一致信号が生成される。この実施については、前記比較
器は、ＴＡＧメモリの前記出力に結合されている前述の
ものと論理的に類似している。前記の主要な違いは、Ｘ
ＮＯＲ回路機構が前記メモリ・アレイ自体の物理的一部
分を成している点である。前記比較データは、前記メモ
リ・セルに書込まれるデータとして同一ビット行に提供
するか、又は前記書込み機能として同一サイクルで前記
比較機能が起こせる別行を設けることができる。
【００４９】換言すれば、本発明は前記メモリ・アレイ
及び前記論理回路間の前記機能的データ・パス内に境界
走査ラッチを使用しないでメモリ・アレイの出力に組込
まれた論理回路をチップ上に組込まれた自己検査するこ
とを含む。前記インターフェースで境界走査ラッチ、又
はマルチプレクサを使わずに機能実行及び検査性能が拡
張され、検査時間が短縮され、及び検査用回路機構のシ
リコン・チップに占める領域を最小限に抑えた。アドレ
ス・メモリ・アレイの前記出力時に比較器論理の１００
％「障害範囲の固定」が最小のテスト・サイクル数で、
ここに十分説明された実施例にて得られる。開示された
設計は、観察可能な出力として唯一の合格／不合格（ｆ
ａｉｌ／ｐａｓｓ）ビットが必要である。テスタ上でこ
の不合格ビットを監視することにより、障害をサイクル
数の計算によって特定できる。前記設計は例えば電源が
投入されている間にウェーハ・レベル又はシステム・レ
ベルでハードウェアの自己検査に使用することができ
る。
及び前記論理回路間の前記機能的データ・パス内に境界
走査ラッチを使用しないでメモリ・アレイの出力に組込
まれた論理回路をチップ上に組込まれた自己検査するこ
とを含む。前記インターフェースで境界走査ラッチ、又
はマルチプレクサを使わずに機能実行及び検査性能が拡
張され、検査時間が短縮され、及び検査用回路機構のシ
リコン・チップに占める領域を最小限に抑えた。アドレ
ス・メモリ・アレイの前記出力時に比較器論理の１００
％「障害範囲の固定」が最小のテスト・サイクル数で、
ここに十分説明された実施例にて得られる。開示された
設計は、観察可能な出力として唯一の合格／不合格（ｆ
ａｉｌ／ｐａｓｓ）ビットが必要である。テスタ上でこ
の不合格ビットを監視することにより、障害をサイクル
数の計算によって特定できる。前記設計は例えば電源が
投入されている間にウェーハ・レベル又はシステム・レ
ベルでハードウェアの自己検査に使用することができ
る。
【００５０】まとめとして本発明の構成に関して以下の
事項を開示する。
事項を開示する。
【００５１】（１） メモリ・アレイに結合された組込
型論理回路機構をテストするためのシステムであって、
（ａ） 前記論理回路機構をテストするためのテスト・
パターンを生成する内蔵型自己検査（ＢＩＳＴ）回路、
及び（ｂ） 前記メモリ・アレイに前記テスト・パター
ンの少くとも一部を書込み、及びその後、前記論理回路
機構をテストするために前記メモリ・アレイから前記テ
スト・パターンの前記一部を前記論理回路機構に提供す
るための手段を含む前記テスト・パターンを前記論理回
路機構へ提供するための手段とを有する、前記システ
ム。 （２） 前記テスト・パターンを前記論理回路機構に提
供する前記手段が前記メモリ・アレイ及び前記ＢＩＳＴ
に接続され、前記ＢＩＳＴによって命令された通り、前
記テスト・パターンの前記一部を前記メモリ・アレイに
書込むマルチプレクサ回路を含む、（１）に記載のシス
テム。 （３） 前記論理回路機構は、ポートＡ入力及びポート
Ｂ入力を有する２つの入力論理回路を含み、前記ポート
Ａ入力は前記メモリ・アレイの出力ポートに電気的に結
合されており、及び前記ポートＢ入力は前記ＢＩＳＴに
電気的に結合されており、前記メモリ・アレイに書込ま
れた前記テスト・パターンの前記一部が前記テスト・パ
ターンの第１の部分を含み、前記テスト・パターンを前
記論理回路機構に提供するための前記手段は、前記メモ
リ・アレイを使用せずに前記テスト・パターンの第２部
分を前記論理回路機構の前記ポートＢ入力へ適用するた
めの手段を更に含む、（２）に記載のシステム。 （４） 前記テスト・パターンの前記第１部分は、ゼロ
（０）ビットの領域に１ビットのシフト、又は１ビット
の領域にゼロ（０）ビットのシフトから成るループ・テ
スト・パターンを有し、前記メモリ・アレイに前記テス
ト・パターンの前記第１部分を提供するための前記手段
は、前記メモリ・アレイ及び前記ＢＩＳＴ間で電気的に
結合された入力シフト・レジスタを含み、前記入力シフ
ト・レジスタは複数のラッチと末端のラッチから最初の
ラッチへのフィードバック・パスを有し、前記入力シフ
ト・レジスタの内容が、自動的にループしてゼロ（０）
ビットの前記領域に前記１ビット、又は１ビットの前記
領域にゼロ（０）ビットをシフトするように移動する、
（３）に記載のシステム。 （５） 前記テスト・パターンの前記第２部分は、ゼロ
（０）ビットの領域でシフトする１ビットと、１ビット
の領域でシフトするゼロ（０）ビットとから成るループ
・テスト・パターンを含み、前記テスト・パターンの前
記第２部分を前記論理回路機構に提供する前記手段が複
数のラッチと末端のラッチから最初のラッチへのフィー
ドバック・パスを有する比較シフト・レジスタを含み、
ゼロ（０）ビットの前記領域に前記１ビットを、又は１
ビットの前記領域に前記ゼロ（０）ビットをシフトする
ことにより、前記比較シフト・レジスタの末端ラッチか
らのデータが結果的に前記比較シフト・レジスタの前記
第１ラッチに自動的に送られ、よって前記テスト・パタ
ーンが画定される、（３）に記載のシステム。 （６） 前記テスト・パターンの前記第１部分及び前記
テスト・パターンの前記第２部分は共にループ・テスト
・パターンを含み、前記テスト・パターンの前記第１部
分を前記メモリ・アレイに提供する前記手段は入力シフ
ト・レジスタを含み、前記論理回路機構に前記テスト・
パターンの前記第２部分を提供する前記手段は比較シフ
ト・レジスタを含み、前記入力シフト・レジスタは複数
のラッチを有し、前記比較シフト・レジスタは複数のラ
ッチを有し、前記入力シフト・レジスタの末端ラッチは
前記比較シフト・レジスタの第１ラッチに対する出力デ
ータに電気的に結合され、前記比較シフト・レジスタの
末端ラッチは前記入力シフト・レジスタの第１ラッチに
対する出力データに電気的に結合され、前記入力シフト
・レジスタ及び前記比較シフト・レジスタにおけるゼロ
（０）ビットの領域に１ビット、又は１ビットの領域に
ゼロ（０）ビットの導入及びシフトは前記ループ・テス
ト・パターンを画定し、前記ループ・テスト・パターン
は、前記論理回路機構の前記ポートＡ入力及び前記ポー
トＢ入力に横断的に異なるテスト・パターンを提供す
る、（３）に記載のシステム。 （７） 前記論理回路機構は比較器論理回路機構を含
み、及び前記テスト・パターンは決定論的テスト・パタ
ーンを含む、（３）に記載のシステム。 （８） 前記テスト・パターンの適用にもとづいて、合
格／不合格（ｐａｓｓ／ａｉｌ）信号を前記論理回路機
構に提供する回路手段を更に含み、前記合格／不合格信
号は単一ビットの合格／不合格信号を含む、（３）に記
載のシステム。 （９） 前記合格／不合格信号を提供する前記回路手段
は、前記論理回路機構の出力、及び前記ＢＩＳＴから期
待データ信号を受信するために結合された圧縮／比較回
路を含み、前記単一ビット合格／不合格信号を生成する
ために、前記圧縮／比較回路機構は前記論理回路機構の
前記出力及び前記ＢＩＳＴからの前記期待データを比較
するための手段を具備する、（８）に記載のシステム。 （１０） （ａ） 入力ポートと出力ポートを有するデータを格納
するためのメモリ・アレイと（ｂ） 格納されたデータ
が前記メモリ・アレイ・フローから前記出力ポートを介
して読取られるように、前記メモリ・アレイの前記出力
ポートに電気的に結合された論理回路と、（ｃ） 前記
論理回路をテストするためのテスト・パターンを生成す
る手段と、それの少くとも一部を前記メモリ・アレイに
書込み、及びその後前記メモリ・アレイの外部で前記テ
スト・パターンの前記一部を前記論理回路をテストする
ために前記論理回路と結合された前記出力ポートを介し
て読取る手段を含む、前記テスト・パターンを前記論理
回路へ提供する手段を含む、前記論理回路をテストする
チップ上に組込まれた自己検査（ＢＩＳＴ）手段、とを
含む集積回路チップ。 （１１） 前記論理回路はポートＡ入力及びポートＢ入
力を含み、前記ポートＡ入力は前記メモリ・アレイの前
記出力ポートに電気的に結合されており、及び前記メモ
リ・アレイに書込み、又は前記メモリ・アレイから読取
られる前記テスト・パターンの前記一部は前記テスト・
パターンの第１部分を含み、及び前記オン・チップＢＩ
ＳＴ手段は更に前記テスト・パターンの第２部分を前記
テスト・パターンの前記第２部分を前記メモリ・アレイ
を介して渡さずに、前記論理回路の前記ポートＢ入力に
提供する手段を含む、（１０）に記載の集積回路チッ
プ。 （１２） 前記ポートＡ入力及び前記ポートＢ入力は各
々がＮ−１ビット幅であり、Ｎは整数≧２であって、及
び前記テスト・パターンの前記第２部分はＮ−２０ビッ
トの領域に１ビットをシフトするか、又はＮ−２ １ビ
ットの領域にゼロ（０）ビットをシフトすることを含む
ループ・テスト・パターンを具備し、及び前記テスト・
パターンの前記第１部分は、Ｎ−１ １ビット又はＮ−
１ ０ビットのどちらかを具備する、（１１）に記載の
集積回路チップ。 （１３） 前記ポートＡ入力及び前記ポートＢ入力は各
々がＮ−１ビット幅であり、Ｎは整数≧２であり、及び
前記テスト・パターンの前記第１部分は０ビットの領域
に１ビットをシフトするか、又は１ビットの領域に０ビ
ットをシフトすることを含むループ・テスト・パターン
を具備し、及び前記テスト・パターンの前記第２部分は
全ゼロ（０）ビット又は全１ビットのどちらかを具備す
る、（１１）に記載の集積回路チップ。 （１４） 前記テスト・パターンの前記第２部分を前記
論理回路に提供する前記手段は、前記テスト・パターン
を生成する前記手段と前記論理回路間に電気的に結合さ
れた比較シフト・レジスタを含み、前記比較シフト・レ
ジスタは、前記テスト・パターンの前記第２部分を前記
論理回路の前記ポートＢ入力に提供する手段を具備す
る、（１１）に記載の集積回路チップ。 （１５） 前記テスト・パターンの前記第１部分を前記
メモリに書込む前記手段は、前記テスト・パターンを生
成する前記手段と前記メモリ・アレイの前記入力ポート
間で電気的に結合された入力シフト・レジスタを含み、
前記入力シフト・レジスタは前記入力シフト・レジスタ
の末端ラッチと前記入力シフト・レジスタの第１ラッチ
間のフィード・バック手段を含み、前記テスト・パター
ンの前記第１部分は０ビットの領域に１ビットをシフト
するか、又は１ビットの領域に０ビットをシフトするこ
とを含むループ・テスト・パターンを具備する、（１
１）に記載の集積回路チップ。 （１６） 前記テスト・パターンの前記第１部分はＮビ
ットを含み、Ｎは整数≧２であって、前記Ｎビットの１
ビットは実行された時点で、前記論理回路の動作が使用
不能となる無効データ・ビットを具備する、（１１）に
記載の集積回路チップ。 （１７） 前記集積回路チップはマイクロプロセッサ・
チップを備えており、前記メモリ・アレイは直接アレイ
を備え、及び前記論理回路は比較器論理回路を具備す
る、（１０）に記載の集積回路チップ。 （１８） 半導体デバイス・チップ上のメモリ・アレイ
に結合された組込型論理回路機構の検査方法であって、
（ａ） 前記論理回路機構をテストするためのテスト・
パターンを生成する内蔵型自己検査（ＢＩＳＴ）を使用
するステップと、（ｂ） 前記テスト・パターンの少く
とも１部分を前記メモリ・アレイに書込むステップと、
（ｃ） 前記メモリ・アレイの前記テスト・パターンを
前記論理回路機構をテストするための前記論理回路機構
に適用するステップと、を含む前記方法。 （１９） 前記書込みステップ（ｂ）は前記テスト・パ
ターンの第１部分を前記メモリ・アレイに書込むことを
含み、及び前記方法は前記テスト・パターンの前記第２
部分を前記メモリ・アレイに書込まずに、前記論理回路
機構に提供するステップを更に含む、（１８）に記載の
方法。 （２０） 前記テスト・パターンの前記第１部分は全１
ビット又は全０ビットを含み、及び前記テスト・パター
ンの前記第２部分は０ビットの領域に１ビットをシフト
させるか、又は１ビットの領域に０ビットをシフトさせ
ることから成るループ・テスト・パターンを具備する、
（１９）に記載の方法。 （２１） 前記テスト・パターンの前記第１部分は０ビ
ットの領域に１ビットをシフトさせるか、又は１ビット
の領域に０ビットをシフトさせることから成るループ・
テスト・パターンを具備し、及び前記テスト・パターン
の前記第２部分は全１ビット又は全０ビットを含む、
（１９）に記載の方法。 （２２） 前記組込型論理回路機構及びメモリ・アレイ
はマイクロプロセッサに常駐し、及び前記方法は前記マ
イクロプロセッサ・チップを起動すると、自動的にステ
ップ（ａ）−ステップ（ｃ）を実行することを更に含
む、（１８）に記載の方法。
型論理回路機構をテストするためのシステムであって、
（ａ） 前記論理回路機構をテストするためのテスト・
パターンを生成する内蔵型自己検査（ＢＩＳＴ）回路、
及び（ｂ） 前記メモリ・アレイに前記テスト・パター
ンの少くとも一部を書込み、及びその後、前記論理回路
機構をテストするために前記メモリ・アレイから前記テ
スト・パターンの前記一部を前記論理回路機構に提供す
るための手段を含む前記テスト・パターンを前記論理回
路機構へ提供するための手段とを有する、前記システ
ム。 （２） 前記テスト・パターンを前記論理回路機構に提
供する前記手段が前記メモリ・アレイ及び前記ＢＩＳＴ
に接続され、前記ＢＩＳＴによって命令された通り、前
記テスト・パターンの前記一部を前記メモリ・アレイに
書込むマルチプレクサ回路を含む、（１）に記載のシス
テム。 （３） 前記論理回路機構は、ポートＡ入力及びポート
Ｂ入力を有する２つの入力論理回路を含み、前記ポート
Ａ入力は前記メモリ・アレイの出力ポートに電気的に結
合されており、及び前記ポートＢ入力は前記ＢＩＳＴに
電気的に結合されており、前記メモリ・アレイに書込ま
れた前記テスト・パターンの前記一部が前記テスト・パ
ターンの第１の部分を含み、前記テスト・パターンを前
記論理回路機構に提供するための前記手段は、前記メモ
リ・アレイを使用せずに前記テスト・パターンの第２部
分を前記論理回路機構の前記ポートＢ入力へ適用するた
めの手段を更に含む、（２）に記載のシステム。 （４） 前記テスト・パターンの前記第１部分は、ゼロ
（０）ビットの領域に１ビットのシフト、又は１ビット
の領域にゼロ（０）ビットのシフトから成るループ・テ
スト・パターンを有し、前記メモリ・アレイに前記テス
ト・パターンの前記第１部分を提供するための前記手段
は、前記メモリ・アレイ及び前記ＢＩＳＴ間で電気的に
結合された入力シフト・レジスタを含み、前記入力シフ
ト・レジスタは複数のラッチと末端のラッチから最初の
ラッチへのフィードバック・パスを有し、前記入力シフ
ト・レジスタの内容が、自動的にループしてゼロ（０）
ビットの前記領域に前記１ビット、又は１ビットの前記
領域にゼロ（０）ビットをシフトするように移動する、
（３）に記載のシステム。 （５） 前記テスト・パターンの前記第２部分は、ゼロ
（０）ビットの領域でシフトする１ビットと、１ビット
の領域でシフトするゼロ（０）ビットとから成るループ
・テスト・パターンを含み、前記テスト・パターンの前
記第２部分を前記論理回路機構に提供する前記手段が複
数のラッチと末端のラッチから最初のラッチへのフィー
ドバック・パスを有する比較シフト・レジスタを含み、
ゼロ（０）ビットの前記領域に前記１ビットを、又は１
ビットの前記領域に前記ゼロ（０）ビットをシフトする
ことにより、前記比較シフト・レジスタの末端ラッチか
らのデータが結果的に前記比較シフト・レジスタの前記
第１ラッチに自動的に送られ、よって前記テスト・パタ
ーンが画定される、（３）に記載のシステム。 （６） 前記テスト・パターンの前記第１部分及び前記
テスト・パターンの前記第２部分は共にループ・テスト
・パターンを含み、前記テスト・パターンの前記第１部
分を前記メモリ・アレイに提供する前記手段は入力シフ
ト・レジスタを含み、前記論理回路機構に前記テスト・
パターンの前記第２部分を提供する前記手段は比較シフ
ト・レジスタを含み、前記入力シフト・レジスタは複数
のラッチを有し、前記比較シフト・レジスタは複数のラ
ッチを有し、前記入力シフト・レジスタの末端ラッチは
前記比較シフト・レジスタの第１ラッチに対する出力デ
ータに電気的に結合され、前記比較シフト・レジスタの
末端ラッチは前記入力シフト・レジスタの第１ラッチに
対する出力データに電気的に結合され、前記入力シフト
・レジスタ及び前記比較シフト・レジスタにおけるゼロ
（０）ビットの領域に１ビット、又は１ビットの領域に
ゼロ（０）ビットの導入及びシフトは前記ループ・テス
ト・パターンを画定し、前記ループ・テスト・パターン
は、前記論理回路機構の前記ポートＡ入力及び前記ポー
トＢ入力に横断的に異なるテスト・パターンを提供す
る、（３）に記載のシステム。 （７） 前記論理回路機構は比較器論理回路機構を含
み、及び前記テスト・パターンは決定論的テスト・パタ
ーンを含む、（３）に記載のシステム。 （８） 前記テスト・パターンの適用にもとづいて、合
格／不合格（ｐａｓｓ／ａｉｌ）信号を前記論理回路機
構に提供する回路手段を更に含み、前記合格／不合格信
号は単一ビットの合格／不合格信号を含む、（３）に記
載のシステム。 （９） 前記合格／不合格信号を提供する前記回路手段
は、前記論理回路機構の出力、及び前記ＢＩＳＴから期
待データ信号を受信するために結合された圧縮／比較回
路を含み、前記単一ビット合格／不合格信号を生成する
ために、前記圧縮／比較回路機構は前記論理回路機構の
前記出力及び前記ＢＩＳＴからの前記期待データを比較
するための手段を具備する、（８）に記載のシステム。 （１０） （ａ） 入力ポートと出力ポートを有するデータを格納
するためのメモリ・アレイと（ｂ） 格納されたデータ
が前記メモリ・アレイ・フローから前記出力ポートを介
して読取られるように、前記メモリ・アレイの前記出力
ポートに電気的に結合された論理回路と、（ｃ） 前記
論理回路をテストするためのテスト・パターンを生成す
る手段と、それの少くとも一部を前記メモリ・アレイに
書込み、及びその後前記メモリ・アレイの外部で前記テ
スト・パターンの前記一部を前記論理回路をテストする
ために前記論理回路と結合された前記出力ポートを介し
て読取る手段を含む、前記テスト・パターンを前記論理
回路へ提供する手段を含む、前記論理回路をテストする
チップ上に組込まれた自己検査（ＢＩＳＴ）手段、とを
含む集積回路チップ。 （１１） 前記論理回路はポートＡ入力及びポートＢ入
力を含み、前記ポートＡ入力は前記メモリ・アレイの前
記出力ポートに電気的に結合されており、及び前記メモ
リ・アレイに書込み、又は前記メモリ・アレイから読取
られる前記テスト・パターンの前記一部は前記テスト・
パターンの第１部分を含み、及び前記オン・チップＢＩ
ＳＴ手段は更に前記テスト・パターンの第２部分を前記
テスト・パターンの前記第２部分を前記メモリ・アレイ
を介して渡さずに、前記論理回路の前記ポートＢ入力に
提供する手段を含む、（１０）に記載の集積回路チッ
プ。 （１２） 前記ポートＡ入力及び前記ポートＢ入力は各
々がＮ−１ビット幅であり、Ｎは整数≧２であって、及
び前記テスト・パターンの前記第２部分はＮ−２０ビッ
トの領域に１ビットをシフトするか、又はＮ−２ １ビ
ットの領域にゼロ（０）ビットをシフトすることを含む
ループ・テスト・パターンを具備し、及び前記テスト・
パターンの前記第１部分は、Ｎ−１ １ビット又はＮ−
１ ０ビットのどちらかを具備する、（１１）に記載の
集積回路チップ。 （１３） 前記ポートＡ入力及び前記ポートＢ入力は各
々がＮ−１ビット幅であり、Ｎは整数≧２であり、及び
前記テスト・パターンの前記第１部分は０ビットの領域
に１ビットをシフトするか、又は１ビットの領域に０ビ
ットをシフトすることを含むループ・テスト・パターン
を具備し、及び前記テスト・パターンの前記第２部分は
全ゼロ（０）ビット又は全１ビットのどちらかを具備す
る、（１１）に記載の集積回路チップ。 （１４） 前記テスト・パターンの前記第２部分を前記
論理回路に提供する前記手段は、前記テスト・パターン
を生成する前記手段と前記論理回路間に電気的に結合さ
れた比較シフト・レジスタを含み、前記比較シフト・レ
ジスタは、前記テスト・パターンの前記第２部分を前記
論理回路の前記ポートＢ入力に提供する手段を具備す
る、（１１）に記載の集積回路チップ。 （１５） 前記テスト・パターンの前記第１部分を前記
メモリに書込む前記手段は、前記テスト・パターンを生
成する前記手段と前記メモリ・アレイの前記入力ポート
間で電気的に結合された入力シフト・レジスタを含み、
前記入力シフト・レジスタは前記入力シフト・レジスタ
の末端ラッチと前記入力シフト・レジスタの第１ラッチ
間のフィード・バック手段を含み、前記テスト・パター
ンの前記第１部分は０ビットの領域に１ビットをシフト
するか、又は１ビットの領域に０ビットをシフトするこ
とを含むループ・テスト・パターンを具備する、（１
１）に記載の集積回路チップ。 （１６） 前記テスト・パターンの前記第１部分はＮビ
ットを含み、Ｎは整数≧２であって、前記Ｎビットの１
ビットは実行された時点で、前記論理回路の動作が使用
不能となる無効データ・ビットを具備する、（１１）に
記載の集積回路チップ。 （１７） 前記集積回路チップはマイクロプロセッサ・
チップを備えており、前記メモリ・アレイは直接アレイ
を備え、及び前記論理回路は比較器論理回路を具備す
る、（１０）に記載の集積回路チップ。 （１８） 半導体デバイス・チップ上のメモリ・アレイ
に結合された組込型論理回路機構の検査方法であって、
（ａ） 前記論理回路機構をテストするためのテスト・
パターンを生成する内蔵型自己検査（ＢＩＳＴ）を使用
するステップと、（ｂ） 前記テスト・パターンの少く
とも１部分を前記メモリ・アレイに書込むステップと、
（ｃ） 前記メモリ・アレイの前記テスト・パターンを
前記論理回路機構をテストするための前記論理回路機構
に適用するステップと、を含む前記方法。 （１９） 前記書込みステップ（ｂ）は前記テスト・パ
ターンの第１部分を前記メモリ・アレイに書込むことを
含み、及び前記方法は前記テスト・パターンの前記第２
部分を前記メモリ・アレイに書込まずに、前記論理回路
機構に提供するステップを更に含む、（１８）に記載の
方法。 （２０） 前記テスト・パターンの前記第１部分は全１
ビット又は全０ビットを含み、及び前記テスト・パター
ンの前記第２部分は０ビットの領域に１ビットをシフト
させるか、又は１ビットの領域に０ビットをシフトさせ
ることから成るループ・テスト・パターンを具備する、
（１９）に記載の方法。 （２１） 前記テスト・パターンの前記第１部分は０ビ
ットの領域に１ビットをシフトさせるか、又は１ビット
の領域に０ビットをシフトさせることから成るループ・
テスト・パターンを具備し、及び前記テスト・パターン
の前記第２部分は全１ビット又は全０ビットを含む、
（１９）に記載の方法。 （２２） 前記組込型論理回路機構及びメモリ・アレイ
はマイクロプロセッサに常駐し、及び前記方法は前記マ
イクロプロセッサ・チップを起動すると、自動的にステ
ップ（ａ）−ステップ（ｃ）を実行することを更に含
む、（１８）に記載の方法。
【図１】本発明に従って、オン・チップ・メモリ・アレ
イ／比較器論理検査回路機構の１実施例に関するブロッ
ク図である。
イ／比較器論理検査回路機構の１実施例に関するブロッ
ク図である。
【図２】図１の比較器論理に対する比較器の１実施例の
概要図である。
概要図である。
【図３】図１のメモリ・アレイ／比較器論理検査回路機
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
【図４】図１のメモリ・アレイ／比較器論理検査回路機
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
【図５】図１のメモリ・アレイ／比較器論理検査回路機
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
構の前記メモリ・アレイの出力で組込型ロジックを検査
する検査プロセスの１実施例に関する流れ図である。
【図６】本発明に従って、オン・チップ・メモリ・アレ
イ／比較器論理検査回路機構の別の実施例に関するブロ
ック図である。
イ／比較器論理検査回路機構の別の実施例に関するブロ
ック図である。
【図７】図６の前記メモリ・アレイ／比較器論理検査回
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
【図８】図６の前記メモリ・アレイ／比較器論理検査回
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
【図９】図６の前記メモリ・アレイ／比較器論理検査回
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
路機構の前記メモリ・アレイの出力で組込型ロジックを
検査する検査プロセスの１実施例に関する流れ図であ
る。
【図１０】本発明に従って、オン・チップ・メモリ・ア
レイ／比較器論理検査回路機構の更なる別の実施例に関
するブロック図である。
レイ／比較器論理検査回路機構の更なる別の実施例に関
するブロック図である。
【図１１】図１０の前記メモリ・アレイ／比較器論理検
査回路機構の前記メモリ・アレイの出力で組込型ロジッ
クを検査するプロセスの１実施例に関する流れ図であ
る。
査回路機構の前記メモリ・アレイの出力で組込型ロジッ
クを検査するプロセスの１実施例に関する流れ図であ
る。
【図１２】図１０の前記メモリ・アレイ／比較器論理検
査回路機構の前記メモリ・アレイの出力で組込型ロジッ
クを検査するプロセスの１実施例に関する流れ図であ
る。
査回路機構の前記メモリ・アレイの出力で組込型ロジッ
クを検査するプロセスの１実施例に関する流れ図であ
る。
１２ メモリ・アレイ １４ 比較器論理 １６ スキャン不能ラッチ １８、５０ 内蔵型自己検査（ＢＩＳＴ） ２４ 出力マルチプレクサ ２６ 出力ラッチ ２８、３６ 圧縮／比較回路 ３０ 比較データ・マルチプレクサ ３２、５４、６０ 比較シフト・レジスタ ３４ Ｍ出力ラッチ ４０、１３２、１５０ 比較器 ４４ インバータ ５２、１１０ １ｓ ５６ ０ｓ ７２ レジスタ １０４ 圧縮／比較回路機構 １１６ 比較マルチプレクサ １１８ 論理入力 １４８、１５２ メモリ位置 １５６ 入力シフト・レジスタ １７０、１７２ テスト・データ・レジスタ ２０２ 無効データ・ビット ２０８、２１４ 比較器出力 ２１２ シフト・レジスタ連鎖
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイジ・トルネロ・ジュニア アメリカ合衆国95446、バーモント州、コ ーチェスター、グレイ・バーチ・ドライブ 19ビィ
Claims (22)
- 【請求項１】メモリ・アレイに結合された組込型論理回
路機構をテストするためのシステムであって、（ａ）
前記論理回路機構をテストするためのテスト・パターン
を生成する内蔵型自己検査（ＢＩＳＴ）回路、及び
（ｂ） 前記メモリ・アレイに前記テスト・パターンの
少くとも一部を書込み、及びその後、前記論理回路機構
をテストするために前記メモリ・アレイから前記テスト
・パターンの前記一部を前記論理回路機構に提供するた
めの手段を含む前記テスト・パターンを前記論理回路機
構へ提供するための手段とを有する、前記システム。 - 【請求項２】前記テスト・パターンを前記論理回路機構
に提供する前記手段が前記メモリ・アレイ及び前記ＢＩ
ＳＴに接続され、前記ＢＩＳＴによって命令された通
り、前記テスト・パターンの前記一部を前記メモリ・ア
レイに書込むマルチプレクサ回路を含む、請求項１に記
載のシステム。 - 【請求項３】前記論理回路機構は、ポートＡ入力及びポ
ートＢ入力を有する２つの入力論理回路を含み、前記ポ
ートＡ入力は前記メモリ・アレイの出力ポートに電気的
に結合されており、及び前記ポートＢ入力は前記ＢＩＳ
Ｔに電気的に結合されており、前記メモリ・アレイに書
込まれた前記テスト・パターンの前記一部が前記テスト
・パターンの第１の部分を含み、前記テスト・パターン
を前記論理回路機構に提供するための前記手段は、前記
メモリ・アレイを使用せずに前記テスト・パターンの第
２部分を前記論理回路機構の前記ポートＢ入力へ適用す
るための手段を更に含む、請求項２に記載のシステム。 - 【請求項４】前記テスト・パターンの前記第１部分は、
ゼロ（０）ビットの領域に１ビットのシフト、又は１ビ
ットの領域にゼロ（０）ビットのシフトから成るループ
・テスト・パターンを有し、前記メモリ・アレイに前記
テスト・パターンの前記第１部分を提供するための前記
手段は、前記メモリ・アレイ及び前記ＢＩＳＴ間で電気
的に結合された入力シフト・レジスタを含み、前記入力
シフト・レジスタは複数のラッチと末端のラッチから最
初のラッチへのフィードバック・パスを有し、前記入力
シフト・レジスタの内容が、自動的にループしてゼロ
（０）ビットの前記領域に前記１ビット、又は１ビット
の前記領域にゼロ（０）ビットをシフトするように移動
する、請求項３に記載のシステム。 - 【請求項５】前記テスト・パターンの前記第２部分は、
ゼロ（０）ビットの領域でシフトする１ビットと、１ビ
ットの領域でシフトするゼロ（０）ビットとから成るル
ープ・テスト・パターンを含み、前記テスト・パターン
の前記第２部分を前記論理回路機構に提供する前記手段
が複数のラッチと末端のラッチから最初のラッチへのフ
ィードバック・パスを有する比較シフト・レジスタを含
み、ゼロ（０）ビットの前記領域に前記１ビットを、又
は１ビットの前記領域に前記ゼロ（０）ビットをシフト
することにより、前記比較シフト・レジスタの末端ラッ
チからのデータが結果的に前記比較シフト・レジスタの
前記第１ラッチに自動的に送られ、よって前記テスト・
パターンが画定される、請求項３に記載のシステム。 - 【請求項６】前記テスト・パターンの前記第１部分及び
前記テスト・パターンの前記第２部分は共にループ・テ
スト・パターンを含み、前記テスト・パターンの前記第
１部分を前記メモリ・アレイに提供する前記手段は入力
シフト・レジスタを含み、前記論理回路機構に前記テス
ト・パターンの前記第２部分を提供する前記手段は比較
シフト・レジスタを含み、前記入力シフト・レジスタは
複数のラッチを有し、前記比較シフト・レジスタは複数
のラッチを有し、前記入力シフト・レジスタの末端ラッ
チは前記比較シフト・レジスタの第１ラッチに対する出
力データに電気的に結合され、前記比較シフト・レジス
タの末端ラッチは前記入力シフト・レジスタの第１ラッ
チに対する出力データに電気的に結合され、前記入力シ
フト・レジスタ及び前記比較シフト・レジスタにおける
ゼロ（０）ビットの領域に１ビット、又は１ビットの領
域にゼロ（０）ビットの導入及びシフトは前記ループ・
テスト・パターンを画定し、前記ループ・テスト・パタ
ーンは、前記論理回路機構の前記ポートＡ入力及び前記
ポートＢ入力に横断的に異なるテスト・パターンを提供
する、請求項３に記載のシステム。 - 【請求項７】前記論理回路機構は比較器論理回路機構を
含み、及び前記テスト・パターンは決定論的テスト・パ
ターンを含む、請求項３に記載のシステム。 - 【請求項８】前記テスト・パターンの適用にもとづい
て、合格／不合格（ｐａｓｓ／ａｉｌ）信号を前記論理
回路機構に提供する回路手段を更に含み、前記合格／不
合格信号は単一ビットの合格／不合格信号を含む、請求
項３に記載のシステム。 - 【請求項９】前記合格／不合格信号を提供する前記回路
手段は、前記論理回路機構の出力、及び前記ＢＩＳＴか
ら期待データ信号を受信するために結合された圧縮／比
較回路を含み、前記単一ビット合格／不合格信号を生成
するために、前記圧縮／比較回路機構は前記論理回路機
構の前記出力及び前記ＢＩＳＴからの前記期待データを
比較するための手段を具備する、請求項８に記載のシス
テム。 - 【請求項１０】（ａ） 入力ポートと出力ポートを有す
るデータを格納するためのメモリ・アレイと（ｂ） 格
納されたデータが前記メモリ・アレイ・フローから前記
出力ポートを介して読取られるように、前記メモリ・ア
レイの前記出力ポートに電気的に結合された論理回路
と、（ｃ） 前記論理回路をテストするためのテスト・
パターンを生成する手段と、 それの少くとも一部を前記メモリ・アレイに書込み、及
びその後前記メモリ・アレイの外部で前記テスト・パタ
ーンの前記一部を前記論理回路をテストするために前記
論理回路と結合された前記出力ポートを介して読取る手
段を含む、前記テスト・パターンを前記論理回路へ提供
する手段を含む、前記論理回路をテストするチップ上に
組込まれた自己検査（ＢＩＳＴ）手段、とを含む集積回
路チップ。 - 【請求項１１】前記論理回路はポートＡ入力及びポート
Ｂ入力を含み、前記ポートＡ入力は前記メモリ・アレイ
の前記出力ポートに電気的に結合されており、及び前記
メモリ・アレイに書込み、又は前記メモリ・アレイから
読取られる前記テスト・パターンの前記一部は前記テス
ト・パターンの第１部分を含み、及び前記オン・チップ
ＢＩＳＴ手段は更に前記テスト・パターンの第２部分を
前記テスト・パターンの前記第２部分を前記メモリ・ア
レイを介して渡さずに、前記論理回路の前記ポートＢ入
力に提供する手段を含む、請求項１０に記載の集積回路
チップ。 - 【請求項１２】前記ポートＡ入力及び前記ポートＢ入力
は各々がＮ−１ビット幅であり、Ｎは整数≧２であっ
て、及び前記テスト・パターンの前記第２部分はＮ−２
０ビットの領域に１ビットをシフトするか、又はＮ−
２ １ビットの領域にゼロ（０）ビットをシフトするこ
とを含むループ・テスト・パターンを具備し、及び前記
テスト・パターンの前記第１部分は、Ｎ−１ １ビット
又はＮ−１ ０ビットのどちらかを具備する、請求項１
１に記載の集積回路チップ。 - 【請求項１３】前記ポートＡ入力及び前記ポートＢ入力
は各々がＮ−１ビット幅であり、Ｎは整数≧２であり、
及び前記テスト・パターンの前記第１部分は０ビットの
領域に１ビットをシフトするか、又は１ビットの領域に
０ビットをシフトすることを含むループ・テスト・パタ
ーンを具備し、及び前記テスト・パターンの前記第２部
分は全ゼロ（０）ビット又は全１ビットのどちらかを具
備する、請求項１１に記載の集積回路チップ。 - 【請求項１４】前記テスト・パターンの前記第２部分を
前記論理回路に提供する前記手段は、前記テスト・パタ
ーンを生成する前記手段と前記論理回路間に電気的に結
合された比較シフト・レジスタを含み、前記比較シフト
・レジスタは、前記テスト・パターンの前記第２部分を
前記論理回路の前記ポートＢ入力に提供する手段を具備
する、請求項１１に記載の集積回路チップ。 - 【請求項１５】前記テスト・パターンの前記第１部分を
前記メモリに書込む前記手段は、前記テスト・パターン
を生成する前記手段と前記メモリ・アレイの前記入力ポ
ート間で電気的に結合された入力シフト・レジスタを含
み、前記入力シフト・レジスタは前記入力シフト・レジ
スタの末端ラッチと前記入力シフト・レジスタの第１ラ
ッチ間のフィード・バック手段を含み、前記テスト・パ
ターンの前記第１部分は０ビットの領域に１ビットをシ
フトするか、又は１ビットの領域に０ビットをシフトす
ることを含むループ・テスト・パターンを具備する、請
求項１１に記載の集積回路チップ。 - 【請求項１６】前記テスト・パターンの前記第１部分は
Ｎビットを含み、Ｎは整数≧２であって、前記Ｎビット
の１ビットは実行された時点で、前記論理回路の動作が
使用不能となる無効データ・ビットを具備する、請求項
１１に記載の集積回路チップ。 - 【請求項１７】前記集積回路チップはマイクロプロセッ
サ・チップを備えており、前記メモリ・アレイは直接ア
レイを備え、及び前記論理回路は比較器論理回路を具備
する、請求項１０に記載の集積回路チップ。 - 【請求項１８】半導体デバイス・チップ上のメモリ・ア
レイに結合された組込型論理回路機構の検査方法であっ
て、（ａ） 前記論理回路機構をテストするためのテス
ト・パターンを生成する内蔵型自己検査（ＢＩＳＴ）を
使用するステップと、（ｂ） 前記テスト・パターンの
少くとも１部分を前記メモリ・アレイに書込むステップ
と、（ｃ） 前記メモリ・アレイの前記テスト・パター
ンを前記論理回路機構をテストするための前記論理回路
機構に適用するステップと、を含む前記方法。 - 【請求項１９】前記書込みステップ（ｂ）は前記テスト
・パターンの第１部分を前記メモリ・アレイに書込むこ
とを含み、及び前記方法は前記テスト・パターンの前記
第２部分を前記メモリ・アレイに書込まずに、前記論理
回路機構に提供するステップを更に含む、請求項１８に
記載の方法。 - 【請求項２０】前記テスト・パターンの前記第１部分は
全１ビット又は全０ビットを含み、及び前記テスト・パ
ターンの前記第２部分は０ビットの領域に１ビットをシ
フトさせるか、又は１ビットの領域に０ビットをシフト
させることから成るループ・テスト・パターンを具備す
る、請求項１９に記載の方法。 - 【請求項２１】前記テスト・パターンの前記第１部分は
０ビットの領域に１ビットをシフトさせるか、又は１ビ
ットの領域に０ビットをシフトさせることから成るルー
プ・テスト・パターンを具備し、及び前記テスト・パタ
ーンの前記第２部分は全１ビット又は全０ビットを含
む、請求項１９に記載の方法。 - 【請求項２２】前記組込型論理回路機構及びメモリ・ア
レイはマイクロプロセッサに常駐し、及び前記方法は前
記マイクロプロセッサ・チップを起動すると、自動的に
ステップ（ａ）−ステップ（ｃ）を実行することを更に
含む、請求項１８に記載の方法。
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