JPH0830646A - 論理回路シミュレーションの並列処理方法 - Google Patents
論理回路シミュレーションの並列処理方法Info
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- JPH0830646A JPH0830646A JP6159900A JP15990094A JPH0830646A JP H0830646 A JPH0830646 A JP H0830646A JP 6159900 A JP6159900 A JP 6159900A JP 15990094 A JP15990094 A JP 15990094A JP H0830646 A JPH0830646 A JP H0830646A
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- signal value
- output signal
- processing method
- parallel processing
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Abstract
(57)【要約】
【目的】それぞれの計算式を並列に処理することにより
高速なシミュレーションを可能とする論理回路シミュレ
ーションの並列処理方法を提供する。 【構成】複数のＣＰＵ１を有してなる並列計算機にて実
施される論理回路シミュレーションの並列処理方法にお
いて、設計データ１１の論理回路を組み合わせ回路１２
部分とレジスタ部分とに分割して組み合わせ回路１２部
分のみを抽出する回路分割ルーチン３と、この抽出され
た組み合わせ回路１２の出力信号値それぞれの計算式を
入力信号値のみで構成される計算式１３に展開する信号
値表現展開ルーチン４と、この展開された出力信号値そ
れぞれの計算式１３の処理を上記複数のＣＰＵ１に割り
付ける割り付けルーチン５とを順次実行することを特徴
とする。
高速なシミュレーションを可能とする論理回路シミュレ
ーションの並列処理方法を提供する。 【構成】複数のＣＰＵ１を有してなる並列計算機にて実
施される論理回路シミュレーションの並列処理方法にお
いて、設計データ１１の論理回路を組み合わせ回路１２
部分とレジスタ部分とに分割して組み合わせ回路１２部
分のみを抽出する回路分割ルーチン３と、この抽出され
た組み合わせ回路１２の出力信号値それぞれの計算式を
入力信号値のみで構成される計算式１３に展開する信号
値表現展開ルーチン４と、この展開された出力信号値そ
れぞれの計算式１３の処理を上記複数のＣＰＵ１に割り
付ける割り付けルーチン５とを順次実行することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば電気系ＣＡＤ等
のシミュレーションに適用して好適な論理回路シミュレ
ーションの並列処理方法に係り、特に各出力信号値それ
ぞれの計算式を並列に処理することにより高速なシミュ
レーションを可能とする論理回路シミュレーションの並
列処理方法に関する。
のシミュレーションに適用して好適な論理回路シミュレ
ーションの並列処理方法に係り、特に各出力信号値それ
ぞれの計算式を並列に処理することにより高速なシミュ
レーションを可能とする論理回路シミュレーションの並
列処理方法に関する。
【０００２】
【従来の技術】一般に、ハードウエアの論理回路シミュ
レーションの処理方法は、「イベントドリブン方法」と
呼ばれる方法により行われており、その方法は、イベン
トが発生すると、即ち、回路中のある信号の値が変化す
ると、その信号の結合先の信号の値を計算し直すという
処理を繰り返すことによって回路中の全信号の値を計算
するというものである。
レーションの処理方法は、「イベントドリブン方法」と
呼ばれる方法により行われており、その方法は、イベン
トが発生すると、即ち、回路中のある信号の値が変化す
ると、その信号の結合先の信号の値を計算し直すという
処理を繰り返すことによって回路中の全信号の値を計算
するというものである。
【０００３】図８を参照してイベントドリブン方法の具
体例を説明する。図８は、イベントドリブン方法の具体
例を説明するための図である。従来のシミュレータにお
いて、図８の（ａ）に示すような回路は、図８の（ｂ）
にも示しているように、、以下のような形で内部表現さ
れている。
体例を説明する。図８は、イベントドリブン方法の具体
例を説明するための図である。従来のシミュレータにお
いて、図８の（ａ）に示すような回路は、図８の（ｂ）
にも示しているように、、以下のような形で内部表現さ
れている。
【０００４】 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（１）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（２）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｓ１ ……（３）式 Ｓ４ ＝ Ｓ１ ｎａｎｄ Ｓ２ ……（４）式 Ｓ５ ＝ ｎｏｔ Ｓ２ ……（５）式 このＩ１〜Ｉ４は入力信号値を示している。ここで、Ｉ
２の値が変化したとすると、シミュレータは、（１）式
の右辺にイベントが発生したことにより（１）式からＳ
１の値を計算し直す。その結果、Ｓ１の値が変化するた
めに今度は（３）式、及び（４）式の右辺にイベントが
発生したことになり、（３）式からＳ３の値、及び
（４）式からＳ４の値をそれぞれ計算し直す。このよう
な処理を繰り返すことによって、論理回路内すべての信
号について値を求めていくのが従来のシミュレーション
の方法であった。
２の値が変化したとすると、シミュレータは、（１）式
の右辺にイベントが発生したことにより（１）式からＳ
１の値を計算し直す。その結果、Ｓ１の値が変化するた
めに今度は（３）式、及び（４）式の右辺にイベントが
発生したことになり、（３）式からＳ３の値、及び
（４）式からＳ４の値をそれぞれ計算し直す。このよう
な処理を繰り返すことによって、論理回路内すべての信
号について値を求めていくのが従来のシミュレーション
の方法であった。
【０００５】
【発明が解決しようとする課題】例えば、図８に示した
ような論理回路を複数のＣＰＵを有してなる並列計算機
上において、各ＣＰＵに１行ずつ上記記述を割り付けて
処理を行わせた場合、通常のイベントドリブン方法で
は、Ｉ２の値が変化したときに、（１）式の処理が終了
するまで（３）式、及び（４）式の処理を行うことがで
きないので、結果的に並列計算機の並列処理能力を活か
した高速なシミュレーションを行うことができないとい
う問題があった。
ような論理回路を複数のＣＰＵを有してなる並列計算機
上において、各ＣＰＵに１行ずつ上記記述を割り付けて
処理を行わせた場合、通常のイベントドリブン方法で
は、Ｉ２の値が変化したときに、（１）式の処理が終了
するまで（３）式、及び（４）式の処理を行うことがで
きないので、結果的に並列計算機の並列処理能力を活か
した高速なシミュレーションを行うことができないとい
う問題があった。
【０００６】本発明は、上記実情に鑑みなされたもので
あり、それぞれの計算式を並列に処理することにより高
速なシミュレーションを可能とする論理回路シミュレー
ションの並列処理方法を提供することを目的とする。
あり、それぞれの計算式を並列に処理することにより高
速なシミュレーションを可能とする論理回路シミュレー
ションの並列処理方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、複数のＣＰＵ
を有してなる並列計算機にて実施される論理回路シミュ
レーションの並列処理方法において、論理回路を組み合
わせ回路部分とレジスタ部分とに分割して組み合わせ回
路部分のみを抽出し、この抽出された組み合わせ回路の
出力信号値それぞれの計算式を入力信号値のみで構成さ
れる計算式に展開し、この展開された出力信号値それぞ
れの計算式の処理を上記複数のＣＰＵに割り付けること
を特徴とする。
を有してなる並列計算機にて実施される論理回路シミュ
レーションの並列処理方法において、論理回路を組み合
わせ回路部分とレジスタ部分とに分割して組み合わせ回
路部分のみを抽出し、この抽出された組み合わせ回路の
出力信号値それぞれの計算式を入力信号値のみで構成さ
れる計算式に展開し、この展開された出力信号値それぞ
れの計算式の処理を上記複数のＣＰＵに割り付けること
を特徴とする。
【０００８】また、本発明は、上記展開された出力信号
値それぞれの計算式を論理演算規則に基づいて簡略化す
ることを特徴とする。また、本発明は、上記入力信号値
に対応した出力信号値を得るためのテーブルを作成し、
上記組み合わせ回路に入力信号値が与えられた際に、上
記出力信号値それぞれの計算式の処理に代わり上記テー
ブルを参照することにより出力信号値を求めることを特
徴とする。また、本発明は、トレース指定されている出
力信号値の計算式のみを選択して所定のＣＰＵに割り付
けることを特徴とする。
値それぞれの計算式を論理演算規則に基づいて簡略化す
ることを特徴とする。また、本発明は、上記入力信号値
に対応した出力信号値を得るためのテーブルを作成し、
上記組み合わせ回路に入力信号値が与えられた際に、上
記出力信号値それぞれの計算式の処理に代わり上記テー
ブルを参照することにより出力信号値を求めることを特
徴とする。また、本発明は、トレース指定されている出
力信号値の計算式のみを選択して所定のＣＰＵに割り付
けることを特徴とする。
【０００９】
【作用】本発明の方法によれば、まず、シミュレーショ
ンの対象となる論理回路を組み合わせ回路部分とレジス
タ部分とに分割する。そして、この分割した組み合わせ
回路部分とレジスタ部分とのうち、組み合わせ回路部分
のみを抽出する。
ンの対象となる論理回路を組み合わせ回路部分とレジス
タ部分とに分割する。そして、この分割した組み合わせ
回路部分とレジスタ部分とのうち、組み合わせ回路部分
のみを抽出する。
【００１０】次に、この抽出した組み合わせ回路の出力
信号値を多段階の計算を介さずに入力信号値のみで算出
できるように、出力信号値それぞれの計算式を入力信号
値のみで構成される計算式に展開する。
信号値を多段階の計算を介さずに入力信号値のみで算出
できるように、出力信号値それぞれの計算式を入力信号
値のみで構成される計算式に展開する。
【００１１】そして、この展開された出力信号値それぞ
れの計算式の処理を複数のＣＰＵを有してなる並列計算
機上の各ＣＰＵに割り付ける。これにより、他の計算式
の処理の終了を待機する必要が無くなり、並列計算機の
並列処理能力を活かした論理回路の高速シミュレーショ
ンが実現できる。
れの計算式の処理を複数のＣＰＵを有してなる並列計算
機上の各ＣＰＵに割り付ける。これにより、他の計算式
の処理の終了を待機する必要が無くなり、並列計算機の
並列処理能力を活かした論理回路の高速シミュレーショ
ンが実現できる。
【００１２】また、本発明によれば、上記展開された出
力信号値それぞれの計算式を論理演算規則に基づいて簡
略化する。これにより、計算量が減少するため、より高
速なシミュレーションが実現できる。
力信号値それぞれの計算式を論理演算規則に基づいて簡
略化する。これにより、計算量が減少するため、より高
速なシミュレーションが実現できる。
【００１３】また、本発明によれば、入力信号値のすべ
てのパターンを網羅したテーブルを予め作成しておき、
このテーブルに入力信号値のパターンに対応した出力信
号値を格納しておく。そして、入力信号値が与えられた
際に、計算式の処理を行うことなしにこのテーブルを参
照するのみで出力信号値を求める。
てのパターンを網羅したテーブルを予め作成しておき、
このテーブルに入力信号値のパターンに対応した出力信
号値を格納しておく。そして、入力信号値が与えられた
際に、計算式の処理を行うことなしにこのテーブルを参
照するのみで出力信号値を求める。
【００１４】これにより、さらに計算量を減少させるこ
とができるため、より高速なシミュレーションが実現で
きる。また、本発明によれば、トレース指定されている
出力信号値のみをＣＰＵへの割り付け対象とする。これ
により、部分的なシミュレーション等、トレースの指定
によってはさらに高速化を図ることが可能となる。
とができるため、より高速なシミュレーションが実現で
きる。また、本発明によれば、トレース指定されている
出力信号値のみをＣＰＵへの割り付け対象とする。これ
により、部分的なシミュレーション等、トレースの指定
によってはさらに高速化を図ることが可能となる。
【００１５】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例に係る論理回路シミュレーションの
並列処理方法を実現するための概略構成図である。
る。図１は同実施例に係る論理回路シミュレーションの
並列処理方法を実現するための概略構成図である。
【００１６】図１に示すように同実施例に係る論理回路
シミュレーションの並列処理方法を実現するために、回
路分割ルーチン３、信号値表現展開ルーチン４、割り付
けルーチン５、簡略化ルーチン６、テーブル表現への変
換ルーチン７及びトレース信号選択ルーチン８をメモリ
２上に存在させておく。そして、これらの各ルーチン
は、ＣＰＵ１により実行される。
シミュレーションの並列処理方法を実現するために、回
路分割ルーチン３、信号値表現展開ルーチン４、割り付
けルーチン５、簡略化ルーチン６、テーブル表現への変
換ルーチン７及びトレース信号選択ルーチン８をメモリ
２上に存在させておく。そして、これらの各ルーチン
は、ＣＰＵ１により実行される。
【００１７】まず、図２乃至図４を参照して第１実施例
を説明する。図２は、第１実施例を説明するためのフロ
ーチャートである。設計データ１１として与えられる一
般の論理回路は、模式的に図３のように表現することが
可能である。
を説明する。図２は、第１実施例を説明するためのフロ
ーチャートである。設計データ１１として与えられる一
般の論理回路は、模式的に図３のように表現することが
可能である。
【００１８】図３は、論理回路を模式的に表現した図で
ある。この論理回路は、組み合わせ回路部分と、それぞ
れの組み合わせ回路部分を区切るレジスタ部分とに分け
て考えることができる。このとき、レジスタの部分で回
路を切断して（図３では矢印で表示）複数の組み合わせ
回路部分とレジスタ部分とに分割し、組み合わせ回路部
分のみを抽出する処理を行うのが回路分割ルーチン３で
ある。なお、レジスタ部分のシミュレーションは、従来
の方法で実施する。
ある。この論理回路は、組み合わせ回路部分と、それぞ
れの組み合わせ回路部分を区切るレジスタ部分とに分け
て考えることができる。このとき、レジスタの部分で回
路を切断して（図３では矢印で表示）複数の組み合わせ
回路部分とレジスタ部分とに分割し、組み合わせ回路部
分のみを抽出する処理を行うのが回路分割ルーチン３で
ある。なお、レジスタ部分のシミュレーションは、従来
の方法で実施する。
【００１９】次にこの回路分割ルーチン３にて抽出され
た組み合わせ回路を入力信号値のみで算出できるように
展開するのが信号値表現展開ルーチン４である。図４を
参照して、具体例を説明する。
た組み合わせ回路を入力信号値のみで算出できるように
展開するのが信号値表現展開ルーチン４である。図４を
参照して、具体例を説明する。
【００２０】図４は、論理回路の展開の具体例を示す図
である。上述したように、図８の（ａ）で示した論理回
路を内部表現すると、図４の（ａ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（６）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（７）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｓ１ ……（８）式 Ｓ４ ＝ Ｓ１ ｎａｎｄ Ｓ２ ……（９）式 Ｓ５ ＝ ｎｏｔ Ｓ２ ……（１０）式 のようになる。
である。上述したように、図８の（ａ）で示した論理回
路を内部表現すると、図４の（ａ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（６）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（７）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｓ１ ……（８）式 Ｓ４ ＝ Ｓ１ ｎａｎｄ Ｓ２ ……（９）式 Ｓ５ ＝ ｎｏｔ Ｓ２ ……（１０）式 のようになる。
【００２１】この各信号値の計算式を信号値表現展開ル
ーチン４は、入力信号値のみ、即ち、Ｉ１〜Ｉ４のみで
構成される計算式に展開する。このように展開した結
果、図４の（ｂ）に示すような以下の計算式がそれぞれ
求められる。
ーチン４は、入力信号値のみ、即ち、Ｉ１〜Ｉ４のみで
構成される計算式に展開する。このように展開した結
果、図４の（ｂ）に示すような以下の計算式がそれぞれ
求められる。
【００２２】 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（１１）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（１２）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（１３）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（１４）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（１５）式 このように各信号値の計算式を入力信号値のみに依存し
た形に変換すれば、（１３）式、及び（１４）式を計算
するのに（１１）式の計算結果を待機する必要はなくな
り、それぞれの式の計算を別個のＣＰＵに並列に処理さ
せることが可能となる。また、図３に示した例では、組
み合わせ回路１２ｂ内の信号値はそれぞれＲ１、Ｒ２、
及びＲ３のみで表現することが可能となり、これにより
組み合わせ回路１２ｂ内の各信号値の計算を並列に行う
ことができる。
た形に変換すれば、（１３）式、及び（１４）式を計算
するのに（１１）式の計算結果を待機する必要はなくな
り、それぞれの式の計算を別個のＣＰＵに並列に処理さ
せることが可能となる。また、図３に示した例では、組
み合わせ回路１２ｂ内の信号値はそれぞれＲ１、Ｒ２、
及びＲ３のみで表現することが可能となり、これにより
組み合わせ回路１２ｂ内の各信号値の計算を並列に行う
ことができる。
【００２３】そして、この展開された（１１）式〜（１
５）式の各式を並列計算機の複数のＣＰＵに処理を割り
当てていくルーチンが割り付けルーチン５である。これ
により、並列計算機の並列処理能力を活かした高速シミ
ュレーションが実現できることとなる。
５）式の各式を並列計算機の複数のＣＰＵに処理を割り
当てていくルーチンが割り付けルーチン５である。これ
により、並列計算機の並列処理能力を活かした高速シミ
ュレーションが実現できることとなる。
【００２４】次に、図５を参照して第２実施例を説明す
る。図５の（ａ）は、第２実施例を説明するためのフロ
ーチャートである。まず、簡略化ルーチン６は、第１実
施例で示した信号値表現展開ルーチン４により展開され
た設計データ１３を入力する。そして、この入力した設
計データ１３中の各信号値の計算式を論理演算規則に基
づいて簡略化する。この具体例を図５の（ｂ）及び
（ｃ）を参照して説明する。
る。図５の（ａ）は、第２実施例を説明するためのフロ
ーチャートである。まず、簡略化ルーチン６は、第１実
施例で示した信号値表現展開ルーチン４により展開され
た設計データ１３を入力する。そして、この入力した設
計データ１３中の各信号値の計算式を論理演算規則に基
づいて簡略化する。この具体例を図５の（ｂ）及び
（ｃ）を参照して説明する。
【００２５】図５の（ｂ）及び（ｃ）は、計算式の簡略
化の具体例を示す図である。図８の（ａ）で示した論理
回路の内部表現式を信号値表現展開ルーチン４に通す
と、図５の（ｂ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（１６）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（１７）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（１８）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（１９）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（２０）式 のように展開される。
化の具体例を示す図である。図８の（ａ）で示した論理
回路の内部表現式を信号値表現展開ルーチン４に通す
と、図５の（ｂ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（１６）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（１７）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（１８）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（１９）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（２０）式 のように展開される。
【００２６】このように信号値を入力信号値のみで表現
した形式に展開すると、論理演算の規則に基づいて計算
式を簡略化できる場合が発生する。この例では、例えば
（１８）式が該当し、簡略化ルーチン６により図５の
（ｃ）に示すような計算式に簡略化される。
した形式に展開すると、論理演算の規則に基づいて計算
式を簡略化できる場合が発生する。この例では、例えば
（１８）式が該当し、簡略化ルーチン６により図５の
（ｃ）に示すような計算式に簡略化される。
【００２７】 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ２ ……（２１）式 このように、簡略化可能な計算式については、すべて簡
略化ルーチン６により簡略化し、これにより計算量が減
少するため、より高速なシミュレーション実現できるこ
ととなる。
略化ルーチン６により簡略化し、これにより計算量が減
少するため、より高速なシミュレーション実現できるこ
ととなる。
【００２８】次に、図６を参照して第３実施例を説明す
る。図６の（ａ）は、第３実施例を説明するためのフロ
ーチャートである。まず、テーブル表現への変換ルーチ
ン７は、第１実施例で示した信号値表現展開ルーチン４
により展開された設計データ１３を入力する。そして、
この入力した設計データ１３中の各信号値の計算式をも
とに、入力信号値のすべてのパターンを網羅したテーブ
ルを作成する。そして、このテーブルに入力信号値のパ
ターンに対応した出力信号値を格納しておく。この具体
例を図６の（ｂ）乃至（ｄ）を参照して説明する。
る。図６の（ａ）は、第３実施例を説明するためのフロ
ーチャートである。まず、テーブル表現への変換ルーチ
ン７は、第１実施例で示した信号値表現展開ルーチン４
により展開された設計データ１３を入力する。そして、
この入力した設計データ１３中の各信号値の計算式をも
とに、入力信号値のすべてのパターンを網羅したテーブ
ルを作成する。そして、このテーブルに入力信号値のパ
ターンに対応した出力信号値を格納しておく。この具体
例を図６の（ｂ）乃至（ｄ）を参照して説明する。
【００２９】図６の（ｂ）乃至（ｄ）は、計算式のテー
ブル化の具体例を示す図である。図８の（ａ）で示した
論理回路の内部表現式を信号値表現展開ルーチン４に通
すと、図６の（ｂ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（２２）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（２３）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（２４）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（２５）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（２６）式 のように展開される。
ブル化の具体例を示す図である。図８の（ａ）で示した
論理回路の内部表現式を信号値表現展開ルーチン４に通
すと、図６の（ｂ）に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（２２）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（２３）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（２４）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（２５）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（２６）式 のように展開される。
【００３０】ここで、テーブル表現への変換ルーチン７
により、これらの計算式を図６の（ｃ）に示すようなテ
ーブル１５を作成する。例えば、（２５）式はＩ１、Ｉ
２、Ｉ３、及びＩ４の４つの入力信号をもち、この４つ
の入力信号の値が決定すればＳ４の値は決定する（例え
ば、Ｉ１＝０、Ｉ２＝０、Ｉ３＝０、Ｉ４＝０であれ
ば、Ｓ４＝１）。そこで、図６の（ｃ）に示すようなテ
ーブル１５を予め作成しておく。
により、これらの計算式を図６の（ｃ）に示すようなテ
ーブル１５を作成する。例えば、（２５）式はＩ１、Ｉ
２、Ｉ３、及びＩ４の４つの入力信号をもち、この４つ
の入力信号の値が決定すればＳ４の値は決定する（例え
ば、Ｉ１＝０、Ｉ２＝０、Ｉ３＝０、Ｉ４＝０であれ
ば、Ｓ４＝１）。そこで、図６の（ｃ）に示すようなテ
ーブル１５を予め作成しておく。
【００３１】これにより、Ｓ４の値は、Ｓ４−ｔａｂｌ
ｅ（Ｉ１，Ｉ２，Ｉ３，Ｉ４）として求めることが可能
となる。一般に、信号値Ｓｉが入力信号値Ｉ１、Ｉ２、
…Ｉｎによって決定するのであれば、図６の（ｄ）に示
すようなテーブルを予め作成しておけば、各信号値はテ
ーブルの参照のみで求めることができるため、計算量を
減少させることができ、より高速なシミュレーションを
実現可能となる。
ｅ（Ｉ１，Ｉ２，Ｉ３，Ｉ４）として求めることが可能
となる。一般に、信号値Ｓｉが入力信号値Ｉ１、Ｉ２、
…Ｉｎによって決定するのであれば、図６の（ｄ）に示
すようなテーブルを予め作成しておけば、各信号値はテ
ーブルの参照のみで求めることができるため、計算量を
減少させることができ、より高速なシミュレーションを
実現可能となる。
【００３２】次に、図７を参照して第４実施例を説明す
る。図７の（ａ）は、第４実施例を説明するためのフロ
ーチャートである。まず、トレース信号選択ルーチン８
は、第１実施例で示した信号値表現展開ルーチン４によ
り展開された設計データ１３を入力する。そして、この
入力した設計データ１３中の各信号値の計算式のうち、
トレース指定されている信号値の計算式のみを選択す
る。割り付けルーチン５は、この選択された計算式のみ
をＣＰＵに割り付ける。
る。図７の（ａ）は、第４実施例を説明するためのフロ
ーチャートである。まず、トレース信号選択ルーチン８
は、第１実施例で示した信号値表現展開ルーチン４によ
り展開された設計データ１３を入力する。そして、この
入力した設計データ１３中の各信号値の計算式のうち、
トレース指定されている信号値の計算式のみを選択す
る。割り付けルーチン５は、この選択された計算式のみ
をＣＰＵに割り付ける。
【００３３】図８の（ａ）で示した論理回路の内部表現
式を信号値表現展開ルーチン４に通すと、図７の（ｂ）
に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（２７）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（２８）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（２９）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（３０）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（３１）式 のように展開される。
式を信号値表現展開ルーチン４に通すと、図７の（ｂ）
に再度示すように、 Ｓ１ ＝ Ｉ１ ａｎｄ Ｉ２ ……（２７）式 Ｓ２ ＝ Ｉ３ ｏｒ Ｉ４ ……（２８）式 Ｓ３ ＝ Ｉ１ ａｎｄ Ｉ１ ａｎｄ Ｉ２ ……（２９）式 Ｓ４ ＝ （Ｉ１ ａｎｄ Ｉ２） ｎａｎｄ ……（３０）式 （Ｉ３ ｏｒ Ｉ４） Ｓ５ ＝ ｎｏｔ （Ｉ３ ｏｒ Ｉ４） ……（３１）式 のように展開される。
【００３４】このとき、信号値参照のトレース指定とし
て、Ｓ４、及びＳ５のみが指定されていたとすると、
（２７）式〜（２９）式については計算の処理を行う必
要がない。従って、トレース信号選択ルーチン８は、
（３０）式、及び（３１）式を選択して割り付けルーチ
ン５に引き渡せばよいことになる。これにより、計算量
をさらに減少させ、より高速なシミュレーションを実現
可能とする。
て、Ｓ４、及びＳ５のみが指定されていたとすると、
（２７）式〜（２９）式については計算の処理を行う必
要がない。従って、トレース信号選択ルーチン８は、
（３０）式、及び（３１）式を選択して割り付けルーチ
ン５に引き渡せばよいことになる。これにより、計算量
をさらに減少させ、より高速なシミュレーションを実現
可能とする。
【００３５】
【発明の効果】以上詳述したように、本発明の方法によ
れば、論理回路をレジスタの部分で切断して複数の組み
合わせ回路に分割し、分割された各組み合わせ回路中の
各信号の値の計算式を入力信号値のみに依存する形式に
展開し、各信号の値の計算式の処理を複数のＣＰＵに割
り付けることにより、各信号の値の計算を並列に進行さ
せることが可能となる。
れば、論理回路をレジスタの部分で切断して複数の組み
合わせ回路に分割し、分割された各組み合わせ回路中の
各信号の値の計算式を入力信号値のみに依存する形式に
展開し、各信号の値の計算式の処理を複数のＣＰＵに割
り付けることにより、各信号の値の計算を並列に進行さ
せることが可能となる。
【００３６】これにより並列計算機の並列処理能力を活
かした論理回路シミュレーションを実現できる。また、
信号値の計算式を論理演算規則に基づいて簡略化した
り、テーブル表現に置き換えたり、トレース指定されて
いる信号値の計算式のみを選択して実行したりすること
により、論理回路シミュレーションをより高速に行うこ
とが可能となる。
かした論理回路シミュレーションを実現できる。また、
信号値の計算式を論理演算規則に基づいて簡略化した
り、テーブル表現に置き換えたり、トレース指定されて
いる信号値の計算式のみを選択して実行したりすること
により、論理回路シミュレーションをより高速に行うこ
とが可能となる。
【図１】本発明の実施例に係る論理回路シミュレーショ
ンの並列処理方法を実現するための概略構成図。
ンの並列処理方法を実現するための概略構成図。
【図２】第１実施例を説明するためのフローチャート。
【図３】論理回路を模式的に表現した図。
【図４】論理回路の展開の具体例を示す図。
【図５】第２実施例を説明するための図。
【図６】第３実施例を説明するための図。
【図７】第４実施例を説明するための図。
【図８】イベントドリブン方法の具体例を説明するため
の図。
の図。
１…ＣＰＵ、２…メモリ、３…回路分割ルーチン、４…
信号値表現展開ルーチン、５…割り付けルーチン、６…
簡略化ルーチン、７…テーブル表現への変換ルーチン、
８…トレース信号選択ルーチン、１１…設計データ、１
２…組み合わせ回路、１３…展開された設計データ、１
４…簡略化された設計データ、１５…テーブル形式に変
換された設計データ。
信号値表現展開ルーチン、５…割り付けルーチン、６…
簡略化ルーチン、７…テーブル表現への変換ルーチン、
８…トレース信号選択ルーチン、１１…設計データ、１
２…組み合わせ回路、１３…展開された設計データ、１
４…簡略化された設計データ、１５…テーブル形式に変
換された設計データ。
Claims (4)
- 【請求項１】 複数のＣＰＵを有してなる並列計算機に
て実施される論理回路シミュレーションの並列処理方法
において、 論理回路を組み合わせ回路部分とレジスタ部分とに分割
して組み合わせ回路部分のみを抽出し、この抽出された
組み合わせ回路の出力信号値それぞれの計算式を入力信
号値のみで構成される計算式に展開し、この展開された
出力信号値それぞれの計算式の処理を上記複数のＣＰＵ
に割り付けることを特徴とする論理回路シミュレーショ
ンの並列処理方法。 - 【請求項２】 上記展開された出力信号値それぞれの計
算式を論理演算規則に基づいて簡略化する請求項１記載
の論理回路シミュレーションの並列処理方法。 - 【請求項３】 上記入力信号値に対応した出力信号値を
得るためのテーブルを作成し、上記組み合わせ回路に入
力信号値が与えられた際に、上記出力信号値それぞれの
計算式の処理に代わり上記テーブルを参照することによ
り出力信号値を求める請求項１記載の論理回路シミュレ
ーションの並列処理方法。 - 【請求項４】 トレース指定されている出力信号値の計
算式のみを選択して所定のＣＰＵに割り付ける請求項１
記載の論理回路シミュレーションの並列処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6159900A JPH0830646A (ja) | 1994-07-12 | 1994-07-12 | 論理回路シミュレーションの並列処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6159900A JPH0830646A (ja) | 1994-07-12 | 1994-07-12 | 論理回路シミュレーションの並列処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830646A true JPH0830646A (ja) | 1996-02-02 |
Family
ID=15703631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6159900A Pending JPH0830646A (ja) | 1994-07-12 | 1994-07-12 | 論理回路シミュレーションの並列処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966590B2 (en) | 2007-03-30 | 2011-06-21 | Fujitsu Limited | Circuit design data conversion apparatus, circuit design data conversion method, and computer product |
-
1994
- 1994-07-12 JP JP6159900A patent/JPH0830646A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966590B2 (en) | 2007-03-30 | 2011-06-21 | Fujitsu Limited | Circuit design data conversion apparatus, circuit design data conversion method, and computer product |
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