JPH08306809A - 異なった絶縁体を有する部品を有するｍｏｓ型集積回路の製造方法 - Google Patents
異なった絶縁体を有する部品を有するｍｏｓ型集積回路の製造方法Info
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Abstract
(57)【要約】
【課題】 メモリーセル及びこのメモリーの他の周辺回
路の部品の領域上に薄い熱酸化物を形成す場合に、メモ
リーの作動の間にセルの酸化物を電荷が通過することに
よるこの酸化物の劣化に対する耐久性を本質的に改善す
る。 【解決手段】 上記酸化物の高温度での窒化を行う。こ
の変形として、周辺回路の部品を作るために形成された
領域上に形成された窒化された酸化物を除き、次いで同
様な熱酸化処理を行いその後高温窒化を行う。
路の部品の領域上に薄い熱酸化物を形成す場合に、メモ
リーの作動の間にセルの酸化物を電荷が通過することに
よるこの酸化物の劣化に対する耐久性を本質的に改善す
る。 【解決手段】 上記酸化物の高温度での窒化を行う。こ
の変形として、周辺回路の部品を作るために形成された
領域上に形成された窒化された酸化物を除き、次いで同
様な熱酸化処理を行いその後高温窒化を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、単結晶シリコンダ
イス上に集積回路を製造する方法において、酸化性雰囲
気下での高温度処理によって、第１のタイプの部品を作
ることを意図した領域と、第２のタイプの部品を作るこ
とを意図した領域の上に二酸化ケイ素を形成する方法に
関する。
イス上に集積回路を製造する方法において、酸化性雰囲
気下での高温度処理によって、第１のタイプの部品を作
ることを意図した領域と、第２のタイプの部品を作るこ
とを意図した領域の上に二酸化ケイ素を形成する方法に
関する。
【０００２】
【従来の技術】２つの幾分異なったタイプの部品を有す
る集積回路の典型的な例は、それぞれの複数の制御回
路、即ち、読み取り、書き込み、並びに「フラッシュ」
メモリー及びＦＥＰＲＯＭの場合には、消去回路を備え
た不揮発性メモリー（ＥＰＲＯＭ、ＥＥＰＲＯＭ又は
「フラッシュ」メモリー）である。
る集積回路の典型的な例は、それぞれの複数の制御回
路、即ち、読み取り、書き込み、並びに「フラッシュ」
メモリー及びＦＥＰＲＯＭの場合には、消去回路を備え
た不揮発性メモリー（ＥＰＲＯＭ、ＥＥＰＲＯＭ又は
「フラッシュ」メモリー）である。
【０００３】既知のように、不揮発性メモリーは、その
構造中に、絶縁体によってシリコン表面から分離された
「フローティング」ゲート電極を有する。このフローテ
ィングゲート電極は、通常、薄い、ドープされた多結晶
エレメントによって構成され、前記絶縁体は高温度での
シリコンの酸化（熱酸化）によって製造された二酸化ケ
イ素の薄い層（６〜３５nm）である。
構造中に、絶縁体によってシリコン表面から分離された
「フローティング」ゲート電極を有する。このフローテ
ィングゲート電極は、通常、薄い、ドープされた多結晶
エレメントによって構成され、前記絶縁体は高温度での
シリコンの酸化（熱酸化）によって製造された二酸化ケ
イ素の薄い層（６〜３５nm）である。
【０００４】メモリーセル及び他のデータ処理回路のマ
トリックスの制御回路は、一般に周辺回路（ｐｅｒｉｐ
ｈｅｒａｌ ｃｉｒｃｕｉｔｓ）として知られており、
これらは、同じシリコンダイス上のメモリーと共に集積
されていてもよく、ＭＯＳＦＥＴトランジスター及びコ
ンデンサーのような部品を含み、これらはメモリーセル
のものに類似した構造エレメントを有する。
トリックスの制御回路は、一般に周辺回路（ｐｅｒｉｐ
ｈｅｒａｌ ｃｉｒｃｕｉｔｓ）として知られており、
これらは、同じシリコンダイス上のメモリーと共に集積
されていてもよく、ＭＯＳＦＥＴトランジスター及びコ
ンデンサーのような部品を含み、これらはメモリーセル
のものに類似した構造エレメントを有する。
【０００５】特に、トランジスター及び周辺回路の各コ
ンデンサーのボディは、シリコン基体で構成され、トラ
ンジスターのゲート電極及び各コンデンサーの他の電極
は、金属の導電性エレメント又はドープされた多結晶シ
リコンによって構成されている。
ンデンサーのボディは、シリコン基体で構成され、トラ
ンジスターのゲート電極及び各コンデンサーの他の電極
は、金属の導電性エレメント又はドープされた多結晶シ
リコンによって構成されている。
【０００６】第１のタイプの部品、即ち、メモリーセ
ル、及び第２のタイプの部品、即ち、周辺回路のトラン
ジスター及びコンデンサーは、構造的に類似している
が、それらを全く同じ操作で製造することは必ずしも可
能ではなく、また便利でもない。特に、メモリーセル中
及び周辺回路中の絶縁体として用いられる熱酸化物は、
この２つのタイプの部品の発揮する機能に従って異なっ
た特性を有しなければならない。実際、周辺回路のトラ
ンジスター及びコンデンサーにおいて、絶縁体によって
分離された電極の間の最大電気絶縁は、セル中において
本質的に重要であるが、この酸化物が、書き込みの間及
びセルからの何らかの消去の間に起こる過程の間に、劣
化することなく、その中での電荷の移動に耐えることが
できることが重要である。結局、酸化物が急速に劣化す
れば、メモリーの作動寿命は比較的短くなる。
ル、及び第２のタイプの部品、即ち、周辺回路のトラン
ジスター及びコンデンサーは、構造的に類似している
が、それらを全く同じ操作で製造することは必ずしも可
能ではなく、また便利でもない。特に、メモリーセル中
及び周辺回路中の絶縁体として用いられる熱酸化物は、
この２つのタイプの部品の発揮する機能に従って異なっ
た特性を有しなければならない。実際、周辺回路のトラ
ンジスター及びコンデンサーにおいて、絶縁体によって
分離された電極の間の最大電気絶縁は、セル中において
本質的に重要であるが、この酸化物が、書き込みの間及
びセルからの何らかの消去の間に起こる過程の間に、劣
化することなく、その中での電荷の移動に耐えることが
できることが重要である。結局、酸化物が急速に劣化す
れば、メモリーの作動寿命は比較的短くなる。
【０００７】
【発明が解決しようとする課題】本発明の一般的な目的
は、始めに定義したタイプのプロセスを提供することで
あり、これは集積回路の２つの異なったタイプの部品用
に異なった特性の絶縁体を作れるものである。
は、始めに定義したタイプのプロセスを提供することで
あり、これは集積回路の２つの異なったタイプの部品用
に異なった特性の絶縁体を作れるものである。
【０００８】本発明の特別な目的は、メモリー及び周辺
回路を有し、これらメモリー及び周辺回路の両方が従来
の装置の作動寿命よりも長い作動寿命を有する集積回路
を提供することである。
回路を有し、これらメモリー及び周辺回路の両方が従来
の装置の作動寿命よりも長い作動寿命を有する集積回路
を提供することである。
【０００９】
【課題を解決するための手段】これらの目的は、請求項
１において定義され一般的に特徴付けられた方法によっ
て、及び最後の２つの請求項に定義された集積回路によ
って達成される。
１において定義され一般的に特徴付けられた方法によっ
て、及び最後の２つの請求項に定義された集積回路によ
って達成される。
【００１０】
【発明の実施の形態】本発明及びそれから得られる利点
を、その幾つかの具体例についての以下の記載によって
更に説明しよう。但し、これらは本発明を限定するもの
ではない。
を、その幾つかの具体例についての以下の記載によって
更に説明しよう。但し、これらは本発明を限定するもの
ではない。
【００１１】本発明方法を有利に実施して複数のメモリ
ーを有する種々のタイプの集積回路を作ることができ
る。これらメモリーは構造的に相互に大きく異なってい
てもよい。しかしながら、それらを区別するステップは
どんなタイプの集積回路についても本質的に同じであ
る。
ーを有する種々のタイプの集積回路を作ることができ
る。これらメモリーは構造的に相互に大きく異なってい
てもよい。しかしながら、それらを区別するステップは
どんなタイプの集積回路についても本質的に同じであ
る。
【００１２】本発明の１つの方法は、当初のシリコンウ
ェーハー（これは、本発明方法が終わったとき、それぞ
れが集積回路を有する複数のダイスに分割される）を、
メモリーセルにすることを意図した領域と周辺回路の種
々の部品にすることを意図した領域を画定する、それの
加工の初期の段階において、先ず第１に炉中で大気圧下
に酸化性雰囲気（Ｈ2 Ｏ又はＯ2 ／Ｎ2 ）中、二酸化ケ
イ素（ＳｉＯ2 ）の層をシリコンウェーハーの未被覆領
域上に形成するに充分な時間、通常の高温（７５０〜９
５０℃）の酸化処理を行い、次いで、大気圧下、亜酸化
窒素（Ｎ2 Ｏ）中、前記酸化温度に等しいかこれより少
し高い温度（７５０〜１０５０℃）で、５〜６０分窒化
処理して、望みの厚さ（６〜３５nm）の絶縁体を作る。
ェーハー（これは、本発明方法が終わったとき、それぞ
れが集積回路を有する複数のダイスに分割される）を、
メモリーセルにすることを意図した領域と周辺回路の種
々の部品にすることを意図した領域を画定する、それの
加工の初期の段階において、先ず第１に炉中で大気圧下
に酸化性雰囲気（Ｈ2 Ｏ又はＯ2 ／Ｎ2 ）中、二酸化ケ
イ素（ＳｉＯ2 ）の層をシリコンウェーハーの未被覆領
域上に形成するに充分な時間、通常の高温（７５０〜９
５０℃）の酸化処理を行い、次いで、大気圧下、亜酸化
窒素（Ｎ2 Ｏ）中、前記酸化温度に等しいかこれより少
し高い温度（７５０〜１０５０℃）で、５〜６０分窒化
処理して、望みの厚さ（６〜３５nm）の絶縁体を作る。
【００１３】上述の処理によって形成された二酸化ケイ
素層は、メモリーセルを作るために意図された領域上及
び周辺回路の部品を作るために意図した領域上に止めて
もよいし、これらの領域の一方又は他方から除いてもよ
く、その後窒化し、その後続きの酸化処理によって改質
してもよい。この方法を従来法に従って、完全な集積回
路が形成されるまで続ける。
素層は、メモリーセルを作るために意図された領域上及
び周辺回路の部品を作るために意図した領域上に止めて
もよいし、これらの領域の一方又は他方から除いてもよ
く、その後窒化し、その後続きの酸化処理によって改質
してもよい。この方法を従来法に従って、完全な集積回
路が形成されるまで続ける。
【００１４】このようにして形成したメモリーセルは絶
縁体として従来法により形成した二酸化ケイ素の層を用
いるセルよりも相当に長い寿命を持っていることが見出
された。
縁体として従来法により形成した二酸化ケイ素の層を用
いるセルよりも相当に長い寿命を持っていることが見出
された。
【００１５】本発明方法の変形に従えば、シリコンウェ
ーハーを、回路の周辺部品に望まれる厚さ（例えば、１
０〜４０nm）より小さい予定の厚さ（例えば、６〜３５
nm）の二酸化ケイ素の層がウェーハーの剥き出しになっ
た領域の全ての上に形成されるまで、最初に上述のよう
にして従来の高温度酸化ステップで酸化する。次いで、
前記セル用に作ることを意図した領域からのみ、下に横
たわるシリコンを剥き出しにするために、フッ化水素酸
（ＨＦ）の溶液中で通常の化学エッチングにより、この
層を除く。次いで、セルの絶縁体に望まれる厚さの二酸
化ケイ素の層が化学エッチングによって剥き出しになっ
た領域上に形成されるまで、このウェーハーを第２の従
来の高温度酸化ステップで酸化し、次いで、上に述べた
ような窒化処理を行う。
ーハーを、回路の周辺部品に望まれる厚さ（例えば、１
０〜４０nm）より小さい予定の厚さ（例えば、６〜３５
nm）の二酸化ケイ素の層がウェーハーの剥き出しになっ
た領域の全ての上に形成されるまで、最初に上述のよう
にして従来の高温度酸化ステップで酸化する。次いで、
前記セル用に作ることを意図した領域からのみ、下に横
たわるシリコンを剥き出しにするために、フッ化水素酸
（ＨＦ）の溶液中で通常の化学エッチングにより、この
層を除く。次いで、セルの絶縁体に望まれる厚さの二酸
化ケイ素の層が化学エッチングによって剥き出しになっ
た領域上に形成されるまで、このウェーハーを第２の従
来の高温度酸化ステップで酸化し、次いで、上に述べた
ような窒化処理を行う。
【００１６】この第２の酸化及び窒化ステップの後に、
他の部品を作ることを意図した領域上に二酸化ケイ素の
層の厚さは、ある程度増加し、望みの厚さに達するであ
ろう。こうして、セル及び他の部品の絶縁体用に異なっ
た厚さが得られ、この異なった厚さは２つの酸化ステッ
プの間の方法のパラメーターの適当な校正によって正確
に決定することができる。
他の部品を作ることを意図した領域上に二酸化ケイ素の
層の厚さは、ある程度増加し、望みの厚さに達するであ
ろう。こうして、セル及び他の部品の絶縁体用に異なっ
た厚さが得られ、この異なった厚さは２つの酸化ステッ
プの間の方法のパラメーターの適当な校正によって正確
に決定することができる。
【００１７】上述の方法は周辺回路の種々の部品用の絶
縁体を作る。この絶縁体は、非窒化二酸化ケイ素で構成
された通常好まれる絶縁体とは、多かれ少なかれ顕著な
程度に相違する。この絶縁体の品質を改善するために、
周辺回路の部品を作ることを意図した領域上の窒化され
た酸化物を完全に除くことが試みられ、このウェーハー
を新しい酸化処理に付した。予想されたように、この処
理はセルの絶縁体の良好な品質を変形しなかっただけで
なく、全く予想されなかったことであるが、他の部品用
の良好な絶縁体を与えなかった。この結果の説明は未だ
検討中である。しかしながら、窒化処理は、窒化された
酸化物が除かれた後にも残っているケイ素の酸化された
表面に望ましくない効果を生じることは明らかである。
縁体を作る。この絶縁体は、非窒化二酸化ケイ素で構成
された通常好まれる絶縁体とは、多かれ少なかれ顕著な
程度に相違する。この絶縁体の品質を改善するために、
周辺回路の部品を作ることを意図した領域上の窒化され
た酸化物を完全に除くことが試みられ、このウェーハー
を新しい酸化処理に付した。予想されたように、この処
理はセルの絶縁体の良好な品質を変形しなかっただけで
なく、全く予想されなかったことであるが、他の部品用
の良好な絶縁体を与えなかった。この結果の説明は未だ
検討中である。しかしながら、窒化処理は、窒化された
酸化物が除かれた後にも残っているケイ素の酸化された
表面に望ましくない効果を生じることは明らかである。
【００１８】本発明の重要な変形に従えば、シリコンウ
ェーハーの全ての剥き出しになった領域は上記の最初の
具体例のように最初に酸化され、次いで窒化され、続い
て導電性材料のデポジションを行う。この方法を継続す
る前に、窒化された酸化物は、好ましくは化学エッチン
グにより除かれ、上に横たわる導電性材料を周辺回路の
部品を作ることを意図した領域から除いた後、ウェーハ
ーを通常の処理による更なる酸化、及び先のものと全く
同じ更なる窒化処理に付する。こうして、周辺回路の部
品用に、必要ならば、セルの絶縁体とは異なった厚さの
酸化物を作ることが可能なだけでなく、驚くべきこと
に、単純な非窒素化熱酸化物の品質に比肩できる品質の
絶縁体を作ることができる。即ち、最適な品質のメモリ
ーセルだけでなく、従来法で得られるものと実質的に同
じ特性の周辺回路用のトランジスター及びコンデンサー
を作りだすことが可能である。実際、周辺回路の誘電体
は、熱電子の注入による「ストレス」に対して比較的大
きな抵抗性を有することが見出された。
ェーハーの全ての剥き出しになった領域は上記の最初の
具体例のように最初に酸化され、次いで窒化され、続い
て導電性材料のデポジションを行う。この方法を継続す
る前に、窒化された酸化物は、好ましくは化学エッチン
グにより除かれ、上に横たわる導電性材料を周辺回路の
部品を作ることを意図した領域から除いた後、ウェーハ
ーを通常の処理による更なる酸化、及び先のものと全く
同じ更なる窒化処理に付する。こうして、周辺回路の部
品用に、必要ならば、セルの絶縁体とは異なった厚さの
酸化物を作ることが可能なだけでなく、驚くべきこと
に、単純な非窒素化熱酸化物の品質に比肩できる品質の
絶縁体を作ることができる。即ち、最適な品質のメモリ
ーセルだけでなく、従来法で得られるものと実質的に同
じ特性の周辺回路用のトランジスター及びコンデンサー
を作りだすことが可能である。実際、周辺回路の誘電体
は、熱電子の注入による「ストレス」に対して比較的大
きな抵抗性を有することが見出された。
【００１９】不揮発性で、プログラムで制御可能で、消
去可能なメモリー、例えば「フラッシュメモリー」とし
て知られているもの、及びこのメモリーを制御するため
の周辺回路を有する集積回路の製造のための本発明方法
を次に簡単に述べる。ｐ−型単結晶シリコンウェーハー
上で実施されるステップは、次の通りである：
去可能なメモリー、例えば「フラッシュメモリー」とし
て知られているもの、及びこのメモリーを制御するため
の周辺回路を有する集積回路の製造のための本発明方法
を次に簡単に述べる。ｐ−型単結晶シリコンウェーハー
上で実施されるステップは、次の通りである：
【００２０】−ｎ−型領域（ｎ−ウェル）及びｐ−型領
域（ｐ−タブ）の形成、
域（ｐ−タブ）の形成、
【００２１】−ケイ素の選択的酸化の公知の方法により
形成される厚い酸化物（フィールド酸化物）によって相
互に絶縁された複数の活性領域の形成、
形成される厚い酸化物（フィールド酸化物）によって相
互に絶縁された複数の活性領域の形成、
【００２２】−活性領域の短時間の熱酸化の後、形成さ
れた酸化物を除去し、活性領域上のケイ素の結晶性表面
特性を再現すること、
れた酸化物を除去し、活性領域上のケイ素の結晶性表面
特性を再現すること、
【００２３】−熱酸化物を形成した後、上述のステップ
に従って窒化すること、
に従って窒化すること、
【００２４】−多結晶シリコン層のデポジションにより
前記メモリーセルのフローティングゲート電極を構成す
ること、
前記メモリーセルのフローティングゲート電極を構成す
ること、
【００２５】−二酸化ケイ素単独により、又は二酸化ケ
イ素及び窒化ケイ素を含む複数の層の連続したものによ
り、構成された絶縁性の所謂「インターポリ（ｉｎｔｅ
ｒｐｏｌｙ）」層を、前記多結晶シリコン層上に形成す
ること、
イ素及び窒化ケイ素を含む複数の層の連続したものによ
り、構成された絶縁性の所謂「インターポリ（ｉｎｔｅ
ｒｐｏｌｙ）」層を、前記多結晶シリコン層上に形成す
ること、
【００２６】−周辺回路の部品を作ることを意図した領
域から、前記多結晶シリコンの「インターポリ」絶縁
体、及び窒化熱酸化物を除くこと、
域から、前記多結晶シリコンの「インターポリ」絶縁
体、及び窒化熱酸化物を除くこと、
【００２７】−周辺回路の部品を作ることを意図した領
域の幾つかから酸化物を完全に除去する中間ステップを
含んでいてもよい１又はそれ以上のオペレーションステ
ップにおいて熱酸化物を形成し、次いで窒化すること、
域の幾つかから酸化物を完全に除去する中間ステップを
含んでいてもよい１又はそれ以上のオペレーションステ
ップにおいて熱酸化物を形成し、次いで窒化すること、
【００２８】−多結晶シリコンの層及び金属ケイ素化物
の層のデポジション、
の層のデポジション、
【００２９】−メモリーセルのゲート構造体、及び周辺
回路のトランジスターのデフィニション（ｄｅｆｉｎｉ
ｔｉｏｎ）、
回路のトランジスターのデフィニション（ｄｅｆｉｎｉ
ｔｉｏｎ）、
【００３０】−インプランテーションによる、メモリー
セルのソース領域及びドレーン領域のドーピング、
セルのソース領域及びドレーン領域のドーピング、
【００３１】−絶縁体の層のデポジション、及びドープ
された領域及び電極と接触させるためにその中に窓を開
けること、
された領域及び電極と接触させるためにその中に窓を開
けること、
【００３２】−金属層のデポジション及びそのデフィニ
ションによりセルと部品の間の必要な相互接続回路を形
成すること、
ションによりセルと部品の間の必要な相互接続回路を形
成すること、
【００３３】−誘電絶縁層のデポジションを行い、最終
的パッシベーションを行うこと。
的パッシベーションを行うこと。
【００３４】上述の方法の変形に従えば、周辺回路の部
品を作ることを意図した領域から第１の熱酸化物を除去
したのち、これに続く「再酸化」ステップの間にフロー
ティングゲート電極を作ることを意図した多結晶シリコ
ン上に成長によって、「インターポリ」絶縁体が形成さ
れる。
品を作ることを意図した領域から第１の熱酸化物を除去
したのち、これに続く「再酸化」ステップの間にフロー
ティングゲート電極を作ることを意図した多結晶シリコ
ン上に成長によって、「インターポリ」絶縁体が形成さ
れる。
【００３５】本発明に従った方法による方法によって有
利に製造できる種々の集積回路の内で、特に、それぞれ
読み取り／書き込み回路を有するダイナミックメモリー
（ＤＲＡＭｓ）を含むものに言及する価値がある。
利に製造できる種々の集積回路の内で、特に、それぞれ
読み取り／書き込み回路を有するダイナミックメモリー
（ＤＲＡＭｓ）を含むものに言及する価値がある。
【００３６】この場合、前記プロセスは、「インターポ
リ」絶縁体の形成のステップが除外される点で、上述の
プロセスとは本質的に異なり、多結晶シリコン及び金属
ケイ素化物によって構成される物質の導電性層は、周辺
回路のトランジスターのゲート電極だけでなく、メモリ
ーセルのゲート電極を形成するのに役立つ。
リ」絶縁体の形成のステップが除外される点で、上述の
プロセスとは本質的に異なり、多結晶シリコン及び金属
ケイ素化物によって構成される物質の導電性層は、周辺
回路のトランジスターのゲート電極だけでなく、メモリ
ーセルのゲート電極を形成するのに役立つ。
【００３７】更に、本発明の方法は他のＭＯＳ型集積回
路−それがメモリーセルを有しないが、本発明方法によ
って得られる２種の絶縁体の使用から利益を得ることが
できる異なったタイプの部品が存在するものであっても
−の製造に有利に使用することをも意図している。
路−それがメモリーセルを有しないが、本発明方法によ
って得られる２種の絶縁体の使用から利益を得ることが
できる異なったタイプの部品が存在するものであっても
−の製造に有利に使用することをも意図している。
【００３８】本発明の幾つかの具体例のみを説明した
が、明らかに、同じ発明概念の範囲内で、多数の変形及
び修飾が可能である。例えば、湿式溶液中での化学エッ
チングの代わりに乾燥法（ＲＩＥ）で熱酸化物の除去が
できる。また亜酸化窒素以外の窒素化合物、例えばＮＯ
又はＮＨ3 を恐らく他のガス、例えばＡｒと混合して、
窒化を実施することができよう。
が、明らかに、同じ発明概念の範囲内で、多数の変形及
び修飾が可能である。例えば、湿式溶液中での化学エッ
チングの代わりに乾燥法（ＲＩＥ）で熱酸化物の除去が
できる。また亜酸化窒素以外の窒素化合物、例えばＮＯ
又はＮＨ3 を恐らく他のガス、例えばＡｒと混合して、
窒化を実施することができよう。
【００３９】更に、錫酸化物形成プロセス及び窒化プロ
セスの両方、又は窒化プロセス単独は、ＲＰＴ（急速熱
プロセス（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓ
ｓ））炉中で実施できるであろう。
セスの両方、又は窒化プロセス単独は、ＲＰＴ（急速熱
プロセス（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓ
ｓ））炉中で実施できるであろう。
Claims (12)
- 【請求項１】 酸化性雰囲気中での高温度処理、及び二
酸化ケイ素上の導電性物質の形成により、第１のタイプ
の部品をつくることを意図した領域上と、第２のタイプ
の部品をつくることを意図した領域上とに二酸化ケイ素
を形成させた単結晶シリコンダイス上に、前記第１及び
第２のタイプの回路部品を備えた集積回路を製造する方
法において、第１のタイプの部品を形成することを意図
した領域上に二酸化ケイ素を形成した少なくとも後で、
同じ領域上に導電性物質を形成する前に高温度窒化のス
テップを行うことを特徴とする前記方法。 - 【請求項２】 前記二酸化ケイ素の形成が次のことを含
む、請求項１に記載の方法：酸化雰囲気中での少なくと
も１回の高温度処理を含む第１の酸化ステップ、 先のステップにおいて形成された二酸化ケイ素の、第２
のタイプの部品を作ることを意図した領域から二酸化ケ
イ素を除去するステップ、並びに第２の酸化ステップ。 - 【請求項３】 前記二酸化ケイ素の形成が次のことを含
む、請求項１に記載の方法：酸化雰囲気中での少なくと
も１回の高温度処理を含む第１の酸化ステップ、 先のステップの間に形成された二酸化ケイ素の、第２の
タイプの部品を作ることを意図した領域から二酸化ケイ
素を除去するステップ、並びに第２の酸化ステップ。 - 【請求項４】 前記高温度窒化ステップの後に、次のこ
とを行う請求項１又は２に記載の方法：第２のタイプの
部品を作ることを意図した領域から窒化した二酸化ケイ
素を除去すること、 酸化性雰囲気中で少なくとも１回の高温度処理をするこ
とを含む再酸化ステップ、及び更なる高温度窒化ステッ
プ。 - 【請求項５】 前記再酸化の後で前記更なる窒化ステッ
プの前に、次のことを行う、請求項４に記載の方法：少
なくともいずれかの予定された領域から再酸化ステップ
によって形成された二酸化ケイ素を除去するステップ、
及び更なる酸化ステップ。 - 【請求項６】 前記導電性物質の形成が、第２のタイプ
の部品を作ることを意図した領域から窒化された二酸化
ケイ素を除去する前に、多結晶シリコンのデポジション
ステップを含み、 後者の除去の前に、少なくとも第２のタイプの同じ部品
を作ることを意図した領域から多結晶シリコンを除去す
るステップを行い、 導電性物質のデポジションを行い、その後にそれを選択
的に除いて、第２のタイプの部品を作ることを意図した
領域上に電極を形成するステップを設ける、 請求項４又は５の方法。 - 【請求項７】 再酸化ステップの後に、第１のタイプの
部品を作ることを意図した領域から多結晶シリコン上に
成長した二酸化ケイ素を除去するステップを行う、請求
項６に記載の方法。 - 【請求項８】 前記導電性材料の選択的除去のステップ
が第１のタイプの部品を作ることを意図した領域上に電
極を形成することをも含む請求項７に記載の方法。 - 【請求項９】 多結晶シリコンのデポジションステップ
及び導電性物質のデポジションステップの間に、少なく
とも１つの絶縁材料の層を形成し、そして導電性材料の
選択的除去のステップが第１のタイプの部品を作ること
を意図した領域上に電極を形成することをも含む、 請求項６又は７に記載の方法。 - 【請求項１０】 前記高温度窒化が、亜酸化窒素（Ｎ2
Ｏ）を含む雰囲気下、７５０〜１０５０℃の温度で行わ
れる、先行のの請求項のいずれか１項に記載の方法。 - 【請求項１１】 第１のタイプの部品が不揮発性メモリ
ーセルである、請求項８を除く先行のの請求項のいずれ
か１項に記載の方法で製造された集積回路。 - 【請求項１２】 前記第２のタイプの部品がダイナミッ
クＲＡＭメモリーセルである、請求項９を除く請求項１
〜１０のいずれか１項に記載の方法で製造された集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830189:7 | 1995-05-10 | ||
| EP95830189A EP0752717A1 (en) | 1995-05-10 | 1995-05-10 | A method of manufacturing a MOS integrated circuit having components with different dielectrics |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306809A true JPH08306809A (ja) | 1996-11-22 |
| JP3068454B2 JP3068454B2 (ja) | 2000-07-24 |
Family
ID=8221921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP8054682A Expired - Lifetime JP3068454B2 (ja) | 1995-05-10 | 1996-03-12 | 異なった絶縁体を有する部品を有するｍｏｓ型集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (2) | EP1111673A1 (ja) |
| JP (1) | JP3068454B2 (ja) |
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| US6346466B1 (en) * | 2000-03-30 | 2002-02-12 | Advanced Micro Devices, Inc. | Planarization of a polysilicon layer surface by chemical mechanical polish to improve lithography and silicide formation |
| TW466606B (en) * | 2000-04-20 | 2001-12-01 | United Microelectronics Corp | Manufacturing method for dual metal gate electrode |
| US6444512B1 (en) * | 2000-06-12 | 2002-09-03 | Motorola, Inc. | Dual metal gate transistors for CMOS process |
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| US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6649543B1 (en) | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
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| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| US7241662B2 (en) * | 2002-06-24 | 2007-07-10 | Micron Technology, Inc. | Reduction of field edge thinning in peripheral devices |
| US6699755B1 (en) * | 2003-03-24 | 2004-03-02 | Powerchip Semiconductor Corp. | Method for producing a gate |
| US8334220B2 (en) * | 2007-03-21 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of selectively forming a silicon nitride layer |
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|---|---|---|---|---|
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| US4490900A (en) * | 1982-01-29 | 1985-01-01 | Seeq Technology, Inc. | Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein |
| DE3481667D1 (de) * | 1983-08-29 | 1990-04-19 | Seeq Technology Inc | Mos-speicherzelle mit schwimmendem gate und verfahren zu ihrer verfertigung. |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
| JP2602848B2 (ja) * | 1987-09-30 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
| US4859619A (en) * | 1988-07-15 | 1989-08-22 | Atmel Corporation | EPROM fabrication process forming tub regions for high voltage devices |
| JP2509697B2 (ja) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
| KR0136935B1 (ko) * | 1994-04-21 | 1998-04-24 | 문정환 | 메모리 소자의 제조방법 |
| US5432114A (en) * | 1994-10-24 | 1995-07-11 | Analog Devices, Inc. | Process for integration of gate dielectric layers having different parameters in an IGFET integrated circuit |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| US5550078A (en) * | 1995-06-28 | 1996-08-27 | Vanguard International Semiconductor Corp. | Reduced mask DRAM process |
-
1995
- 1995-05-10 EP EP01200376A patent/EP1111673A1/en not_active Withdrawn
- 1995-05-10 EP EP95830189A patent/EP0752717A1/en not_active Withdrawn
-
1996
- 1996-03-12 JP JP8054682A patent/JP3068454B2/ja not_active Expired - Lifetime
- 1996-05-10 US US08/644,892 patent/US6114203A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1111673A1 (en) | 2001-06-27 |
| US6114203A (en) | 2000-09-05 |
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| EP0752717A1 (en) | 1997-01-08 |
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