JPH08306905A - 電子デバイスの製造方法及び電子デバイス - Google Patents
電子デバイスの製造方法及び電子デバイスInfo
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- JPH08306905A JPH08306905A JP7112817A JP11281795A JPH08306905A JP H08306905 A JPH08306905 A JP H08306905A JP 7112817 A JP7112817 A JP 7112817A JP 11281795 A JP11281795 A JP 11281795A JP H08306905 A JPH08306905 A JP H08306905A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/402—Single electron transistors; Coulomb blockade transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
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Abstract
(57)【要約】
【構成】基板１上に半導体又は金属薄膜２と絶縁薄膜３
を含む積層膜４を形成し、これを加工した後、側面から
酸化又はエッチングして、積層膜４中に０次元量子箱，
一次元量子細線、もしくは微小トンネル接合１１，１２
を有する一次元量子細線９を形成する。 【効果】従来のＳｉ集積回路製造に用いられている半導
体微細加工装置とデバイス製造装置を用いて、数ｎｍの
寸法及び寸法精度をもつ室温動作可能な単一電子素子や
各種量子効果を用いた電子デバイスが得られる。
を含む積層膜４を形成し、これを加工した後、側面から
酸化又はエッチングして、積層膜４中に０次元量子箱，
一次元量子細線、もしくは微小トンネル接合１１，１２
を有する一次元量子細線９を形成する。 【効果】従来のＳｉ集積回路製造に用いられている半導
体微細加工装置とデバイス製造装置を用いて、数ｎｍの
寸法及び寸法精度をもつ室温動作可能な単一電子素子や
各種量子効果を用いた電子デバイスが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、単一電子素子，各種量
子効果素子等に好適な電子デバイスの製造方法、および
これにより製作された電子デバイスに関する。
子効果素子等に好適な電子デバイスの製造方法、および
これにより製作された電子デバイスに関する。
【０００２】
【従来の技術】Ｓｉ集積回路（ＬＳＩ）等の電子デバイ
スの性能を向上するため、回路を構成する素子の微細化
が進んでいる。しかし、これらのデバイスで現在主に用
いられているＭＯＳトランジスタでは、消費電力の増大
を抑えつつ、微細化による集積度及び動作速度を向上す
るには限界がある。
スの性能を向上するため、回路を構成する素子の微細化
が進んでいる。しかし、これらのデバイスで現在主に用
いられているＭＯＳトランジスタでは、消費電力の増大
を抑えつつ、微細化による集積度及び動作速度を向上す
るには限界がある。
【０００３】近年、これを解決するため、新しい動作原
理に基づく電子素子として、単一電子素子等が提案され
ている。これらの素子が理想的に実現されれば、電力遅
延積を大幅に向上することができるものと予想されてい
る。単一電子素子については、例えば、応用物理，第６
３巻，第１２号（１９９４年），第１２３２頁から１２
３８頁に論じられている。又、電子を数ｎｍの領域に三
次元的に閉じ込める０次元量子箱を用いると、量子効果
により発光素子等の性能を大幅に向上できるものと考え
られている。さらに、一次元量子細線を用いて一次元の
電子ガスを形成すると電子の移動度が大幅に増大し、高
速のスイッチング素子が実現できるものと考えられてい
る。これら、量子効果素子については、例えば、電子情
報通信学会誌，第７７巻，第１１号（１９９４年），第
１１１７頁から第１１２４頁に論じられている。
理に基づく電子素子として、単一電子素子等が提案され
ている。これらの素子が理想的に実現されれば、電力遅
延積を大幅に向上することができるものと予想されてい
る。単一電子素子については、例えば、応用物理，第６
３巻，第１２号（１９９４年），第１２３２頁から１２
３８頁に論じられている。又、電子を数ｎｍの領域に三
次元的に閉じ込める０次元量子箱を用いると、量子効果
により発光素子等の性能を大幅に向上できるものと考え
られている。さらに、一次元量子細線を用いて一次元の
電子ガスを形成すると電子の移動度が大幅に増大し、高
速のスイッチング素子が実現できるものと考えられてい
る。これら、量子効果素子については、例えば、電子情
報通信学会誌，第７７巻，第１１号（１９９４年），第
１１１７頁から第１１２４頁に論じられている。
【０００４】
【発明が解決しようとする課題】しかし、論文にも論じ
られている様に、単一電子素子を室温で動作させるため
には、現在の主流のＭＯＳトランジスタの寸法である数
百ｎｍより一から二桁小さい寸法数ｎｍのデバイス構造
を精度よく加工しなければならない。０次元量子箱，一
次元量子細線等の量子効果素子についても同様である。
られている様に、単一電子素子を室温で動作させるため
には、現在の主流のＭＯＳトランジスタの寸法である数
百ｎｍより一から二桁小さい寸法数ｎｍのデバイス構造
を精度よく加工しなければならない。０次元量子箱，一
次元量子細線等の量子効果素子についても同様である。
【０００５】現在のところ、このような超微細加工を可
能とする加工装置は存在せず、しかも、これを再現性よ
く大量生産できるような見通しは殆ど無い。
能とする加工装置は存在せず、しかも、これを再現性よ
く大量生産できるような見通しは殆ど無い。
【０００６】本発明の目的は、従来のＳｉ集積回路製造
に用いられている半導体微細加工装置とデバイス製造装
置を用いて、単一電子素子や各種量子効果素子を室温で
動作させるのに必要な数ｎｍの寸法を精度よく加工する
ことが可能な電子デバイスの製造方法と、これにより作
製される素子構造を有する電子デバイスを提供すること
にある。
に用いられている半導体微細加工装置とデバイス製造装
置を用いて、単一電子素子や各種量子効果素子を室温で
動作させるのに必要な数ｎｍの寸法を精度よく加工する
ことが可能な電子デバイスの製造方法と、これにより作
製される素子構造を有する電子デバイスを提供すること
にある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は基板上に半導体又は金属薄膜と絶縁薄膜を
含む積層膜を形成し、これをパターン状に加工した後側
面から酸化して酸化領域を形成し、積層膜中に上記酸化
領域に囲まれた０次元量子箱もしくは微小トンネル接合
を有する一次元量子細線や、上記酸化領域及び絶縁薄膜
に挾まれた半導体又は金属領域からなる０次元量子箱も
しくは一次元量子細線を形成する。
め、本発明は基板上に半導体又は金属薄膜と絶縁薄膜を
含む積層膜を形成し、これをパターン状に加工した後側
面から酸化して酸化領域を形成し、積層膜中に上記酸化
領域に囲まれた０次元量子箱もしくは微小トンネル接合
を有する一次元量子細線や、上記酸化領域及び絶縁薄膜
に挾まれた半導体又は金属領域からなる０次元量子箱も
しくは一次元量子細線を形成する。
【０００８】柱状に加工した積層膜を側面から酸化する
と、柱の中心に途中に微小トンネル接合もしくは０次元
量子箱を含み基板にほぼ垂直方向に伸びる半導体又は金
属細線が得られる。複数の絶縁膜で半導体又は金属薄膜
を挾んだ積層膜を横長の直方体に加工して、これを側面
から酸化すると、直方体中に前記基板にほぼ平行な方向
に伸びる半導体又は金属細線が得られる。
と、柱の中心に途中に微小トンネル接合もしくは０次元
量子箱を含み基板にほぼ垂直方向に伸びる半導体又は金
属細線が得られる。複数の絶縁膜で半導体又は金属薄膜
を挾んだ積層膜を横長の直方体に加工して、これを側面
から酸化すると、直方体中に前記基板にほぼ平行な方向
に伸びる半導体又は金属細線が得られる。
【０００９】絶縁薄膜及び二つの絶縁薄膜により挾まれ
る半導体又は金属膜の膜厚は、各々２０ｎｍ以下である
ことが望ましい。又、上記酸化を、酸化速度が半導体又
は金属のバルクにおける値の五分の一以下になるまで行
うことにより、安定に超微細構造が得られる。なお、酸
化の代わりに積層膜の側面をサイドエッチングすること
により、上記の様々な構造を形成してもよい。
る半導体又は金属膜の膜厚は、各々２０ｎｍ以下である
ことが望ましい。又、上記酸化を、酸化速度が半導体又
は金属のバルクにおける値の五分の一以下になるまで行
うことにより、安定に超微細構造が得られる。なお、酸
化の代わりに積層膜の側面をサイドエッチングすること
により、上記の様々な構造を形成してもよい。
【００１０】又、上記別の目的は、電子デバイスにおい
て半導体又は金属薄膜及び絶縁薄膜を含む積層膜パター
ンを側面から酸化することにより、上記積層膜中に微小
トンネル接合を有する一次元量子細線を形成したり、又
は、酸化された領域と絶縁薄膜により囲まれた半導体又
は金属領域を０次元量子箱もしくは一次元量子細線とす
ることにより達成される。基板に垂直な柱状の絶縁物の
中心に、途中にトンネル接合、電子蓄積ノード（０次元
量子箱）等を持った半導体／金属細線や、直方体状の絶
縁物の中心に基板に平行な方向に伸びる半導体／金属細
線が得られる。これらの細線の直径、電子蓄積ノード又
は０次元量子箱の寸法は、２０ｎｍ以下とすることが好
ましい。上記半導体としてはシリコン等を用いることが
できる。又、上記細線や電子蓄積ノードの周辺にゲート
電極を形成する等してもよい。
て半導体又は金属薄膜及び絶縁薄膜を含む積層膜パター
ンを側面から酸化することにより、上記積層膜中に微小
トンネル接合を有する一次元量子細線を形成したり、又
は、酸化された領域と絶縁薄膜により囲まれた半導体又
は金属領域を０次元量子箱もしくは一次元量子細線とす
ることにより達成される。基板に垂直な柱状の絶縁物の
中心に、途中にトンネル接合、電子蓄積ノード（０次元
量子箱）等を持った半導体／金属細線や、直方体状の絶
縁物の中心に基板に平行な方向に伸びる半導体／金属細
線が得られる。これらの細線の直径、電子蓄積ノード又
は０次元量子箱の寸法は、２０ｎｍ以下とすることが好
ましい。上記半導体としてはシリコン等を用いることが
できる。又、上記細線や電子蓄積ノードの周辺にゲート
電極を形成する等してもよい。
【００１１】
【作用】既存の成膜技術，電子線描画法及び異方性エッ
チングを用いると、基板１上に図１（ａ）に示すような
シリコン膜２及び絶縁膜３を含む積層膜４からなる直径
数十ｎｍの円柱５を加工できる。この積層構造を有する
円柱５を側面から酸化する。ここで、図には示さない
が、酸化を側面のみから行うために、円柱５の上面には
例えばシリコン窒化膜等の酸化防止膜を形成するものと
する。これにより、積層膜のシリコン部分のみが周囲か
ら酸化され、絶縁膜はそのままの状態で残される。これ
は、図１（ｂ）に示すように酸化がシリコン酸化膜中の
酸素の拡散速度で律速されるため、酸化領域６と未酸化
領域７の境界８が絶縁膜の有無によらず円柱４表面に垂
直方向に柱の中心に向かって進むためである。従って、
適当な酸化時間の後、図１（ｃ）に示すように、円柱４
の中心にシリコン細線９中に極めて微小なシリコンの島
１０を二つのトンネル接合１１，１２で挾んだ構造が得
られる。
チングを用いると、基板１上に図１（ａ）に示すような
シリコン膜２及び絶縁膜３を含む積層膜４からなる直径
数十ｎｍの円柱５を加工できる。この積層構造を有する
円柱５を側面から酸化する。ここで、図には示さない
が、酸化を側面のみから行うために、円柱５の上面には
例えばシリコン窒化膜等の酸化防止膜を形成するものと
する。これにより、積層膜のシリコン部分のみが周囲か
ら酸化され、絶縁膜はそのままの状態で残される。これ
は、図１（ｂ）に示すように酸化がシリコン酸化膜中の
酸素の拡散速度で律速されるため、酸化領域６と未酸化
領域７の境界８が絶縁膜の有無によらず円柱４表面に垂
直方向に柱の中心に向かって進むためである。従って、
適当な酸化時間の後、図１（ｃ）に示すように、円柱４
の中心にシリコン細線９中に極めて微小なシリコンの島
１０を二つのトンネル接合１１，１２で挾んだ構造が得
られる。
【００１２】このようにして形成された島１０は、単一
電子を捕獲する電子トラップとして作用するため、図１
（ｃ）の構造を単一電子素子の基本要素として用いるこ
とができる。但し、この構造を単一電子素子に適用する
ためには、Ｓｉ柱の上下に配線を接合する必要がある。
又、島の周囲に適当なゲート電極を設けることが好まし
い。これらの具体的な方法については、実施例で論じ
る。
電子を捕獲する電子トラップとして作用するため、図１
（ｃ）の構造を単一電子素子の基本要素として用いるこ
とができる。但し、この構造を単一電子素子に適用する
ためには、Ｓｉ柱の上下に配線を接合する必要がある。
又、島の周囲に適当なゲート電極を設けることが好まし
い。これらの具体的な方法については、実施例で論じ
る。
【００１３】なお、Ｓｉ柱を周囲から酸化すると、酸化
が進むにつれ酸化速度が減少し自己整合的に柱状Ｓｉ細
線が得られることが、文献（ジャーナル オブ バキュ
ームサイエンス アンド テクノロジー，第Ｂ１１巻
（１９９３年），２５３２頁から２５３７頁（Journal
of vacuum science and technology, Vol. B11 (1993）
pp.2532−2537））により知られている。
が進むにつれ酸化速度が減少し自己整合的に柱状Ｓｉ細
線が得られることが、文献（ジャーナル オブ バキュ
ームサイエンス アンド テクノロジー，第Ｂ１１巻
（１９９３年），２５３２頁から２５３７頁（Journal
of vacuum science and technology, Vol. B11 (1993）
pp.2532−2537））により知られている。
【００１４】酸化時間とＳｉ柱周囲の酸化領域厚さ（図
１（ｂ）中ｔ）の関係の一例を図２に示す。この関係は
パターン形状や酸化条件に依存するため、細線直径を所
望の値とするためにはこれらの条件を最適化することが
望ましい。しかし、酸化の進行が飽和する時点で最終的
に得られる細線直径は酸化前の積層膜パターンの寸法に
あまり依存しないため、酸化を十分な時間行うことによ
り、元のパターンの寸法ばらつきによらず比較的安定に
一定の直径の細線が得られる。このためには、一般に酸
化速度がバルクの値の五分の一以下になるまで酸化する
ことが好ましい。いずれにせよ、本発明における細線や
島の直径は、極めて精度よく制御可能である。
１（ｂ）中ｔ）の関係の一例を図２に示す。この関係は
パターン形状や酸化条件に依存するため、細線直径を所
望の値とするためにはこれらの条件を最適化することが
望ましい。しかし、酸化の進行が飽和する時点で最終的
に得られる細線直径は酸化前の積層膜パターンの寸法に
あまり依存しないため、酸化を十分な時間行うことによ
り、元のパターンの寸法ばらつきによらず比較的安定に
一定の直径の細線が得られる。このためには、一般に酸
化速度がバルクの値の五分の一以下になるまで酸化する
ことが好ましい。いずれにせよ、本発明における細線や
島の直径は、極めて精度よく制御可能である。
【００１５】又、絶縁膜の厚さやこれで挾む島の厚さ
は、積層膜の形成条件によりやはり精度よく制御可能で
ある。従って、従来のリソグラフィを用いて横方向にト
ンネル接合や島を形成する方法では到底得られないよう
な超微細構造を、接合の性質や島の容量を精度よく制御
しつつ実現することができる。又、酸化膜厚と自己整合
的に形成される細線の直径は、基板の広い領域で極めて
均一に形成できる。このため基板内で電気特性のばらつ
きが抑えられ、多数の素子を集積する場合にも好まし
い。
は、積層膜の形成条件によりやはり精度よく制御可能で
ある。従って、従来のリソグラフィを用いて横方向にト
ンネル接合や島を形成する方法では到底得られないよう
な超微細構造を、接合の性質や島の容量を精度よく制御
しつつ実現することができる。又、酸化膜厚と自己整合
的に形成される細線の直径は、基板の広い領域で極めて
均一に形成できる。このため基板内で電気特性のばらつ
きが抑えられ、多数の素子を集積する場合にも好まし
い。
【００１６】以上、シリコンと酸化膜について説明した
が、シリコンに限らず他の半導体又は金属を用いてもよ
く、又、酸化膜についても他の絶縁膜（窒化膜，フッ化
カルシウム，アルミナ等）でもよい。更に、異種の半導
体を積層してもよい。例えばバンド構造の異なる半導体
を積層した半導体ヘテロ構造中に本発明により細線を形
成することも可能で、この場合も類似の効果を得ること
ができる。又、絶縁膜と半導体層を多数積層すれば、多
数の島を縦方向に並べることができ、極めて高密度かつ
三次元的に０次元量子箱を形成することができる。この
ような構造は、様々な発光素子としても有用である。
が、シリコンに限らず他の半導体又は金属を用いてもよ
く、又、酸化膜についても他の絶縁膜（窒化膜，フッ化
カルシウム，アルミナ等）でもよい。更に、異種の半導
体を積層してもよい。例えばバンド構造の異なる半導体
を積層した半導体ヘテロ構造中に本発明により細線を形
成することも可能で、この場合も類似の効果を得ること
ができる。又、絶縁膜と半導体層を多数積層すれば、多
数の島を縦方向に並べることができ、極めて高密度かつ
三次元的に０次元量子箱を形成することができる。この
ような構造は、様々な発光素子としても有用である。
【００１７】又、酸化を行う積層膜パターンを横長の立
方体等にすれば、その内部には基板にほぼ平行な方向に
伸びる半導体又は金属細線が得られる。このような構造
は、例えば電界効果トランジスタの一次元チャンネルと
して用いることができる。この他にも積層膜のパターン
を工夫することにより様々な微細構造を得ることができ
る。いずれにせよ、室温において単一電子効果もしくは
量子効果を得るためには、絶縁薄膜又は二つの絶縁薄膜
により挾まれる半導体又は金属膜の膜厚は、各々２０ｎ
ｍ以下であることが好ましい。
方体等にすれば、その内部には基板にほぼ平行な方向に
伸びる半導体又は金属細線が得られる。このような構造
は、例えば電界効果トランジスタの一次元チャンネルと
して用いることができる。この他にも積層膜のパターン
を工夫することにより様々な微細構造を得ることができ
る。いずれにせよ、室温において単一電子効果もしくは
量子効果を得るためには、絶縁薄膜又は二つの絶縁薄膜
により挾まれる半導体又は金属膜の膜厚は、各々２０ｎ
ｍ以下であることが好ましい。
【００１８】なお、酸化の代わりに積層膜の側面をサイ
ドエッチングしても、類似の構造が得られるが、この場
合一般に絶縁膜と半導体／金属膜のエッチング速度が異
なる点に注意する必要がある。理想的には両者のエッチ
ング速度は等しいことが望ましいが、所望の構造を得る
ためには少なくとも絶縁膜のエッチング速度は半導体／
金属膜のエッチング速度より遅い必要がある。
ドエッチングしても、類似の構造が得られるが、この場
合一般に絶縁膜と半導体／金属膜のエッチング速度が異
なる点に注意する必要がある。理想的には両者のエッチ
ング速度は等しいことが望ましいが、所望の構造を得る
ためには少なくとも絶縁膜のエッチング速度は半導体／
金属膜のエッチング速度より遅い必要がある。
【００１９】
（実施例１）以下、本発明の一実施例を図３を用いて説
明する。通常のイオン打ち込みによりウエル２１形成を
形成したＳｉ基板２２上に、基板側から順に、ポリシリ
コン膜２３（膜厚１００ｎｍ），シリコン酸化膜２４
（膜厚１０ｎｍ），ポリシリコン膜２５（膜厚１０ｎ
ｍ），シリコン酸化膜２６（膜厚１０ｎｍ），ポリシリ
コン膜２７（膜厚１００ｎｍ），シリコン窒化膜２８
(膜厚１００ｎｍ)からなる積層膜２９を形成した(図３
(ａ))。さらに積層膜上に、電子線用ネガ型レジスト膜
３０を形成した後、電子線描画装置を用いてドット状に
パターン描画し、所定の現像を行って直径５０ｎｍ円柱
状のレジストパターン３１を得た（図３(ｂ)）。
明する。通常のイオン打ち込みによりウエル２１形成を
形成したＳｉ基板２２上に、基板側から順に、ポリシリ
コン膜２３（膜厚１００ｎｍ），シリコン酸化膜２４
（膜厚１０ｎｍ），ポリシリコン膜２５（膜厚１０ｎ
ｍ），シリコン酸化膜２６（膜厚１０ｎｍ），ポリシリ
コン膜２７（膜厚１００ｎｍ），シリコン窒化膜２８
(膜厚１００ｎｍ)からなる積層膜２９を形成した(図３
(ａ))。さらに積層膜上に、電子線用ネガ型レジスト膜
３０を形成した後、電子線描画装置を用いてドット状に
パターン描画し、所定の現像を行って直径５０ｎｍ円柱
状のレジストパターン３１を得た（図３(ｂ)）。
【００２０】次に、上記レジストパターンをマスクとし
て下地積層膜を異方性ドライエッチングして、積層膜の
柱状構造３２を形成した（図３（ｃ））。その後、積層
膜の柱状構造３２及びＳｉ基板３２の露出部分を８５０
度Ｃで５時間ドライ酸化して、柱の中心を残した円筒部
分を含む領域にシリコン酸化膜３３を形成した。酸化が
進むにつれ酸化速度が減少するため、柱の中心部に自己
整合的に直径２０ｎｍのシリコン細線３４が形成され
た。シリコン酸化膜２４，２６がシリコン細線３４を横
切るため、シリコン細線３４中に微小トンネル接合３
５，３６とシリコンの島領域３７が形成された（図３
（ｄ））。
て下地積層膜を異方性ドライエッチングして、積層膜の
柱状構造３２を形成した（図３（ｃ））。その後、積層
膜の柱状構造３２及びＳｉ基板３２の露出部分を８５０
度Ｃで５時間ドライ酸化して、柱の中心を残した円筒部
分を含む領域にシリコン酸化膜３３を形成した。酸化が
進むにつれ酸化速度が減少するため、柱の中心部に自己
整合的に直径２０ｎｍのシリコン細線３４が形成され
た。シリコン酸化膜２４，２６がシリコン細線３４を横
切るため、シリコン細線３４中に微小トンネル接合３
５，３６とシリコンの島領域３７が形成された（図３
（ｄ））。
【００２１】なお、細線や島領域中に多結晶粒界が存在
しないように、ポリシリコンを比較的大きな粒径が得ら
れる条件で形成した。従って、細線と島領域は実質的に
単結晶からなると考えてよい。又、柱の上部及び下部
は、各々窒化膜キャップと基板により酸素供給が抑えら
れるため、細線の直径が太くなった。これは、細線と外
部配線を接続する上で好ましい。
しないように、ポリシリコンを比較的大きな粒径が得ら
れる条件で形成した。従って、細線と島領域は実質的に
単結晶からなると考えてよい。又、柱の上部及び下部
は、各々窒化膜キャップと基板により酸素供給が抑えら
れるため、細線の直径が太くなった。これは、細線と外
部配線を接続する上で好ましい。
【００２２】次に、シリコン細線３４上部にソース電極
３８を、又シリコン細線下部が接続するウエル２１にド
レイン電極３９を接続した。又、シリコン島を囲むよう
に円筒の外側部分にゲートを形成し、これにゲート電極
４０を接続した（図３(ｅ)）。これらの電極形成は、通
常のシリコンＬＳＩプロセスで用いられている様々な手
法を用いることができる。ここでは、サイドウォールに
よりゲートを形成したが、他の方法を用いてもよい。細
線に電極を接続する場合には、この間に過大な接触抵抗
等が生じないよう十分な注意を要する。ゲートと島の間
の距離を小さくする必要がある場合には、シリコン酸化
膜２３をエッチングして、細線を囲む円筒状シリコン酸
化膜を薄くしてもよい。
３８を、又シリコン細線下部が接続するウエル２１にド
レイン電極３９を接続した。又、シリコン島を囲むよう
に円筒の外側部分にゲートを形成し、これにゲート電極
４０を接続した（図３(ｅ)）。これらの電極形成は、通
常のシリコンＬＳＩプロセスで用いられている様々な手
法を用いることができる。ここでは、サイドウォールに
よりゲートを形成したが、他の方法を用いてもよい。細
線に電極を接続する場合には、この間に過大な接触抵抗
等が生じないよう十分な注意を要する。ゲートと島の間
の距離を小さくする必要がある場合には、シリコン酸化
膜２３をエッチングして、細線を囲む円筒状シリコン酸
化膜を薄くしてもよい。
【００２３】素子の特性を室温で調べた結果、ドレイン
電圧に対して細線を流れる電流のコンダクタンスが振動
するクーロン階段が観測され、素子が単一電子トランジ
スタとして作用することを確認した。又、ゲート電圧に
よりソース，ドレイン間のコンダクタンスを制御するこ
とができた。従って、これを３端子素子として回路を形
成することができる。
電圧に対して細線を流れる電流のコンダクタンスが振動
するクーロン階段が観測され、素子が単一電子トランジ
スタとして作用することを確認した。又、ゲート電圧に
よりソース，ドレイン間のコンダクタンスを制御するこ
とができた。従って、これを３端子素子として回路を形
成することができる。
【００２４】又、本実施例の素子は、基板上の広い領域
に多数形成したが、シリコン及び酸化膜の厚さと自己整
合的に形成される細線の直径は、基板内で極めて均一で
あった。このため、基板内で均一な電気特性が得られ
た。
に多数形成したが、シリコン及び酸化膜の厚さと自己整
合的に形成される細線の直径は、基板内で極めて均一で
あった。このため、基板内で均一な電気特性が得られ
た。
【００２５】（実施例２）図４に本発明の第２の実施例
を示す。Ｓｉ基板５０上に、膜厚１０ｎｍのポリシリコ
ン膜５１及び膜厚１０ｎｍのシリコン酸化膜５２からな
る多層膜を２０層とシリコン窒化膜５３からなる積層膜
５４を形成した。次に、これを実施例１と同様の方法で
パターニングして積層膜に複数の穴状パターン５５を形
成した（図４（ａ））。但し、図４では２０層中の一部
のみを表示している。さらに、これを酸化したところ穴
の側面から酸化が進み、最終的に最近接の穴の間は酸化
領域が接して、四つの穴を結ぶ対角線の交点位置に元の
積層膜構造５６が残った（図４（ｂ））。酸化は、積層
膜の残存領域の平面方向寸法Ｌが約１０ｎｍとなる時点
で停止するようにした。
を示す。Ｓｉ基板５０上に、膜厚１０ｎｍのポリシリコ
ン膜５１及び膜厚１０ｎｍのシリコン酸化膜５２からな
る多層膜を２０層とシリコン窒化膜５３からなる積層膜
５４を形成した。次に、これを実施例１と同様の方法で
パターニングして積層膜に複数の穴状パターン５５を形
成した（図４（ａ））。但し、図４では２０層中の一部
のみを表示している。さらに、これを酸化したところ穴
の側面から酸化が進み、最終的に最近接の穴の間は酸化
領域が接して、四つの穴を結ぶ対角線の交点位置に元の
積層膜構造５６が残った（図４（ｂ））。酸化は、積層
膜の残存領域の平面方向寸法Ｌが約１０ｎｍとなる時点
で停止するようにした。
【００２６】結果として、ほぼ１辺１０ｎｍの立方体状
のシリコン０次元量子箱５７が基板に垂直な方向に２０
ｎｍの周期で並んだ構造が得られた。膜厚や層数は本実
施例の値に限定しないが、量子箱の寸法は２０ｎｍ以下
とすることが好ましい。
のシリコン０次元量子箱５７が基板に垂直な方向に２０
ｎｍの周期で並んだ構造が得られた。膜厚や層数は本実
施例の値に限定しないが、量子箱の寸法は２０ｎｍ以下
とすることが好ましい。
【００２７】本実施例によって得られた構造に光励起を
行いホトルミネッセンスを測定したところ、可視領域に
発光が観測された。
行いホトルミネッセンスを測定したところ、可視領域に
発光が観測された。
【００２８】（実施例３）図５に本発明の第３の実施例
を示す。Ｓｉ基板６０上に、膜厚１０ｎｍのポリシリコ
ン膜６１及び膜厚１０ｎｍのシリコン酸化膜６２からな
る多層膜を２０層とシリコン窒化膜（図示せず）からな
る積層膜を形成した。次に、これを実施例１と同様の方
法によりパターニングして直方体構造６４に加工した
後、直方体の一対の側面６５を窒化膜（図示せず）で覆
った（図５（ａ））。但し、図５では２０層中の一部の
みを表示している。窒化膜に覆われていない残り一対の
側面より積層膜内のポリシリコンを酸化して、直方体の
中心部に長手方向にのびる積層膜構造を残した。酸化は
積層膜の残存領域の（平面方向）幅Ｗが約１０ｎｍとな
る時点で停止するようにした。さらに窒化膜を除去して
図５（ｂ）に示す構造を得た。ほぼ断面が１０ｎｍ角、
直方体の中心部長手方向に伸びるシリコン一次元量子細
線６７が、基板に垂直な方向に２０ｎｍの周期で２０本
で並んだ構造が得られた。但し、図５（ｂ）では直方体
の断面を模式的に示している。次に、酸化膜，窒化膜の
上から量子細線６７をまたぐ様にゲート電極６８を形成
するとともに、量子細線群の両端にソース６９及びドレ
イン７０電極を接続した（図５（ｃ））。
を示す。Ｓｉ基板６０上に、膜厚１０ｎｍのポリシリコ
ン膜６１及び膜厚１０ｎｍのシリコン酸化膜６２からな
る多層膜を２０層とシリコン窒化膜（図示せず）からな
る積層膜を形成した。次に、これを実施例１と同様の方
法によりパターニングして直方体構造６４に加工した
後、直方体の一対の側面６５を窒化膜（図示せず）で覆
った（図５（ａ））。但し、図５では２０層中の一部の
みを表示している。窒化膜に覆われていない残り一対の
側面より積層膜内のポリシリコンを酸化して、直方体の
中心部に長手方向にのびる積層膜構造を残した。酸化は
積層膜の残存領域の（平面方向）幅Ｗが約１０ｎｍとな
る時点で停止するようにした。さらに窒化膜を除去して
図５（ｂ）に示す構造を得た。ほぼ断面が１０ｎｍ角、
直方体の中心部長手方向に伸びるシリコン一次元量子細
線６７が、基板に垂直な方向に２０ｎｍの周期で２０本
で並んだ構造が得られた。但し、図５（ｂ）では直方体
の断面を模式的に示している。次に、酸化膜，窒化膜の
上から量子細線６７をまたぐ様にゲート電極６８を形成
するとともに、量子細線群の両端にソース６９及びドレ
イン７０電極を接続した（図５（ｃ））。
【００２９】上記素子の電気的特性を調べた結果、極め
て高速のトランジスタ作用が確認された。これは、一次
元量子細線６７からなるチャンネル内の電子の移動度が
極めて大きいためと考えられる。又、チャンネル長さを
小さくしても顕著な短チャンネル効果は認められなかっ
た。従って、素子の微細化にも適している。
て高速のトランジスタ作用が確認された。これは、一次
元量子細線６７からなるチャンネル内の電子の移動度が
極めて大きいためと考えられる。又、チャンネル長さを
小さくしても顕著な短チャンネル効果は認められなかっ
た。従って、素子の微細化にも適している。
【００３０】なお、前記直方体の側面を覆う窒化膜は細
線チャンネルとゲート及びドレイン電極を接続しやすく
するためにチャンネル端の細線太さを大きくするために
用いたが、チャンネル長が短い場合には用いない方が好
ましい。この場合、酸化後にエッチングにより直方体の
端を除去して細線を外部に取り出すことが望ましい。細
線と電極の接続には十分な注意が必要であることは実施
例２と同様である。又、ゲートとチャンネル間の距離を
近づける必要がある場合には酸化膜をサイドエッチング
すればよい。積層膜の構造と各層の膜厚は本実施例で用
いたものに限らない。但し、高速性能を得るためには、
半導体層の膜厚は２０ｎｍ以下にすることが好ましい。
又、十分な相互コンダクタンスを得るためには細線の本
数は多いことが望ましい。積層膜として、半導体ヘテロ
接合構造を用いてもよい。
線チャンネルとゲート及びドレイン電極を接続しやすく
するためにチャンネル端の細線太さを大きくするために
用いたが、チャンネル長が短い場合には用いない方が好
ましい。この場合、酸化後にエッチングにより直方体の
端を除去して細線を外部に取り出すことが望ましい。細
線と電極の接続には十分な注意が必要であることは実施
例２と同様である。又、ゲートとチャンネル間の距離を
近づける必要がある場合には酸化膜をサイドエッチング
すればよい。積層膜の構造と各層の膜厚は本実施例で用
いたものに限らない。但し、高速性能を得るためには、
半導体層の膜厚は２０ｎｍ以下にすることが好ましい。
又、十分な相互コンダクタンスを得るためには細線の本
数は多いことが望ましい。積層膜として、半導体ヘテロ
接合構造を用いてもよい。
【００３１】本実施例におけるチャンネルとゲートの位
置関係は、ＳＯＩ−ＭＯＳトランジスタの一形態として
提案されているＤＥＬＴＡ構造に類似している。しか
し、ＤＥＬＴＡにおけるチャンネルは通常のＭＯＳＦＥ
Ｔ同様ゲート酸化膜に沿って生じるのに対して、本実施
例ではゲートの挾む絶縁膜の中央の極めて限られた領域
のみに生じる。本実施例では、チャンネルの側面はシリ
コンとその酸化膜の界面で決まるためきわめて平滑であ
り、界面における電子の散乱の影響は小さい。
置関係は、ＳＯＩ−ＭＯＳトランジスタの一形態として
提案されているＤＥＬＴＡ構造に類似している。しか
し、ＤＥＬＴＡにおけるチャンネルは通常のＭＯＳＦＥ
Ｔ同様ゲート酸化膜に沿って生じるのに対して、本実施
例ではゲートの挾む絶縁膜の中央の極めて限られた領域
のみに生じる。本実施例では、チャンネルの側面はシリ
コンとその酸化膜の界面で決まるためきわめて平滑であ
り、界面における電子の散乱の影響は小さい。
【００３２】
【発明の効果】本発明によれば、基板上に半導体又は金
属薄膜と絶縁薄膜を含む積層膜を形成し、これを加工し
た後側面から酸化して酸化領域を形成し、積層膜中に上
記酸化領域に囲まれた０次元量子箱もしくは微小トンネ
ル接合を有する一次元量子細線や、酸化領域及び絶縁薄
膜に挾まれた半導体又は金属領域からなる０次元量子箱
もしくは一次元量子細線を形成することにより、従来の
Ｓｉ集積回路製造に用いられている半導体微細加工装置
とデバイス製造装置を用いて、単一電子素子や各種量子
効果素子等の電子デバイスを室温で動作させるのに必要
な数ｎｍの寸法を精度よく加工することが可能となる。
属薄膜と絶縁薄膜を含む積層膜を形成し、これを加工し
た後側面から酸化して酸化領域を形成し、積層膜中に上
記酸化領域に囲まれた０次元量子箱もしくは微小トンネ
ル接合を有する一次元量子細線や、酸化領域及び絶縁薄
膜に挾まれた半導体又は金属領域からなる０次元量子箱
もしくは一次元量子細線を形成することにより、従来の
Ｓｉ集積回路製造に用いられている半導体微細加工装置
とデバイス製造装置を用いて、単一電子素子や各種量子
効果素子等の電子デバイスを室温で動作させるのに必要
な数ｎｍの寸法を精度よく加工することが可能となる。
【００３３】又、電子デバイスにおいて、筒状の絶縁膜
パターンの中心部に基板に垂直な柱状の半導体又は金属
細線と、その途中にトンネル接合又は量子箱を設ける
か、又は、直方体状の絶縁膜パターンの中心部の長手方
向に、基板に平行に伸びる半導体又は金属細線を設ける
ことにより、従来の電子デバイスの性能を大幅に上回る
電子デバイスが得られる。
パターンの中心部に基板に垂直な柱状の半導体又は金属
細線と、その途中にトンネル接合又は量子箱を設ける
か、又は、直方体状の絶縁膜パターンの中心部の長手方
向に、基板に平行に伸びる半導体又は金属細線を設ける
ことにより、従来の電子デバイスの性能を大幅に上回る
電子デバイスが得られる。
【図１】本発明の原理を示す模式図。
【図２】本発明による電子デバイスの製造方法の特性
図。
図。
【図３】本発明の一実施例による電子デバイスの製造工
程を模式的に示す説明図。
程を模式的に示す説明図。
【図４】本発明の別の実施例による電子デバイスの製造
工程を模式的に示す説明図。
工程を模式的に示す説明図。
【図５】本発明の別の実施例による電子デバイスの製造
工程を模式的に示す説明図。
工程を模式的に示す説明図。
１…基板、２…シリコン膜、３…絶縁膜、４…積層膜、
５…円柱、６…酸化領域、７…未酸化領域、８…境界、
９…シリコン細線、１０…島、１１，１２…トンネル接
合。
５…円柱、６…酸化領域、７…未酸化領域、８…境界、
９…シリコン細線、１０…島、１１，１２…トンネル接
合。
Claims (13)
- 【請求項１】基板上に、半導体又は金属薄膜、及び絶縁
薄膜を含む積層膜を形成する工程、上記積層膜を加工し
て積層膜パターンを形成する工程、上記積層膜パターン
を側面から酸化して、上記積層膜中に、微小トンネル接
合を有する一次元量子細線、又は上記酸化により形成さ
れた酸化領域及び上記絶縁薄膜に挾まれた半導体又は金
属領域からなる０次元量子箱もしくは一次元量子細線を
形成する工程を含むことを特徴とする電子デバイスの製
造方法。 - 【請求項２】上記積層膜パターンは上記基板にほぼ垂直
な柱状であり、上記柱状積層膜を側面から酸化すること
により、上記柱の中心に上記基板にほぼ垂直方向に伸び
る微小トンネル接合もしくは０次元量子箱を含む半導体
細線又は金属細線を形成する請求項１に記載の電子デバ
イスの製造方法。 - 【請求項３】上記積層膜は複数の絶縁膜で半導体又は金
属薄膜を挾んだ構造を持ち、上記積層膜パターンは横長
の直方体であり、上記直方体積層膜を側面から酸化する
ことにより、上記直方体の中に上記基板にほぼ平行な方
向に伸びる半導体細線又は金属細線を形成する請求項１
に記載の電子デバイスの製造方法。 - 【請求項４】上記積層膜は、上記基板側から順にＳｉ
膜，絶縁薄膜，Ｓｉ膜，絶縁薄膜，Ｓｉ膜を含み、上記
絶縁薄膜又は二つの上記絶縁薄膜により挾まれる上記Ｓ
ｉ膜の膜厚は、各々２０ｎｍ以下である請求項１に記載
の電子デバイスの製造方法。 - 【請求項５】上記酸化は、酸化速度が上記半導体又は金
属のバルクにおける値の五分の一以下になるまで行う請
求項１，２，３または４に記載の電子デバイスの製造方
法。 - 【請求項６】基板上に、半導体又は金属薄膜、及び絶縁
薄膜を含む積層膜を形成する工程、上記積層膜を加工し
て積層膜パターンを形成する工程、上記積層膜パターン
を側面からエッチングして、上記積層膜中に、微小トン
ネル接合を有する一次元量子細線、又は上記酸化により
形成された酸化領域及び上記絶縁薄膜に挾まれた半導体
又は金属領域からなる０次元量子箱もしくは一次元量子
細線を形成する工程を含むことを特徴とする電子デバイ
スの製造方法。 - 【請求項７】基板上に形成された半導体又は金属薄膜及
び絶縁薄膜を含む積層膜からなるパターンを側面から酸
化することにより上記積層膜中に形成された微小トンネ
ル接合を有する一次元量子細線、又は、上記酸化により
形成された酸化領域及び上記絶縁薄膜に挾まれた半導体
又は金属領域からなる０次元量子箱もしくは一次元量子
細線を含むことを特徴とする電子デバイス。 - 【請求項８】上記基板に上記垂直な柱状の半導体又は金
属細線とこれを囲む筒状の絶縁領域を有し、上記細線は
途中にトンネル接合、又は複数のトンネル接合で挾まれ
た電子蓄積ノード、又は０次元量子箱を含む請求項５に
記載の電子デバイス。 - 【請求項９】上記基板に平行な方向に伸びる半導体又は
金属細線とこれを囲む絶縁領域を有する請求項５に記載
の電子デバイス。 - 【請求項１０】上記細線の直径、電子蓄積ノード又は０
次元量子箱の寸法は、２０ｎｍ以下である請求項５，６
または７に記載の電子デバイス。 - 【請求項１１】上記半導体はシリコンである請求項５，
６または７に記載の電子デバイス。 - 【請求項１２】上記筒状の絶縁領域の外側に上記細線を
囲むようにゲート電極が形成されている請求項６に記載
の電子デバイス。 - 【請求項１３】上記絶縁領域の外側に上記細線をまたぐ
ようにゲート電極が形成されている請求項７に記載の電
子デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281795A JP3734183B2 (ja) | 1995-05-11 | 1995-05-11 | 電子デバイスの製造方法及び電子デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281795A JP3734183B2 (ja) | 1995-05-11 | 1995-05-11 | 電子デバイスの製造方法及び電子デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306905A true JPH08306905A (ja) | 1996-11-22 |
| JP3734183B2 JP3734183B2 (ja) | 2006-01-11 |
Family
ID=14596285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281795A Expired - Fee Related JP3734183B2 (ja) | 1995-05-11 | 1995-05-11 | 電子デバイスの製造方法及び電子デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3734183B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
| US5945686A (en) * | 1997-04-28 | 1999-08-31 | Hitachi, Ltd. | Tunneling electronic device |
| WO2001006542A3 (de) * | 1999-07-16 | 2001-07-19 | Infineon Technologies Ag | Verfahren zur herstellung eines vertikal-halbleitertransistorbauelements und vertikal-halbleitertransistorbauelement |
| US7132713B2 (en) | 1997-07-18 | 2006-11-07 | Hitachi, Ltd. | Controllable conduction device with electrostatic barrier |
| JP2015046600A (ja) * | 2002-09-30 | 2015-03-12 | ナノシス・インク． | 大面積ナノ可能マクロエレクトロニクス基板およびその使用 |
-
1995
- 1995-05-11 JP JP11281795A patent/JP3734183B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945686A (en) * | 1997-04-28 | 1999-08-31 | Hitachi, Ltd. | Tunneling electronic device |
| US6127246A (en) * | 1997-04-28 | 2000-10-03 | Hitachi, Ltd. | Method of making an electronic device and the same |
| US6221720B1 (en) | 1997-04-28 | 2001-04-24 | Hitachi, Ltd. | Method of making an electronic device and the same |
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
| US7132713B2 (en) | 1997-07-18 | 2006-11-07 | Hitachi, Ltd. | Controllable conduction device with electrostatic barrier |
| WO2001006542A3 (de) * | 1999-07-16 | 2001-07-19 | Infineon Technologies Ag | Verfahren zur herstellung eines vertikal-halbleitertransistorbauelements und vertikal-halbleitertransistorbauelement |
| US6909141B2 (en) | 1999-07-16 | 2005-06-21 | Infineon Technologies Ag | Method for producing a vertical semiconductor transistor component and vertical semiconductor transistor component |
| JP2015046600A (ja) * | 2002-09-30 | 2015-03-12 | ナノシス・インク． | 大面積ナノ可能マクロエレクトロニクス基板およびその使用 |
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|---|---|
| JP3734183B2 (ja) | 2006-01-11 |
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