JPH08307246A - 集積回路装置および論理回路の構成方法 - Google Patents
集積回路装置および論理回路の構成方法Info
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- JPH08307246A JPH08307246A JP7109208A JP10920895A JPH08307246A JP H08307246 A JPH08307246 A JP H08307246A JP 7109208 A JP7109208 A JP 7109208A JP 10920895 A JP10920895 A JP 10920895A JP H08307246 A JPH08307246 A JP H08307246A
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Abstract
(57)【要約】
【目的】 プログラマブル回路を備えた集積回路装置に
おいて、論理回路の事後的かつ大規模な変更を可能にす
る。 【構成】 プログラマブル回路１１は、予めＲＯＭ１２
から初期回路データを取得してデータ入力回路を構成し
ておく。外部制御装置２は、コンフィグレーション指令
の入力を契機にプログラム信号及びコンフィグレーショ
ンアドレスをプログラマブル回路１１へ出力する。プロ
グラマブル回路１１は、入力したコンフィグレーション
アドレスに対応した回路データをＤＭＡ転送によって回
路データ格納部２１から取り込み、これに基づいてコン
フィグレーションを行う。プログラマブル回路１１を別
の機能を持つ回路へ変更する場合には、外部制御装置２
からリセット信号および変更する回路のコンフィグレー
ションアドレスをプログラマブル回路１１に出力し、上
記と同様の処理を行う。
おいて、論理回路の事後的かつ大規模な変更を可能にす
る。 【構成】 プログラマブル回路１１は、予めＲＯＭ１２
から初期回路データを取得してデータ入力回路を構成し
ておく。外部制御装置２は、コンフィグレーション指令
の入力を契機にプログラム信号及びコンフィグレーショ
ンアドレスをプログラマブル回路１１へ出力する。プロ
グラマブル回路１１は、入力したコンフィグレーション
アドレスに対応した回路データをＤＭＡ転送によって回
路データ格納部２１から取り込み、これに基づいてコン
フィグレーションを行う。プログラマブル回路１１を別
の機能を持つ回路へ変更する場合には、外部制御装置２
からリセット信号および変更する回路のコンフィグレー
ションアドレスをプログラマブル回路１１に出力し、上
記と同様の処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置（ＬＳＩ
チップ）における内部回路の構成方式に係り、特に、プ
ログラマブル回路を用いて内部回路の論理的な変更を可
能にした集積回路装置及びその論理回路の構成方法に関
する。
チップ）における内部回路の構成方式に係り、特に、プ
ログラマブル回路を用いて内部回路の論理的な変更を可
能にした集積回路装置及びその論理回路の構成方法に関
する。
【０００２】
【従来の技術】バグ修正等で集積回路装置の内部回路に
変更が生じた場合、外部制御信号により該当する内部回
路の構成変更を行うことを可能にするため、集積回路装
置にプログラマブル回路あるいはプログラマブルロジッ
ク素子を設けることが従来より行われている。
変更が生じた場合、外部制御信号により該当する内部回
路の構成変更を行うことを可能にするため、集積回路装
置にプログラマブル回路あるいはプログラマブルロジッ
ク素子を設けることが従来より行われている。
【０００３】図３は、従来のこの種の集積回路装置２０
の構造説明図である。この集積回路装置３１は、内部回
路の事後的な構成変更が不可能なノンプログラマブルロ
ジック素３２のほかに、外部制御情報入出力端子により
外部から回路構成の変更データを入力することで内部回
路を論理的に変更しうるプログラマブルロジック素子３
６が設けられている。外部端子３３，３４との接続は、
プログラマブルロジック素子３６を介して行われる。最
初の状態では、プログラマブルロジック素子３６の内部
は、各信号線がスルーの状態になっており、変更がなけ
ればこの状態を維持する。変更データは、外部制御情報
入出力端子３５より内部に入り、内部のフリップフロッ
プ回路もしくはメモリ素子内に保持され、これに基づい
て内部回路が新たに構成される。
の構造説明図である。この集積回路装置３１は、内部回
路の事後的な構成変更が不可能なノンプログラマブルロ
ジック素３２のほかに、外部制御情報入出力端子により
外部から回路構成の変更データを入力することで内部回
路を論理的に変更しうるプログラマブルロジック素子３
６が設けられている。外部端子３３，３４との接続は、
プログラマブルロジック素子３６を介して行われる。最
初の状態では、プログラマブルロジック素子３６の内部
は、各信号線がスルーの状態になっており、変更がなけ
ればこの状態を維持する。変更データは、外部制御情報
入出力端子３５より内部に入り、内部のフリップフロッ
プ回路もしくはメモリ素子内に保持され、これに基づい
て内部回路が新たに構成される。
【０００４】
【発明が解決しようとする課題】しかし、従来の集積回
路装置３１には、以下のような問題点があった。 （１）内部回路の変更は、バグ修正の場合にのみ行うの
で、プログラムロジック素子３６の利用率を高めること
ができない。 （２）全回路に対するプログラマブルロジック素子３６
の利用率が相対的に低いため、回路全体の変更度が少な
い。したがって、大規模な回路変更に対応することがで
きない。 （３）内部論理回路の変更が静的に行われるため、プロ
グラマブルロジック素子３６を使用していながらバグの
修正毎に１種類の回路しか生成できない。 （４）上述の問題点が存在するため、例えばパーソナル
コンピュータのインタフェースボードなどを制作する場
合、１枚のインタフェースボードに対し、コンフィグレ
ーションメモリを設け、このコンフィグレーションメモ
リを用いて数種類の別々の機能を選択的に実現させよう
とすると、個々のコンフィグレーションデータを記憶さ
せておくためのメモリ容量が大きくなってしまう。
路装置３１には、以下のような問題点があった。 （１）内部回路の変更は、バグ修正の場合にのみ行うの
で、プログラムロジック素子３６の利用率を高めること
ができない。 （２）全回路に対するプログラマブルロジック素子３６
の利用率が相対的に低いため、回路全体の変更度が少な
い。したがって、大規模な回路変更に対応することがで
きない。 （３）内部論理回路の変更が静的に行われるため、プロ
グラマブルロジック素子３６を使用していながらバグの
修正毎に１種類の回路しか生成できない。 （４）上述の問題点が存在するため、例えばパーソナル
コンピュータのインタフェースボードなどを制作する場
合、１枚のインタフェースボードに対し、コンフィグレ
ーションメモリを設け、このコンフィグレーションメモ
リを用いて数種類の別々の機能を選択的に実現させよう
とすると、個々のコンフィグレーションデータを記憶さ
せておくためのメモリ容量が大きくなってしまう。
【０００５】本発明は、かかる問題点に鑑み、論理回路
の事後的かつ大規模な変更を可能にする構成の集積回路
装置、およびこの集積回路装置における論理回路の構成
方法を提供することにある。
の事後的かつ大規模な変更を可能にする構成の集積回路
装置、およびこの集積回路装置における論理回路の構成
方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の集積回路装置
は、データ入力回路を構成するための初期回路データを
格納した初期回路データ格納メモリと、論理回路の構成
に用いる回路データを更新自在に格納するコンフィグレ
ーションメモリを有する少なくとも一つのプログラマブ
ル回路と、指令に基づき前記回路データを取り込んで該
当プログラマブル回路のコンフィグレーションメモリに
転送するデータ転送制御手段とを有する。プログラマブ
ル回路は、前記初期回路データを取得して入力回路を構
成するとともに、前記コンフィグレーションメモリに格
納された最新の回路データに基づいて所要の論理回路を
構成する。
は、データ入力回路を構成するための初期回路データを
格納した初期回路データ格納メモリと、論理回路の構成
に用いる回路データを更新自在に格納するコンフィグレ
ーションメモリを有する少なくとも一つのプログラマブ
ル回路と、指令に基づき前記回路データを取り込んで該
当プログラマブル回路のコンフィグレーションメモリに
転送するデータ転送制御手段とを有する。プログラマブ
ル回路は、前記初期回路データを取得して入力回路を構
成するとともに、前記コンフィグレーションメモリに格
納された最新の回路データに基づいて所要の論理回路を
構成する。
【０００７】また、本発明の論理回路の構成方法は、コ
ンフィグレーションメモリを有する少なくとも一つのプ
ログラマブル回路を備えた集積回路装置と、前記プログ
ラマブル回路による論理回路の構成に用いる回路データ
を保持した制御装置とを相互通信可能に接続する。そし
て、まず、集積回路装置にデータ入力回路を構成する。
これは、集積回路装置に予めデータ入力回路を構成する
ための初期回路データを用意しておき、例えば電源供給
を契機にこの初期回路データをプログラマブル回路に取
り込むことで実現する。次に、前記制御装置が保持する
回路データの識別情報を前記データ入力回路へ出力す
る。この識別情報を入力した集積回路装置は、該識別情
報に対応した回路データを前記制御装置より索出して前
記コンフィグレーションメモリへ格納し、格納された最
新の回路データに基づいて所要の論理回路を構成する。
ンフィグレーションメモリを有する少なくとも一つのプ
ログラマブル回路を備えた集積回路装置と、前記プログ
ラマブル回路による論理回路の構成に用いる回路データ
を保持した制御装置とを相互通信可能に接続する。そし
て、まず、集積回路装置にデータ入力回路を構成する。
これは、集積回路装置に予めデータ入力回路を構成する
ための初期回路データを用意しておき、例えば電源供給
を契機にこの初期回路データをプログラマブル回路に取
り込むことで実現する。次に、前記制御装置が保持する
回路データの識別情報を前記データ入力回路へ出力す
る。この識別情報を入力した集積回路装置は、該識別情
報に対応した回路データを前記制御装置より索出して前
記コンフィグレーションメモリへ格納し、格納された最
新の回路データに基づいて所要の論理回路を構成する。
【０００８】
【作用】本発明では、集積回路装置を極力プログラム回
路で構成し、内部回路の変更度を大きくする。集積回路
装置は、まずプログラマブル回路でデータ入力装置を構
成する。また、制御装置より入力された回路データの識
別情報をもとに、制御装置が保持する回路データを索出
し、これをコンフィグレーションメモリに随時格納する
ことにより内部回路を構成する。事後的な変更に際して
は、例えばリセット情報と新たな回路データの識別情報
を制御装置が出力する。集積回路装置は、これらの入力
情報により論理回路を再構成する。このようにして内部
回路の構成をそのハードウエアに触れることなく動的に
変更する。
路で構成し、内部回路の変更度を大きくする。集積回路
装置は、まずプログラマブル回路でデータ入力装置を構
成する。また、制御装置より入力された回路データの識
別情報をもとに、制御装置が保持する回路データを索出
し、これをコンフィグレーションメモリに随時格納する
ことにより内部回路を構成する。事後的な変更に際して
は、例えばリセット情報と新たな回路データの識別情報
を制御装置が出力する。集積回路装置は、これらの入力
情報により論理回路を再構成する。このようにして内部
回路の構成をそのハードウエアに触れることなく動的に
変更する。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の一実施例のブロック構成図
であり、集積回路装置１と外部制御装置２とをＩ／Ｏ
（入出力インタフェース）２４を介して接続した場合の
例を示す。外部制御装置２としては、例えばプログラム
されたパーソナルコンピュータを用いることができる。
この場合は、Ｉ／Ｏ２４として拡張バスを用いることが
できる。
に説明する。図１は本発明の一実施例のブロック構成図
であり、集積回路装置１と外部制御装置２とをＩ／Ｏ
（入出力インタフェース）２４を介して接続した場合の
例を示す。外部制御装置２としては、例えばプログラム
されたパーソナルコンピュータを用いることができる。
この場合は、Ｉ／Ｏ２４として拡張バスを用いることが
できる。
【００１０】集積回路装置１は、プログラマブル回路１
１と、データ入力装置を構成するための初期回路データ
を格納したＲＯＭ（read only memory）１２と、指令に
基づいてＤＭＡ転送を行うＤＭＡコントローラ（データ
転送制御手段）１３と、アドレス等の更新を行うインク
リメンタ１４とを備えている。一方、外部制御装置２
は、上記Ｉ／Ｏのほか、プログラマブル回路１１に転送
すべき回路データを外部から取り込んで格納した回路デ
ータ格納部２１と、格納中の回路データの識別情報、例
えばアドレスデータを生成する回路データ特定情報生成
部２２と、プログラマブル回路１１を初期化するための
リセット信号を生成するリセット信号生成部２３と、装
置内の動作を統括する主制御部２５とを有している。
１と、データ入力装置を構成するための初期回路データ
を格納したＲＯＭ（read only memory）１２と、指令に
基づいてＤＭＡ転送を行うＤＭＡコントローラ（データ
転送制御手段）１３と、アドレス等の更新を行うインク
リメンタ１４とを備えている。一方、外部制御装置２
は、上記Ｉ／Ｏのほか、プログラマブル回路１１に転送
すべき回路データを外部から取り込んで格納した回路デ
ータ格納部２１と、格納中の回路データの識別情報、例
えばアドレスデータを生成する回路データ特定情報生成
部２２と、プログラマブル回路１１を初期化するための
リセット信号を生成するリセット信号生成部２３と、装
置内の動作を統括する主制御部２５とを有している。
【００１１】次に、プログラマブル回路１１における処
理手順を示した図２を参照して、本実施例の集積回路装
置１に論理回路を新規に構成したり、事後的に変更する
場合の手順について具体的に説明する。
理手順を示した図２を参照して、本実施例の集積回路装
置１に論理回路を新規に構成したり、事後的に変更する
場合の手順について具体的に説明する。
【００１２】新規に論理回路を構成する場合は、まず、
電源供給等によりプログラマブル回路１１を起動し（Ｓ
１００）、図示を省略した内部コンフィグレーションメ
モリへＲＯＭ１２より初期回路データをロードする（Ｓ
１０１）。なお、本実施例にいう初期回路データとは、
外部制御装置２の回路データ格納部２１から回路構成
（コンフィグレーション）を行うための回路データをＤ
ＭＡ転送により入力するデータ入力回路を構成するため
の回路データである。外部制御装置２は、プログラマブ
ル回路１１に転送するための回路データを予め外部記憶
装置（磁気ディスクなど）から取り込んで回路データ格
納部２１に格納するとともに、格納中の回路データに対
応するアドレスデータ、即ちコンフィグレーションアド
レスを回路データ特定情報生成部２２で生成しておく。
そして、コンフィグレーション指令の入力を契機に所定
のプログラム信号及びコンフィグレーションアドレスを
プログラマブル回路１１へ出力する。プログラマブル回
路１１は、上記プログラム信号およびコンフィグレーシ
ョンアドレスを入力したときは（Ｓ１０２：Yes）、Ｄ
ＭＡコントローラ１３を使用して、コンフィグレーショ
ンアドレスに対応した回路データを回路データ格納部２
１から内部コンフィグレーションメモリへロードし（Ｓ
１０３）、該回路データに基づきコンフィグレーション
を行う（Ｓ１０４）。以後、リセット信号が入力されな
い限り、この回路構成状態を継続する（Ｓ１０５：N
o）。
電源供給等によりプログラマブル回路１１を起動し（Ｓ
１００）、図示を省略した内部コンフィグレーションメ
モリへＲＯＭ１２より初期回路データをロードする（Ｓ
１０１）。なお、本実施例にいう初期回路データとは、
外部制御装置２の回路データ格納部２１から回路構成
（コンフィグレーション）を行うための回路データをＤ
ＭＡ転送により入力するデータ入力回路を構成するため
の回路データである。外部制御装置２は、プログラマブ
ル回路１１に転送するための回路データを予め外部記憶
装置（磁気ディスクなど）から取り込んで回路データ格
納部２１に格納するとともに、格納中の回路データに対
応するアドレスデータ、即ちコンフィグレーションアド
レスを回路データ特定情報生成部２２で生成しておく。
そして、コンフィグレーション指令の入力を契機に所定
のプログラム信号及びコンフィグレーションアドレスを
プログラマブル回路１１へ出力する。プログラマブル回
路１１は、上記プログラム信号およびコンフィグレーシ
ョンアドレスを入力したときは（Ｓ１０２：Yes）、Ｄ
ＭＡコントローラ１３を使用して、コンフィグレーショ
ンアドレスに対応した回路データを回路データ格納部２
１から内部コンフィグレーションメモリへロードし（Ｓ
１０３）、該回路データに基づきコンフィグレーション
を行う（Ｓ１０４）。以後、リセット信号が入力されな
い限り、この回路構成状態を継続する（Ｓ１０５：N
o）。
【００１３】一方、プログラマブル回路１１を事後的に
別の機能を持つ論理回路へ変更する場合には、外部制御
装置２からリセット信号と変更しようとする回路データ
に対応するコンフィグレーションアドレスとをプログラ
マブル回路１１に出力する。プログラマブル回路１１
は、このリセット信号を受信したときは現在の回路構成
状態をリセットし、新たなコンフィグレーションアドレ
スの入力を待つ。そして、コンフィグレーションアドレ
スが入力されたときは（Ｓ１０５：Yes）、Ｓ１０２以
降の処理を繰り返す。
別の機能を持つ論理回路へ変更する場合には、外部制御
装置２からリセット信号と変更しようとする回路データ
に対応するコンフィグレーションアドレスとをプログラ
マブル回路１１に出力する。プログラマブル回路１１
は、このリセット信号を受信したときは現在の回路構成
状態をリセットし、新たなコンフィグレーションアドレ
スの入力を待つ。そして、コンフィグレーションアドレ
スが入力されたときは（Ｓ１０５：Yes）、Ｓ１０２以
降の処理を繰り返す。
【００１４】このようにして論理回路を構成、あるいは
再構成することにより、プログラマブル回路１１を含む
集積回路装置１を外部制御装置２の操作のみで多種類の
機能を持つ装置として使用することが可能となる。例え
ば本実施例の集積回路装置１をパーソナルコンピュータ
の拡張バスに装着するインタフェースボードとして用い
る場合は、１枚のボードで多くの機能を選択的に切り換
えて実現することが容易になる。
再構成することにより、プログラマブル回路１１を含む
集積回路装置１を外部制御装置２の操作のみで多種類の
機能を持つ装置として使用することが可能となる。例え
ば本実施例の集積回路装置１をパーソナルコンピュータ
の拡張バスに装着するインタフェースボードとして用い
る場合は、１枚のボードで多くの機能を選択的に切り換
えて実現することが容易になる。
【００１５】また、プログラマブル回路１１のコンフィ
グレーションのための多種の回路データを外部制御装置
２の外部記憶装置（磁気ディスクなど）に格納し、プロ
グラマブル回路１１側では、コンフィグレーションアド
レスに基づき必要に応じて索出するようにしたので、内
部コンフィグレーションメモリの容量を小さくすること
ができ、実装上の観点からも有利となる。
グレーションのための多種の回路データを外部制御装置
２の外部記憶装置（磁気ディスクなど）に格納し、プロ
グラマブル回路１１側では、コンフィグレーションアド
レスに基づき必要に応じて索出するようにしたので、内
部コンフィグレーションメモリの容量を小さくすること
ができ、実装上の観点からも有利となる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、プログラマブル回路の利用率を高めて内部回
路の大規模な修正にも対応可能な集積回路装置を提供す
ることができる。また、制御装置側で多くの回路データ
を用意することにより一つの集積回路装置で複数の機能
を実現することが可能になる。
によれば、プログラマブル回路の利用率を高めて内部回
路の大規模な修正にも対応可能な集積回路装置を提供す
ることができる。また、制御装置側で多くの回路データ
を用意することにより一つの集積回路装置で複数の機能
を実現することが可能になる。
【図１】本発明の一実施例のブロック構成図。
【図２】本実施例によるプログラマブル回路における回
路構成あるいは再構成の処理手順説明図。
路構成あるいは再構成の処理手順説明図。
【図３】プログラマブル回路を備えた従来の集積回路装
置の構成図。
置の構成図。
１ 集積回路装置 １１ プログラマブル回路 １２ ＲＯＭ １３ ＤＭＡコントローラ １４ インクリメンタ ２ 外部制御装置 ２１ 回路データ格納部 ２２ 回路データ特定情報生成部 ２３ リセット信号生成部 ２４ Ｉ／Ｏ ２５ 主制御部
Claims (2)
- 【請求項１】 データ入力回路を構成するための初期回
路データを格納した初期回路データ格納メモリと、論理
回路の構成に用いる回路データを更新自在に格納するコ
ンフィグレーションメモリを有する少なくとも一つのプ
ログラマブル回路と、指令に基づき前記回路データを取
り込んで該当プログラマブル回路のコンフィグレーショ
ンメモリに転送するデータ転送制御手段とを有し、前記
プログラマブル回路は、前記初期回路データを取得して
入力回路を構成するとともに、前記コンフィグレーショ
ンメモリに格納された最新の回路データに基づいて所要
の論理回路を構成することを特徴とする集積回路装置。 - 【請求項２】 コンフィグレーションメモリを有する少
なくとも一つのプログラマブル回路を備えた集積回路装
置と、前記プログラマブル回路による論理回路の構成に
用いる回路データを保持した制御装置とを相互通信可能
に接続し、 前記集積回路装置にデータ入力回路を構成する段階と、 前記制御装置が保持する回路データの識別情報を前記デ
ータ入力回路へ出力する段階と、 前記識別情報を入力した集積回路装置が、該識別情報に
対応した回路データを前記制御装置より索出して前記コ
ンフィグレーションメモリへ格納するとともに、格納さ
れた最新の回路データに基づいて所要の論理回路を構成
する段階とを有することを特徴とする論理回路の構成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109208A JPH08307246A (ja) | 1995-05-08 | 1995-05-08 | 集積回路装置および論理回路の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109208A JPH08307246A (ja) | 1995-05-08 | 1995-05-08 | 集積回路装置および論理回路の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307246A true JPH08307246A (ja) | 1996-11-22 |
Family
ID=14504345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109208A Pending JPH08307246A (ja) | 1995-05-08 | 1995-05-08 | 集積回路装置および論理回路の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307246A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
| WO2001039376A1 (en) * | 1999-11-26 | 2001-05-31 | Matsushita Electric Industrial Co., Ltd. | Programmable logic device and programming method |
| JP2002289787A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 半導体装置 |
| JP2016042283A (ja) * | 2014-08-18 | 2016-03-31 | キヤノン株式会社 | 情報処理装置、情報処理装置の電力制御方法、及びプログラム |
-
1995
- 1995-05-08 JP JP7109208A patent/JPH08307246A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
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| US6717435B1 (en) | 1999-11-26 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Programmable logic device and programming method |
| KR100716395B1 (ko) * | 1999-11-26 | 2007-05-11 | 마츠시타 덴끼 산교 가부시키가이샤 | 프로그램형 논리소자 및 프로그래밍 방법 |
| JP2002289787A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 半導体装置 |
| JP2016042283A (ja) * | 2014-08-18 | 2016-03-31 | キヤノン株式会社 | 情報処理装置、情報処理装置の電力制御方法、及びプログラム |
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