JPH08307276A - フィルタ処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力データのサンプリングレートを用いて小
さい回路規模で所望のフィルタ処理を可能としたビット
ストリーム形式のデータ系で用いられるフィルタ処理回
路を提供する。 【構成】 １ビットストリーム形式のデータ信号系で用
いられるフィルタ処理回路であって、入力データに所望
のフィルタ処理を施すためのディジタルフィルタ２１
は、入力データのサンプリングレートで動作するスイッ
チト・キャパシタ回路により構成されたアナログフィル
タをディジタル置換したもので、入出力特性を示す各サ
ンプリング周期の電荷移動の式を前記サンプリングレー
トでディジタル計算するものとして構成する。このディ
ジタルフィルタ２１から得られるマルチビット出力デー
タはΣΔ変調器２２により再度１ビットストリームのデ
ータに変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビットストリーム形
式のデータ信号系においてイコライジング等の所望のフ
ィルタ処理を行うフィルタ処理回路に関する。

【０００２】

【従来の技術】近年、ＣＤプレーヤ等のディジタルオー
ディオ機器におけるＤ／Ａ変換器（ＤＡＣ）として、１
ビットＤＡＣが注目されている。従来のＰＣＭデータ等
のマルチビット方式のＤＡＣと異なり、１ビットＤＡＣ
は原理的にゼロクロス歪がなく、また微小信号の再現性
や直線性に優れているためである。そのため、将来的に
は１ビットストリーム形式による各機器インターフェー
スの標準化も考えられる。その様な場合、データは最終
的にビットストリーム形式で出力することが求められ
る。

【０００３】ディジタルオーディオ機器内での処理とし
ては、イコライジング、即ちローパスフィルタ（ＬＰ
Ｆ）、ハイパスフィルタ（ＨＰＦ）あるいはバンドパス
フィルタ（ＢＰＦ）等のフィルタ処理がある。１ビット
ＤＡＣが用いられるようなビットストリーム形式のデー
タ信号系におけるフィルタ処理回路としては、一般的に
図１１に示すような構成が考えられる。即ち、ΣΔ変調
された１ビットストリームのデータを先ずＰＣＭ変換回
路８１でマルチビット、且つビットストリーム形式より
低いビットレートのＰＣＭデータに変換し、このＰＣＭ
データに対してディジタルフィルタ８２によりフィルタ
処理を行い、得られたデータを再度ΣΔ変調器８３によ
り１ビットストリームのデータに変換する。通常は、Σ
Δ変調器８３の前段にオーバーサンプリング処理があ
り、高サンプリングレートに変換してΣΔ変調を行う。

【０００４】

【発明が解決しようとする課題】しかし、図１１の方式
では、 各回路ブロックの規模が大きく、特にアンダーサンプ
リング処理、ディジタルフィルタ処理、オーバーサンプ
リング処理の実現にはＤＳＰが必要となる、 １ビットストリームデータ用とＰＣＭデータ用の二つ
のサンプリングレートが必要であり、従って分周回路等
が必要になる、 フィルタ特性を重視するとデータ幅が大きくなり、こ
れが回路規模に大きく影響する、といった問題がある。

【０００５】この発明は、上記事情を考慮してなされた
もので、入力データのサンプリングレートを用いて小さ
い回路規模で所望のフィルタ処理を可能としたビットス
トリーム形式のデータ系で用いられるフィルタ処理回路
を提供することを目的としている。

【０００６】

【課題を解決するための手段】この発明に係るフィルタ
処理回路は、１ビットストリームの入力データに所望の
フィルタ処理を施すための前記入力データのサンプリン
グレートで動作するスイッチト・キャパシタ回路により
構成されたアナログフィルタと、このアナログフィルタ
から得られるアナログ出力電圧を１ビットストリームの
データに変換するΣΔ変調器とを備えたことを特徴とし
ている。

【０００７】この発明に係るフィルタ処理回路はまた、
前記スイッチト・キャパシタ回路により構成されたアナ
ログフィルタを、そのアナログフィルタの入出力特性を
示す各サンプリング周期の電荷移動の式を前記入力デー
タのサンプリングレートでディジタル計算してマルチビ
ットの出力データを得るディジタルフィルタに置換した
ことを特徴としている。この発明は更に、上記ディジタ
ルフィルタを、１段分の演算回路を共用し、各サンプリ
ング周期で順次選択される複数段分の係数レジスタとデ
ータレジスタを備えて、多段のフィルタ処理を行うよう
にしたことを特徴としている。

【０００８】

【作用】この発明によると、１ビットストリームデータ
用のサンプリングレートで動作するスイッチト・キャパ
シタ回路を用いることにより、従来のように二種のサン
プリングレートが必要なくなり、小さい回路規模で、従
って低コストでビットストリーム形式のデータ信号系に
おけるイコライザ等のフィルタ処理回路を実現すること
ができる。スイッチト・キャパシタ回路によるアナログ
フィルタの場合は、ΣΔ変調器はアナログ出力電圧を１
ビットストリームデータに変換する１ビットＡ／Ｄコン
バータであり、このアナログフィルタをディジタルフィ
ルタに置換した場合は、ΣΔ変調器はマルチビット出力
データを１ビットストリームデータに変換するビット変
換器となる。

【０００９】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１はこの発明の一実施例によるフィルタ処
理回路である。入出力データは共にΣΔ変調された１ビ
ットストリームのデータであり、入力段には、入力デー
タのサンプリングレートで動作するスイッチト・キャパ
シタ回路を用いたアナログフィルタ１１が用いられてい
る。アナログフィルタ１１から得られるアナログ出力電
圧は、Ａ／Ｄ変換器としてのΣΔ変調器１２で再度１ビ
ットストリームのデータに変換される。

【００１０】図２は、この発明の他の実施例によるフィ
ルタ処理回路である。入出力データはやはりΣΔ変調さ
れた１ビットストリームのデータであり、入力段には図
１のアナログフィルタ１１に代わって、これと等価のデ
ィジタルフィルタ２１が用いられる。このディジタルフ
ィルタ２１は、図１のスイッチト・キャパシタを用いた
アナログフィルタ１１の入出力特性を記述する各サンプ
リング周期の電荷移動の式を同じサンプリングレートで
ディジタル計算するようにしたものである。ディジタル
フィルタ２１からはマルチビットの出力データが得ら
れ、この出力データはビット変換器としてのΣΔ変調器
２２により１ビットストリームのデータに変換される。

【００１１】スイッチト・キャパシタ回路を用いたアナ
ログフィルタ１１あるいはディジタルフィルタ２１は、
通常のアナログフィルタの基本構成要素である演算増幅
器と抵抗およびコンデンサを用いて構成されるミラー積
分器をスイッチト・キャパシタ回路に置換することによ
り実現される。具体的に例えば、図３が置換前のフィル
タ回路、即ち２段のミラー積分器を用いたバイカッド
（bi-quad）フィルタであり、これをスイッチト・キャ
パシタ回路で置換する方法を次に説明する。

【００１２】先ず図３のフィルタの特性は、初段ミラー
積分器の出力である中間電位をＶｍとして、演算子ｓ＝
ｊωを用いて次の数１で表される。

【００１３】

【数１】 −ｓＣ1 Ｖm ＝Ｖin／Ｒ1 ＋ｓＣ4 Ｖin＋Ｖo ／Ｒ2 ＋ｓＣ3 Ｖo −ｓＣ2 Ｖo ＝−Ｖm ／Ｒ3 ＋ｓＣ5 Ｖin

【００１４】数１から、中間電位Ｖm を消去すると、次
式数２の入出力特性が得られる。

【００１５】

【数２】

【００１６】以上の入出力特性を示す回路の抵抗分をコ
ンデンサとデータサンプリング周期Ｔで動作するスイッ
チによるスイッチト・キャパシタで置換する。先ず図４
（ａ）に示す、演算増幅器と抵抗Ｒ１およびコンデンサ
Ｃ２により構成されるミラー積分器は、その入出力特性
が次の式数３で表される。

【００１７】

【数３】 Ｖo ／Ｖin＝−１／ｓＲ1 Ｃ2 ＝−１／ｊωＲ1 Ｃ2

【００１８】図４（ａ）のミラー積分器における抵抗Ｒ
1 を、図（ｂ）に示すようにサンプリング周期Ｔで動作
するスイッチＳＷとコンデンサＣ1 に置換して同じ特性
を得るためには、コンデンサＣ1 を次のように選べばよ
い。図４（ｂ）の回路では、単位時間当たり、コンデン
サＣ1 の電荷ＱC1＝Ｃ1 Ｖi がコンデンサＣ2 に流れ込
む。コンデンサＣ2 の電荷をＱC2として、充放電のタイ
ミングを考慮してこの電荷移動を式で示せば、数４のよ
うになる。

【００１９】

【数４】 ＱC2（ｎＴ）＝ＱC2（(n-1) Ｔ）−ＱC1（ｎＴ） Ｃ2 Ｖo （ｎＴ）＝Ｃ2 ＶO （(n-1) Ｔ）−Ｃ1 Ｖi （ｎＴ）

【００２０】数４をｚ変換して伝達関数Ｈ（ｚ）を求め
ると、数５のようになる。

【００２１】

【数５】 Ｃ2 Ｖo （ｚ）＝ｚ^-1Ｃ2 ＶO （ｚ）−Ｃ1 Ｖi （ｚ） ＶO （ｚ）／Ｖi （ｚ）＝−（Ｃ1 ／Ｃ2 ）／（１−ｚ^-1）＝Ｈ（ｚ）

【００２２】上の伝達関数Ｈ（ｚ）をサンプリング周期
Ｔを用いて書き換えると、数６ようになる。

【００２３】

【数６】

【００２４】数６は、その係数Ｃ1 ／Ｔを１／Ｒ1 と置
き換えれば、先の数３と等価であることが分かる。即ち
図４（ａ）のミラー積分器は、サンプリング周期Ｔで動
作するスイッチＳＷと、Ｃ1 ／Ｔ＝１／Ｒ1 を満たすコ
ンデンサＣ1 を用いたスイッチト・キャパシタ回路によ
り図４（ｂ）のように置き換えることができる。

【００２５】同様にして、図４（ｃ）のように、サンプ
リング周期Ｔで動作する二つのスイッチＳＷ1 ，ＳＷ2
を用いて、コンデンサＣ1 を入力端子と演算増幅器の反
転入力端子の間に周期的に直列に入れるようにすると、
図４（ｂ）とは係数値が異なる数７の伝達特性をもつ積
分器が得られる。

【００２６】

【数７】 ＶO （ｚ）／Ｖi （ｚ）＝−（Ｃ2 ／Ｃ1 ）／（１−ｚ^-1）

【００２７】また、図４（ｄ）に示すように、サンプリ
ング周期Ｔで動作する二つのスイッチＳＷ1 ，ＳＷ2 を
用いて、コンデンサＣ1 の入力信号による充電電荷を極
性反転して演算増幅器に与えるようにすると、図４
（ｃ）とは極性が反転した数８の伝達特性をもつ積分器
となる。

【００２８】

【数８】 ＶO （ｚ）／Ｖi （ｚ）＝（Ｃ2 ／Ｃ1 ）／（１−ｚ^-1）

【００２９】以上の置換原理を用いて、図３のバイカッ
ドフィルタを書き換えたのが、図５である。図３の演算
増幅器ＯＰ1 を用いた初段積分器の抵抗Ｒ1 の部分が、
スイッチＳＷ11，ＳＷ12とＴ／Ｒ1 なる値のコンデンサ
に置換されている。演算増幅器ＯＰ2 を用いた２段目積
分器の抵抗Ｒ3 の部分は、その前のインバータＩを考慮
して、スイッチＳＷ13，ＳＷ14とＴ／Ｒ3 なる値のコン
デンサに置換されている。帰還回路の抵抗Ｒ2 の部分
は、スイッチＳＷ15とＴ／Ｒ2 なる値のコンデンサに置
換されている。これが、図１に示すアナログフィルタ１
１である。

【００３０】図２のディジタルフィルタ２１は、図５で
表されるアナログフィルタの入出力特性を表す電荷移動
の式である次の数９の二式を、入力データクロック毎に
計算することにより実現できる。具体的には、ＤＳＰに
よりソフトウェア的に実現すればよい。

【００３１】

【数９】 Ｃ2 Ｖout （ｎＴ）＝Ｃ2 Ｖout （(n-1) Ｔ）＋（Ｔ／Ｒ3 ）Ｖm （(n-1) Ｔ） −Ｃ5 Ｖin（ｎＴ） Ｃ1 Ｖm （ｎＴ）＝Ｃ1 Ｖm （(n-1) Ｔ）−（Ｃ4 ＋Ｔ／Ｒ1 ）Ｖin（ｎＴ） −（Ｃ3 ＋Ｔ／Ｒ2 ）Ｖout （ｎＴ）

【００３２】図２のディジタルフィルタ２１をハードウ
ェアにより構成することもできる。その構成を図６に示
す。数９の下段の演算を行うのが乗算器６１ａ，６１
ｂ、加算器６２ａおよび遅延回路６３ａからなる部分で
あり、上段の演算を行うのが乗算器６１ｃ，６１ｄ、加
算器６２ｂおよび遅延回路６３ｂからなる部分である。

【００３３】図１に示すスイッチト・キャパシタ回路に
より置換されたアナログフィルタ１１の出力はアナログ
電圧であり、これを再度１ビットストリームデータに変
換するためにΣΔ変調器１２が用いられる。ΣΔ変調器
１２は例えば２次のノイズ・シェーピングを行う場合を
例にとれば、図７に示すように、２段の積分器７１，７
２と１ビット量子化器７３、量子化出力を１サンプル遅
延させて入力データから減算するための遅延回路７４と
加算器７０とから構成される。これにより、アナログ電
圧は１ビットストリームデータへとＡ／Ｄ変換される。

【００３４】図２に示すディジタルフィルタ２１の出力
はマルチビットデータであり、これを１ビットストリー
ムデータに変換するΣΔ変調器２２としても、図７の回
路をディジタル化してそのまま用い得る。

【００３５】図６に示すディジタルフィルタを多段構成
とする場合、各段毎に加算、乗算等を行う演算回路を用
意したのでは回路規模が大きくなってしまう。そこで、
１段分の演算回路を共用して多段のディジタルフィルタ
処理を可能とした実施例を次に説明する。

【００３６】図８は、４段のディジタルフィルタに適用
した実施例である。乗算器６１ａ，６１ｂ，６１ｃ，６
１ｄ及び加算器６２ａ，６２ｂの部分は図６と同じであ
り、これらの演算回路が多段処理に共用される。４段の
フィルタ処理を行うために、これらの演算回路に与えら
れるそれぞれ４段分の係数を保持した係数レジスタ９１
ａ，９１ｂ，９１ｃ及び９１ｄが設けられている。同様
に、図６の遅延回路６３ａ，６３ｂの部分にはそれぞ
れ、４段分のデータレジスタ９２ａ，９２ｂが設けられ
る。更に各演算回路の入力を選択するスイッチ９４が設
けられ、このスイッチを切換え制御するスイッチ制御レ
ジスタ９３が設けられている。

【００３７】係数レジスタ９１ａ，９１ｂ，９１ｃ及び
９１ｄ、及びデータレジスタ９２ａ，９２ｂのブロック
中に示す（ｎ）は、クロックカウントを示している。例
えば係数レジスタ９１ａの４段分Ｋ１（１），Ｋ１
（２），Ｋ１（３），Ｋ１（４）は、各サンプリングク
ロックで順次に乗算器６１ａに与えられる。他の係数レ
ジスタ及びデータレジスタについても同様である。従っ
てサンプリングクロック４個で４段分の演算が行われる
ことになる。

【００３８】例えば、予めスイッチ９４が入力端子Ｖin
を選択している状態とし、各クロックタイミングでデー
タレジスタ９２ｂの１段目出力、２段目出力というよう
に順次スイッチ選択して帰還すれば、図９に示すよう
な、４段直列のフィルタ処理ができる。また、スイッチ
９４が入力端子Ｖinを選択した状態のままとすれば、図
１０に示すように、４クロックで４段分の並列フィルタ
処理ができる。更に図８に実施例において、各係数レジ
スタ９１ａ，９１ｂ，９１ｃ，９１ｄ及びスイッチ制御
レジスタ９３を外部から書換可能とすれば、ディジタル
フィルタ処理回路の自由度は一層大きいものとなる。

【００３９】

【発明の効果】以上述べたようにこの発明によれば、１
ビットストリームデータ用のサンプリングレートで動作
するスイッチト・キャパシタ回路を用いることにより、
小さい回路規模で低コストでビットストリーム形式のデ
ータ信号系におけるイコライザ等のフィルタ処理回路を
実現することができる。

【図面の簡単な説明】

【図１】 この発明の一実施例のフィルタ処理回路を示
す。

【図２】 この発明の他の実施例のフィルタ処理回路を
示す。

【図３】 元になるバイカッドフィルタの回路を示す。

【図４】 ミラー積分器のスイッチト・キャパシタ回路
への置換原理を説明するための図である。

【図５】 図３の回路をスイッチト・キャパシタ回路で
置換した図１のアナログフィルタの具体例である。

【図６】 図３の回路をスイッチト・キャパシタ回路で
置換した図２のディジタルフィルタの具体例である。

【図７】 図１および図２のΣΔ変調器の構成例であ
る。

【図８】 他の実施例の多段ディジタルフィルタを示
す。

【図９】 同実施例のフィルタの動作態様例を示す。

【図１０】 同実施例のフィルタの他の動作態様を示
す。

【図１１】 従来のフィルタ回路例である。

【符号の説明】

１１…アナログフィルタ、１２…ΣΔ変調器、２１…デ
ィジタルフィルタ、２２…ΣΔ変調器、６１ａ〜６１ｄ
…乗算器、６２ａ，６２ｂ…加算器、６３ａ，６３ｂ…
遅延回路、９１ａ〜９１ｄ…係数レジスタ、９２ａ，９
２ｂ…データレジスタ、９３…スイッチ制御レジスタ、
９４…スイッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １ビットストリームの入力データに所望
   のフィルタ処理を施すための前記入力データのサンプリ
   ングレートで動作するスイッチト・キャパシタ回路によ
   り構成されたアナログフィルタと、 このアナログフィルタから得られるアナログ出力電圧を
   １ビットストリームのデータに変換するΣΔ変調器とを
   備えたことを特徴とするフィルタ処理回路。
2. 【請求項２】 請求項１におけるアナログフィルタを、
   そのアナログフィルタの入出力特性を示す各サンプリン
   グ周期の電荷移動の式を前記入力データのサンプリング
   レートでディジタル計算してマルチビットの出力データ
   を得るディジタルフィルタに置換したことを特徴とする
   フィルタ処理回路。
3. 【請求項３】 請求項２におけるディジタルフィルタ
   は、１段分の演算回路を共用し、各サンプリング周期で
   順次選択される複数段分の係数レジスタとデータレジス
   タを備えて、多段のフィルタ処理を行うことを特徴とす
   るフィルタ処理回路。