JPH0831191A - 不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法 - Google Patents
不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法Info
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- JPH0831191A JPH0831191A JP32398594A JP32398594A JPH0831191A JP H0831191 A JPH0831191 A JP H0831191A JP 32398594 A JP32398594 A JP 32398594A JP 32398594 A JP32398594 A JP 32398594A JP H0831191 A JPH0831191 A JP H0831191A
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- 230000003068 static effect Effects 0.000 claims abstract description 15
- 230000001052 transient effect Effects 0.000 claims abstract description 13
- 238000007599 discharging Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000009466 transformation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/10—Decoders
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Abstract
(57)【要約】
【目的】 本発明は過度電流中の高速スイッチングと静
的状態下での低消費電力化が図れるドライバ、バイアス
回路及びバイアス方法を提供することを目的とする。 【構成】 メモリ線デコーダドライバ（１）はインバー
タの入力に急速に充電するためにラインアドレス過度電
流位相中の高電流を流すインバータをバイアスするＰチ
ャネルプールアップトランジスタ（６）をバイアスし、
電流消費を減らすために１つのアドレス位相と他との間
の静的位相中わずかにオンに切り替える。電圧変圧ステ
ージ（１８）はコンデンサ（３７）にプールアップトラ
ンジスタ（６）のゲート端子が接続し、電荷は供給線
（ＶＰＣ）に分配される。
的状態下での低消費電力化が図れるドライバ、バイアス
回路及びバイアス方法を提供することを目的とする。 【構成】 メモリ線デコーダドライバ（１）はインバー
タの入力に急速に充電するためにラインアドレス過度電
流位相中の高電流を流すインバータをバイアスするＰチ
ャネルプールアップトランジスタ（６）をバイアスし、
電流消費を減らすために１つのアドレス位相と他との間
の静的位相中わずかにオンに切り替える。電圧変圧ステ
ージ（１８）はコンデンサ（３７）にプールアップトラ
ンジスタ（６）のゲート端子が接続し、電荷は供給線
（ＶＰＣ）に分配される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリのメモリ
線デコーダドライバに関するものであり、ここでのメモ
リ線はメモリの行又は列を意味する。
線デコーダドライバに関するものであり、ここでのメモ
リ線はメモリの行又は列を意味する。
【０００２】
【従来の技術】周知のように、行及び／又は列のデコー
ダドライバは符号化された関係づけられた行又は列のア
ドレスによって選択信号とアドレス信号を基礎として関
係づけられた行又は列を駆動することを提供する。
ダドライバは符号化された関係づけられた行又は列のア
ドレスによって選択信号とアドレス信号を基礎として関
係づけられた行又は列を駆動することを提供する。
【０００３】類似する他の不揮発性メモリは低消費電力
と高速読出し速度の相反する要件を有する前述のタイプ
のドライバを構成とする。
と高速読出し速度の相反する要件を有する前述のタイプ
のドライバを構成とする。
【０００４】実際に、アドレッシングされるメモリアレ
ーでの行と列での速度（全部の読出し位相の速度）は行
又は列のコンデンサに充電される電荷での増加に伴って
増加し、そしてその結果消費電力も増加される。
ーでの行と列での速度（全部の読出し位相の速度）は行
又は列のコンデンサに充電される電荷での増加に伴って
増加し、そしてその結果消費電力も増加される。
【０００５】行及び列のデコーダドライバについて以下
に説明するがここでは説明を簡単にするために行のデコ
ーダドライバについて説明することする。問題点を明ら
かに理解するためにまず第１に図１に示すような典型的
な行のドライバを説明し、参照番号１はドライバ全体を
示す。
に説明するがここでは説明を簡単にするために行のデコ
ーダドライバについて説明することする。問題点を明ら
かに理解するためにまず第１に図１に示すような典型的
な行のドライバを説明し、参照番号１はドライバ全体を
示す。
【０００６】図１において、ドライバ１はアドレッシン
グ（信号Ａ，Ｂ，Ｃ）するための行のアドレスを符号化
する３入力のＮＡＮＤ回路２、ＮＡＮＤ回路２の出力と
接続点４の間に挿入され、選択信号Ｐｉが供給されるゲ
ート端子を有する選択用トランジスタ３、接続点４に接
続する入力とドライバ行に関係するワードラインＷＬに
接続された出力７を有するインバータ５、供給線ＶＰＣ
と接続点４の間に挿入され、電圧制御信号Ｖ１が供給さ
れるゲート端子を有するＰチャネルプールアップトラン
ジスタ６からなる。
グ（信号Ａ，Ｂ，Ｃ）するための行のアドレスを符号化
する３入力のＮＡＮＤ回路２、ＮＡＮＤ回路２の出力と
接続点４の間に挿入され、選択信号Ｐｉが供給されるゲ
ート端子を有する選択用トランジスタ３、接続点４に接
続する入力とドライバ行に関係するワードラインＷＬに
接続された出力７を有するインバータ５、供給線ＶＰＣ
と接続点４の間に挿入され、電圧制御信号Ｖ１が供給さ
れるゲート端子を有するＰチャネルプールアップトラン
ジスタ６からなる。
【０００７】図１の回路において、プールアップトラン
ジスタ６は選択信号Ｐｉがローに保持されているとき、
例えばＰｉによってアドレッシングされた行の群を選択
しないために（また同じ選択信号Ｐｉは通常１６全て、
他の行に供給される）バイアスされたインバータ５の入
力を保持するために機能する。この場合に、実際には選
択用トランジスタ３が機能されないので、プールアップ
トランジスタがない場合であってインバータ５の固定さ
れない入力を離すので、プールアップトランジスタの信
号Ｐｉはローにスイッチングされる。一方プールアップ
トランジスタ６は供給線ＶＰＣに接続点５を接続するた
めに提供し、かつインバータ５の入力を正確にバイアス
するために提供する。
ジスタ６は選択信号Ｐｉがローに保持されているとき、
例えばＰｉによってアドレッシングされた行の群を選択
しないために（また同じ選択信号Ｐｉは通常１６全て、
他の行に供給される）バイアスされたインバータ５の入
力を保持するために機能する。この場合に、実際には選
択用トランジスタ３が機能されないので、プールアップ
トランジスタがない場合であってインバータ５の固定さ
れない入力を離すので、プールアップトランジスタの信
号Ｐｉはローにスイッチングされる。一方プールアップ
トランジスタ６は供給線ＶＰＣに接続点５を接続するた
めに提供し、かつインバータ５の入力を正確にバイアス
するために提供する。
【０００８】現在、プールアップトランジスタ６は２つ
の方法で動作される。第１の周知の解決法において信号
Ｖ１が永久に保持し、第２の周知の解決法において信号
Ｖ１は関係づけられた行は選択され又は選択されないこ
とに関して切り替わり、また特に図２に示すように関係
づけられた行が選択されたならばプールアップトランジ
スタ６をオフとなる。
の方法で動作される。第１の周知の解決法において信号
Ｖ１が永久に保持し、第２の周知の解決法において信号
Ｖ１は関係づけられた行は選択され又は選択されないこ
とに関して切り替わり、また特に図２に示すように関係
づけられた行が選択されたならばプールアップトランジ
スタ６をオフとなる。
【０００９】図２において（図１で同じ部分は同じ参照
番号を付してある）、プールアップトランジスタ６のゲ
ート端子はインバータ１０の出力に接続され、インバー
タ１０の入力はインバータ５の入力接続点４に接続され
ている。
番号を付してある）、プールアップトランジスタ６のゲ
ート端子はインバータ１０の出力に接続され、インバー
タ１０の入力はインバータ５の入力接続点４に接続され
ている。
【００１０】
【発明が解決しようとする課題】前述の２つの解決法は
欠点を有する。実際に、関係づけられた行で静的状態下
での２つの０である消費電力（アドレススイッチング位
相の端−スイッチ過度電流−）は選択されていない、行
選択過度電流（行は入力Ａ〜Ｃとのドライバの選択信号
Ｐｉが全てハイレベルである）の端で異なるように作用
する。実際に第１の解決法（プールアップトランジスタ
６がいつもオンである）はプールアップトランジスタ６
（オン）、選択用トランジスタ３とＮＡＮＤ回路２を形
成するＮチャネルトランジスタ（図示せず）の間を通る
電流を示し、ドライバの大きなサイズは高速動作を確実
にするために構成し、結果的にごく僅かな消費電力から
掛け離れてしまう。
欠点を有する。実際に、関係づけられた行で静的状態下
での２つの０である消費電力（アドレススイッチング位
相の端−スイッチ過度電流−）は選択されていない、行
選択過度電流（行は入力Ａ〜Ｃとのドライバの選択信号
Ｐｉが全てハイレベルである）の端で異なるように作用
する。実際に第１の解決法（プールアップトランジスタ
６がいつもオンである）はプールアップトランジスタ６
（オン）、選択用トランジスタ３とＮＡＮＤ回路２を形
成するＮチャネルトランジスタ（図示せず）の間を通る
電流を示し、ドライバの大きなサイズは高速動作を確実
にするために構成し、結果的にごく僅かな消費電力から
掛け離れてしまう。
【００１１】一方、第２の解決法（図２の回路）におい
て、選択用過度電流（接続点４がローレベルである）、
プールアップトランジスタ６は消費電力が静的状態下で
０となるのでオフに切り替えられる。しかし、第２の解
決法はドライバ１の供給電圧で多方面の変形で問題とな
る所定のフィードバック回路の使用が必要となり、明ら
かにいくらかの構成からなり、煩雑な構成である。
て、選択用過度電流（接続点４がローレベルである）、
プールアップトランジスタ６は消費電力が静的状態下で
０となるのでオフに切り替えられる。しかし、第２の解
決法はドライバ１の供給電圧で多方面の変形で問題とな
る所定のフィードバック回路の使用が必要となり、明ら
かにいくらかの構成からなり、煩雑な構成である。
【００１２】本発明の目的はこれらの周知の方法の欠点
を解決するためのドライババイアス回路を提供すること
であり、特に選択用過度電流中の高速スイッチングと静
的状態下で低消費電力の回路を提供することである。
を解決するためのドライババイアス回路を提供すること
であり、特に選択用過度電流中の高速スイッチングと静
的状態下で低消費電力の回路を提供することである。
【００１３】本発明は特許請求の範囲の第１項に記載の
不揮発性メモリのメモリ線デコーダドライバのためのバ
イアス回路を提供する。
不揮発性メモリのメモリ線デコーダドライバのためのバ
イアス回路を提供する。
【００１４】
【課題を解決するための手段及び作用】本発明におい
て、プールアップトランジスタのバイアス電圧はアドレ
ス選択中に減少されるように変圧され、プールアップト
ランジスタの高い導電を達成するために、選択されない
ように行のインバータの入力を急速に充電するためであ
り、わずかにオンに切り替わるプールアップトランジス
タを保持するためにかつ選択された行のドライバの消費
を最小にするために静的な状態下で高いレベルで保持さ
れている。
て、プールアップトランジスタのバイアス電圧はアドレ
ス選択中に減少されるように変圧され、プールアップト
ランジスタの高い導電を達成するために、選択されない
ように行のインバータの入力を急速に充電するためであ
り、わずかにオンに切り替わるプールアップトランジス
タを保持するためにかつ選択された行のドライバの消費
を最小にするために静的な状態下で高いレベルで保持さ
れている。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３において、バイアス回路は参照番号１５によ
って示されており、実際には単安定ステージ１６、レベ
ルシフト回路１７及び電圧変圧ステージ１８からなる。
する。図３において、バイアス回路は参照番号１５によ
って示されており、実際には単安定ステージ１６、レベ
ルシフト回路１７及び電圧変圧ステージ１８からなる。
【００１６】特に、単安定ステージ１６は信号ＡＴＤと
信号ＥＮＮが各々供給されている２つの入力２０と入力
２１を有する。信号ＡＴＤ（図４にも示されている）は
メモリアレイ（図示せず）で最初の行アドレスのハイレ
ベルに切り替えるために切り替わる論理信号であり、バ
イアス回路１５とドライバ１は一部を形成し、最後の行
アドレスのローレベルに切り替わって戻る。信号ＥＮＮ
はローレベルになった時バイアス回路１５の動作を可能
にするだけの反転された信号である。
信号ＥＮＮが各々供給されている２つの入力２０と入力
２１を有する。信号ＡＴＤ（図４にも示されている）は
メモリアレイ（図示せず）で最初の行アドレスのハイレ
ベルに切り替えるために切り替わる論理信号であり、バ
イアス回路１５とドライバ１は一部を形成し、最後の行
アドレスのローレベルに切り替わって戻る。信号ＥＮＮ
はローレベルになった時バイアス回路１５の動作を可能
にするだけの反転された信号である。
【００１７】入力２０と入力２１はＮＯＲ回路２２に接
続され、ＮＯＲ回路２２の出力はインバータ２３の入力
に接続され、かつＮＯＲ回路の出力と接地との間に挿入
されたコンデンサ２４に接続されている。インバータ２
３はＮＯＲ回路２５の第１のの入力に接続され、ＮＯＲ
回路２５の第２の入力は回路の入力２０に接続されてい
る。ＮＯＲ回路２５の出力（論理信号ＩＮである）は電
圧ＶDDが供給される論理回路（図示していなく単安定ス
テージ１６に供給される）を接続するように、電圧ＶＰ
Ｃが供給される行ドライバであるレベルシフト回路１７
の入力２７に接続される。レベルシフト回路１７はＯＵ
Ｔ信号とＯＵＴ信号に対して反転するＯＵＴＮ信号とし
て表される各々２つの出力２８と出力２９を有する。特
に、次の表に示すように、入力２７でのＩＮ信号がロー
レベルとなるときＯＵＴ信号が０Ｖとなり（及びＯＵＴ
Ｎ信号がＶＰＣ）、かつＩＮ信号がハイレベルとなると
きＯＵＴ信号がＶＰＣとなる（及びＯＵＴＮ信号が０
Ｖ）。
続され、ＮＯＲ回路２２の出力はインバータ２３の入力
に接続され、かつＮＯＲ回路の出力と接地との間に挿入
されたコンデンサ２４に接続されている。インバータ２
３はＮＯＲ回路２５の第１のの入力に接続され、ＮＯＲ
回路２５の第２の入力は回路の入力２０に接続されてい
る。ＮＯＲ回路２５の出力（論理信号ＩＮである）は電
圧ＶDDが供給される論理回路（図示していなく単安定ス
テージ１６に供給される）を接続するように、電圧ＶＰ
Ｃが供給される行ドライバであるレベルシフト回路１７
の入力２７に接続される。レベルシフト回路１７はＯＵ
Ｔ信号とＯＵＴ信号に対して反転するＯＵＴＮ信号とし
て表される各々２つの出力２８と出力２９を有する。特
に、次の表に示すように、入力２７でのＩＮ信号がロー
レベルとなるときＯＵＴ信号が０Ｖとなり（及びＯＵＴ
Ｎ信号がＶＰＣ）、かつＩＮ信号がハイレベルとなると
きＯＵＴ信号がＶＰＣとなる（及びＯＵＴＮ信号が０
Ｖ）。
【００１８】
【表１】
【００１９】電圧変圧ステージ１８は５つのトランジス
タＭ１〜Ｍ５からなり、トランジスタＭ１はＰチャネル
トランジスタであり、トランジスタＭ２〜Ｍ５はＮチャ
ネルトランジスタである。
タＭ１〜Ｍ５からなり、トランジスタＭ１はＰチャネル
トランジスタであり、トランジスタＭ２〜Ｍ５はＮチャ
ネルトランジスタである。
【００２０】特に、トランジスタＭ１は供給線ＶＰＣに
接続されるソース端子を有し、信号ＤＥが供給されるゲ
ート端子は回路１５の入力３３であり（関係づけられる
プールアップトランジスタ６を不能にするため）、かつ
ソース端子は図１の回路１のプールアップトランジスタ
６のバイアス電圧Ｖ１を供給する回路１５の出力接続点
３４に接続される。
接続されるソース端子を有し、信号ＤＥが供給されるゲ
ート端子は回路１５の入力３３であり（関係づけられる
プールアップトランジスタ６を不能にするため）、かつ
ソース端子は図１の回路１のプールアップトランジスタ
６のバイアス電圧Ｖ１を供給する回路１５の出力接続点
３４に接続される。
【００２１】トランジスタＭ２は供給線ＶＰＣに接続さ
れたドレイン端子を有し、ゲート端子はレベルシフト回
路１７の出力２８に接続され、ソース端子は接続点３４
に接続されている。トランジスタＭ３は接続点３４に接
続されたドレイン端子を有し、ゲート端子はレベルシフ
ト回路１７の出力２９に接続され、ソース端子は接続点
３５に接続されている。トランジスタＭ４は接続点３４
に接続されたドレイン端子を有し、ゲート端子はバイア
ス線３６（例えば１．９Ｖ）に接続され、ソース端子は
接続点３５に接続されている。トランジスタＭ５は接続
点３４に接続されたドレイン端子を有し、ゲート端子は
バイアス線３６に接続され、ソース端子は接地されてい
る。
れたドレイン端子を有し、ゲート端子はレベルシフト回
路１７の出力２８に接続され、ソース端子は接続点３４
に接続されている。トランジスタＭ３は接続点３４に接
続されたドレイン端子を有し、ゲート端子はレベルシフ
ト回路１７の出力２９に接続され、ソース端子は接続点
３５に接続されている。トランジスタＭ４は接続点３４
に接続されたドレイン端子を有し、ゲート端子はバイア
ス線３６（例えば１．９Ｖ）に接続され、ソース端子は
接続点３５に接続されている。トランジスタＭ５は接続
点３４に接続されたドレイン端子を有し、ゲート端子は
バイアス線３６に接続され、ソース端子は接地されてい
る。
【００２２】トランジスタＭ１〜Ｍ５は全て同じ大きさ
でない。特に、トランジスタＭ４及びＭ５は次に示す理
由でトランジスタＭ２及びＭ３に比べて本質的に長く、
かつかなりの抵抗値を有する。
でない。特に、トランジスタＭ４及びＭ５は次に示す理
由でトランジスタＭ２及びＭ３に比べて本質的に長く、
かつかなりの抵抗値を有する。
【００２３】電圧変圧ステージ１８は接続点３５と接地
の間に挿入されたコンデンサ３７からなる。
の間に挿入されたコンデンサ３７からなる。
【００２４】図３の回路は以下のように動作する（図４
を参照して）。トランジスタＭ４及びＭ５は常に、かつ
回路の普通の動作中に、信号ＤＥはハイレベル（トラン
ジスタＭ１はオフ）であり、信号ＥＮＮはローレベルで
ある。
を参照して）。トランジスタＭ４及びＭ５は常に、かつ
回路の普通の動作中に、信号ＤＥはハイレベル（トラン
ジスタＭ１はオフ）であり、信号ＥＮＮはローレベルで
ある。
【００２５】静的状態下で、ＮＯＲ回路２２の出力がハ
イレベルであり、インバータ２３の出力がローレベル
で、信号ＩＮがハイレベルで、ＯＵＴ信号がＶＰＣ信号
で、ＯＵＴＮ信号は０Ｖで、その結果としてトランジス
タＭ２はオンに、トランジスタＭ３はオフになるので信
号ＡＴＤはローレベルとなる。前述の状態で、コンデン
サ３７はトランジスタＭ４及びＭ２によって接地するた
めの短絡回路であり、トランジスタＭ５は抵抗ドライバ
として動作し、サイズで異なり、２つのトランジスタの
抵抗値は同等であり、接続点３４に次の式による電圧Ｖ
１H が生じる。
イレベルであり、インバータ２３の出力がローレベル
で、信号ＩＮがハイレベルで、ＯＵＴ信号がＶＰＣ信号
で、ＯＵＴＮ信号は０Ｖで、その結果としてトランジス
タＭ２はオンに、トランジスタＭ３はオフになるので信
号ＡＴＤはローレベルとなる。前述の状態で、コンデン
サ３７はトランジスタＭ４及びＭ２によって接地するた
めの短絡回路であり、トランジスタＭ５は抵抗ドライバ
として動作し、サイズで異なり、２つのトランジスタの
抵抗値は同等であり、接続点３４に次の式による電圧Ｖ
１H が生じる。
【００２６】Ｖ１H ＝ＶＰＣ−ＶＴM2
【００２７】ここで、ＶＴM2はトランジスタＭ２の閾値
電圧（図４に示す）である。
電圧（図４に示す）である。
【００２８】前述の状態で、バイアス回路１５に接続さ
れたプールアップトランジスタ６はわずかにオンに切り
替わり、そして静的状態下で選択された行のプールアッ
プトランジスタ６の電流消費を最小（約１０μＡ）にす
る。選択されない行に関してはプールアップトランジス
タ６はプールアップトランジスタの一部分での消費なし
で各々インバータ５の入力で高いバイアス状態を保持す
るために十分な量によってわずかとはいえオンに切り替
えられる。
れたプールアップトランジスタ６はわずかにオンに切り
替わり、そして静的状態下で選択された行のプールアッ
プトランジスタ６の電流消費を最小（約１０μＡ）にす
る。選択されない行に関してはプールアップトランジス
タ６はプールアップトランジスタの一部分での消費なし
で各々インバータ５の入力で高いバイアス状態を保持す
るために十分な量によってわずかとはいえオンに切り替
えられる。
【００２９】アドレスが切り替わるとき、ＡＴＤ信号は
単安定ステージ１６を活性化するパルス（図４）であ
る。特に、ハイレベルに切り替わったＡＴＤ信号によっ
てＮＯＲ回路２５が切り替わり、ＩＮ信号がローレベル
に切り替わり、レベルシフト回路１７は切り替わり、Ｏ
ＵＴ信号がローレベルに切り替わる。トランジスタＭ２
がオフに切り替わり、トランジスタＭ３がオンに切り替
わるのでＯＵＴＮ信号がハイレベル（ＶＰＣ）に切り替
わる。接続点３４がもはや供給線ＶＰＣに関係しないの
で、電荷は接続点３４に接続されたプールアップトラン
ジスタ６のゲート層とコンデンサ３７（初期には充電さ
れていない）の容量Ｃ１との間に分配される。実際での
回路はプールアップトランジスタゲート層の容量がトラ
ンジスタＭ３を介してコンデンサ３７に直列に接続さ
れ、コンデンサのドライバを形成する（この位相におい
て、トランジスタＭ４及びＭ５は高い同等の抵抗値の効
力によって実際的に効果がない）という状態にある。
単安定ステージ１６を活性化するパルス（図４）であ
る。特に、ハイレベルに切り替わったＡＴＤ信号によっ
てＮＯＲ回路２５が切り替わり、ＩＮ信号がローレベル
に切り替わり、レベルシフト回路１７は切り替わり、Ｏ
ＵＴ信号がローレベルに切り替わる。トランジスタＭ２
がオフに切り替わり、トランジスタＭ３がオンに切り替
わるのでＯＵＴＮ信号がハイレベル（ＶＰＣ）に切り替
わる。接続点３４がもはや供給線ＶＰＣに関係しないの
で、電荷は接続点３４に接続されたプールアップトラン
ジスタ６のゲート層とコンデンサ３７（初期には充電さ
れていない）の容量Ｃ１との間に分配される。実際での
回路はプールアップトランジスタゲート層の容量がトラ
ンジスタＭ３を介してコンデンサ３７に直列に接続さ
れ、コンデンサのドライバを形成する（この位相におい
て、トランジスタＭ４及びＭ５は高い同等の抵抗値の効
力によって実際的に効果がない）という状態にある。
【００３０】結果として、接続点３４での電圧Ｖ１は次
の式によって所定のレベルになる。
の式によって所定のレベルになる。
【００３１】Ｖ１L ＝ＶＰＣ×Ｃpu／（Ｃpu＋Ｃ１）
【００３２】ここで、Ｃpuはプールアップトランジスタ
６のゲート層のキャパシタンスであり、そしてインバー
タ５の入力を急激に充電するために接続点３４に接続さ
れたプールアップトランジスタの全てによって導電する
電流を増加させることができる。
６のゲート層のキャパシタンスであり、そしてインバー
タ５の入力を急激に充電するために接続点３４に接続さ
れたプールアップトランジスタの全てによって導電する
電流を増加させることができる。
【００３３】単安定ステージはＡＴＤ信号の０に切り替
わった後短時間に切り替わる。実際に、ＡＴＤ信号が切
り替わったとき、トランジスタＭ３をオフに切り替わり
トランジスタＭ２をオンに切り替えるのでＩＮ信号が切
り替わった最後にコンデンサ２４が充電され、電圧Ｖ１
がＶ１H に復帰され、コンデンサ３７がトランジスタＭ
４を介して接地に放電する静的状態に復帰する。ＡＴＤ
信号に関連して単安定ステージ１６のスイッチングでの
遅延は正確に充電された選択されない行のインバータの
入力全てを確実にするために行う。通常にハイレベルで
あるＤＥ信号はローレベルに切り替わった時接続点３４
に接続された全てのプールアップトランジスタをオフに
同時に切り替わるためにローレベルに切り替わる時（例
えばセクタ又はメモリアレイでの全てのワード線がアド
レッシングされ、プールアップトランジスタの導電によ
って消費電力を除去するので、ローレベルにもかかわら
ず、多くのトランジスタを意味する）に供給する。
わった後短時間に切り替わる。実際に、ＡＴＤ信号が切
り替わったとき、トランジスタＭ３をオフに切り替わり
トランジスタＭ２をオンに切り替えるのでＩＮ信号が切
り替わった最後にコンデンサ２４が充電され、電圧Ｖ１
がＶ１H に復帰され、コンデンサ３７がトランジスタＭ
４を介して接地に放電する静的状態に復帰する。ＡＴＤ
信号に関連して単安定ステージ１６のスイッチングでの
遅延は正確に充電された選択されない行のインバータの
入力全てを確実にするために行う。通常にハイレベルで
あるＤＥ信号はローレベルに切り替わった時接続点３４
に接続された全てのプールアップトランジスタをオフに
同時に切り替わるためにローレベルに切り替わる時（例
えばセクタ又はメモリアレイでの全てのワード線がアド
レッシングされ、プールアップトランジスタの導電によ
って消費電力を除去するので、ローレベルにもかかわら
ず、多くのトランジスタを意味する）に供給する。
【００３４】ハイレベルであるとき活性化信号が電圧Ｖ
１を接地することを提供し、この場合に、単安定ステー
ジ１６の出力ＩＮはローレベルであり、出力ＯＵＴ及び
ＯＵＴＮは各々ローレベルとハイレベルとなり、トラン
ジスタＭ２はオフに、トランジスタＭ３はオンに切り替
わり、そしてその結果選択用トランジスタの状態に類似
した状態はこの場合除去し、位相は大変長く、ここでは
トランジスタＭ４及びＭ５のより顕著の効果がＶ１が０
になるまでにプールアップトランジスタのゲートキャパ
シタンスとコンデンサ３７を放電することである。
１を接地することを提供し、この場合に、単安定ステー
ジ１６の出力ＩＮはローレベルであり、出力ＯＵＴ及び
ＯＵＴＮは各々ローレベルとハイレベルとなり、トラン
ジスタＭ２はオフに、トランジスタＭ３はオンに切り替
わり、そしてその結果選択用トランジスタの状態に類似
した状態はこの場合除去し、位相は大変長く、ここでは
トランジスタＭ４及びＭ５のより顕著の効果がＶ１が０
になるまでにプールアップトランジスタのゲートキャパ
シタンスとコンデンサ３７を放電することである。
【００３５】本発明に係る効果は前述の説明から明らか
である。まず、消費電力と速度の項目で最適な実施を提
供するものである。実際に、選択された行における静的
な消費電力はわずかだけオンに切り替わるプールアップ
トランジスタに基づいてかなり減少される。というのは
周知のドライバに比較して類似のプールアップトランジ
スタを作成することが可能であるからである。更に領域
で削減を加え、これは更にバイアス電圧を変圧すること
によりスピードを落とすことなく消費電力で更に削減を
提供し、プールアップトランジスタはインバータの入力
を急に充電するために大きい電流を流すために非選択用
トランジスタ中に機能する。
である。まず、消費電力と速度の項目で最適な実施を提
供するものである。実際に、選択された行における静的
な消費電力はわずかだけオンに切り替わるプールアップ
トランジスタに基づいてかなり減少される。というのは
周知のドライバに比較して類似のプールアップトランジ
スタを作成することが可能であるからである。更に領域
で削減を加え、これは更にバイアス電圧を変圧すること
によりスピードを落とすことなく消費電力で更に削減を
提供し、プールアップトランジスタはインバータの入力
を急に充電するために大きい電流を流すために非選択用
トランジスタ中に機能する。
【００３６】次に、前述の解決法は簡単であり、図２の
回路に必要となるドライバの構成に改良しないでドライ
バの多くの数をバイアスするための分離回路として簡単
に実行され得る。一方、ドライバと関連するバイアス回
路の構成は大変簡単である。
回路に必要となるドライバの構成に改良しないでドライ
バの多くの数をバイアスするための分離回路として簡単
に実行され得る。一方、ドライバと関連するバイアス回
路の構成は大変簡単である。
【００３７】また、行デコーダ供給電圧のインピーダン
スである解決法に比較して、かなりワイド供給電圧レン
ジ内で動作する装置を提供され得る。
スである解決法に比較して、かなりワイド供給電圧レン
ジ内で動作する装置を提供され得る。
【００３８】当業者であれば変形例は本発明の技術思想
から離れることなくここで開示したような回路を作る。
特に、列ドライバも同様に簡単に提供でき、単安定ステ
ージ及び電圧変圧ステージの構成は前述して開示された
ことに基づいて変えることができる。
から離れることなくここで開示したような回路を作る。
特に、列ドライバも同様に簡単に提供でき、単安定ステ
ージ及び電圧変圧ステージの構成は前述して開示された
ことに基づいて変えることができる。
【図１】従来の行デコーダドライバを示す図である。
【図２】従来のバイアス回路を特徴とする同じドライバ
を示す図である。
を示す図である。
【図３】本発明に係るバイアス回路を示す図である。
【図４】図３の２つの電流波形を示す図である。
１ ドライバ ６ プールアップトランジスタ １５ バイアス回路 １８ 電圧変圧ステージ Ｍ１〜Ｍ５ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーラ マリア ゴラ イタリー国， サン ジョバンニ セスト 20099 ビア ベッカーリア， ５番地 (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビア フォルネース， ８番地
Claims (13)
- 【請求項１】 不揮発性メモリのメモリ線デコーダドラ
イバ（１）のためのバイアス回路（１５）であって、前
記ドライバ（１）はドライバ手段（５）と、第１の基準
ポテンシャル線（ＶＰＣ）と前記ドライバ手段の間に接
続されたプールアップトランジスタ手段（６）とからな
り、前記ドライバ手段（５）が過度電流の選択と非選択
位相中に切り替わるように、前記過度電流位相の間の挿
入された静的位相中に定常状態を保持するように設計さ
れ、バイアス回路（１５）は前記プールアップトランジ
スタ手段（６）のために可変バイアス信号（Ｖ１）を生
成する生成手段（１８）を含むバイアス回路において、 前記生成手段（１８）は少なくとも前記静的位相中の前
記トランジスタ手段（６）のわずかなオンに切り替わる
状態に関する第１のレベルと、前記過度電流の非選択位
相中の前記トランジスタ手段の高くオンに切り替わる状
態に関する第２のレベルとの間に前記バイアス信号（Ｖ
１）に切り替わるためのスイッチング手段（Ｍ１〜Ｍ
５）から構成することを特徴とするバイアス回路。 - 【請求項２】 単安定ステージ（１６）はアドレス位相
信号（ＡＴＤ）が供給される入力（２０）を有し、前記
生成手段（１８）にスイッチ信号（ＩＮ）を生成するた
めに構成される請求項１に記載のバイアス回路。 - 【請求項３】 前記単安定ステージ（１６）が前記アド
レス位相信号（ＡＴＤ）より長い継続時間の、及び当該
信号によって活性化されたスイッチ信号（ＩＮ）を生成
する手段（２２〜２５）を含む請求項２に記載のバイア
ス回路。 - 【請求項４】 前記単安定ステージ（１６）は論理回路
から構成する請求項３に記載のバイアス回路。 - 【請求項５】 前記単安定ステージ（１６）は前記バイ
アス信号（Ｖ１）が前記第１及び第２のレベルとの間に
切り替わることをイネーブルとする状態とデイネーブル
状態との間の前記単安定ステージと前記バイアス回路
（１５）とを切り替えるためにイネーブル信号（ＥＮ
Ｎ）を供給する第２の入力（２１）を有し、前記バイア
ス信号は前記トランジスタ手段（６）のフルオン状態に
相当する請求項３又は請求項４のいずれか１項に記載の
バイアス回路。 - 【請求項６】 前記単安定ステージ（１６）と前記生成
手段（１８）との間に挿入されるレベルシフト手段（１
７）から構成される請求項２〜５のいずれか１項に記載
のバイアス回路。 - 【請求項７】 前記スイッチ手段（Ｍ１〜Ｍ５）は前記
第１の基準ポテンシャル線（ＶＰＣ）と出力接続点（３
４）との間に挿入される第１のスイッチ手段（Ｍ２）
と、前記出力接続点と信号レベルスイッチ接続点（３
５）との間に挿入される第２のスイッチ手段（Ｍ３）と
からなり、前記第１及び第２のスイッチ手段（Ｍ２，Ｍ
３）は前記スイッチ信号によって制御されるプッシュプ
ル回路であり、容量手段（３７）は、前記信号レベルス
イッチ接続点（３５）と第２の基準ポテンシャル線との
間に挿入され、放電手段（Ｍ４）は前記第１の基準ポテ
ンシャル線にポテンシャルクロスに前記出力接続点（３
４）を接続し、かつ前記静的位相中に前記放電手段（Ｍ
４）に前記容量手段（３７）を接続するために、そして
前記過度電流位相中に前記容量手段に前記出力接続点
（３４）を接続するために前記信号レベルスイッチ接続
点（３５）と前記第２の基準ポテンシャル線との間に挿
入される請求項２〜６のいずれか１項に記載のバイアス
回路。 - 【請求項８】 前記第１及び第２のスイッチ手段（Ｍ
２，Ｍ３）と前記放電手段（Ｍ４）は各々第１、第２及
び第３のＭＯＳ形トランジスタから構成され、前記第３
のＭＯＳ形トランジスタは前記第１及び第２のＭＯＳ形
トランジスタよりかなり長い請求項７に記載のバイアス
回路。 - 【請求項９】 前記スイッチ手段は前記出力接続点（３
４）と前記第２の基準ポテンシャル線との間に挿入され
る第４のＭＯＳ形トランジスタ（Ｍ５）から構成され、
前記第４のＭＯＳ形トランジスタは前記第１及び第２の
ＭＯＳ形トランジスタ（Ｍ２，Ｍ３）よりかなり長く、
前記第３及び第４のＭＯＳ形トランジスタ（Ｍ４，Ｍ
５）は第３の基準ポテンシャル線（３６）に接続される
ゲート端子を有する請求項８に記載のバイアス回路。 - 【請求項１０】 前記スイッチ手段は前記第１の基準ポ
テンシャル線（ＶＰＣ）と前記出力接続点（３４）との
間に挿入された第５のＭＯＳ形トランジスタ（Ｍ１）か
ら構成される請求項７〜９のいずれか１項に記載のバイ
アス回路。 - 【請求項１１】 前記第１、第２、第３及び第４のＭＯ
Ｓ形トランジスタ（Ｍ２〜Ｍ５）はＮチャネルトランジ
スタであり、前記第５のトランジスタ（Ｍ１）はＰチャ
ネルトランジスタである請求項９又は請求項１０に記載
のバイアス回路。 - 【請求項１２】 ドライバ手段（５）と、第１の基準ポ
テンシャル線（ＶＰＣ）と前記ドライバ手段の入力
（４）との間に接続されたプールアップトランジスタ手
段（６）とを含み、前記ドライバ手段（５）は過度電流
選択及び非選択位相中に切り替わり、かつ前記過度電流
位相の間に挿入される静的位相中に定常状態を保持する
ように構成される不揮発性メモリにおけるメモリ線デコ
ーダドライバ（１）が、請求項１〜１１のいずれか１項
に記載のバイアス回路（１５）によって構成されること
を特徴とする不揮発性メモリにおけるメモリ線デコーダ
ドライバ。 - 【請求項１３】 ドライバ手段（５）と、第１の基準ポ
テンシャル線（ＶＰＣ）と前記ドライバ手段の入力
（４）との間に接続されたプールアップトランジスタ手
段（６）とを含み、前記ドライバ手段（５）は過度電流
選択及び非選択位相中に切り替わり、かつ前記過度電流
位相の間に挿入される静的位相中に定常状態を保持する
ように構成される不揮発性メモリにおけるメモリ線デコ
ーダドライバ（１）をバイアスする方法であって、前記
方法が前記プールアップトランジスタ手段に可変バイア
ス信号を生成するステップを含むバイアス方法におい
て、 前記生成手段が少なくとも前記静的位相中前記トランジ
スタ手段のわずかなオン切り替えに相当する第１のレベ
ルと、前記過度電流非選択位相中前記トランジスタ手段
のハイレベルのオン切り替えに相当する第２のレベルと
の間の前記バイアス信号（Ｖ１）に切り替えるステップ
を含むことを特徴とするバイアス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830489.6 | 1993-12-02 | ||
| EP93830489A EP0662690B1 (en) | 1993-12-02 | 1993-12-02 | Bias circuit for a memory line decoder driver of non-volatile memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831191A true JPH0831191A (ja) | 1996-02-02 |
| JP2630284B2 JP2630284B2 (ja) | 1997-07-16 |
Family
ID=8215269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32398594A Expired - Fee Related JP2630284B2 (ja) | 1993-12-02 | 1994-12-02 | 不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5499217A (ja) |
| EP (1) | EP0662690B1 (ja) |
| JP (1) | JP2630284B2 (ja) |
| DE (1) | DE69318842T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996041347A1 (en) * | 1995-06-07 | 1996-12-19 | Intel Corporation | Negative voltage switching circuit |
| WO1997022971A1 (en) * | 1995-12-20 | 1997-06-26 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| EP0788111B1 (en) * | 1996-02-05 | 2002-11-13 | STMicroelectronics S.r.l. | Drive circuit for memory line decoder driver |
| US5715199A (en) * | 1996-12-23 | 1998-02-03 | Hyundai Electronics Industries Co., Ltd. | Back bias voltage generating circuit |
| US5940333A (en) * | 1998-07-08 | 1999-08-17 | Advanced Micro Devices, Inc. | Recursive voltage boosting technique |
| US6072723A (en) * | 1999-05-06 | 2000-06-06 | Intel Corporation | Method and apparatus for providing redundancy in non-volatile memory devices |
| US7509569B2 (en) * | 2003-03-31 | 2009-03-24 | Ricoh Co., Ltd. | Action stickers for nested collections |
| DE102005004338B4 (de) * | 2004-02-04 | 2009-04-09 | Samsung Electronics Co., Ltd., Suwon | Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692638A (en) * | 1984-07-02 | 1987-09-08 | Texas Instruments Incorporated | CMOS/NMOS decoder and high-level driver circuit |
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| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US4820941A (en) * | 1988-02-01 | 1989-04-11 | Texas Instruments Incorporated | Decoder driver circuit for programming high-capacitance lines |
-
1993
- 1993-12-02 DE DE69318842T patent/DE69318842T2/de not_active Expired - Fee Related
- 1993-12-02 EP EP93830489A patent/EP0662690B1/en not_active Expired - Lifetime
-
1994
- 1994-12-02 JP JP32398594A patent/JP2630284B2/ja not_active Expired - Fee Related
- 1994-12-02 US US08/348,461 patent/US5499217A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630284B2 (ja) | 1997-07-16 |
| US5499217A (en) | 1996-03-12 |
| DE69318842D1 (de) | 1998-07-02 |
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| DE69318842T2 (de) | 1998-12-24 |
| EP0662690A1 (en) | 1995-07-12 |
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