JPH0831277B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0831277B2 JPH0831277B2 JP60250218A JP25021885A JPH0831277B2 JP H0831277 B2 JPH0831277 B2 JP H0831277B2 JP 60250218 A JP60250218 A JP 60250218A JP 25021885 A JP25021885 A JP 25021885A JP H0831277 B2 JPH0831277 B2 JP H0831277B2
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- JP
- Japan
- Prior art keywords
- pulse signal
- pulse
- logic circuit
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス遷移の検出してパルス信号を発生さ
せるアドレス遷移検出回路を有する論理回路に関するも
のである。
せるアドレス遷移検出回路を有する論理回路に関するも
のである。
従来のアドレス遷移検出回路を有する論理回路を第３
図に示す。
図に示す。
以下説明を簡単にするために２個のアドレス入力とし
て説明する。
て説明する。
第３図においてA1，A2はアドレスであり、1,2は各ア
ドレスに対応したアドレス遷移検出回路であり、
φOS1，φOS2は各アドレス遷移検出回路1,2の出力パル
ス信号である。またQN1，QN2は各アドレス遷移検出回路
1,2の出力パルス信号φOS1，φOS2をゲートとするＮチ
ャンネル型MOSトランジスタ（以下Ｎ−chトランジスタ
と称す）であり、QP1はゲートを接地電位とするＰチャ
ンネル型MOSトランジスタである。Ｎ−chトランジスタQ
N1，QN2及びＰ−chトランジスタQP1でNOR論理回路３を
構成し、その出力パルス信号がφ1、インバータ3,4の出
力パルス信号が各々φ2，φ▲▼である。
ドレスに対応したアドレス遷移検出回路であり、
φOS1，φOS2は各アドレス遷移検出回路1,2の出力パル
ス信号である。またQN1，QN2は各アドレス遷移検出回路
1,2の出力パルス信号φOS1，φOS2をゲートとするＮチ
ャンネル型MOSトランジスタ（以下Ｎ−chトランジスタ
と称す）であり、QP1はゲートを接地電位とするＰチャ
ンネル型MOSトランジスタである。Ｎ−chトランジスタQ
N1，QN2及びＰ−chトランジスタQP1でNOR論理回路３を
構成し、その出力パルス信号がφ1、インバータ3,4の出
力パルス信号が各々φ2，φ▲▼である。
このパルス信号φ▲▼が次段からの内部動作を制
御する主パルス信号となる。
御する主パルス信号となる。
第３図の動作を第４図の波形を参照にして説明する。
愛４図において第１サイクル目はアドレスA1のみ遷移す
る場合、第２サイクル目はアドレスA1，A2ともに遷移す
る場合である。
愛４図において第１サイクル目はアドレスA1のみ遷移す
る場合、第２サイクル目はアドレスA1，A2ともに遷移す
る場合である。
まず第１サイクル目においてアドレスA1のみ遷移する
場合アドレスA1に対応したアドレス遷移検出回路１から
パルス信号φOS1が発生し、アドレスA2に対応したアド
レス遷移検出回路２は応答しない。パルス信号φOS1はN
OR論理回路３に入力されるのでパルス信号φOS1がHigh
の期間Ｎ−chトランジスタQN1がオンし、NOR論理回路３
の出力パルス信号φ1のLOWレベルはＰ−chトランジスタ
QP1とＮ−chトランジスタQN1のレシオで決定される電位
となる。
場合アドレスA1に対応したアドレス遷移検出回路１から
パルス信号φOS1が発生し、アドレスA2に対応したアド
レス遷移検出回路２は応答しない。パルス信号φOS1はN
OR論理回路３に入力されるのでパルス信号φOS1がHigh
の期間Ｎ−chトランジスタQN1がオンし、NOR論理回路３
の出力パルス信号φ1のLOWレベルはＰ−chトランジスタ
QP1とＮ−chトランジスタQN1のレシオで決定される電位
となる。
一方第２サイクル目においてアドレスA1及びA2ともに
遷移する場合パルス信号φOS1，φOS2が発生し、パルス
信号φOS1，φOS2がHighの期間Ｎ−chトランジスタ
QN1，QN2ともにオンするのでNOR論理回路３の出力パル
ス信号φ1のLOWレベルはアドレスが１個だけ遷移すると
きより低いレベルとなる。
遷移する場合パルス信号φOS1，φOS2が発生し、パルス
信号φOS1，φOS2がHighの期間Ｎ−chトランジスタ
QN1，QN2ともにオンするのでNOR論理回路３の出力パル
ス信号φ1のLOWレベルはアドレスが１個だけ遷移すると
きより低いレベルとなる。
したがってNOR論理回路３の出力パルス信号のLOWレベ
ルが次段のインバータ４のスレッショルドレベルVTより
低くなっている期間は１個のアドレス遷移の方が２個の
アドレス遷移の場合より短くなりパルス信号φ2及び主
パルス信号φ▲▼のパルス幅も狭くなる。つまりＰ
ドレス遷移が１個の時主パルス信号φ▲▼は最も狭
くなりプロセスのバラツキによっては動作マージン不良
を起こす可能性がある。
ルが次段のインバータ４のスレッショルドレベルVTより
低くなっている期間は１個のアドレス遷移の方が２個の
アドレス遷移の場合より短くなりパルス信号φ2及び主
パルス信号φ▲▼のパルス幅も狭くなる。つまりＰ
ドレス遷移が１個の時主パルス信号φ▲▼は最も狭
くなりプロセスのバラツキによっては動作マージン不良
を起こす可能性がある。
上述した従来の論理回路は１個のアドレス遷移の場合
の方が複数のアドレス遷移の場合より主パルス信号のパ
ルス幅が狭くなり内部動作マージンを悪化させるという
欠点がある。
の方が複数のアドレス遷移の場合より主パルス信号のパ
ルス幅が狭くなり内部動作マージンを悪化させるという
欠点がある。
本発明の目的は従来の論理回路の欠点を改良し１個の
アドレス遷移でも複数のアドレス遷移でも複数のアドレ
ス遷移でも同じパルス幅の主パルス信号を発生させる論
理回路を提供することにある。
アドレス遷移でも複数のアドレス遷移でも複数のアドレ
ス遷移でも同じパルス幅の主パルス信号を発生させる論
理回路を提供することにある。
本発明による論理回路は、夫々が対応するアドレスの
遷移を検出して第１のパルス信号を発生する複数のアド
レス遷移検出回路と、これら検出回路からの第１のパル
ス信号群を入力し第２のパルス信号を発生する第１の論
理ゲート回路と、この回路からの前記第２のパルス信号
を受けこのパルス信号のパルス幅の変化に対し実質的に
一定のパルス幅を有する第３のパルス信号を発生する第
２の論理ゲート回路とを備え、前記第２の論理ゲート回
路は、前記第２のパルス信号の先頭エッジと当該先頭エ
ッジの遅延エッジとで規定されるパルス幅を有する前記
第２のパルスとは逆相の第４のパルス信号を発生する第
１のゲート、前記第４のパルス信号を遅延して当該パル
スとは逆相の第５のパルス信号を出力する第２のゲー
ト、および前記第２のパルス信号の先頭エッジと前記第
５のパルス信号とにより前記第３のパルス信号を発生す
る第３のゲートを有している。
遷移を検出して第１のパルス信号を発生する複数のアド
レス遷移検出回路と、これら検出回路からの第１のパル
ス信号群を入力し第２のパルス信号を発生する第１の論
理ゲート回路と、この回路からの前記第２のパルス信号
を受けこのパルス信号のパルス幅の変化に対し実質的に
一定のパルス幅を有する第３のパルス信号を発生する第
２の論理ゲート回路とを備え、前記第２の論理ゲート回
路は、前記第２のパルス信号の先頭エッジと当該先頭エ
ッジの遅延エッジとで規定されるパルス幅を有する前記
第２のパルスとは逆相の第４のパルス信号を発生する第
１のゲート、前記第４のパルス信号を遅延して当該パル
スとは逆相の第５のパルス信号を出力する第２のゲー
ト、および前記第２のパルス信号の先頭エッジと前記第
５のパルス信号とにより前記第３のパルス信号を発生す
る第３のゲートを有している。
次に本発明の実施例を第１図に示す。
第１図においてφ3はパルス信号φ2と逆相で遅延回路
６によって遅延されたパルス信号であり、７はパルス信
号φ4を出力としパルス信号φ2とφ3を入力とするNAND
論理回路であり、パルス信号φ5はパルス信号φ2と同相
で遅延回路９によって遅延されたパルス信号であり、10
は内部動作の主パルス信号となるφ▲▼を出力と
し、パルス信号φ2とφ5を入力とするNOR論理回路であ
る。
６によって遅延されたパルス信号であり、７はパルス信
号φ4を出力としパルス信号φ2とφ3を入力とするNAND
論理回路であり、パルス信号φ5はパルス信号φ2と同相
で遅延回路９によって遅延されたパルス信号であり、10
は内部動作の主パルス信号となるφ▲▼を出力と
し、パルス信号φ2とφ5を入力とするNOR論理回路であ
る。
第２図の波形を参照して第１図の動作を説明する。
まず従来例でも説明した様にパルス信号φ2のパルス
幅は１個のアドレス遷移の場合の方が２個のアドレス遷
移の場合より狭くなる。
幅は１個のアドレス遷移の場合の方が２個のアドレス遷
移の場合より狭くなる。
パルス信号φ2と逆相で遅延回路６によって遅延され
たパルス信号φ3とパルス信号φ2を入力とするNAND論理
回路７によってパルス信号φ2とは逆相のパルス信号φ4
を出力させる。さらにパルス信号φ4と逆相で遅延回路
９によって遅延されたパルス信号φ5とパルス信号φ2を
入力とするNOR論理回路10によって主パルス信号φ▲
▼を出力させる。
たパルス信号φ3とパルス信号φ2を入力とするNAND論理
回路７によってパルス信号φ2とは逆相のパルス信号φ4
を出力させる。さらにパルス信号φ4と逆相で遅延回路
９によって遅延されたパルス信号φ5とパルス信号φ2を
入力とするNOR論理回路10によって主パルス信号φ▲
▼を出力させる。
ここで１個のアドレス遷移のときは主パルス信号φ▲
▼のパルス幅はパルス信号φ5の立下り時刻で決ま
り、２個のアドレス遷移のときは主パルス信号φ▲
▼のパルス幅はパルス信号φ2もしくはφ5の立下り時刻
で決まる様に遅延回路6,9を構成すれば１個もしくは２
個のアドレス遷移でも主パルス信号のパルス幅は一定と
なる。
▼のパルス幅はパルス信号φ5の立下り時刻で決ま
り、２個のアドレス遷移のときは主パルス信号φ▲
▼のパルス幅はパルス信号φ2もしくはφ5の立下り時刻
で決まる様に遅延回路6,9を構成すれば１個もしくは２
個のアドレス遷移でも主パルス信号のパルス幅は一定と
なる。
以上本発明の２個のアドレス入力として説明してきた
が、もちろん３個以上の複数のアドレス入力であっても
よく、その場合もっとも多くアドレスが遷移する時のパ
ルス信号φ2の立下り時刻とパルス信号φ5の立下り時刻
を一致させる様に遅延回路6,9を構成すれば良い。
が、もちろん３個以上の複数のアドレス入力であっても
よく、その場合もっとも多くアドレスが遷移する時のパ
ルス信号φ2の立下り時刻とパルス信号φ5の立下り時刻
を一致させる様に遅延回路6,9を構成すれば良い。
以上説明した様に本発明は第１図の様な論理回路で構
成することにより遷移するアドレスの個数に依らず主パ
ルス信号を一定にでき、動作マージンを良くできる効果
がある。
成することにより遷移するアドレスの個数に依らず主パ
ルス信号を一定にでき、動作マージンを良くできる効果
がある。
第１図は本発明の一実施例であり、第２図は本発明の実
施例の波形図であり、第３図は従来例であり、第４図は
従来例の波形図である。 1,2……Ｐアドレス遷移検出回路、3,10……NOR論理回
路、4,5,8……インバータ、6,9……遅延回路、７……NA
ND論理回路、A1，A2……Ｐドレス、φOS1，φOS2……ア
ドレス遷移検出回路の出力パルス信号、φ1，φ2，
φ3，φ4，φ5……内部のパルス信号、φ▲▼……
主パルス信号、QN1，QN2……Ｎ−chトランジスタ、QP1
……Ｐ−chトランジスタ。
施例の波形図であり、第３図は従来例であり、第４図は
従来例の波形図である。 1,2……Ｐアドレス遷移検出回路、3,10……NOR論理回
路、4,5,8……インバータ、6,9……遅延回路、７……NA
ND論理回路、A1，A2……Ｐドレス、φOS1，φOS2……ア
ドレス遷移検出回路の出力パルス信号、φ1，φ2，
φ3，φ4，φ5……内部のパルス信号、φ▲▼……
主パルス信号、QN1，QN2……Ｎ−chトランジスタ、QP1
……Ｐ−chトランジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/01 Ｚ
Claims (1)
- 【請求項１】夫々が対応するアドレスの遷移を検出して
第１のパルス信号を発生する複数のアドレス遷移検出回
路と、これら検出回路からの第１のパルス信号群を入力
し第２のパルス信号を発生する第１の論理ゲート回路
と、この回路からの前記第２のパルス信号を受けこのパ
ルス信号のパルス幅の変化に対し実質的に一定のパルス
を発生する第２の論理ゲートとを備え、前記第２の論理
ゲート回路は、前記第２のパルス信号の先頭エッジと当
該先頭エッジの遅延エッジとで規定されるパルス幅を有
する前記第２のパルスとは逆相の第４のパルス信号を発
生する第１のゲート、前記第４のパルス信号を遅延し当
該パルスとは逆相の第５のパルス信号を出力する第２の
ゲート、および前記第２のパルス信号の先頭エッジと前
記第５のパルス信号とにより前記第３のパルス信号を発
生する第３のゲートを有する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250218A JPH0831277B2 (ja) | 1985-11-07 | 1985-11-07 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250218A JPH0831277B2 (ja) | 1985-11-07 | 1985-11-07 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109288A JPS62109288A (ja) | 1987-05-20 |
| JPH0831277B2 true JPH0831277B2 (ja) | 1996-03-27 |
Family
ID=17204586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250218A Expired - Lifetime JPH0831277B2 (ja) | 1985-11-07 | 1985-11-07 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831277B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239495A (ja) * | 1989-03-13 | 1990-09-21 | Hitachi Ltd | 信号変化検出回路、電圧電流変換回路およびデジタル記憶装置 |
| JP2707759B2 (ja) * | 1989-10-20 | 1998-02-04 | 日本電気株式会社 | 入力信号変化感知回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
-
1985
- 1985-11-07 JP JP60250218A patent/JPH0831277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109288A (ja) | 1987-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |