JPH0831531B2

JPH0831531B2 - 集積回路

Info

Publication number: JPH0831531B2
Application number: JP1299917A
Authority: JP
Inventors: スムーハイェウーダ
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1988-11-22
Filing date: 1989-11-20
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: ES2055795T3; HK137095A; EP0371663A1; DE68916192T2; JPH02158166A; DE68916192D1; EP0371663B1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路の出力バッファを静電気放電によ
る傷害から守るために改良された保護技術に関する。

〔従来の技術〕

静電気放電（ESD）の発生による傷害に対する集積回
路の保護は、集積回路（IC）設計者から相当の関心を受
けてきた。特に、入力および出力のバッファ段は、パッ
ケージ端子に直接つながるために、傷害を受けやすい。
つまり、ESDの発生などにより、パッケージ端子が過電
圧状態になると、回路は、一般に５ボルトかそれ以下の
低電圧で動作するように設計されているので、容易に損
傷を受けることがある。入力回路がMOSの場合、一般
に、ESDにより、入力バッファではゲート酸化膜が傷害
を受ける一方、出力回路では、ドレィン領域にしばしば
傷害が起こる。更に、この他の形式の傷害も有り得る。
MOS集積回路の出力バッファは、ゲート、ならびにソー
スおよびドレィンの拡散領域にケイ化金属の接触層（co
ntact layer）がある場合、ESD発生による傷害を受けや
すい。例えば、「IEEE国際信頼性物理学シンポジュウム
（IEEE International Reliability Rhysics Symposiu
m）」（1987年、p.174−p.180）掲載のC.Duvvury他によ
る「ESD現象とCMOS出力バッファ保護の問題（ESD Pheno
mena and Protection Issues in CMOS Output Buffer
s）」を参照のこと。

入・出力バッファの保護には、ダイオードまたはトラ
ンジスタに代表される、過電圧クランプ素子を使用する
ことができる。一般に、これらの素子は、入・出力ボン
ドパッドと電源導体との間に接続される。設計によって
は、クランプ素子をボンドパッドの周囲を囲んで配した
ものもあり、米国特許第4,806,999号および本発明と共
同指定の米国特許第4,821,089号に見られる。入力を保
護するために、クランプ・ダイオード、トランジスタ、
および抵抗をいろいろ組み合わせて、入力ボンドパッド
と入力トランジスタとの間で使用し、入力ゲートに現れ
る電圧を制限するようにする。保護用のクランプ・ダイ
オードも、出力バッファの保護に使用されてきたが、多
くの場合に望まれるほどの保護にはならなかった。

出力バッファの保護に関する課題の１つは、入力回路
の保護に従来から使用されている抵抗の値が、一般に数
百オームまたは数千オームにも匹敵することである。出
力バッファは、大容量（例えば、一般的には10pF以上、
しばしば100pF以上）の負荷を駆動しなければならない
こともあるため、そのような値は、出力バッファに使用
するには高すぎる。従って、出力抵抗が数百オーム（ま
たは、それ以上）に相当すれば、バッファの出力スイッ
チング速度は、許容できないほど低い値にまで減少す
る。更に、バッファのシンク電流おびソース電流の容量
は、大きな値の抵抗を使用するほど低下していく。この
ため、外部負荷の高速スイッチングを可能にするために
は、出力バッファとボンドパッドとの間に、できるだけ
良好な導体を使用することが望ましいとされている。従
って、通常は、集積回路の金属（例えば、アルミニュー
ム）層を用いて、出力バッファとボンドパッドとの間に
導体を形成することになる。しかし、集積回路上に単一
の金属平面しかないような場合は、設計上の配慮によ
り、この用途には基底を成すポリシリコンまたはケイ化
金属の層が使用される。つまり、電力バスなどのため
に、出力バッファを覆うためにアルミニュム導体が必要
とされる場合、出力バッファとボンドパッドとの接続に
ケイ化物の層が使用される。しかし、これやその他の目
的のために必要な場合以外、従来の技術では、高性能を
図り、出力バッファとボンドパッドとの間にポリシリコ
ンまたはケイ化物の接続体（link）を用いることは避け
てきた。

〔発明の概要〕

本発明は、集積回路の出力保護技術である。所与のバ
ッファにおいて、すくなくともｎチャネル・トランジス
タのドレィンとそれに対するボンドパッドとの間に、抵
抗を備えている。実施例には、多数のｎチャネル出力ト
ランジスタのドレィン領域が、それぞれ別個の抵抗を介
して、ボンドパッドに接続されているものもある。これ
らの抵抗は、半導体基板を上張りする薄膜形成された層
（一般に、ポリシリコンまたはケイ化金属をドープした
もの）において形成することが望ましい。また、ボンド
パッドも、過電圧クランプ手段（一般には、１つまたは
それ以上のダイオードまたはトランジスタ）に接続され
ている。

〔実施例〕

本発明は、静電気放電（ESD）に対する保護性を向上
させた集積回路に関する。本発明の技術により、最も破
壊しやすいケイ化物出力バッファに対しても、後述の
「人体モデル検査」による測定で、著しい改善が得られ
ることが判っている。更に、本発明の技術は、保護され
る出力バッファの特性にほとんど影響がなく、また処理
段階を追加すること無く、CMOS技術においても実施する
ことが可能である。

第１図に示した第１の実施例において、CMOS技術によ
る出力バッファは、ｐチャネル・トランジスタ11および
ｎチャネル・トランジスタ12を備え、それらのドレィン
は、共通のバッファ出力ノード13に接続されている。ノ
ード13と出力ボンドパッド17との間にケイ化物の抵抗14
が接続されている。更に、電圧クランプ・ダイオード15
および16が、ボンドパッド17と、電源導体V_DDおよびV_SS
とに、それぞれの方向で接続されている。後述するよう
に、ダイオード15および16は、抵抗およびインダクタン
スが最小となるように、ボンドパッド17の周囲を囲んで
配置されており、これによって、最大限の保護のための
高速なクランプ動作を保証することができる。本構成に
おける抵抗14の値は、かなり低くしても、良好な結果を
示し、更に、後述の人体モデル検査に基づくESD防護に
おいても著しい改善が達成することができた。典型的な
場合で、この抵抗値は、２Ωから10Ωの範囲である。た
だし、比較的小さい出力バッファが小さい負荷を駆動す
る場合は、抵抗値は高い方が適する。小さい出力バッフ
ァに対しては、20Ω程度までの値が有用と思われる一
方、比較的大きな出力バッファによる高い効果を考慮す
る限り、１Ωほどの低さの値でも、なお有用な保護とな
る。

第２図は、第１図の実施例の典型的な配列の平面図で
ある。出力ボンドパッドは、一般にアルミニュムである
が、パッケージ端子への結線に使用される中央部分200
を有する。ボンドパッドの周囲213は、絶縁体によって
覆われている。この絶縁体は、一般に、二酸化ケイ素ま
たは窒化ケイ素の「表面（cap）」層の一部である。ボ
ンドパッドの周囲の上半分（図示のとおり）は、連絡窓
（contact window）201を通って、ｐ型半導体領域215ま
で広がる。この領域215は、ダイオード15の陽極を形成
する。その基底をなすｎ型半導体領域（一般に、ｎタブ
＝ｎ−tab）は、ダイオード15の陰極を形成し、また連
絡窓を介して、正の電源電圧（V_DD）の導体203に接続さ
れている。同様に、ボンドパッドの周囲の下半分は、連
絡窓202を介して、ダイオード16のｎ型領域216に接続さ
れている。その基底をなす、ダイオード16のｐ型領域
（一般に、ｐタブ＝ｐ−tab）は、連絡窓を介して、負
の電源電圧（V_SS）の導体204に接続されている。これら
の保護ダイオードの更に詳細な説明は、前記の米国特許
第4,806,999号にある。

ケイ化金属の接続体（link）205により、ボンドパッ
ドとバッファとが接続され、要求にかなうESD保護に必
要な抵抗が与えられる。例えば、ケイ化チタンの接続体
が、厚さ100nm（1000Å）、幅10μｍ、そして長さ20μ
ｍである場合、その抵抗は、約３Ωである。希望の抵抗
値を得るための寸方は、使用されてるケイ化物の抵抗率
に基づいて容易に決定することができる。抵抗率は、ケ
イ化チタンの場合で、単位面積（square）あたり約1.5
Ωである。前記のボンドパッドは、連絡窓214を介し
て、前記のケイ化物の抵抗205の片側に接続されてい
る。ｐチャネルおよびｎチャネルの出力トランジスタの
両ドレィンは、それぞれ、金属接続領域207および208の
下にあり、それらは、連絡窓206を介して、抵抗205の他
の側に接続されている。領域209および210はゲート電極
であり、領域211および212は、それぞれｐチャネルおよ
びｎチャネルの出力トランジスタのソースへの金属接触
である。このｐチャネル・トランジスタは、V_DDに接続
された金属層217を備えたオプションの保護リングに囲
まれ、金属層217は、その下に配されたｎ型リングに接
触している。同様に、ｐチャネル・トランジスタは、V
_SSに接続された金属層218を備えたオプションの保護リ
ングに囲まれ、金属層218はその下のｎ型リングに接触
している。

一般に、人体モデル検査に基づいて、少なくとも2000
Vの故障電圧を得ることが望ましい（より低い値が適し
ている用途もあるが）。検査の結果によれば、前記の容
量で約８Ωの抵抗を用いることにより、この値を得るこ
とができる。必要とされる保護の程度および出力の負荷
に応じて、更に他の値を選択することも可能である。

従来技術において、設計上の理由から、出力バッファ
とボンドパッドの間にケイ化金属の相互接続（intercon
nect）が使用されてきた事態を区別するために、第１図
および第２図の実施例を、２つ（または、それ以上）の
金属相互接続レベルを有する集積回路として説明する。
例えば、第２図の説明用の実施例において、金属ボンド
パッド200の中央部分が、第１および第２の金属層を備
えている。同様に、V_DDおよびV_SSのバス203および204
は、第１および第２の金属層から形成されているが、他
方、ソース・ドレィンの接触207、208、211、および212
は、第１レベルの金属層のみより形成されている。２つ
（または、それ以上）のレベルが使用できる場合、設計
の課題上は、ボンドパッドおよび出力バッファ間の相互
接続にケイ化物の層を使用する必要がない。従って、ES
D防護のためにクランプ・ダイオードで結合した場合の
有利な効果に対する理解を欠いたことにより、従来の技
術においては、それを避けてきたのである。

第１図および第２図の実施例に示したように、保護抵
抗14は、出力ノード13とボンドパッド17との間に接続さ
れている。このため、バッファ回路の設計が便利にな
る。しかし、前記の代わりに、保護抵抗を、ｎチャネル
・トランジスタ12と出力ノード13との間に接続すること
も可能である。このようにすると、保護抵抗を、第３図
で14′として示したように、接続することになる。ｎチ
ャネル・トランジスタ12は、実際には、ｐチャネル・ト
ランジスタ11より、ESD傷害を受けやすいため、そのよ
うにしても、対ESD特性は十分に改善される。更に、そ
れにより、ｐチャネル素子（一般に、ｎチャネル素子に
比べ性能が低い傾向がある）を、ボンドパッドに直接接
続することが可能になる。従来の技術においては、設計
のために、単一レベルが多重レベルの相互接続技術の一
方を用いる第３図の接続が必要とされたとは思われな
い。また、何れの場合も、保護抵抗は、ｎチャネル・ト
ランジスタ12のドレィンとボンドパッド17との間の経路
にあることに注意を要する。

ここで示した実施例において、ケイ化物の抵抗を説明
したきたが、これは、ケイ化物のソース、ドレィン、お
よびゲートの電極を形成することに関して、「ケイ化
物」技術と両立する。これらの構造は、他の設計部分よ
りESDを受けやすいが、これらの構造においてESDの課題
を解決できることは、非常に有利である。更に、ケイ化
物技術は、ミクロン以下のレベルで、集積回路と益々共
通するようになっている。しかし、本発明の教えるとこ
ろは、ケイ化した抵抗体の使用またはケイ化物技術との
併用に限らない。例えば、ドープしたポリシリコン抵抗
を用いて、希望の範囲の抵抗を与えることができる。更
に、ケイ化したゲート領域を持つが、それ以外はソース
・ドレィン領域にケイ化物を含まないトランジスタを形
成することが、よく知られている。また、そのようなト
ランジスタは、本発明の技術を使用することにより、対
ESD保護性も向上する。

本発明の現時の望ましい実施例には、多重抵抗対が使
用されている。これは、そのようにして出力バッファを
保護したCMOSであり、第４図に示した。このバッファ
は、ｐチャネル・プル・アップ・トランジスタ401、な
らびに多重（例えば、３重）ｎチャネル・プル・ダウン
・トランジスタ403、404、および405を備えた、実際に
は、トランジスタ403、404、および405は、一般に共通
ゲート電極を用いて構成され、多重ドレィン領域および
多重ソース領域を有する単一のプル・ダウン素子と着做
すことができる。これは、従来の技術において、バッフ
ァの出力駆動能力を増すために使用されることが多い。
同様に、トランジスタ401は、単一素子として示されて
いるが、これも、従来の技術の設計で行うように、駆動
能力を増すために多重ソース領域および多重ドレィン領
域を備えてもよい。トランジスタのゲートは、バッファ
入力信号を受信する入力ノード400に結合されている。

この実施例は、抵抗406、407、および408を備えてい
る。これらの抵抗により、ｎチャネル・プル・ダウン素
子が出力ノード409に接続され、ノード409は、ボンドパ
ッド410に接続される。標準ESD検査手順による最高検査
電圧定格を考慮すれば、多重抵抗の使用は、ESDの発生
による傷害の可能性を減らすのに役立つことが判る。各
抵抗は、一般に１Ωから100Ωの範囲の値を持ち、更に
一般的には５Ωから50Ωの範囲である。望ましい実施例
では、抵抗は、基板から絶縁されて、それを覆う電導層
に形成される。抵抗は、ドープされたポリシリコンまた
はケイ化金属導体層を用いて実現することができるので
好都合である。必要があれば、デート電極を形成するた
めにし要される同じ層に形成することが可能である。

抵抗が半導体基板のドープされた領域によっても形成
することができることは、従来の技術で周知である。例
えば、ｐタブにおいて形成されたｎ＋（ｎ型拡散）領域
であれば、抵抗として見ることも可能である。しかし、
その場合は、ラッチ・アップに対する保護のために、そ
の抵抗を取り囲むｎタブに位置するｎ＋保護リング領域
を使用する必要がある。そうしない場合、基板への多数
キャリアの注入によって、ラッチ・アップが発生するこ
とがある。しかし、基板から絶縁され、それを覆う薄膜
形成電導層（例えば、ポリシリコンまたはケイ化物の
層）に抵抗を形成すると、保護リングは不必要となる。
また更に別の従来技術の方法では、抵抗を、タブ領域、
例えば、ｎタブに直接形成される。しかし、被膜導体に
形成された抵抗を使用することは、構成を更に密にする
ことにつながる。これは、ｎタブの抵抗を使用した場
合、「ショート・チャネル」効果を防ぐために空間を必
要とすることも一因である。従って、当面望ましい実施
例では、被膜導体層に形成した多重トランジスタを使用
している。

多重抵抗を使用することにより、ESDの発生が原因と
なって、「周部加熱（hot spot）」による傷害が起こる
可能性が減少するものと思われる。そのような「局部加
熱」は、ESDの発生による高電流が原因であり、出力ト
ランジスタのドレィン領域を破壊することがある。多重
抵抗によって電流経路をｎチャネル素子に分割すること
により、それらの素子のうち単一の素子においてさえ、
局部加熱による傷害の可能性が減少する。当技術におい
て、ｎチャネル素子は、ｐチャネル素子より傷害を受け
やすいことが判っている。従って、説明の実施例であ、
ｎチャネル素子のドレィンにのみ接続されている抵抗が
示されている。多くの場合、これによって、ｐチャネル
素子に関する特性上の不利を避けながら、適切な保護特
性が得られる。しかし、バッファを更に保護したい場合
には、ｐチャネル素子のドレィンと出力ノードとの間に
も抵抗を接続してもよい。何れの場合も、抵抗体は、一
般に、ESDに対する高い保護性を得るために、最低１Ω
の抵抗を持つ。

また、本発明の出力バッファは、ボンドパッドに接続
された１つ、またはそれ以上の電圧クランプ素子を備え
る。これらは、ダイオード、トランジスタ、またはそれ
らの組み合わせでよく、また正常動作電圧を越えた電圧
変動を制限するのに役立つ。例えば、第４図では、ダイ
オード411が、ボンドパッドにおける正の高電圧に対す
る保護を与える。同様に、トランジスタ412は、負の高
電圧から保護する。これらの素子は、それぞれ電源電圧
V_DDおよびV_SSの導体に通じていることに注意を要する。
この集積回路が回路に接続されていない場合（例えば、
製造中または出荷中など）、これらの導体は、電源電圧
には接続されないが、基板の大きな容量と抵抗へのアク
セスを提供するので、ESDエネルギーの消散に役立つ。

第５図に、説明の集積回路の出力バッファの物理的配
置、およびそのボンドパッドを示す。金属のボンドパッ
ド500（一般に、アルミニュウム）は、その縁の部分が
誘電体領域501で覆われ、この誘電体は、一般に薄膜形
成した二酸化ケイ素または窒化ケイ素である。ボンドパ
ッドの中央部分には、誘電体が無く、パッケージ端子へ
のワイヤ・ボンド接続ができるようになっている。ボン
ドパッドの下の辺に沿って（図示の通り）、負の過電圧
をクランプする素子が配され、第４図のパイポーラ・ト
ランジスタ412を実現している。このトランジスタは、
ｎ＋エミッタ領域521、ｎ＋コレクタ領域522、およびｐ
型ベース領域523を備えている。ベース領域523は、この
トランジスタが形成されたｐタブの一部であり、このｎ
タブは、ｐ型拡散タブ・タイ（tie:連結体）接触領域52
4によってV_SS電源導体に接続されている。このバイポー
ラ素子により、負の電圧変動を、V_SS導体に対して約0.5
Vに制限することができる。これに代わり、ボンドパッ
ドに対する負電圧の制限には、他の保護素子（例えば、
ダイオードまたは金属ゲート電界効果トランジスタ）を
使用することもできる。ボンドパッドの上の辺に沿っ
て、保護ダイオードが配されている。この保護ダイオー
ドは、陰極として作用するｎタブ領域526に形成された
ｐ＋（ｐ型拡散）陽極領域525を備えている。ｎタブ領
域526は、ｎ＋タブ・タイ接触領域527によってV_DD電源
導体に接続されている。このダイオードにより、正の電
圧変動を、V_DD導体に対して正の側に約0.5に制限するこ
とができる。

ｎチャネル出力素子は、多重ソース領域503……506
と、多重ドレィン領域507…509との間に延びた蛇行ゲー
ト電極502を備えている。ソースおよびドレィンの領域
は、３角形の金属電極によって覆われている。各ドレィ
ン領域は、領域510…512に相当する抵抗を介して、ボン
ドパッドに接続されている。説明の実施例では、それら
の抵抗は、直接ボンドパッドに、その縁の付近で接続さ
れている。しかし、前記の代わりに、前記抵抗を、ボン
ドパッドに通じる導体に接続することも可能である。本
発明の実施例では、前記抵抗は、ドープした多結晶ケイ
素の表面に形成したケイ化タンタルであり、単位面積あ
たり2.5Ωのシート抵抗率を有する。前記抵抗の幅が３
μｍ、長さが24μｍ、そして厚さが約0.5μｍである場
合、それらの抵抗は、各ドレィン領域とボンドパッドと
の間に20Ωの抵抗値を与える。抵抗材料が異なれば（例
えば、ポリシリコン、ケイ化モリブデン、ケイ化タンタ
ル、ケイ化コバルト等をドープしたもの）、明らかに抵
抗率も異なり、また、抵抗の寸法は、所望の抵抗値を得
るように必要に応じて選択することができる。所望によ
り、ゲート・ソース、およびドレィンの領域上にケイ化
物を形成する「サリサイド（salicide）」処理中にケイ
化物抵抗を形成してもよい。また、蛇行ゲート電極51
3、多重ソース領域514…517、および多重ドレィン領域5
18…520を備えた、ｐチャネル・プル・アップ・トラン
ジスタを第５図に示す。図示のように、ドレィン領域
は、アルミニュム導体によって、ボンドパッドに直接接
続されている。しかし、所望により、前記のように、抵
抗をドレィン領域とボンドパッドとの間に使用してもよ
い。

1.25μmCMOS技術で実現されたICチップ上の出力バッ
ファに付いて、本発明の技術を使用した。「人体モデ
ル」検査による測定から、このバッファは、約2500Vを
超える対ESD保護性を有することを発見した。前記検査
は、100pEの蓄電器を1500Ωの抵抗器を介してボンドパ
ッドに接続された出力ピンに放電させることを必須条件
とする工業規格検査である。これらの検査において、V
_SSおよびV_DDのピンは接地する一方、その他のピンは開
放状態であった。本検査に加え、本チップのラッチ・ア
ップ抵抗は、適切な高さの水準であることを発見した。

説明の実施例に、（３つのドレィン領域各々に対す
る）３つの抵抗を示したが、出力バッファの設計に応じ
て、幾つでも使用することができる。一般に、高い電流
駆動能力を必要とする出力バッファほど、より多くのド
レィン領域を使用するので、抵抗の数もそれだけ多くな
る。例えば、現在、17のドレィン老幾を使用した設計も
ある。２つの電圧をクランプする素子が使用されるのが
一般的であるが、必ずしもそうする必要はない。例え
ば、ｐチャネル素子が十分に広い場合、ｐ＋ドレィンお
よびｎタブによって接合が形成されることになり、正の
クランプ動作が行われるようになるので、前記のｐ＋/n
タブのダイオード（領域525…527）は省略することがで
きる。更にその他の変更も、当業者には明かであろう。

実施例においては、CMOS技術の点から本発明を示して
きたが、本発明は、他の種類の集積回路についても、使
用することが可能である。例えば、NMOS技術において、
バッファ・プル・アップ素子は、ｎチャネル素子であれ
ば、エンハンスメント型の素子でもよく、さもなければ
ディプレッション型の素子でもよい。本発明の技術は、
III−Ｖ半導体材料によって形成された集積回路を保護
するために、使用することが可能である。

【図面の簡単な説明】

第１図は、本発明の技術の第１の実施例によって保護さ
れた出力バッファの略図、第２図は、第１図の出力バッファの典型的な配置図、第３図は、本発明の技術によって保護された出力バッフ
ァの第２の実施例の略図、第４図は、本発明の第３の実施例の略図、第５図は、第４図の出力バッファの物理的配置を示す図
である。

Claims

【特許請求の範囲】

【請求項１】外部の導体に接続されるように適合したボ
ンドパッド（17）に結合されたｐチャネル・プル・アッ
プ・トランジスタ（11）およびｎチャネル・プル・ダウ
ン・トランジスタ（12）を有する出力バッファを備えた
集積回路において、前記ｎチャネル・トランジスタ（12）のドレインと前記
ボンドパッド（17）との間の線路に配置された、１Ω
（オーム）を超え20Ω未満の抵抗値を持つ静電気放電保
護抵抗手段（14、14′、406、・・・、408）と、前記ボンドパッド（17）に接続された過電圧クランプ手
段（15、16）と、を備え、前記静電気放電保護抵抗手段は、前記集積回路の形成さ
れている半導体基板を上張りする薄膜形成された導体平
面に形成され、かつその導体表面は、ドープされたポリ
シリコンおよびケイ化金属から成るゲループから選択さ
れた材料から成る、ことを特徴とする集積回路。
【請求項２】前記プル・アップ・トランジスタのドレイ
ンおよび前記ｎチャネル・プル・ダウン・トランジスタ
のドレインが、共通の出力ノード（13）に接続され、前
記静電気放電保護抵抗手段（14′）が、前記ｎチャネル
・プル・ダウン・トランジスタ（12）のドレインと前記
ボンドパッド（17）との間に接続されている、ことを特徴とする請求項１記載の集積回路。
【請求項３】前記の出力トランジスタが、ケイ化物のゲ
ート、ソース、及びドレインの各電極を有し、前記静電気放電保護抵抗手段が、ケイ化金属の抵抗体を
備えた、ことを特徴とする請求項１記載の集積回路。
【請求項４】前記電圧クランプ手段が、ダイオードの対
であり、この対の第１ダイオード（15）が、前記ボンドパッドに
接続されたｐ型領域と、正の電源電圧（V_DD）の導体に
接続されたｎ型領域とを有し、更に、この対の第２のダイオード（16）が、前記ボンドパッド
に接続されたｎ型陰極領域と、負の電源電圧（V_SS）の
導体に接続されたｐ型領域とを有する、ことを特徴とする請求項１記載の集積回路。
【請求項５】外部の導体に接続されるように適合したボ
ンドパッド（410）に結合されたｐチャネル・プル・ア
ップ・トランジスタ（401）およびｎチャネル・プル・
ダウン・トランジスタ（403、404、405）を有する出力
バッファを備えた集積回路において、前記ｎチャネル・トランジスタ（403、404、405）のド
レインと前記ボンドパッド（410）との間の線路に配置
された、１Ω（オーム）を超え20Ω未満の抵抗値を持つ
静電気放電保護抵抗手段（406、・・・、408）と、前記ボンドパッドに接続された過電圧クランプ手段（41
2）と、を備え、前記ｎチャネル・プル・ダウン・トランジスタ（403、
・・・、405）が、多重ドレイン領域を有し、更に前記静電気放電保護抵抗手段が、前記多重ドレイン領域
と前記ボンドパッド（410）とを接続する別個の抵抗（4
06、・・・408）を備えた、ことを特徴とする集積回路。
【請求項６】前記別個の抵抗が、前記集積回路の形成さ
れている半導体基板を上張りする薄膜形成された導体平
面に形成されたことを特徴とする請求項５記載の集積回
路。
【請求項７】前記の薄膜形成された導体平面が、ドープ
されたポリシリコンおよびケイ化金属から成るグループ
から選択された材料から成ることを特徴とする請求項６
記載の集積回路。
【請求項８】前記の薄膜形成された導体平面が、前記プ
ル・ダウン素子のゲート、ソース、及びドレインの上に
形成されたケイ化金属であることを特徴とする請求項６
記載の集積回路。
【請求項９】前記の過電圧クランプ手段が、前記ボンド
パッドの負の電圧をクランプするパイポーラ・トランジ
スタ（412）を備えたことを特徴とする請求項５記載の
の集積回路。
【請求項１０】前記プル・アップ素子が、ｎタブ領域に
形成されたｐチャネル電界効果トランジスタであり、更
にそのp⁺（ｐ型拡散）ドレイン領域及び前記ｎタブ領域に
より形成される接合によって、前記ボンドパッドの正の
電圧がクランプされる、ことを特徴とする請求項５記載の集積回路。
【請求項１１】前記ブル・アップ素子が、ｎチャネル電
界効果トランジスタであることを特徴とする請求項５記
載の集積回路。