JPH08315568A5 - - Google Patents

Claims (17)

1. 複数のメモリセルの各々において多重レベルの１つを記憶することができる動的ランダムアクセスメモリにおいて、
   メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、
   隣接ビットライン対に結合された電圧センサと、
   スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、各サブビットラインの静電容量が、記憶コンデンサを連結したサブビットラインの静電容量に整合する如く、サブビットラインに選択的に連結されるダミーコンデンサと、
   記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
   検出基準電圧が、コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生される如く、
   スイッチを通して選択的に連結されるサブビットラインと、スイッチを通してサブビットラインに選択的に連結される記憶コンデンサとダミーコンデンサとを具備する、動的ランダムアクセスメモリ。
2. 動的ランダムアクセスメモリにおいて多重電圧レベルの１つを有する記憶値を処理する方法において、
   検出電圧を設けるために、記憶コンデンサから複数の容量的に整合されたサブビットラインに記憶電荷をダンプすることと、
   第１基準レベルに関して検出電圧の電圧レベルを検出することと、
   コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより第２基準を発生することと、
   第２基準レベルに関して検出レベルのレベルを検出することとを含む、方法。
3. メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列と、
   隣接ビットライン対に結合された電圧センサと、
   スイッチを通して各ビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、ビットラインは、それに連結されたダミーコンデンサで予充電され、ダミーコンデンサは、記憶コンデンサをビットラインに連結する前に、予充電を有するビットラインから切断されるダミーコンデンサとを具備する、動的ランダムアクセスメモリ。
4. 動的ランダムアクセスメモリにおいて記憶された記憶値を処理する方法において、
   ダミーコンデンサを連結したビットラインを予充電し、その後、ビットラインからダミーコンデンサを切断することと、
   検出電圧を設けるために、記憶コンデンサからビットラインに記憶電荷をダンプすることと、
   基準レベルに関して検出電圧の電圧レベルを検出することとを具備する、方法。
5. 複数のメモリセルの各々において多重レベルの１つを記憶することができる動的ランダムアクセスメモリにおいて、
   メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、隣接ビットラインのサブビットラインはスイッチによって結合されるメモリセルの列と、
   隣接ビットライン対に結合された電圧センサと、
   記憶された電荷が、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
   検出基準電圧が、該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより発生される如く、
   スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、サブビットラインは、スイッチを通して選択的に連結され、記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に結合されるダミーコンデンサとを具備する、動的ランダムアクセスメモリ。
6. 動的ランダムアクセスメモリにおいて多重電圧レベルの１つを有する記憶値を処理する方法において、
   検出電圧を設けるために記憶コンデンサから複数のサブビットラインに記憶電荷をダンプすることと、
   第１基準レベルに関して検出電圧の電圧レベルを検出することと、
   該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより、第２基準レベルを発生することと、
   第２基準レベルに関して検出電圧のレベルを検出することとを具備する、方法。
7. 記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、ダミーコンデンサが、予充電を有するサブビットラインから切断される、請求項１に記載の動的ランダムアクセスメモリ。
8. 基準電圧が、該記憶コンデンサからダンプされた電荷から発生される、請求項１に記載の動的ランダムアクセスメモリ。
9. 各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される、請求項１に記載の動的ランダムアクセスメモリ。
10. 記憶コンデンサに書込まれる電圧が、コンデンサを備える複数のサブビットラインを高いまたは低い電圧レベルに充電し、サブビットラインを共有電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの二進重みに依存し、電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する、請求項１に記載の動的ランダムアクセスメモリ。
11. 各ビットラインが２つのサブビットラインに分割され、センサが、その各端部において各ビットライン対に結合される、メモリセルの各々において４つのレ
    ベルの１つを記憶するための、請求項１に記載の動的ランダムアクセスメモリ。
12. 記憶コンデンサに書込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、１つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共有するために３つのサブビットラインを連結することにより発生される、請求項１１に記載の動的ランダムアクセスメモリ。
13. 基準が、３つのサブビットラインへ符号ビットに対応する電荷をダンプすることにより発生される、請求項１１に記載の動的ランダムアクセスメモリ。
14. 記憶コンデンサをサブビットラインに連結する前に、サブビットラインが連結されたダミーコンデンサで予充電され、ダミーコンデンサが予充電を有するサブビットラインから切断される、請求項２に記載の方法。
15. 記憶コンデンサに書込まれる電圧が、コンデンサを備える複数のサブビットラインを高または低電圧レベルに充電し、サブビットラインを共有電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの各ビットの二進重みに依存し、電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する、請求項２に記載の方法。
16. 記憶電荷が、４つのレベルの１つであり、各ビットラインが、２つのサブビットラインに分割され、その対向端部において各ビットライン対に結合されたそれぞれのセンサで符号および振幅ビットを検出することをさらに具備する、請求項２に記載の方法。
17. 記憶コンデンサに書込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、１つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共有するために３つのサブビットラインを連結することにより発生される、請求項１６に記載の方法。