JPH08315573A

JPH08315573A - 出力インピーダンスを減少させた出力ドライバ用電圧調整器

Info

Publication number: JPH08315573A
Application number: JP8078703A
Authority: JP
Inventors: David Charles Mcclure; シー．マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1995-03-31
Filing date: 1996-04-01
Publication date: 1996-11-29

Abstract

(57)【要約】（修正有）【課題】オフセット電圧の発生を回避しながら比較的
大きな電流を供給することの可能な基準電圧回路を提供
する。【解決手段】制限された出力高電圧を発生するか又は
出力バッファ以外の回路でシンク電流を要求する回路へ
印加するための基準電圧を発生する基準電圧・調整器２
４が設けられている。この基準電圧・調整器はカレント
ミラーに基づいており、その場合に、カレントミラーに
おける電流の和は、動作サイクルにおいて動的に制御す
るか又はヒューズによってプログラムすることの可能な
バイアス電流源によって制御される。制限された出力高
電圧又は基準電圧が所望のレベルを超える場合に付加的
なシンク電流経路を与えるシンク電流経路回路２５，２
５′も設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の技術分
野に関するものであって、更に詳細には、集積回路の出
力ドライバ回路に関するものである。

【０００２】

【従来の技術】最近のデジタル集積回路、特に公知の相
補的金属−酸化物−半導体（ＣＭＯＳ）技術に基づいて
製造される集積回路においては、回路動作は、しばし
ば、安定な基準電圧が使用可能であることに依存してい
る。例えば、集積回路内部の多数の機能的回路は、安定
な電流を導通させる電流源に依存している。この様な機
能的回路の例としては、差動増幅器、カレントミラー、
オペアンプ（演算増幅器）、レベルシフト回路、及びそ
れら自身が基準電圧を発生する回路などがある。電流源
は、通常、Ｎチャンネル電界効果トランジスタによって
実現されるので、電流源の安定性は、Ｎチャンネル電界
効果トランジスタのゲートへ印加される基準電圧の安定
性に依存する。

【０００３】次に、図１１を参照すると、カレントミラ
ーに基づいた従来の基準電圧発生器回路が示されてい
る。図１１の基準電圧回路は、カレントミラーの形態で
接続されているＰチャンネルトランジスタ１，３を有し
ており、それらのソースはＶ_CCへバイアスされており且
つそれらのゲートはトランジスタ１のドレインにおいて
共通接続されている。トランジスタ１のドレインはＮチ
ャンネルトランジスタ７のドレインへ接続しており、ト
ランジスタ７のゲートは分圧器５によって決定されるＶ
_CCの割合を受取るべく接続されている。トランジスタ１
及び７はカレントミラーの基準枝を構成している。トラ
ンジスタ３のドレインはＮチャンネルトランジスタ９の
ドレイン及びゲートへ接続しており、そこにおいて、基
準電圧Ｖ_REFが発生される。従って、トランジスタ３及
び９はこのカレントミラーのミラー枝を構成しており、
トランジスタ３によって導通される電流はトランジスタ
１によって導通される電流を「ミラー」動作する。トラ
ンジスタ７，９のソースは電流源１１へ共通接続されて
おり、電流源１１は電流ｉ_BIASを導通させ、その電流
は、この例においては、基準枝とミラー枝とを介して流
れる電流の和である。

【０００４】この図１１の従来のカレントミラーを基礎
とした基準電圧回路はある適用例において有益的なもの
である。例えば、トランジスタ３及び９がかなり大型の
ものに構成される場合（即ち、チャンネル幅対チャンネ
ル長の比が比較的大きい場合）、図１１の回路の出力イ
ンピーダンスは極めて低く、本回路が、ラインＶ_REFに
おける電圧において著しい変調を発生することなしに比
較的大きな電流をソース（即ち供給）及びシンク（即ち
吸込み）することを許容する。この様な大きな供給電流
及びシンク（吸込み）電流が与えられる場合には、ミラ
ー比（即ち、トランジスタ１の寸法に対するトランジス
タ３の寸法の比）が大きく、本回路によって引出される
ＤＣ電流を減少させ且つ電流増幅を与えることが望まし
い。

【０００５】しかしながら、図１１の回路はその中のオ
フセット電圧の発生に露呈されることが観察されてい
る。例えば、著しい供給電流がラインＶ_REF上に発生さ
せることが必要とされる場合には、トランジスタ１及び
７のドレインにおける電圧が降下することが判明してい
る。なぜならば、トランジスタ９を介しての電流がほぼ
ゼロへ減少されるからである（ミラー枝における電流の
全てはラインＶ_REFへ供給される）。所望の供給電流を
供給するためにミラー比が十分に大きなものであること
を必要とするトランジスタ１の寸法が小さく且つそれが
ダイオード形態をしているために、トランジスタ１はそ
のドレインにおけるノードを迅速にプルアップさせるこ
とが不可能であり、そのことはラインＶ_REF上の電圧が
その所望のの電圧をオーバーシュートすることを許容す
る（トランジスタ３は比較的強くターンオンされる）。
このラインＶ_REF上でのオーバーシュートは、ラインＶ
_REF上の安定な電圧に依存する回路へ印加される場合に
は不所望なものである。ラインＶ_REF上の電圧を受取る
可能性のあるその他の回路は、ラインＶ_REF上に著しい
供給又はシンク（吸込み）用の電流要求を出す場合があ
り、そのことも安定な電圧に悪影響を与えることとな
る。

【０００６】更に、単位チャンネル幅当たりの電流はミ
ラー枝と相対的に基準枝において異なるものであり、特
にトランジスタ７及び９によって導通される場合にはそ
うであるが、電圧Ｖ_REFは不正確な定常状態値へ安定化
する場合がある。

【０００７】更に、基準電圧回路の出力端において可及
的に大きな電流駆動を与えることが望ましい。しかしな
がら、トランジスタ３によって与えられる供給電流は極
めて大きなものである場合があるが（勿論、カレントミ
ラー比によって制限されている）、トランジスタ９によ
って導通することの可能なシンク（吸込み）電流は、電
流源１１によって導通される値ｉ_BIASへ制限されてい
る。そうであるから、シンク状態に対する出力インピー
ダンスは、通常、電力散逸の観点から許容可能な電流ｉ
_BIASの値によって制限される。

【０００８】

【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、オフセット電圧の発生を回
避しながら比較的大きな電流を供給することの可能な基
準電圧回路を提供することを目的とする。

【０００９】本発明の別の目的とするところは、安定な
出力基準電圧を維持しながら改善した過渡的応答を有す
るその様な回路を提供することである。

【００１０】本発明の更に別の目的とするところは、ス
イッチング性能を改善したその様な回路を提供すること
である。

【００１１】本発明の更に別の目的とするところは、か
なりの供給電流及びシンク電流が要求される場合に基準
電圧の変調が最小とされるように比較的低い出力インピ
ーダンスを具備するその様な回路を提供することであ
る。

【００１２】本発明の更に別の目的とするところは、大
きなシンク電流が要求される場合の出力インピーダンス
がバイアス電流源によって制限されることのないその様
な回路を提供することである。

【００１３】

【課題を解決するための手段】本発明は、出力ドライバ
システムとして集積回路内において実現することが可能
であり、その場合に、プルアップ装置のゲートへ印加さ
れる電圧が最小Ｖ_OH動作ウインドより上であるが回路電
源より下の電圧に設定している。本システムは、調整し
た電圧に基づいてプルアップ装置へ適切なゲート電圧を
発生させる回路を有している。その調整された電圧は基
準電圧・電圧調整器回路によって発生され、その場合
に、調整された電圧はスレッシュホールド電圧によって
シフトされ、出力ドライバがその基板ノードをバックバ
イアスさせたＮチャンネル装置であることを可能とさせ
る。この調整された電圧は出力バッファにおけるバイア
ス電圧として作用し、従ってＮチャンネルプルアップ装
置のゲートへ印加される出力バッファの出力電圧は制限
される。

【００１４】本発明の別の実施例によれば、基準電圧・
電圧調整器回路の出力端からの電流のシンク即ち吸込み
を助けるための回路が設けられている。この回路は、付
加的な電流を導通させるために基準電圧・電圧調整器回
路内にバイアス電流源を必要とすることなしに、この様
な付加的なシンク（吸込み）電流能力を提供している。
その結果、基準電圧・調整器回路の出力インピーダンス
が、本回路によって散逸される電力を増加させることな
しに、シンク側において減少されている。

【００１５】本発明は、出力ドライバ以外の、安定な基
準電圧を必要とするその他の回路へ適用することも可能
である。

【００１６】

【発明の実施の形態】以下の説明から明らかとなるよう
に、本発明は、デジタル出力信号を発生する多くのタイ
プの集積回路内において実現することが可能なものであ
る。この様な集積回路の例としては、例えば、リードオ
ンリー、プログラマブル（書込み可能）リードオンリ
ー、ランダムアクセス（スタチック又はダイナミック）
及びＦＩＦＯタイプのメモリ回路、タイマ回路、マイク
ロプロセサ、マイクロコンピュータ、マイクロコントロ
ーラ、汎用又はプログラマブル（書込み可能）タイプの
その他の論理回路などがある。説明の便宜上、本発明の
好適実施例は、メモリ集積回路の例について説明する。
なぜならば、メモリ回路は、しばしば、より低い電源電
圧を有する集積回路（例えばマイクロプロセサ）へ出力
データを供給するために使用されるからである。

【００１７】図１は読取り／書込みメモリ１０のブロッ
ク図を示しており、本発明の好適実施例が実現されてい
る。メモリ１０は、メモリアレイ１６の形態に配列した
複数個のメモリセルを有している。一般的に、メモリ１
０は、Ｍビットアドレスを受取り、且つシステムクロッ
ク（「ＣＬＫ」として示してある）に同期して、Ｎビッ
トデータの量を出力すべく動作する。整数Ｍ及びＮは、
所望のメモリ密度及びデータ経路寸法に従って設計者に
よって選択される。メモリアレイ１６において選択され
たメモリセルは、アドレスレジスタ１２、タイミング・
制御回路１４、アドレスデコーダ１７の動作によってア
クセスされる。この実施例におけるデータ端子２８は共
通入力／出力端子であるが、勿論、その代わりにメモリ
１０内に別個の専用の入力端子と出力端子とを設けるこ
とも可能であることを理解すべきである。データは読取
り回路１９（当該技術分野において公知の如くセンスア
ンプ、バッファ回路などを有することが可能）、出力バ
ッファ２１、及び出力ドライバ２０を介してメモリアレ
イ１６内の選択されたメモリセルから読取られ、逆に、
データは、入力ドライバ１８及び書込み回路１７を介し
てメモリアレイ１６内の選択したメモリセルへ書込まれ
る。

【００１８】アドレスレジスタ１２は整数Ｍ個のアドレ
ス入力Ａ₁乃至Ａ_Mを有している。メモリ技術において公
知の如く、アドレス入力は、Ｍビットアドレスをメモリ
１０へ印加し且つアドレスレジスタ１２内に格納させる
ことを可能とする。この実施例においては、メモリ１０
は同期型のものであり、そうであるから、アドレス入力
Ａにおけるアドレス値はＣＬＫを介してアドレスレジス
タ１２内へクロック入力され、尚ＣＬＫはタイミング・
制御回路１４からアドレスレジスタ１２へパスされる。
アドレスが格納されると、アドレスレジスタ１２はその
アドレスを通常の態様でアドレスデコーダ１７を介して
メモリアレイ１６へ印加させる。タイミング・制御回路
１４は、一般化した組の制御入力（「ＣＴＲＬ」として
示してある）を受取り、それは例えば読取り／書込みイ
ネーブル、出力イネーブル、バーストモードイネーブ
ル、チップイネーブルなどの当該技術分野において公知
の種々の制御及び／又はタイミング信号を表わすことを
意図している。

【００１９】この実施例においては、メモリ１０は電源
端子Ｖ_CCから電力を受取り且つ基準電圧端子ＧＮＤを有
している。本発明の好適実施例によれば、メモリ１０は
メモリ１０の端子Ｖ_CCへ印加されるものよりも低い電源
電圧によって駆動される別の集積回路によって受取られ
るためにデータ端子２８において出力データを供給す
る。例えば、メモリ１０の端子Ｖ_CCへ印加される電源電
圧は、公称的に、５Ｖ（端子ＧＮＤにおける電圧に対し
て）であり、一方端子２８においてメモリ１０によって
供給されるデータを受取る集積回路は公称的に３．３Ｖ
の電源電圧を有することが可能である。この条件を可能
とするために、データ端子２８においてメモリ１０の出
力ドライバ２０によって駆動される最大電圧は、下流側
の集積回路へ損傷が発生することを回避するために、こ
のより低い電源電圧又はその近傍（即ち、３．３Ｖ又は
その近傍）のものでなければならない。後に更に詳細に
説明するように、本発明の好適実施例は、メモリ１０の
出力ドライバ２０によって駆動される最大出力高レベル
電圧に関してこの様な制限を与えることを意図したもの
である。

【００２０】メモリアレイ１６は所望の密度及びアーキ
テクチャに従って寸法決定され且つ構成されたスタンダ
ードなメモリ記憶アレイである。一般的に、アレイ１６
は、アドレスデコーダ１７からデコードされたアドレス
信号を受取り、それに応答して、所望の一つ又はそれ以
上のメモリセルがアクセスされる。上述した如く、制御
信号のうちの一つが、読取り又は書込み動作の何れが行
われるべきかを選択する。書込み動作においては、デー
タ端子２８へ供給され且つ入力バッファ１８を介して通
信される入力データが、書込み回路２３によって選択さ
れたメモリセルへ供給される。逆に、読取り動作におい
ては、選択されたメモリセル内に格納されているデータ
が読取り回路１９によって出力バッファ２１へ供給され
る。次いで、出力バッファ２１は、出力ドライバ２０に
対して制御信号を供給し、データ端子２８においてデジ
タル出力データ信号を供給する。何れの場合において
も、メモリ１０の内部動作は、従来行われているように
タイミング・制御回路１４によって制御される。

【００２１】本発明の好適実施例によれば、メモリ１０
は、更に、出力バッファバイアス回路２２を有してい
る。出力バッファバイアス回路２２は、ラインＶＯＨＲ
ＥＦ上にバイアス電圧を発生し、それは出力バッファ２
１へ供給され、従って出力バッファ２１によって供給さ
れる制御信号はデータ端子２８上において出力ドライバ
２０によって駆動される最大出力電圧を制限する。図１
に示し且つ以下において更に詳細に説明するように、本
発明の好適実施例に基づく出力バッファバイアス回路２
２は、メモリアクセスサイクルのタイミングに従ってタ
イミング・制御回路１４によって制御される。

【００２２】次に、図２を参照して、出力バッファバイ
アス回路２２及び本発明の好適実施例に基づいてそれと
出力バッファ２１及び出力ドライバ２０との共同関係に
ついて更に詳細に説明する。図２に示した如く、出力バ
ッファバイアス回路２２は基準電圧・調整器２４を有し
ており、それはその出力端において調整された電圧ＶＯ
ＨＲＥＦを発生する。出力バッファバイアス回路２２
は、更に、バイアス電流源２６を有しており、それは、
後に更に詳細に説明するように、タイミング・制御回路
１４によってラインＣ５０上に発生されるクロック信号
によって制御され、バイアス電流源２６は、ラインＶＯ
ＨＲＥＦ上に電圧を発生する上で基準電圧・調整器２４
によって使用されるバイアス電流ｉ_BIASを発生する。更
に、本発明のこの実施例によれば、基準電圧・調整器２
４はオフセット補償用電流源２８からオフセット補償用
電流ｉ_NULLを受取る。出力バッファバイアス回路２２
は、更に、Ｖ_tシフト回路３０を有しており、それは電
圧ＶＯＨＲＥＦを設定すべく作用する。出力バッファバ
イアス回路２２及びそれを構成するブロックの詳細な構
成及び動作については以下に更に詳細に説明する。

【００２３】図２に示した如く、出力バッファバイアス
回路２２は、更に、後に更に詳細に説明する本発明の別
の実施例に基づいて、シンク（吸込み）電流経路回路２
５を有している。シンク電流経路回路２５は、出力バッ
ファバイアス回路２２の出力端において接地とラインＶ
ＯＨＲＥＦとの間に付加的な電流経路を与える上で、か
なりのシンク電流が導通されることが必要とされる場合
において出力バッファバイアス回路２２の出力インピー
ダンスを低下させる。そうであるから、例えば出力ドラ
イバのスイッチングなどのシンク電流条件の結果として
ラインＶＯＨＲＥＦ上の電圧のオーバーシュートが最小
とされる。この出力インピーダンスの低下は、バイアス
電流源２６によって導通されることを必要とする電流ｉ
_BIASの値を増加させることなしに、従って出力バッファ
バイアス回路２２のＤＣ電力散逸を増加させることなし
に、得られている。

【００２４】電圧ＶＯＨＲＥＦは出力バッファ２１の各
々へ供給される。そうであるから、出力バッファバイア
ス回路２２は出力バッファ２１の複数個のものに対して
作用し、多くの場合に、出力バッファ２１の数に依存し
て、単一の出力バッファバイアス回路２２が出力バッフ
ァ２１の全てを制御するのに十分な場合がある。各出力
バッファ２１は、読取り回路１９によって発生される相
補的なデータ入力ＤＡＴＡ，ＤＡＴＡ＊を受取る（図１
参照）。例えば、出力バッファ２１_jは相補的なデータ
入力ＤＡＴＡ_j，ＤＡＴＡ_j＊（「＊」は論理的補元を表
わす）を受取る。各出力バッファ２１は対応する出力ド
ライバ２０へ制御信号（出力バッファ２１_jに対してＰ
Ｕ及びＰＤとして示してある）を供給する。各出力ドラ
イバ２０は対応するデータ端子２８を駆動する。図１に
示した如く、データ端子は共通入力／出力端子である
が、図面を簡単化するために、図２においては入力側
（即ち、データ入力バッファなど）は図示していない。

【００２５】本発明のこの実施例における各出力バッフ
ァ２１はＮチャンネルプシュプルドライバとして実現さ
れている。特に図２において詳細に示してある出力ドラ
イバ２０_jを参照すると（その他の出力ドライバ２０も
同様に構成されていることを理解すべきである）、Ｎチ
ャンネルプルアップトランジスタ３２は、そのドレイン
をＶ_CCへバイアスしており且つそのソースをデータ端子
２８_jへ接続しており、且つＮチャンネルプルダウント
ランジスタ３４は、そのドレインをデータ端子２８_jへ
接続しており、且つそのソースを接地へバイアスしてい
る。出力ドライバ２０は、更に、好適には、当該技術分
野において公知の如く、静電保護装置（不図示）を有し
ている。トランジスタ３２，３４のゲートは、出力バッ
ファ２１からそれぞれ制御信号ＰＵ，ＰＤを受取る。当
業者にとって理解されるように、Ｖ_CC（例えば、公称的
に５Ｖ）はプルアップトランジスタ３２のドレインをバ
イアスするので、トランジスタ３２のゲートへ印加され
るラインＰＵの電圧は、論理１を供給する上でトランジ
スタ３２がデータ端子２８_jを駆動する最大電圧（Ｖ_OH
最大と呼ぶ）が限界（例えば、３．３Ｖ）を超えること
がないことを確保すべく適切に制御されねばならない。
この限界が本発明の好適実施例に基づいて達成される態
様について以下に説明する。

【００２６】図２に示した如く、Ｎチャンネルプルアッ
プトランジスタ３２の基板ノードは、好適には、データ
端子２８_jにおけるそのソースではなく接地へバイアス
されている。当業者にとって理解されるように、このＮ
チャンネルプルアップトランジスタ３２に対する基板ノ
ードバイアスはラッチアップの発生を回避する上で好適
である。しかしながら、理解されるように、トランジス
タ３２に対するこのバイアス条件は、実効的に、そのス
レッシュホールド電圧を増加し、出力ドライバ２０によ
って駆動されるＶ_OH最大を制限することをより困難なも
のとさせる。この困難性は、トランジスタ３２をターン
オンするためにラインＰＵが駆動されねばならない電圧
がより高いことに起因する。以下に説明するように、本
発明の好適実施例は、トランジスタ３２の基板ノードを
バックバイアス（即ち、そのソース電圧以外の電圧へバ
イアスすること）することを可能とするような態様でこ
の困難性に対処している。

【００２７】出力バッファ図２に示したような出力バッファ２１_jの構成について
詳細に説明する。その他の出力バッファ２１も同様に構
成されていることを理解すべきである。出力バッファ２
１_jはそれぞれのＮＡＮＤ機能部４０，４２の入力端に
おいてデータ入力線ＤＡＴＡ_j，ＤＡＴＡ_j＊を受取る。
出力イネーブルラインＯＵＴＥＮもＮＡＮＤ機能部４
０，４２の各々の入力端において受取られ、以下に説明
するように、出力イネーブル機能を実行する。

【００２８】ＮＡＮＤ機能部の出力はＰチャンネルトラ
ンジスタ３６及びＮチャンネルトランジスタ３８のゲー
トへ印加される。Ｐチャンネルトランジスタ３６は、そ
のソースを出力バッファバイアス回路２２によって発生
される電圧ＶＯＨＲＥＦへバイアスし、且つそのドレイ
ンをラインＰＵへ接続している。Ｎチャンネルトランジ
スタ３８は、そのドレインをラインＰＵへ接続しており
且つそのソースを接地へバイアスしている。そうである
から、トランジスタ３６，３８は、ＮＡＮＤ機能部４０
によって供給される論理信号の論理的補元でラインＰＵ
を駆動するための従来のＣＭＯＳインバータを形成して
いる。しかしながら、ラインＰＵがトランジスタ３６に
よって駆動される高電圧は、出力バッファバイアス回路
２２によって発生される電圧ＶＯＨＲＥＦへ制限され
る。ラインＰＵは出力ドライバ２０_jにおけるＮチャン
ネルプルアップトランジスタ３２のゲートへ供給される
ので、電圧ＶＯＨＲＥＦはプルアップトランジスタ３２
の最大駆動を制御し、従ってデータ端子２８_jが駆動さ
れる電圧を制御する。

【００２９】低側において、ＮＡＮＤ機能部４２の出力
はインバータ４３の入力端へ印加される（この場合に
は、Ｖ_CCによってバイアスされている）。インバータ４
３の出力端はラインＰＤを駆動し、それはＮチャンネル
プルダウントランジスタ３４のゲートへ印加される。

【００３０】動作について説明すると、出力イネーブル
ラインＯＵＴＥＮが高論理レベルにあると、ＮＡＮＤ機
能部４０，４２の状態はデータ入力線ＤＡＴＡ_j，ＤＡ
ＴＡ_j＊の状態によって制御され、且つ互いに論理的補
元である（なぜならば、データ入力線ＤＡＴＡ_j，ＤＡ
ＴＡ_j＊は互いに論理的補元だからである）。従って、
ラインＤＡＴＡ_j上の高論理レベルは、ＮＡＮＤ機能部
４０の出力端において低論理レベルとなり、それはトラ
ンジスタ３６をターンオンさせ、従って電圧ＶＯＨＲＥ
ＦはラインＰＵを介してトランジスタ３２のゲートへ印
加され、データ端子２８_jを高論理レベル（前述したよ
うにＶＯＨＲＥＦの電圧によって制限される）へ駆動す
る。この条件におけるＮＡＮＤ機能部４２の出力端は高
（データラインＤＡＴＡ_j＊が低）であり、それは、イ
ンバータ４３によって反転された後に、出力ドライバ２
０_jにおけるトランジスタ３４をターンオフさせる。他
方のデータ状態においては、ＮＡＮＤ機能部４０の出力
端は高（データラインＤＡＴＡ_jが低）であり、トラン
ジスタ３８をターンオンさせてラインＰＵを低状態へプ
ルし、トランジスタ３２をターンオフさせる。ＮＡＮＤ
機能部４２の出力端は低状態であり、そのことはインバ
ータ４３をしてラインＰＤを高状態へ駆動し且つトラン
ジスタ３４をターンオンさせ、データ端子２８_jを低状
態へプルする。出力イネーブルラインＯＵＴＥＮが低論
理レベルにあると、ＮＡＮＤ機能部４０，４２の出力端
は、入力ラインＤＡＴＡ_j，ＤＡＴＡ_j＊によって印加さ
れるデータ状態に拘らず、強制的に高状態とされ、その
結果、トランジスタ３２，３４は両方共ターンオフさ
れ、データ端子２８_jを高インピーダンス状態に維持す
る。

【００３１】上述した如く、本発明のこの実施例におけ
るラインＶＯＨＲＥＦ上の電圧は、出力ドライバ２０に
おけるＮチャンネルプルアップトランジスタ３２へ印加
される駆動を決定する。従って、本発明のこの実施例に
よれば、プルアップトランジスタ３２のゲートへ電圧Ｖ
ＯＨＲＥＦを供給する場合の出力バッファ２１の構成
は、特に有益的なものである。なぜならば、それは、最
小数のトランジスタで実現され、且つデータ端子２８に
おいて高速の遷移を行うために迅速にスイッチ動作する
ことが可能だからである。更に、本発明のこの実施例に
よればＶ_OH最大を制限するために出力ドライバ２０にお
いて何ら直列装置を必要とするものではない。この様な
直列装置は、必然的に、出力ドライバ２０のスイッチン
グ速度を低下させ且つ静電放電及びラッチアップの影響
を受けやすくさせる。更に、本発明のこの実施例によれ
ば、Ｎチャンネルトランジスタ３２に対するゲート駆動
のブートストラップが必要ではなく、従って電圧スルー
（歪み）及びバンプ（急激な変化）によって影響を受け
ることを回避している。

【００３２】本発明のこの実施例におけるメモリ１０が
より低い電源電圧を有する集積回路によって受取られる
ための安全な最大レベルへ論理高レベルを駆動すること
が可能であるように適切な電圧ＶＯＨＲＥＦを供給する
上での出力バッファバイアス回路２２の構成について、
図２に示した出力バッファバイアス回路２２の回路機能
の各々に関して詳細に説明する。

【００３３】Ｖ_tシフトを有する基準電圧・調整器次に、図３を参照して、基準電圧・調整器２４の構成及
び動作について、出力バッファバイアス回路２２のその
他の構成要素との協力関係を踏まえて詳細に説明する。

【００３４】図３に示した如く、基準電圧・調整器２４
はカレントミラーの態様で構成されている。Ｐチャンネ
ルトランジスタ４４及び４６の各々は、それらのソース
をＶ_CCへバイアスしており、且つそれらのゲートは共通
接続している。このカレントミラーの基準枝において、
トランジスタ４４のドレインはそのゲートへ接続してお
り且つＮチャンネルトランジスタ４８のドレインへ接続
している。Ｎチャンネルトランジスタ４８のゲートはＶ
_CCと接地との間に直列接続されている抵抗４７，４９か
ら構成される分圧器へ接続されており、その場合に、ト
ランジスタ４８のゲートは、Ｖ_CC電源電圧の所望の割合
（例えば、６０％）を受取るために抵抗４７及び４９の
間の点に接続されている。一方、抵抗分圧器の各枝は、
初期的にヒューズによって短絡状態とされている一連の
抵抗から構成することが可能であり、従って、選択した
ヒューズを開放状態とすることによって、トランジスタ
４８のゲートへ印加される電圧をプログラムすることが
可能である。

【００３５】トランジスタ４８のソースはバイアス電流
源２６へ接続している。このカレントミラーのミラー枝
においては、トランジスタ４６のドレインが、出力ノー
ドＶＯＨＲＥＦにおいて、Ｎチャンネルトランジスタ５
０のドレインへ接続している。トランジスタ５０のゲー
トは、以下に更に詳細に説明するような態様で、Ｖ_tシ
フト回路３０を介してノードＶＯＨＲＥＦへ結合してい
る。Ｎチャンネルトランジスタ５０のソースは基準枝に
おけるトランジスタ４８のソース、従ってバイアス電流
源２６へ接続している。上述したように、バイアス電流
源２６は電流ｉ_BIASを導通させ、それは、基準電圧・調
整器２４のカレントミラーにおける基準枝とミラー枝と
における電流の和（即ち、トランジスタ４８及び５０を
介して流れる電流の和）である。電流ｉ_BIASは、主に、
Ｎチャンネルトランジスタ５２によって発生され、該ト
ランジスタのドレインはトランジスタ４８及び５０のソ
ースへ接続しており、そのソースは接地へバイアスされ
ており、且つそのゲートは基準バイアス回路５４によっ
て制御される。後に更に詳細に説明するように、本発明
の好適実施例によれば、メモリアクセスサイクルの異な
る部分に対して基準電圧・調整器２４の出力インピーダ
ンスを最適化させるために、メモリアクセスサイクルに
おけるある時間において電流ｉ_BIASを減少させるべく制
御するために（クロック信号Ｃ５０の制御下において）
ダイナミックバイアス回路６０が設けられている。

【００３６】Ｖ_tシフト回路３０は、電圧ＶＯＨＲＥＦ
が出力ドライバ２１におけるＮチャンネルプルアップト
ランジスタ３２のゲートへ印加される（出力バッファ２
１を介して）ということを考慮して、電圧ＶＯＨＲＥＦ
がＮチャンネルスレッシュホールド電圧によって上方へ
シフトされることを確保するために、本発明のこの実施
例における基準電圧・調整器２４のミラー枝におけるＮ
チャンネルトランジスタ５０のゲートのバイアスを供給
する。このシフトが発生される態様については、基準電
圧・調整器２４の動作に関連して以下に説明する。

【００３７】基準電圧・調整器２４の動作について、出
力データがデータ端子２８に供給されるべきメモリサイ
クルにおける時点において詳細に説明する。バイアス基
準回路５４がＮチャンネルトランジスタ５２のゲートへ
バイアス電圧を供給し、カレントミラーを介して導通さ
れるｉ_BIASの値を設定し、ダイナミックバイアス回路６
０はこの時点において実効的にオフである。Ｎチャンネ
ルトランジスタ４８のゲートへ基準電圧として供給され
る抵抗４７，４９によって発生される分圧された電圧
は、トランジスタ４８が導通する範囲を決定し、従って
Ｐチャンネルトランジスタ４４のドレインにおけるバイ
アス条件を決定する。トランジスタ４４によって導通さ
れる電流はミラー枝内のトランジスタ４６によってミラ
ー動作され、従ってトランジスタ４４によって導通され
る電流の倍数である（この点については以下に説明す
る）。

【００３８】トランジスタ４６，５０のドレインにおけ
る電圧ＶＯＨＲＥＦは、トランジスタ４４，４８のドレ
インにおける電圧によって、本回路内のトランジスタの
相対的な寸法によって、及びＶ_tシフト回路３０の効果
によって決定される。カレントミラー回路の技術分野に
おいて公知の如く、トランジスタ５０のゲート電圧は、
基準電圧・調整器２４の差動増幅器効果を考慮すると、
ラインＶＯＨＲＥＦにおける電圧のトランジスタ５０の
ゲートへのフィードバックによって、トランジスタ４８
のゲートにおける電圧と一致する傾向となる。しかしな
がら、Ｖ_tシフト回路３０は、そのゲートをＶＯＨＲＥ
Ｆにおけるそのドレインに接続しており且つそのソース
をトランジスタ５０のゲートへ接続しておりダイオード
形態に接続されているトランジスタ５６を有しており、
従ってスレッシュホールド電圧降下がラインＶＯＨＲＥ
Ｆとトランジスタ５０のゲートとの間に存在している。
トランジスタ５６は、出力ドライバ２０におけるＮチャ
ンネルプルアップトランジスタ３２のうちの一つと同様
に構成されており、特に、同一又は同様のゲート長を有
しており且つ同一の基板ノードバイアス（例えば、接
地）を有している。Ｎチャンネルトランジスタ５８は、
そのドレインをトランジスタ５６のソースへ接続してお
り、且つそのゲートはバイアス基準回路５４によって制
御され、トランジスタ５６を介して適切な電流の導通を
確保し、従ってトランジスタ５６を横断して正確なスレ
ッシュホールド電圧降下が存在している。

【００３９】Ｖ_tシフト回路３０の結果として、ライン
ＶＯＨＲＥＦにおける電圧は、トランジスタ４８のゲー
トにおける基準電圧から、出力ドライバ２０のＮチャン
ネルプルアップトランジスタ３２のスレッシュホールド
電圧と密接に一致するスレッシュホールド電圧値だけブ
ースト即ち増大される。この付加的なスレッシュホール
ド電圧シフトは、電圧ＶＯＨＲＥＦが出力ドライバ２０
におけるＮチャンネルプルアップトランジスタ３２のゲ
ートへ印加されることを考慮すると必要なものであっ
て、従って適切な高レベル駆動を確保している。Ｖ_tシ
フトは、基準電圧・調整器２４の出力インピーダンスを
増加させることがない態様で回路３０によって行われて
おり、特に、出力バッファ２１をスイッチすることによ
って発生される電圧ＶＯＨＲＥＦの変動が発生する場合
にトランジスタ５０を介して電流をシンク即ち吸込むこ
とに対するインピーダンスを増加させることはない。回
路３０を設けることによって基準電圧・調整器２４へ導
入されるオフセット電圧は最小のものであり、且つ段全
体を付加させることなしに単に二つの付加的なトランジ
スタ５６，５８を必要とするに過ぎない。

【００４０】出力バッファ２１におけるプルアップトラ
ンジスタ３６の供給電圧を制御する好適なアプローチに
関して上述したものとは別の態様において出力ドライバ
２０の論理レベル高駆動を制御するために、基準電圧・
調整器２４によってラインＶＯＨＲＥＦ上に発生される
電圧を印加させることが可能であることは勿論である。
例えば、ラインＶＯＨＲＥＦ上に発生される電圧を出力
ドライバ２０におけるプルアップトランジスタと直列し
ているトランジスタのゲートへ直接的に印加させること
が可能であり、又は、別の実施例においては、ラインＶ
ＯＨＲＥＦ上に発生される電圧を出力バッファ２１にお
けるプルアップトランジスタと直列しているトランジス
タのゲートへ印加させることが可能であり、これらの別
の実施形態の各々において、ラインＶＯＨＲＥＦ上の基
準電圧は出力端子へ印加される駆動を制限する。しかし
ながらこれらの変形例においては、当業者によって理解
されるように、ラインＶＯＨＲＥＦ上の基準電圧の絶対
的なレベルは前述したものにおいて使用されるものから
シフトさせることが必要な場合がある。

【００４１】オフセット補償用電流源基準電圧・調整器２４が極めて低い出力インピーダンス
を有するものであることが望ましく、従ってラインＶＯ
ＨＲＥＦ上の電圧を著しく変化させることなしにライン
ＶＯＨＲＥＦへかなりの電流を供給し且つそれから電流
をシンク即ち吸込むことが可能であることが望ましい。
上述したように、ラインＶＯＨＲＥＦ上の電圧は最大出
力駆動を供給しながらデータ端子２８における出力論理
信号を受取る集積回路に損傷を与えることがないように
最大出力高レベル電圧Ｖ_OH最大を制御するものであるか
ら、ラインＶＯＨＲＥＦ上の電圧が調整されるレベル近
くに定常的に止どまることが重要である。

【００４２】従って、基準電圧・調整器２４において
は、駆動能力、従ってトランジスタ４６及び５０のトラ
ンジスタ寸法（即ち、チャンネル幅とチャンネル長との
比、即ちＷ／Ｌ）が極めて大きなものであることが望ま
しい。トランジスタ４６，５０に対するこの大きな寸法
は、基準電圧・調整器２４が迅速に電流を供給（トラン
ジスタ４６を介してＶ_CCからラインＶＯＨＲＥＦへ）又
は電流をシンク即ち吸込む（トランジスタ５０，５２を
介してラインＶＯＨＲＥＦから接地へ）ことを可能とす
る。例えば、トランジスタ４６のＷ／Ｌは１２００の程
度とすることが可能であり、トランジスタ５０のＷ／Ｌ
は６００の程度とすることが可能であり、且つトランジ
スタ４８のＷ／Ｌは３００の程度とすることが可能であ
る。更に、トランジスタ４６のＷ／Ｌはトランジスタ４
４のＷ／Ｌよりも大きなものであることが望ましく、従
ってその場合には手頃なミラー比を得ることが可能であ
り、従ってラインＶＯＨＲＥＦ上で得られる供給電流を
増加させる。更に、高利得のために、トランジスタ４８
のＷ／Ｌがトランジスタ４４のＷ／Ｌよりも著しく大き
なものであることが望ましい。上述した実施例において
は、トランジスタ４４のＷ／Ｌは６０の程度であり、そ
の場合に、基準電圧・調整器２４のミラー比は２０の程
度である。最大供給電流ｉ_sourcemaxは次式によって決
定される。

【００４３】ｉ_sourcemax＝ｉ_BIAS｛（Ｗ／Ｌ）₄₆／（Ｗ／Ｌ）₄₄｝上述した実施例においては、最大供給電流ｉ_sourcemax
は２０×ｉ_BIASの程度である。基準電圧・調整器２４の
最大シンク（吸込み）電流は、バイアス電流源２６によ
って制御されるｉ_BIASに等しい。本発明のこの実施例に
おいては、供給電流が本発明のこの実施例に対してはよ
り重要なパラメータである。なぜならば、それは、出力
ドライバ２１におけるプルアップトランジスタ３２のタ
ーンオンを制御するからである。

【００４４】しかしながら、基準電圧・調整器２４の基
準枝及びミラー枝を介して流れる電流は互いに等しいも
のではないので、一方においては、トランジスタ４４，
４８のドレインにおけるノードと、他方においては、ト
ランジスタ４６，５０のドレインにおけるノードとの間
にオフセット電圧が発生する場合がある。このオフセッ
ト電圧は、３００乃至４００ｍＶの程度となることが可
能であり、且つｉ_BIASが増加すると共に増加する。

【００４５】更に、トランジスタ４８のＷ／Ｌはトラン
ジスタ４４のＷ／Ｌよりも実質的に大きく且つトランジ
スタ４４がダイオード形態（即ち、ゲートがドレインに
接続されている）であるので、トランジスタ４４は、必
要な場合に、トランジスタ４８のドレイン（従って、ト
ランジスタ４４，４６のゲート）における電圧を迅速に
高状態へプルすることが不可能である。例えば、出力ド
ライバ２１のうちの複数個のものがそれらのそれぞれの
プルアップトランジスタ３２を同時的にスイッチオンさ
せる場合に、ラインＶＯＨＲＥＦ上の電圧を適切なレベ
ルに維持するために基準電圧・調整器２４からかなりの
供給電流が必要とされる。この供給電流は、最初に、ラ
インＶＯＨＲＥＦ上の電圧をプルダウン即ち引下げる傾
向となり、それは基準電圧・調整器２４の基準枝内のト
ランジスタ４４，４８のドレインにおける電圧をプルダ
ウンする。なぜならば、トランジスタ４８は、トランジ
スタ４６によって導通される電流の事実上全てがライン
ＶＯＨＲＥＦへ指向されるので、電流源２６によって必
要とされる電流ｉ_BULKのほとんどを一時的に供給するこ
とが必要とされるからである。しかしながら、その寸法
が比較的小さいので（高ミラー比に対して）、トランジ
スタ４４はそれ自身によってそのドレインにおける電圧
を迅速にプルアップ即ち引上げることが不可能である。
この電圧が低状態に止どまる場合には、供給電流に対す
る過渡的な要求が過ぎると、電圧ＶＯＨＲＥＦはその定
常状態電圧をオーバーシュートする。なぜならば、トラ
ンジスタ４４及び４６はそれらのゲートにおける低電圧
によって強くターンオンされるからである。上述したよ
うに、電圧ＶＯＨＲＥＦのオーバーシュートは、より低
い電源電圧を有する下流側の集積回路に損傷を与える場
合がある。

【００４６】従って、本発明の好適実施例によれば、ト
ランジスタ４４，４８のドレインにおいて基準電圧・調
整器２４内へ電流ｉ_NULLを供給するために、オフセット
補償用電流源２８が設けられている。バイアス電流源ト
ランジスタ５２の寸法は、カレントミラーを超えて基準
電圧・調整器２４の基準枝内へ供給する付加的な電流ｉ
_NULLを導通させるのに十分なものでなければならない。
勿論、この付加的な電流を導通させるためにトランジス
タ５２と並列させて付加的なトランジスタを設けること
が可能である。電流ｉ_NULLは、トランジスタ４８によっ
て導通される単位チャンネル幅当たりの電流をトランジ
スタ５０によって導通される単位チャンネル幅当たりの
電流と等しくさせるためのものであって、従ってオフセ
ット電圧が発生することがなく、且つトランジスタ４４
上のトランジスタ４８の負荷を軽減させ、且つトランジ
スタ４４及び４８のドレイン、従ってトランジスタ４
４，４６のゲートにおける電圧が、必要な場合に、迅速
に高状態へプルさせることを可能としている。従って、
ラインＶＯＨＲＥＦ上の電圧のオーバーシュートは防止
される。

【００４７】次に、図４を参照して、オフセット補償用
電流源２８の構成について詳細に説明する。本発明のこ
の特定の実施例においては、オフセット補償用電流源２
８は、実現するために必要とされるトランジスタの数を
最小とするためにバイアス電流源２６におけるバイアス
基準回路５４によって制御される。勿論、オフセット補
償用電流源は、所望により、それ自身のバイアス基準回
路網を有することが可能である。

【００４８】バイアス基準回路５４はＰチャンネルトラ
ンジスタ６２を有しており、そのソースはＶ_CCへバイア
スされ、且つそのゲートは従来の基準電圧回路によって
発生させることが可能であり且つメモリ１０の他の箇所
において使用することが可能であるか、又は好適には補
償用バイアス電圧基準回路によって発生される基準電圧
ＰＶＢＩＡＳによってバイアスされている。Ｎチャンネ
ルトランジスタ６４はダイオード形態に接続されてお
り、そのゲート及びドレインはトランジスタ６４のドレ
インへ接続している。トランジスタ６２及び６４の寸法
は、Ｐチャンネルトランジスタ６２が特定した電圧ＰＶ
ＢＩＡＳに対して飽和状態に止どまることを確保するよ
うに選択されている。例えば、電圧ＰＶＢＩＡＳが約２
Ｖの場合に、Ｗ／Ｌの比が約１５であるトランジスタ６
２及び６４は、Ｖ_CCが公称５Ｖである場合にトランジス
タ６２を飽和状態に維持する。トランジスタ６２，６４
のドレインにおける共通ノードは、基準電圧ＩＳＶＲを
供給し、それはバイアス電流源２６におけるトランジス
タ５２のゲート及びオフセット補償用電流源２８へ印加
される。

【００４９】基準電圧・調整器２４において導通される
電流が大きく且つ温度に関して処理パラメータ及び電源
電圧において予測される変動が大きいので、バイアス基
準回路５４の動作が可及的に安定したものであることが
望ましい。図４に示したバイアス基準回路５４の構成
は、この様な安定性を与えるものである。上述した例に
おいては、シミュレーションの結果によると、温度、処
理パラメータ及び電源電圧における変動に関して、ノー
ドＩＳＶＲにおけるゲート電圧を設定するためにバイア
ス基準回路５４を使用して、バイアス電流源２６におけ
るトランジスタ５２によって導通される最大電流と最小
電流の比は約１．１７である。

【００５０】本発明のこの実施例に基づくオフセット補
償用電流源２８は、カレントミラー回路によって実現さ
れており、その場合に、基準枝はＰチャンネルトランジ
スタ６６とＮチャンネルトランジスタ６８とを有してい
る。トランジスタ６６，６８のソースは、それぞれ、Ｖ
_CC及び接地へバイアスされ、且つそれらのドレインは共
通接続されている。Ｎチャンネルトランジスタ６８のゲ
ートは、バイアス基準回路５４からノードＩＳＶＲにお
いて基準電圧を受取り、且つＰチャンネルトランジスタ
６６のゲートはトランジスタ６６，６８の共通ドレイン
へ接続されると共に、典型的なカレントミラー態様で、
ミラー枝におけるＰチャンネルトランジスタ６９のゲー
トへ接続されている。トランジスタ６９は、そのソース
をＶ_CCへバイアスしており、従ってそのドレイン電流は
電流ｉ_NULLを供給する。勿論、トランジスタ６６，６９
の相対的な寸法は、ミラー比を決定し、従って電流ｉ
_NULLを決定する。電流ｉ_NULLが２．５ｍＡの程度のもの
を発生するためにはミラー比は典型的に５の程度であ
る。上述したように、この付加的な電流ｉ_NULLを導通さ
せるためにトランジスタ５２に対して十分な電流能力が
与えられねばならない。好適には、Ｎチャンネルトラン
ジスタがトランジスタ５２と並列に設けられ、そのゲー
トがラインＩＳＶＲによって制御され、且つ一致した態
様で付加的な電流ｉ_NULLを導通させるためにトランジス
タ６６，６８，６９のミラー回路のものに一致する寸法
を有している。

【００５１】次に、図５及び６を参照して、基準電圧・
調整器２４の動作に与えるオフセット補償用電流源２８
の効果について、シミュレーションを基礎にして説明す
る。図５は、電流ｉ_NULLがゼロ、即ちあたかもオフセッ
ト補償用電流源２８が存在しないかのような場合におい
ての基準電圧・調整器２４の動作を示している。図５
は、基準電圧・調整器２４の出力端における電圧ＶＯＨ
ＲＥＦ、トランジスタ４４，４８の共通ドレインノード
における電圧Ｖ₄₄、データ端子２８のうちの一つにおけ
る出力電圧ＤＱを示している。時間ｔ₀は、全てのデー
タ端子２８が低出力電圧を駆動している場合の、これら
の電圧の定常状態条件を表わしている。例えば、定常状
態においては、電圧ＶＯＨＲＥＦは、好適には、３．３
Ｖ（メモリ１０からの出力データを受取る集積回路のよ
り低い電源電圧）＋Ｎチャンネルスレッシュホールド電
圧（出力ドライバ２０におけるプルアップトランジスタ
３２がＮチャンネル装置であることを考慮）である。

【００５２】時間ｔ₁において、データ端子２８は新た
なデータ状態へのスイッチングを開始し、この例におい
ては、最悪条件は、全ての（例えば、１８個）データ端
子２８が低論理レベルから高論理レベルへスイッチする
場合である。図５に示したように、このスイッチングが
電圧ＤＱが上昇を開始することによって表わせるように
開始すると、ラインＶＯＨＲＥＦ上において出力バッフ
ァ２１によりかなりの供給電流が必要とされ、それがそ
の電圧をプルダウンさせるので、電圧ＶＯＨＲＥＦ及び
Ｖ₄₄は降下する。トランジスタ５０を介しての電流がほ
ぼゼロに減少され（ミラー枝内の電流の全てが出力バッ
ファ２１によって必要とされる）、トランジスタ４８を
して強制的に電流ｉ_BIASの事実上全てを導通させるの
で、この時点において電圧Ｖ₄₄が降下する。このトラン
ジスタ４８による付加的な導通はノードＶ₄₄における電
圧を降下させる。時間ｔ₂は出力過渡的状態の終わりを
表わしており、従って供給電流の要求は減少しはじめ、
基準電圧・調整器２４の動作によってラインＶＯＨＲＥ
Ｆ上の電圧が上昇することを可能とさせる。しかしなが
ら、上述したように、出力バッファ２１によって必要と
される供給電流を供給するために十分な大きさのミラー
比とするために必要とされるトランジスタ４４の寸法が
小さく且つダイオード形態であるために、ノードＶ₄₄に
おける電圧はかなりの時間に亘り低状態に止どまり、且
つ時間ｔ₃に至るまで上昇を開始することはない。ノー
ドＶ₄₄における電圧が、トランジスタ４４及び４６を強
くターンオンした状態に維持するその定常状態値より低
く止どまる限り、ラインＶＯＨＲＥＦにおける電圧は上
昇することが許容され、実際に、その定常状態値を超え
てかなりの余裕（Ｖ_OS）だけ上昇する。この所望の値を
超えてのＶＯＨＲＥＦの上昇は、出力バッファ２１及び
出力ドライバ２０を介してデータ端子２８上に反映さ
れ、実際に、データ端子２８へ接続されている低電源集
積回路へ損傷を発生させる程度にまで反映される。

【００５３】次に、図６を参照すると、電流ｉ_NULLが
２．５ｍＡである場合に対する基準電圧・調整器２４の
動作が、図５に示したものと同一の条件のシミュレーシ
ョンに基づき且つ図５におけるのと同一の時間軸を有す
るものとして示されている。前述したように、時間ｔ₁
において発生するスイッチングが、電圧ＶＯＨＲＥＦ及
びＶ₄₄を降下させる。しかしながら、トランジスタ４
４，４６の共通ドレインノードへ印加される付加的な電
流ｉ_NULLが、このノードの充電を助け、且つその結果、
電圧Ｖ₄₄が上昇を開始する時間ｔ₃は最初のスイッチン
グ時間ｔ₁の後かなり早い時点において発生する。この
場合には電圧Ｖ₄₄がその様に迅速に上昇を開始するの
で、電圧ＶＯＨＲＥＦは、ｉ_NULL＝０である図５の場合
ほど大きく且つ長い時間に亘って定常状態値をオーバー
シュートすることはない。従って、データ端子２８へ接
続されている低電源集積回路に対して損傷が発生するこ
とは回避される。

【００５４】バイアス電流の動的制御前述した説明から明らかなように、出力バッファ２１及
び出力ドライバ２０がデータ端子２８の状態をスイッチ
ングしているような期間中において、基準電圧・調整器
２４の出力インピーダンスが可及的に低いものであるこ
とが望ましい。この様な低い出力インピーダンスは、電
圧ＶＯＨＲＥＦにおいて著しい変動を発生することなし
に、基準電圧・調整器２４によってかなりの供給電流及
びシンク電流を与えることが可能となる。しかしなが
ら、この様な低出力インピーダンスは、基準電圧・調整
器２４を介してのＤＣ電流がかなりのものであり、従っ
て、かなりの定常状態電力散逸を発生し、対応して温度
上昇、信頼性の低下、及びシステム電源に対する負荷を
発生させ、それらは全て望ましいものではない。

【００５５】次に、図７を参照して、メモリアクセスサ
イクルにおいてバイアス電流ｉ_BIASを制御する上でのダ
イナミックバイアス回路６０の構成及び動作について詳
細に説明する。ダイナミックバイアス回路６０は、定常
状態電流を減少させる目的のために、基準電圧・調整器
２４におけるオプション機能として設けられている。図
７に示したように、ダイナミックバイアス回路６０は、
クロック信号Ｃ５０を受取り、且つインバータ７１を介
してそれをＮチャンネルトランジスタ７２のゲートへ印
加する。トランジスタ７２は、そのドレインをバイアス
基準回路５４の出力端及び電流源トランジスタ５２のゲ
ートにおけるノードＩＳＶＲへ接続している。トランジ
スタ７２のソースはＮチャンネルトランジスタ７４のド
レインへ接続しており、トランジスタ７４のゲートはノ
ードＩＳＶＲへ接続しており且つそのソースは接地へ接
続している。

【００５６】動作について説明すると、クロック信号Ｃ
５０が高状態に止どまる限り、トランジスタ７２はオフ
であり、且つダイナミックバイアス回路６０はトランジ
スタ５２のゲートバイアスに影響を与えることはなく又
その際に導通される電流ｉ_BIASの値に影響を与えること
はない。クロック信号Ｃ５０が低状態であると、トラン
ジスタ７２はターンオンされ、且つトランジスタ５２の
ゲートにおける電圧は、トランジスタ７２，７４がノー
ドＩＳＶＲを接地へ向かってプルし且つその際に導通さ
れる電流を減少させるので、減少される。

【００５７】トランジスタ５２のゲートバイアスがダイ
ナミックバイアス回路６０によって減少される範囲は、
当業者にとって明らかなように、バイアス基準回路５４
におけるトランジスタ６４の寸法に対して及びトランジ
スタ５２の寸法に対してのトランジスタ７４の寸法によ
って決定される。この寸法決定は、トランジスタ７４の
ゲート対ソース電圧がバイアス基準回路５４におけるト
ランジスタ６４のゲート対ソース電圧と同一であるとい
うことを考慮すると、容易に決定することが可能であ
る。しかしながら、トランジスタ７４のドレイン対ソー
ス電圧は、典型的に極めて小さく例えば１００ｍＶの程
度であるターンオンされた場合のトランジスタ７２のド
レイン対ソース電圧の量だけトランジスタ６４のドレイ
ン対ソース電圧よりも小さい。トランジスタ６４，７４
の両方が飽和状態にあると、それらのドレイン電流はそ
れらのドレイン対ソース電圧によって著しく影響を受取
ることはなく、そうであるから、トランジスタ６４，７
４は、トランジスタ７２がターンオンされた場合に、互
いに並列であると考えることが可能である。トランジス
タ５２における電流がトランジスタ６４（トランジスタ
７２がオンである場合にトランジスタ７４と並列してい
る）の電流をミラー動作するので、クロック信号Ｃ５０
は電流ｉ_BIASを制御し、そのことは、実効的にトランジ
スタ５２に対するトランジスタ６４のカレントミラー比
を変化させる。

【００５８】例えば、電流ｉ_BIASが、出力スイッチング
期間中を除いて、その完全な値の５０％へ減少されるべ
き場合には、この例におけるようにトランジスタ６４及
び５２のチャンネル幅及びチャンネル長が同一である場
合には、トランジスタ６４及び７４のチャンネル幅及び
チャンネル長は同一である。トランジスタ７２がターン
オフされると、電流ｉ_BIASはバイアス基準回路５４にお
けるトランジスタ６４を介しての電流ｉ₆₄と等しくな
る。トランジスタ７２がターンオンされると（クロック
信号Ｃ５０が低）、上述したように、トランジスタ６
４，７４は実効的に互いに並列状態となり、この例にお
いては、トランジスタ５２のチャンネル幅の実効的に２
倍のチャンネル幅を有する。従って、カレントミラー比
は次式に示すように１／２である。

【００５９】Ｗ₅₂／（Ｗ₆₄＋Ｗ₇₄）＝１／２尚、Ｗ₅₂，Ｗ₆₄，Ｗ₇₄はトランジスタ５２，６４，７４
のチャンネル幅である（チャンネル長は等しいものと仮
定している）。Ｗ₆₄＋Ｗ₇₄の和は互いに並列しているト
ランジスタ６４及び７４の実効的なチャンネル幅であ
る。従って、電流ｉ_BIASは、クロック信号Ｃ５０が低状
態にある期間中１／２だけ減少される。

【００６０】次に、図８を参照して、ダイナミックバイ
アス回路６０の動作及びそれがメモリアクセスサイクル
においてバイアス電流ｉ_BIASに与える影響について説明
する。時間ｔ₀は定常状態において前のサイクルの終わ
りにおけるメモリ１０の条件を示している。データ端子
ＤＱは前のサイクルからの出力データ値ＤＡＴＡ₀を供
給している。出力スイッチングは発生していないので、
クロックＣ５０はこの時刻において低状態である。従っ
て、トランジスタ７２（図７）がインバータ７１によっ
てターンオンされ、トランジスタ７４をバイアス基準回
路５４のトランジスタ６４と並列とさせ、従ってトラン
ジスタ５２のミラー比を減少させるので、電流ｉ_BIASは
その最大値の半分となる。このことは、出力スイッチン
グが予定されないメモリアクセスサイクルにおける時間
期間中に基準電圧・調整器２４によって引出される電流
ｉ_BIASを減少させ、従って、その期間中に、前のデータ
状態（即ち、ＤＡＴＡ₀）のみが維持される。基準電圧
・調整器２４の出力インピーダンスはこの期間中に比較
的高いものであるが、ラインＶＯＨＲＥＦ上の電圧はそ
の正しい定常状態レベルに維持される。

【００６１】時間ｔ₁において、入力クロックＣＬＫが
アクティブ即ち活性状態となることによって新たなメモ
リアクセスサイクルが開始され、一方、例えば、完全に
スタチックなメモリにおいては、クロックＣＬＫはメモ
リのアドレス又はデータ入力端子における遷移を検知す
ることによって発生されるエッジ遷移検知パルスに対応
することが可能である。クロックＣＬＫの前端に応答し
て、クロック信号Ｃ５０が、メモリの最小予測読取りア
クセス時間より安全に短い時間に対応する選択された遅
延の後に、活性化される。クロック信号Ｃ５０が時間ｔ
₂において活性状態となると、トランジスタ７２はイン
バータ７１の動作によってターンオフされる。従って、
トランジスタ５２のカレントミラー比は、出力バッファ
２１及び出力ドライバ２０がデータ端子２８を新たなデ
ータ状態（即ち、ＤＡＴＡ₁）への駆動を開始する時間
の前に、その最大値（この例においては１）へ回復され
る。新たなデータ状態ＤＡＴＡ₁が安定であることを確
保するのに十分な別の遅延時間の後に、クロック信号Ｃ
５０は図８の時間ｔ₃において示した低状態へ復帰す
る。このことは、トランジスタ７２をターンオンさせ、
ｉ_BIASをその最大値の５０％（この例においては）へ減
少させ、従って基準電圧・調整器２４を介して流される
ＤＣ電流を減少させる。

【００６２】調節可能なバイアス電流源次に、図９を参照して本発明の別の実施例に基づくバイ
アス電流源２６′について詳細に説明する。バイアス電
流源２６′は、上述したダイナミックバイアス回路６０
の場合におけるようにクロック信号によるか又はヒュー
ズのプログラミングによるかの何れかによって制御可能
な、基準電圧・調整器２４に対する電流ｉ_BIASの多段レ
ベルの調節を与える。

【００６３】バイアス電流源２６′は前述した如く基準
電圧・調整器２４へ接続されている電流源トランジスタ
５２及びバイアス基準回路５４を組込んでいる。更に、
図７を参照して前に説明したように、トランジスタ７２
及び７４が、トランジスタ７２がターンオンされた場合
に電流ｉ_BIASをその前の値の５０％へ減少させるために
設けられている。しかしながら、この場合には、トラン
ジスタ７２のゲートはＮＡＮＤ機能部７３によって制御
され、ＮＡＮＤ機能部７３は一方の入力端においてクロ
ック信号Ｃ５０を受取り、且つ別の入力端においてノー
ドＦＥＮ５０＊上のヒューズ回路７５の出力を受取る。

【００６４】ヒューズ回路７５は永久的な態様でトラン
ジスタ７２の状態のプログラミング可能性を与える。こ
の様なプログラミング可能性は、ｉ_BIASの最適値が未だ
に決定されていない場合に、メモリ１０の設計及び製造
における初期の段階において有用な場合がある。更に、
ｉ_BIASの値がプログラム可能であることは、メモリ１０
の製造における処理変動が、ｉ_BIASの値がメモリ１０の
初期テストの後に設定されることが望ましいほど大きく
変化する場合に望ましいものである。例えば、メモリ１
０が非常に短いチャンネル幅を有するように処理される
場合、ｉ_BIASの値は、好適には、トランジスタ７２を常
時オン状態に維持するためにヒューズ回路７５をプログ
ラミングすることによって減少させることが可能であ
る。更に、所望の出力スルーレートを選択するためにヒ
ューズ回路７５をプログラムすることが可能である。

【００６５】ヒューズ回路７５の構成は、多数の従来の
態様のうちの何れか一つによって達成することが可能で
ある。図９の実施例では、単に、Ｖ_CCとインバータ７７
の入力端との間に接続されているヒューズ７６を有して
おり、それは、その出力端からノードＦＥＮ５０＊を駆
動する。トランジスタ７８及び７９はそれらのソース／
ドレイン経路をインバータ７７の入力端と接地との間に
接続している。トランジスタ７８のゲートはパワーオン
リセット信号ＰＯＲを受取り、トランジスタ７８はメモ
リ１０のパワーアップと共にインバータ７７の入力端を
接地へプルする。トランジスタ７８のゲートはノードＦ
ＥＮ５０＊においてインバータ７７の出力端へ接続して
いる。動作について説明すると、ヒューズ７６が不変の
ままであると、ノードＦＥＮ５０＊はインバータ７７の
動作によって低状態に保持される。ヒューズ７６が開放
状態であると、ラインＰＯＲ上のパルスがインバータ７
７の入力端を低状態へプルし、ノードＦＥＮ５０＊を高
状態へ駆動し、且つトランジスタ７８をターンオンさせ
てこの条件を維持する。

【００６６】動作について説明すると、ＮＡＮＤ機能部
７３の出力端は、クロック信号Ｃ５０又はノードＦＥＮ
５０＊の何れかが低状態であると、高状態である。従っ
て、ヒューズ７６を開放状態とさせないことによって、
ノードＦＥＮ５０＊は低状態に保持され、ＮＡＮＤ機能
部７０の出力端を高状態に維持し且つトランジスタ７２
を無条件にオン状態に維持する。ヒューズ７６を開放状
態とさせると、クロック信号Ｃ５０は上述した図８の場
合のようにトランジスタ７２の状態を制御する。

【００６７】勿論、トランジスタ７２の状態がヒューズ
回路７５のプログラムした状態にのみ依存するように、
クロック信号Ｃ５０なしでメモリ１０を構成することも
可能である。

【００６８】本発明のこの別の実施例に基づくバイアス
電流源２６′も、前述したトランジスタ７２，７４と同
様の態様で、ノードＩＳＶＲと接地との間に直列接続し
たトランジスタ７２′，７４′を有している。トランジ
スタ７２のゲートは、同様に、クロック信号Ｃ６７の状
態及びノードＦＥＮ６７＊を介してヒューズ回路７５′
に応答してＮＡＮＤ機能部７３′によって制御される。
しかしながら、トランジスタ７４′の寸法は、トランジ
スタ７４の寸法とは異なるものに選択されており、従っ
て、トランジスタ７２′がクロック信号Ｃ６７又はヒュ
ーズ回路７５′の何れかによってターンオンされると、
電流ｉ_BIASはその最大値の異なる割合となるように選択
される。例えば、トランジスタ７４′のチャンネル幅が
バイアス基準回路５４におけるトランジスタ５２及びト
ランジスタ６４の半分であると（チャンネル長が同一で
あると仮定する）、トランジスタ６４，７４′の並列結
合体の実効的なチャンネル幅は１．５×トランジスタ５
２のチャンネル幅である。従って、トランジスタ７４′
がターンオンした状態でのｉ_BIASの値はトランジスタ７
４′がターンオフした場合のその最大値の２／３であ
る。

【００６９】勿論、メモリサイクルの特定の時間におい
て異なる値の電流ｉ_BIASが永久的にプログラムされるか
又はクロック入力されることが所望される場合には、異
なる寸法のその他のトランジスタをバイアス電流源２
６′内に同様に実現させることが可能である。更に、例
えば、トランジスタ７２，７２′の両方を同時的にター
ンオンさせて電流ｉ_BIASを更に減少させることが可能で
ある。電流を減少させるその他の組合わせとすることは
当業者にとって自明なことである。

【００７０】本発明の別の実施例によれば、バイアス電
流ｉ_BIASの値を電気的テストによって決定されるような
処理パラメータに依存し、又はメモリサイクル期間中の
特定の時刻において、特定の設計に対し、個々のメモリ
回路に対して最適化させることが可能である。この最適
化は、一方においては、基準電圧・調整器２４に対する
最大供給及びシンク電流及び最小出力インピーダンス
と、他方においては、基準電圧・調整器２４によって流
される電流との間の利益衡量の最適化を行うことを可能
とする。更に、この最適化において所望の出力スルーレ
ートを選択することが可能である。

【００７１】付加的なシンク電流経路回路次に、図１２及び１３を参照して、ＤＣ電力散逸を増加
させることなしに出力バッファバイアス回路２２のシン
ク電流出力インピーダンスを更に減少させる本発明の別
の実施例について詳細に説明する。図１２及び１３の変
形実施例の各々において、ラインＶＯＨＲＥＦ上の負荷
が出力バッファバイアス回路２２がかなりの電流をシン
ク即ち吸込むことを要求する場合に、かなりの電流を導
通させる回路が設けられている。

【００７２】前述した説明から明らかなように、基準電
圧・調整器回路２４のＤＣ電力散逸は、主に、バイアス
電流源２６によって導通される電流ｉ_BIASの値によって
支配されている。基準電圧・調整器回路２４のシンク電
流能力もこのバイアス電流ｉ_BIASへ制限されている。従
って、回路設計者は、シンク電流能力とＤＣ電力散逸と
の間の利益衡量を計らねばならない。しかしながら、図
１２及び１３に関して以下に説明する実施例の各々は、
電流ｉ_BIASの値を増加させることの必要性なしに、従っ
て出力バッファバイアス回路２２のＤＣ電力散逸を増加
させることなしに、付加的なシンク電流能力を与えてい
る。

【００７３】最初に図１２を参照すると、図３に関して
前述した態様で構成されている出力バッファバイアス回
路２２が、本発明の第一変形実施例に基づいて構成され
たシンク電流経路回路２５と結合して示されている。シ
ンク電流経路回路２５は、Ｐチャンネルシンクトランジ
スタ１００を有しており、そのソースはラインＶＯＨＲ
ＥＦへ接続しており且つそのドレインは接地へ接続して
いる。シンクトランジスタ１００のゲートは、Ｐチャン
ネルトランジスタ１０２及びＮチャンネルトランジスタ
１０４のドレインによって制御され、トランジスタ１０
２のソースはＶ_CCへバイアスされており、トランジスタ
１０４のソースは接地接続されている。Ｐチャンネルト
ランジスタ１０２は、そのゲートがオン条件にバイアス
されており、そうであるから、トランジスタ１０４に対
する負荷として作用する。図１２の実施例においては、
Ｐチャンネルトランジスタ１０２のゲートは基準電圧・
調整器回路２４における電流源トランジスタ５２のドレ
イン（従って、トランジスタ４８，５０のソース）へ接
続している。そうであるから、トランジスタ１０２は実
質的にオン状態に維持される。一方、トランジスタ１０
２のゲートは、トランジスタ１０２が実質的にトランジ
スタ１０４に対するリニアな負荷装置として作用するよ
うに、接地へバイアスさせることが可能である。本発明
のこの実施例においては、トランジスタ１０４のゲート
は基準電圧・調整器回路２４におけるトランジスタ４４
及び４６のゲートへ接続しており、電圧Ｖ₄₄を受取る。
従って、トランジスタ１０４は電圧Ｖ₄₄が上昇するとタ
ーンオンする。

【００７４】図５及び６に関連して上述した基準電圧・
調整器回路２４の動作では、低論理レベルから高論理レ
ベルへの出力端子２８のスイッチングを取扱っており、
その場合に、基準電圧・調整器回路２４は出力バッファ
２１を介して出力ドライバ２０へかなりの電流を供給す
ることが要求されていた。この条件に対する最悪な場合
は、勿論、全ての出力ドライバ２０がその方向にスイッ
チングする場合である。図１２のシンク電流経路回路２
５は、出力バッファ２１へシンク電流を供給するように
指向されており、それは、多数の又は全ての出力ドライ
バ２０がそれらのそれぞれの出力端子２８を高周波数で
高論理レベルから低論理レベルへスイッチさせるべき場
合に発生する場合がある（即ち、基準電圧・調整器回路
２４が未だに前のサイクルにおける電流を供給している
時に電流をシンク即ち吸込むことが要求される場合）。
シンク電流経路回路２５は、ラインＶＯＨＲＥＦ上の電
圧が、出力バッファ２１へ電流を供給する基準電圧・調
整器回路２４上のその所望のレベルをオーバーシュート
する場合に、図５及び６に関して上述した場合における
オーバーシュートを制限すべく作用する。

【００７５】基準電圧・調整器回路２４が電流をシンク
即ち吸込むべき場合には、トランジスタ４４，４６（且
つ、この実施例においては、トランジスタ１０４）のゲ
ートにおける電圧Ｖ₄₄が上昇する。なぜならば、トラン
ジスタ５０を介してのシンク電流は実際に電流ｉ_BIASに
まで上昇するからである。電圧Ｖ₄₄が上昇すると、トラ
ンジスタ１０４はより完全にターンオンし、そのことは
トランジスタ１００のゲートにおける電圧を接地へ向け
てプルし、トランジスタ１０４をターンオンさせる。ト
ランジスタ１０４がターンオンすると、電圧ＶＯＨＲＥ
Ｆから接地への付加的な電流経路が提供され、それはラ
インＶＯＨＲＥＦをタイミングよくオーバーシュート条
件からその所望のレベルへプルすることを助ける。従っ
て、基準電圧・調整器回路２４の出力インピーダンス
は、本発明のこの実施例によれば、シンク電流経路回路
２５によって減少される。

【００７６】ラインＶＯＨＲＥＦ上の電圧がその所望の
レベルへ復帰すると、電圧Ｖ₄₄もその定常状態値へ復帰
する。この条件において、トランジスタ１０４は導通状
態が低下し、従ってトランジスタ１００のゲートは負荷
トランジスタ１０２によって非導通状態へバイアスされ
る。

【００７７】次に、図１３を参照して本発明の別の変形
実施例に基づくシンク電流経路回路２５′について詳細
に説明する。図１３における基準電圧・調整器回路２４
の構成及び動作は上述したものと同様である。

【００７８】本発明のこの実施例に基づくシンク電流経
路回路２５′は、カレントミラーに基づいており、且つ
基準電圧・調整器回路２４と同様の構成である。本発明
のこの実施例においては、シンク電流経路回路２５′が
Ｐチャンネルトランジスタ１１０を有しており、そのソ
ースはラインＶＯＨＲＥＦへ接続しており且つそのドレ
インは接地へ接続しており、従ってそれは別のシンク電
流経路を提供する。トランジスタ１１０のゲートはＮチ
ャンネルトランジスタ１１２，１１４によってバイアス
され、それらのソース／ドレイン経路はＶ_CCと接地との
間に直列接続されている。トランジスタ１１０のゲート
はトランジスタ１１４のドレイン及びトランジスタ１１
２のソースへ接続している。トランジスタ１１４のゲー
トは前述したバイアス基準回路５４からラインＩＳＶＲ
によってバイアスされる。

【００７９】トランジスタ１１２のゲートは以下に詳細
に説明するようにカレントミラー回路によってバイアス
される。本発明のこの実施例によれば、シンク電流経路
回路２５′のカレントミラーは、それらのソース／ドレ
イン経路を互いに直列接続したＰチャンネルトランジス
タ１４４とＮチャンネルトランジスタ１４８とから構成
される基準枝を有しており、トランジスタ１４４のソー
スはＶ_CCへバイアスされており且つトランジスタ１４８
のソースは電流源トランジスタ１５２のドレインへ接続
している。トランジスタ１４４のゲート及びドレインは
共通接続されており、一方トランジスタ１４８のゲート
は前述した基準電圧・調整器２４の抵抗分圧器４７，４
９から分圧された電圧を受取る。ミラー側においては、
Ｐチャンネルトランジスタ１４６がそのソースをＶ_CCへ
バイアスしており且つそのゲートをトランジスタ１４４
のゲート及びドレインへ接続している。一方、Ｎチャン
ネルトランジスタ１５０は、そのドレインをトランジス
タ１４６のドレインへ接続しており、且つそのソースを
基準枝におけるトランジスタ１４８のソースへ接続して
おり、それは電流源トランジスタ１５２のドレインへ接
続している。トランジスタ１４６及び１５０のドレイン
はトランジスタ１１２のゲートへ接続しており、従って
それらのドレイン電圧はトランジスタ１１２の導通状態
を制御する。トランジスタ１５２のゲートはラインＶＯ
ＨＲＥＦへ接続している。電流源トランジスタ１５２
は、そのソースを接地へバイアスしており、且つそのゲ
ートにおいてバイアス電圧ＩＳＶＲを受取り、且つ、前
述した基準電圧・調整器２４におけるトランジスタ５２
と同様に、それを介して制御された電流ｉ_BIASを導通さ
せる。

【００８０】好適には、トランジスタ１４８及び１５０
は互いにバランスされており、且つトランジスタ１４４
及び１４６は互いにバランスされており、従ってカレン
トミラー比は実質的に１である。このカレントミラーに
対しては非増幅型カレントミラー比を使用することが可
能である。なぜならば、それからかなりの供給電流又は
シンク電流が要求されることはないからである。その結
果、オフセット電圧が発生することはない。

【００８１】動作について説明すると、トランジスタ１
４６によって導通される電流はトランジスタ１４８の制
御下においてトランジスタ１４４によって導通される基
準電流をミラー動作によって発生し、これらの基準電流
及びミラー電流が加算されてトランジスタ１５２によっ
て電流ｉ_BIASが導通される。トランジスタ１５０によっ
て導通される電流はラインＶＯＨＲＥＦ上の電圧に従っ
て制御される。従って、前述したように出力バッファ２
１のスイッチング動作に基づいてラインＶＯＨＲＥＦ上
の電圧が上昇すると、トランジスタ１５０はより完全に
ターンオンされる。このことは、トランジスタ１４６，
１５０のドレインにおける電圧及びトランジスタ１１２
のゲートにおける電圧を降下させる傾向となり、トラン
ジスタ１１２をターンオフさせる。バイアス電圧ＩＳＶ
Ｒによって制御されるトランジスタ１１４はトランジス
タ１１０のゲートを接地へ近づけてプルする傾向とな
り、トランジスタ１１０をターンオンし従ってラインＶ
ＯＨＲＥＦに対する付加的な電流シンク経路を与える。
このことはシンク電流状態において基準電圧・調整器２
４に対し減少した出力インピーダンスを与え、従ってラ
インＶＯＨＲＥＦ上の電圧がその所望のレベルをオーバ
ーシュートする傾向となる範囲を減少させる。可変出力Ｖ_OH制御本発明の更に別の実施例によれば、論理信号によるか又
はヒューズのプログラム可能性の何れかによってＶＯＨ
ＲＥＦ制限機能の選択可能性が与えられている。本発明
のこの実施例によれば、より低い電源を使用するその他
の集積回路と結合して使用するために特定されるメモリ
は全てが同一の構成のものではないという場合に対処す
るものである。例えば、サブセットのメモリがＶ_OH最大
が５．０Ｖであって、一方異なるサブセットではＶ_OH最
大が３．３Ｖに制限されている場合がある。製造上の容
易性及び在庫制御の目的のために、何れのものとしても
使用するのに適した単一の集積回路設計を与えることが
望ましく、その場合に、５．０Ｖか又は３．３ＶのＶ_OH
最大の何れとするかの決定は製造プロセスにおける可及
的に最後の段階において行うことが可能であることが望
ましい。更に、特定のメモリチップが３．３Ｖ動作に適
していることは例えば電流駆動などの処理パラメータに
依存する場合があり、従ってあるメモリは、ＶＯＨＲＥ
Ｆ制限機能をイネーブルさせたとしても３．３Ｖ動作仕
様を充足するものではないが、５．０ＶのＶ_OH最大を有
するメモリに対する動作仕様を充足する場合がある。こ
の場合には、電気的テストの後にＶＯＨＲＥＦ制限機能
の選択可能性を有するものであることが望ましい。

【００８２】更に、ＶＯＨＲＥＦ制限機能を選択的にイ
ネーブル即ち動作可能状態及びディスエーブル即ち動作
不能状態とすることの可能なメモリ１０に対する特別テ
ストモードを有することが有用な場合がある。

【００８３】次に、図１０を参照すると本発明の別の実
施例が示されており、その場合には、基準電圧・調整器
１２４は前述した基準電圧・調整器２４と同様に構成さ
れているが、外部信号、特別テストモード信号、又はヒ
ューズ回路のプログラミングによってディスエーブル即
ち動作不能状態とさせることが可能である。尚、基準電
圧・調整器２４と基準電圧・調整器１２４とに共通の構
成要素には共通の参照番号が付してあり、図１０の基準
電圧・調整器１２４に関して説明を繰返すことは割愛す
る。

【００８４】前述した構成要素に加えて、基準電圧・調
整器１２４は、Ｐチャンネルトランジスタ８２，８４，
８９とＮチャンネルトランジスタ８６とを有しており、
それらは、以下に詳細に説明するようにＮＯＲゲート８
０の出力によって表示されることによってＶＯＨＲＥＦ
制限機能がディスエーブルされるべき場合には、あるノ
ードをＶ_CC又は接地へ強制させる。Ｐチャンネルトラン
ジスタ８２，８４，８９の各々は、そのソースをＶ_CCへ
バイアスしており、且つそのゲートはＮＯＲゲート８０
の出力端からラインＬＩＭＯＦＦ＊を受取る。トランジ
スタ８２のドレインは基準電圧・調整器１２４のカレン
トミラーにおけるトランジスタ４４，４６のゲートへ接
続しており、トランジスタ８４のドレインは基準電圧・
調整器１２４の出力端におけるラインＶＯＨＲＥＦへ接
続しており、且つトランジスタ８９のドレインはバイア
ス基準回路５４への入力端へ接続している。Ｎチャンネ
ルトランジスタ８６は、そのドレインをバイアス電流源
２６におけるノードＩＳＶＲへ接続しており、そのソー
スを接地へ接続しており、且つそのゲートは、インバー
タ８５によって反転された後、信号ＬＩＭＯＦＦ＊を受
取る。本発明のこの実施例によれば、パスゲート８８が
電圧ＰＶＢＩＡＳとバイアス基準回路５４との間に設け
られており、且つ信号ＬＩＭＯＦＦ＊に基づいて真信号
及び補元信号によって制御される。

【００８５】動作について説明すると、ＮＯＲ機能部８
０の出力端におけるラインＬＩＭＯＦＦ＊が高論理レベ
ルにあると、トランジスタ８２，８４，８６，８９は全
てターンオフされ且つパスゲート８８はターンオンされ
る。この場合には、基準電圧・調整器１２４は、基準電
圧・調整器２４に関して前述した態様でラインＶＯＨＲ
ＥＦにおける電圧を制限すべく動作する。

【００８６】しかしながら、ＮＯＲ機能部８０の出力端
におけるラインＬＩＭＯＦＦ＊が低論理レベルにある
と、トランジスタ８２，８４，８６，８９は全てターン
オンされ且つパスゲート８８はターンオフされる。この
条件においては、ラインＶＯＨＲＥＦは強制的に５．０
Ｖとされ、従って出力バッファ２１へ印加される（従っ
て出力ドライバ２０におけるプルアップトランジスタ３
２のゲートへ印加される）ドレイン電圧は減少されたレ
ベルへ制限されることはない。基準電圧・調整器１２４
を介して流されるＤＣ電流を最小とさせるために、その
中のあるノードも強制的に特定の電圧とされる。この実
施例においては、トランジスタ４４，４６のゲートはト
ランジスタ８２によってＶ_CCへプルされ、従って基準電
圧・調整器１２４における基準枝及びミラー枝の両方を
ターンオフさせる。パスゲート８８はバイアス基準回路
５４からの電圧ＰＶＢＩＡＳを切断し、トランジスタ８
９はバイアス基準回路５４への入力端をＶ_CCへプルし、
且つトランジスタ８６はノードＩＳＶＲを接地へプル
し、従ってトランジスタ５２及び５８をターンオフさせ
る。勿論、ＮＯＲ機能部８０の出力端は、更に、所望に
より、オフセット補償用電流源２８、バイアス基準回路
５４などのなかにおけるノードへ印加させることが可能
である。

【００８７】本発明のこの実施例においては、ＮＯＲ機
能部８０が三つの入力を受取り、そのうちの何れか一つ
が高論理レベルにあると、ラインＬＩＭＯＦＦ＊を低状
態へ駆動させる。第一入力は論理信号ＤＩＳであり、そ
れは例えばタイミング・制御回路１４などのメモリ１０
におけるその他の箇所において発生させることが可能で
ある。例えば、入力又は命令のある組合わせをメモリ１
０へ印加させて論理信号ＤＩＳを活性化させることが可
能である。ＮＯＲ機能部８０のノードＦＤＩＳ上の第二
入力はヒューズ回路９０によって発生される。ヒューズ
回路９０はヒューズ回路７５に関連して前述したように
構成されており、従ってノードＦＤＩＳはヒューズが不
変のままであると低論理レベルにあり、且つヒューズが
飛ばされていると高論理レベルにある。

【００８８】本発明のこの実施例によれば、特別テスト
パッドＴＰがウエハ形態（即ち、パッケージングの前）
においての電気的テスト期間中に基準電圧・調整器１２
４のイネーブル及びディスエーブル動作を制御すること
が可能である。テストパッドＴＰはインバータ９１の入
力端へ接続しており、それはＮＯＲ機能部８０の入力と
して受取られるノードＴＤＩＳを駆動する。トランジス
タ９２は、そのソース／ドレイン経路をインバータ９１
の入力端と接地との間に接続しており、且つそのゲート
はインバータ９１の出力端におけるノードＴＤＩＳへ接
続している。トランジスタ９３は、そのソース／ドレイ
ン経路をインバータ９１の入力端と接地との間に接続し
ており、且つそのゲートはパワーオンリセット信号ＰＯ
Ｒによって制御される。

【００８９】動作について説明すると、テストパッドＴ
ＰがＶ_CCに保持されると、インバータ９１はノードＴＤ
ＩＳを強制的に低状態とさせる。しかしながら、テスト
パッドＴＰが開放状態のままとされるか又は接地へ接続
されると、パワーアップと共に、トランジスタ９３はイ
ンバータ９１の入力端を低状態へプルし、ノードＴＤＩ
Ｓ上を強制的に高論理レベルとし、それはトランジスタ
９２の動作によって維持される。従って、電気的テスト
期間中に、テストパッドＴＰは基準電圧・調整器１２４
のイネーブル及びディスエーブル動作を制御することが
可能である。この様なテスト結果に依存して、基準電圧
・調整器１２４が永久的にイネーブル状態とされるべき
場合には、テストパッドＴＰをＶ_CCへワイヤボンドさせ
ることが可能であり、又は、基準電圧・調整器１２４が
特定のメモリ１０に対して永久的にディスエーブル状態
とされるべき場合には、開放状態（好適には、接地へハ
ードワイヤ接続）させることが可能である。

【００９０】この様な本発明に基づく基準電圧・調整器
のＶ_OH制限機能の選択的なイネーブル及びディスエーブ
ルは該機能を組込んだ集積回路の製造上の制御を著しく
改善する。特に、異なる仕様限界に対応する集積回路
を、電気的テストの後に製造プロセスの後の段階におい
て最大Ｖ_OH電圧を選択することによって同一の設計即ち
構成のものから製造することが可能である。更に、上述
したように、基準電圧・調整器回路へ入力電圧を供給す
る分圧器を調節するためにヒューズプログラミングを使
用することが可能であり、従って所望の最大Ｖ_OH電圧を
付加的にチューニングすることを可能とする。

【００９１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明の好適実施例に基づく出力ドライバ回
路を組込んだ集積化メモリ回路を示した概略図。

【図２】本発明の好適実施例に基づいて構成された出
力ドライバ回路を示した概略図。

【図３】本発明の好適実施例に基づいて構成した基準
電圧・調整器回路を示した概略図。

【図４】本発明の好適実施例に基づいて構成した基準
電圧・調整器回路において使用されるバイアス電流源を
示した概略図。

【図５】オフセット補償用電流が存在しない場合の本
発明の好適実施例に基づいて構成された基準電圧・調整
器回路の動作を示したタイミング線図。

【図６】オフセット補償用電流が存在する場合の本発
明の好適実施例に基づいて構成された基準電圧・調整器
回路の動作を示したタイミング線図。

【図７】本発明の好適実施例に基づいて構成された基
準電圧・調整器回路において使用するダイナミックバイ
アス制御回路を示した概略図。

【図８】集積回路メモリにおける図７の回路の動作を
示したタイミング線図。

【図９】プログラム可能なバイアス電流レベルを有す
る本発明の別の実施例に基づいて構成されたバイアス電
流源を示した概略図。

【図１０】本発明の好適実施例に基づいて構成された
基準電圧・調整器回路を示した概略図。

【図１１】従来技術に基づいて構成された基準電圧回
路を示した概略図。

【図１２】付加的なシンク電流経路を与える回路を具
備する本発明の別の実施例に基づく基準電圧・調整器回
路を示した概略図。

【図１３】本発明の更に別の実施例に基づく付加的な
シンク電流経路を与えるための回路を具備する基準電圧
・調整器回路を示した概略図。

【符号の説明】

１０読取り／書込みメモリ１２アドレスレジスタ１４タイミング・制御回路１６メモリアレイ１７アドレスレコーダ１８入力ドライバ１９読取り回路２０出力ドライバ２１出力バッファ２２出力バッファバイアス回路２８データ端子

Claims

【特許請求の範囲】

【請求項１】基準電圧回路において、電源電圧へ第一端部を接続したソース／ドレイン経路を
具備しており且つそのソース／ドレイン経路のドレイン
端部へ接続したゲートを具備している第一基準トランジ
スタ、前記第一基準トランジスタのソース／ドレイン経路の第
二端部と共通ノードとの間に接続したソース／ドレイン
経路を具備しており且つ基準電圧を受取るためのゲート
を具備している第二基準トランジスタ、前記電源電圧と出力ノードとの間に接続したソース／ド
レイン経路を具備しており且つ前記第一基準トランジス
タのゲートへ接続しているゲートを具備している第一ミ
ラートランジスタ、前記出力ノードと共通ノードとの間に接続しているソー
ス／ドレイン経路を具備しており且つゲートを具備して
いる第二ミラートランジスタ、前記共通ノードへ結合されており前記第二基準トランジ
スタ及び前記第二ミラートランジスタにおける電流の和
を含む電流を導通させるバイアス電流源、前記出力ノードへ接続しており前記出力ノードにおける
電圧が所望のレベルを超えることに応答して電流を導通
させるシンク電流経路回路、を有することを特徴とする
基準電圧回路。
【請求項２】請求項１において、前記シンク電流経路
回路が、前記出力ノードと接地との間に接続している導通経路を
具備しており且つ制御電極を具備しているシンクトラン
ジスタ、前記出力ノード及び前記シンクトランジスタの制御電極
へ結合されており前記出力ノードにおける電圧の上昇に
応答して前記シンクトランジスタをターンオンさせるシ
ンクバイアス回路、を有することを特徴とする基準電圧
回路。
【請求項３】請求項２において、前記シンクバイアス
回路が、第一電圧と前記シンクトランジスタの制御電極との間に
接続されている導通経路を具備しており且つバイアス電
圧へバイアスされた制御電極を具備している負荷トラン
ジスタ、前記負荷トランジスタの導通経路と直列接続されている
導通経路を具備しており且つ前記出力ノードにおける電
圧に応答すべく結合されている制御電極を具備している
シンク制御トランジスタ、を有することを特徴とする基
準電圧回路。
【請求項４】請求項３において、前記シンク制御トラ
ンジスタの制御電極が前記第一ミラートランジスタのゲ
ートへ結合していることを特徴とする基準電圧回路。
【請求項５】請求項１において、前記第一ミラートラ
ンジスタ及び第一基準トランジスタがＰチャンネル電界
効果トランジスタであることを特徴とする基準電圧回
路。
【請求項６】請求項５において、前記負荷トランジス
タがＰチャンネル電界効果トランジスタであり且つ前記
シンク制御トランジスタがＮチャンネル電界効果トラン
ジスタであることを特徴とする基準電圧回路。
【請求項７】請求項６において、前記負荷トランジス
タの制御電極が前記共通ノードへ接続していることを特
徴とする基準電圧回路。
【請求項８】請求項３において、前記電源電圧へ第一端部が接続されているソース／ドレ
イン経路を具備しており且つそのソース／ドレイン経路
のドレイン端部へ接続しているゲートを具備している第
一シンク基準トランジスタ、前記第一シンク基準トランジスタのソース／ドレイン経
路の第二端部とシンク共通ノードとの間に接続している
ソース／ドレイン経路を具備しており且つ前記基準電圧
を受取るためのゲートを具備している第二シンク基準ト
ランジスタ、前記電源電圧と前記シンク制御トランジスタの制御電極
との間に接続されているソース／ドレイン経路を具備し
ており且つ前記第一シンク基準トランジスタのゲートへ
接続しているゲートを具備している第一シンクミラート
ランジスタ、前記シンク制御トランジスタの制御電極とシンク共通ノ
ードとの間に接続しているソース／ドレイン経路を具備
しており且つゲートを具備している第二シンクミラート
ランジスタ、前記シンク共通ノードへ結合しており前記第二シンク基
準トランジスタ及び第二シンクミラートランジスタにお
ける電流の和を含む電流を導通させるためのシンクバイ
アス電流源、を有することを特徴とする基準電圧回路。
【請求項９】請求項８において、前記第二基準トラン
ジスタのゲート及び前記第二シンク基準トランジスタの
ゲートへ印加される基準電圧を発生するための分圧器を
有することを特徴とする基準電圧回路。
【請求項１０】請求項１において、前記第二ミラート
ランジスタが、前記第二基準トランジスタのものよりも
著しく大きな電流駆動能力を有していることを特徴とす
る基準電圧回路。
【請求項１１】集積回路用の出力ドライバ回路におい
て、電源電圧と出力端子との間に結合されている導通経路を
具備しており且つ制御電極を具備しているプルアップ駆
動トランジスタが設けられており、バイアス電圧に応答して前記プルアップ駆動トランジス
タの駆動を制限する回路が設けられており、前記バイアス電圧を発生するための基準電圧・調整器回
路が設けられており、前記基準電圧・調整器回路が、前記電源電圧に基づいて分圧された電圧を発生する分圧
器と、基準枝とミラー枝とを具備するカレントミラーであっ
て、前記基準枝が前記分圧器からの分圧された電圧を受
取り且つそれに応答して基準電流を導通させ、前記ミラ
ー枝が前記基準電流に応答してミラー電流を導通させ且
つ出力端において前記ミラー電流に基づいてバイアス電
圧を派生させるカレントミラーと、前記カレントミラーの基準枝及びミラー枝へ結合されて
おり前記基準電流及びその際に導通されるミラー電流を
制御するバイアス電流源と、前記カレントミラーのバイアス電圧出力端へ結合してお
り前記バイアス電圧出力が所望のレベルを超えることに
応答してシンク電流を導通させるシンク電流経路回路
と、を有することを特徴とする出力ドライバ回路。
【請求項１２】請求項１１において、前記プルアップ
駆動トランジスタの駆動を制限する回路が、データ信号
を受取るための入力端を具備しており且つ前記プルアッ
プ駆動トランジスタの制御電極へ接続されている出力端
を具備している出力バッファを有しており、前記出力バ
ッファは前記電源電圧より低いバイアス電圧を受取るべ
く接続されていることを特徴とする出力ドライバ回路。
【請求項１３】請求項１２において、前記カレントミ
ラーが、前記電源電圧によってバイアスされるソースを具備して
おり且つ共通接続されたドレイン及びゲートを具備して
いる基準Ｐチャンネルトランジスタ、前記基準Ｐチャンネルトランジスタのドレインへ接続さ
れているドレインを具備しており、前記分圧した電圧を
受取るゲートを具備しており、且つ前記バイアス電流源
へ接続しているソースを具備している基準Ｎチャンネル
トランジスタ、前記電源電圧によってバイアスされるソースを具備して
おり、前記基準Ｐチャンネルトランジスタのゲートへ接
続しているゲートを具備しており、前記バイアス電圧を
発生すべく結合されているドレインを具備しているミラ
ーＰチャンネルトランジスタ、前記バイアス電流源へ接続しているソースを具備してお
り、前記ミラーＰチャンネルトランジスタのドレインへ
接続しているドレインを具備しており、前記バイアス電
圧を受取るべく結合されているゲートを具備しているミ
ラーＮチャンネルトランジスタ、を有することを特徴と
する出力ドライバ回路。
【請求項１４】請求項１３において、前記シンク電流
経路回路が、第一電源と前記シンクトランジスタの制御電極との間に
接続している導通経路を具備しており且つオン状態へバ
イアスされている制御電極を具備している負荷トランジ
スタ、前記負荷トランジスタの導通経路と直列接続している導
通経路を具備しており且つ前記バイアス電圧に応答すべ
く結合されている制御電極を具備しているシンク制御ト
ランジスタ、を有することを特徴とする出力ドライバ回
路。
【請求項１５】請求項１４において、前記シンク制御
トランジスタの制御電極が前記ミラーＰチャンネルトラ
ンジスタのゲートへ結合していることを特徴とする出力
ドライバ回路。
【請求項１６】請求項１５において、前記負荷トラン
ジスタがＰチャンネル電界効果トランジスタであり、且
つ前記シンク制御トランジスタがＮチャンネル電界効果
トランジスタであることを特徴とする出力ドライバ回
路。
【請求項１７】請求項１６において、前記負荷トラン
ジスタの制御電極が前記共通ノードへ接続していること
を特徴とする出力ドライバ回路。
【請求項１８】請求項１４において、電源電圧へ第一端部が接続されているソース／ドレイン
経路を具備しており且つそのソース／ドレイン経路のド
レイン端部へ接続しているゲートを具備している第一シ
ンク基準トランジスタ、前記第一シンク基準トランジスタのソース／ドレイン経
路の第二端部とシンク共通ノードとの間に接続されてい
るソース／ドレイン経路を具備しており且つ前記分圧し
た電圧を受取るためのゲートを具備している第二シンク
基準トランジスタ、前記電源電圧と前記シンク制御トランジスタの制御電極
との間に接続されているソース／ドレイン経路を具備し
ており且つ前記第一シンク基準トランジスタのゲートへ
接続しているゲートを具備している第一シンクミラート
ランジスタ、前記シンク制御トランジスタの制御電極と前記シンク共
通ノードとの間に接続されているソース／ドレイン経路
を具備しており且つゲートを具備している第二シンクミ
ラートランジスタ、前記シンク共通ノードへ結合しており、前記第二シンク
基準トランジスタ及び前記第二シンクミラートランジス
タにおける電流の和を含む電流を導通させるシンクバイ
アス電流源、を有することを特徴とする出力ドライバ回
路。