JPH08316430A - 半導体メモリとその製造方法、スタックドキャパシタ - Google Patents

半導体メモリとその製造方法、スタックドキャパシタ

Info

Publication number
JPH08316430A
JPH08316430A JP7115810A JP11581095A JPH08316430A JP H08316430 A JPH08316430 A JP H08316430A JP 7115810 A JP7115810 A JP 7115810A JP 11581095 A JP11581095 A JP 11581095A JP H08316430 A JPH08316430 A JP H08316430A
Authority
JP
Japan
Prior art keywords
film
insulating film
interlayer insulating
lower electrode
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7115810A
Other languages
English (en)
Inventor
Hiroki Shinkawada
裕樹 新川田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7115810A priority Critical patent/JPH08316430A/ja
Priority to US08/538,480 priority patent/US5717236A/en
Priority to KR1019950036066A priority patent/KR100232989B1/ko
Publication of JPH08316430A publication Critical patent/JPH08316430A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/0698—Local interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 下部電極の中央部に生じる凹部をなくし、リ
ーク電流を低減化してキャパシタの電気特性の向上を図
る。 【構成】 トランジスタを覆うように第１層間絶縁膜１
０とその上にＣＭＰのストッパ材となる第２層間絶縁膜
１１を順次に形成し、コンタクトホール１２を形成した
上で、ポリシリコン膜を成膜してコンタクトホール１２
を埋める。ＣＭＰによりポリシリコン膜を研磨して、第
２層間絶縁膜１１を３０〜１００ｎｍの厚さとする。こ
れにより、凹部の無い平坦な上面を有するポリシリコン
プラグ１４が形成され、その上に形成する下部電極（１
５，１６）もまた凹部の無い均一な膜厚の膜となり、強
誘電体膜２１の中央部にも凹部が生じない。従って、下
部電極（１５，１６）の側面を枠付ける酸化膜スペーサ
１９の落ち込み量も小さくなり、しかもメタル配線２４
の形成も容易となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭやＦＲＡＭ
等の半導体メモリ装置に関し、特に強誘電体膜又は高誘
電体膜をスタックドキャパシタに用いた半導体メモリ装
置に関するものである。又、本発明は、そのようなスタ
ックドキャパシタに関するものでもある。
【０００２】
【従来の技術】最先端ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリでは、そのセル面積の縮小化にと
もない、従来のシリコン酸化窒化膜を用いた３次元キャ
パシタ構造（円筒型、フィン型、トレンチ型など）によ
る対応だけでは、製造プロセスが複雑かつ困難となり、
その結果、十分なキャパシタ容量を得ることができなく
なってきている。
【０００３】そこで、キャパシタに用いる誘電体を誘電
率の大きいものに変える必要性が生じる。そのような誘
電率の高い材料としては、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｂ
ａＴｉＯ３、ＳｒＴｉＯ３等の高誘電体材料やＰｂＴｉ
Ｏ３、ＰｂＺｒＣ３、ＬｉＮｂＯ３、ＰＺＴ、ＰＬＺＴ
などの酸化物セラミックスの強誘電体材料がある。ここ
で、高誘電体とは、室温ではヒステリシスを示さない誘
電率の高い誘電体である。また、これらの誘電体膜を用
いるためには、それらを結晶成長させるための下地層と
なるべき電極材料として、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，Ｗ
などの金属や、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，Ｗなどの合金
や、Ｒｕ／ＲｕＯ２、Ｉｒ／ＩｒＯ２などの金属積層膜
を用いる必要がある。また、バリア層（拡散抑止層）と
しては、ＴｉＮ／ＴｉなどのＴｉ系材料積層膜を用いる
必要がある。これらの薄膜の作製方法としては、スパッ
タ法やＭＯＣＶＤ法などが挙げられる。
【０００４】図３３は、そのような強誘電体膜ないしは
高誘電体膜を用いたスタック構造のキャパシタを有する
ＤＲＡＭの構成を示す断面図である。同図において、１
Ｐは半導体基板、２Ｐはフィールド酸化膜、３Ｐは不純
物領域、４Ｐは拡散層、５Ｐはゲート酸化膜、６Ｐはゲ
ート電極、７Ｐは絶縁膜、９Ｐはビット配線、１０Ｐは
シリコン酸化膜等の層間絶縁膜、１２Ｐはコンタクトホ
ール、１３Ｐはコンタクトホール１２Ｐを埋めるポリシ
リコン膜から成るプラグ、１５Ｐはバリア層、１６Ｐは
スタックドキャパシタの下部電極（Ｐｔ等）、１９Ｐは
シリコン酸化膜のスペーサ、２１Ｐは強誘電体膜又は高
誘電体膜、２２Ｐはスタックドキャパシタの上部電極
（Ｐｔ等）、２３Ｐは層間絶縁膜、２４Ｐはメタル配線
である。ポリシリコンプラグ１３Ｐは、層間絶縁膜１０
Ｐ内に形成されたコンタクトホール１２Ｐと層間絶縁膜
１０Ｐの上面上にポリシリコン膜を形成し、このポリシ
リコン膜をエッチングすることにより形成される。
【０００５】又、他の従来技術として、米国特許第５，
３３５，１３８号のＦｉｇ．３に開示されたものがあ
る。これは、図３３に示された隣り合うキャパシタの下
部電極間のギャップが、下部電極とその下のバリア層の
両膜厚の和と同じ膜厚を有する平坦な絶縁膜で埋め込ま
れた構造を有している。その際、上記絶縁膜は、下部電
極上と上記ギャップ内に絶縁膜を蒸着した上で、この膜
を上記下部電極の上面までＣＭＰ（ケミカル・メカニカ
ル・ポリッシング）法を用いて削除することにより形成
されている。
【０００６】
【発明が解決しようとする課題】ＤＲＡＭのスタックド
キャパシタ（以後、単にキャパシタと称す）に結晶性の
材料である強誘電体薄膜又は高誘電体薄膜を適用する場
合には、その構造および作製プロセスに起因する局所段
差を低減する必要がある。その理由は、強誘電体薄膜な
いし高誘電体薄膜の結晶性が、その様な局所段差におい
ては、不均一に形成されてしまうので、その箇所で膜の
リーク電流が大きくなるなどにより、キャパシタの電気
的特性が劣化してしまうからである。特に、スパッタ法
でそれらの誘電体膜を形成した場合には、その局所段差
において、薄膜化が起こってしまう可能性が高く、さら
に一層、キャパシタの電気的特性の劣化が起こるものと
考えられる。
【０００７】そして、図３３に例示したような従来のキ
ャパシタの構造及びその形成方法では、キャパシタの下
部電極（図３３の１６Ｐ，１５Ｐ）とＭＯＳトランジス
タの拡散層（図３３の４Ｐ）とをつなぐコンタクトとし
てのポリシリコンプラグ（図３３の１４Ｐ）を形成する
ために、ドライエッチングによるエッチバック法を用い
ている。この方法では、仮にエッチバックが均一に行わ
れるとしても、ウエハ面内均一性確保の関係上、どうし
てもポリシリコンプラグ上面が層間絶縁膜（１０Ｐ）の
上面よりも１００〜２００ｎｍ程度落ち込んでしまう。
そして、もしエッチバックが不均一に行われるならば、
その落ち込みの量は一層大きくなる。従って、この方法
により形成されたポリシリコンプラグの上面と層間絶縁
膜の上面との上に強誘電体（高誘電体）キャパシタの下
部電極を形成した場合には、下部電極のバリア層（図３
３の１５Ｐ）の形成および電極（図３３の１６Ｐ）の形
成の際に、ポリシリコンプラグの上面の落ち込みの形状
がそのまま下部電極の形状に反映されるため、ポリシリ
コンプラグの上面上にあたる、下部電極の上面が凹んだ
形状になる。
【０００８】この点は、エッチバック方法に代えて、リ
フロー法によりプラグを形成する場合にも同様に生ずる
問題である。
【０００９】また、下部電極のエッジ部は、バリア層
（１５Ｐ）と電極（１６Ｐ）の両厚さ分だけの段差を持
つことになる。そこで、この部分での誘電体膜の局所的
薄膜化を低減化するために、下部電極のエッジ部に酸化
膜スペーサ（図３３の１９Ｐ）を自己整合的なエッチン
グ法により形成するのが一般的である。しかし、この方
法では、上述したように下部電極の中央部が凹んでいる
ために、酸化膜形成時にその凹み（１００〜２００ｎ
ｍ）の部分が酸化膜で埋められることとなり、上記自己
整合的なエッチングを行う際に、上記凹みの部分に酸化
膜が残らないようにする必要が生じる。そこで、この要
求に応えるべく上記エッチングを更に行うこととなるた
めに、凹み分だけ、下部電極のエッジ部に形成された酸
化膜スペーサの上端が下部電極の上面から落ち込んでし
まい、酸化膜スペーサを形成したにもかかわらず、下部
電極のエッジ部に局所的な段差がなお生じる。
【００１０】これらの点を考えると、従来の下部電極形
成法では、下部電極の中央付近に凹みが生じる結果、そ
の周辺で該電体膜が局所的に薄くなると共に、下部電極
のエッジ部にも局所段差が残ってしまうため、キャパシ
タ誘電体膜がそのエッジ部の局所段差において薄膜化さ
れてしまい、キャパシタの電気的特性がこれらの箇所
で、特にエッジ部の局所段差位置で劣化し、キャパシタ
の信頼性が低下してしまうという問題が生じる。
【００１１】更に、従来の方法では、上記の通りに形成
したキャパシタ誘電体膜の上に上部電極（図３３の２２
Ｐ）を形成し、層間絶縁膜（図３３の２３Ｐ）を挟んで
メタル配線（図３３の２４Ｐ）を行うが、このとき、図
３３に例示したようにキャパシタ上の層間絶縁膜の上面
に段差があると、メタル配線をエッチングにより形成す
ることが困難になる。従来の方法でキャパシタを形成し
た場合、このキャパシタ上の層間絶縁膜の段差を低減す
るのは困難であり、メタル配線の加工プロセス上の困難
さは改善されえない。
【００１２】この発明は、このような問題点を克服すべ
くなされたものであり、その第一の目的は、下部電極に
凹みが生じないような構造のスタックドキャパシタ及び
それを備えた半導体メモリ装置を実現することにあり、
又、その製造方法を提供することにある。
【００１３】その第二の目的は、第一の目的の構造に加
えて、キャパシタ下部電極のエッジ部において局所段差
を生じない構造のスタックドキャパシタとそれを備えた
半導体メモリ装置を実現することにあり、又、その製造
方法を提供することにもある。
【００１４】その第三の目的は、凹みのないキャパシタ
下部電極を形成するにあたり、その下部電極とキャパシ
タコンタクトとの転写プロセスを容易に行えるような構
造を備えた半導体メモリとその製造方法を提供すること
にある。
【００１５】その第四の目的は、スタックドキャパシタ
の上方に形成すべきメタル配線を容易に加工・形成する
ことができるようにすることである。
【００１６】又、その第五の目的は、キャパシタ下部電
極のエッジ部における局所段差の発生を完全に防止する
ことができる酸化膜スペーサをキャパシタ下部電極の側
面に実現することにある。
【００１７】又、その第六の目的は、ＣＭＰ法を用いた
好適な研磨加工方法をスタックドキャパシタの製造に適
用可能とすることにある。
【００１８】
【課題を解決するための手段】請求項１に係る半導体メ
モリでは、半導体基板と、前記半導体基板の主面に形成
されたトランジスタの拡散層と、前記トランジスタを覆
うように前記半導体基板の主面上に平滑に形成された第
１層間絶縁膜と、前記第１層間絶縁膜とは異種類の絶縁
膜であって且つＣＭＰ法を用いた研磨のストッパ材とな
り得る材質の絶縁膜からなり、前記第１層間絶縁膜の上
面に平坦に形成された第２層間絶縁膜と、前記第２及び
第１層間絶縁膜内に形成され、前記拡散層の上面の一部
をその底面とするコンタクトホールと、前記コンタクト
ホール内の空間を埋めるように形成され且つ前記半導体
基板の主面に対する前記第２層間絶縁膜の上面の高さと
同一の高さを持つ平坦な上面を有するプラグと、前記プ
ラグの上面上とその周辺の前記第２層間絶縁膜の上面上
とに形成されたキャパシタ下部電極とを備えている。
【００１９】請求項２に係る半導体メモリでは、請求項
１記載の半導体メモリにおいて、前記第２層間絶縁膜は
前記ＣＭＰ法により所定の膜厚に研磨されて平坦に形成
されたものであり、前記プラグの上面もまた前記ＣＭＰ
法により研磨されて平坦化されたものである。
【００２０】請求項３に係る半導体メモリでは、請求項
２記載の半導体メモリにおいて、前記第２層間絶縁膜は
前記プラグを形成する膜のエッチング率よりも小さなエ
ッチング率を有する絶縁膜から成る。
【００２１】請求項４に係る半導体メモリでは、請求項
２記載の半導体メモリにおいて、前記第１層間絶縁膜は
前記第２層間絶縁膜にドーパントを含めた膜から成る。
【００２２】請求項５に係る半導体メモリでは、請求項
４記載の半導体メモリにおいて、前記第２層間絶縁膜は
シリコン酸化膜であり、前記第１層間絶縁膜は前記ドー
パントを含んだ前記シリコン酸化膜から成る。
【００２３】請求項６に係る半導体メモリでは、請求項
５記載の半導体メモリにおいて、前記第２層間絶縁膜は
ＴＥＯＳ酸化膜であり、前記第１層間絶縁膜は、ボロン
とリンとを前記ドーパントとして含むＴＥＯＳ酸化膜で
ある。
【００２４】請求項７に係る半導体メモリでは、請求項
５記載の半導体メモリにおいて、前記第２層間絶縁膜は
シリケイトガラスであり、前記第１層間絶縁膜は、ボロ
ンとリンとを前記ドーパントとして含むシリケイトガラ
スである。
【００２５】請求項８に係る半導体メモリでは、請求項
１記載の半導体メモリにおいて、前記第２層間絶縁膜の
上面の一部と前記キャパシタ下部電極の側面に形成され
た酸化膜スペーサと、前記キャパシタ下部電極の上面と
前記酸化膜スペーサの上面とを覆うように形成された誘
電体膜とを更に備えている。
【００２６】請求項９に係る半導体メモリでは、請求項
８記載の半導体メモリにおいて、前記キャパシタ下部電
極とギャップを介して隣合う様に別のキャパシタ下部電
極が前記第２層間絶縁膜の上面に更に形成されており、
前記酸化膜スペーサは、前記ギャップを完全に埋める様
に、しかも前記キャパシタ下部電極と前記別のキャパシ
タ下部電極のそれぞれのエッジ部に於いて前記キャパシ
タ下部電極と前記別のキャパシタ下部電極のそれぞれの
上面から落ち込まない様に、盛り上がった形状に形成さ
れている。
【００２７】請求項１０に係る半導体メモリでは、請求
項９記載の半導体メモリにおいて、前記酸化膜スペーサ
は、前記ギャップを埋める様に前記キャパシタ下部電極
の上面上と前記別のキャパシタ下部電極の上面とに形成
した酸化膜を、前記ＣＭＰ法を用いて研磨することによ
り形成されている。
【００２８】請求項１１に係る半導体メモリでは、請求
項８記載の半導体メモリにおいて、前記誘電体膜は強誘
電体膜又は高誘電体膜から成る。
【００２９】請求項１２に係る半導体メモリでは、請求
項８記載の半導体メモリにおいて、前記誘電体膜の上面
上に形成されたキャパシタ上部電極と、前記キャパシタ
上部電極の上面上に形成された第３層間絶縁膜と、前記
第３層間絶縁膜の上面上に形成されたメタル配線とを更
に備えている。
【００３０】請求項１３に係る半導体メモリでは、請求
項１記載の半導体メモリにおいて、前記プラグは、前記
コンタクトホールの側壁と前記拡散層の上面の一部との
上に形成されて前記コンタクトホールを埋めている。
【００３１】請求項１４に係る半導体メモリでは、請求
項１記載の半導体メモリにおいて、前記コンタクトホー
ルの側壁の全面上に形成され、且つ前記コンタクトホー
ルの径よりも小さな開孔径を有すると共に、前記半導体
基板の主面に対する前記第２層間絶縁膜の上面の高さと
同一の高さで平坦に形成された上面を有する酸化膜スペ
ーサを更に備え、前記プラグは前記酸化膜スペーサの開
孔内を埋める様に形成されており、前記キャパシタ下部
電極は前記プラグの上面上と前記酸化膜スペーサの上面
上と前記第２層間絶縁膜の上面上とに形成されている。
【００３２】請求項１５に係る半導体メモリでは、請求
項１４記載の半導体メモリにおいて、前記酸化膜スペー
サはシリコン酸化膜からなる。
【００３３】請求項１６に係る半導体メモリでは、請求
項１４記載の半導体メモリにおいて、前記キャパシタ下
部電極とギャップを介して隣合う様に別のキャパシタ下
部電極が前記第２層間絶縁膜の上面に更に形成されてお
り、前記ギャップを完全に埋める様に、しかも前記キャ
パシタ下部電極と前記別のキャパシタ下部電極のそれぞ
れのエッジ部に於いて前記キャパシタ下部電極と前記別
のキャパシタ下部電極のそれぞれの上面から落ち込まな
いように平滑に形成された別の酸化膜スペーサと、前記
キャパシタ下部電極及び前記別のキャパシタ下部電極の
それぞれの上面上と前記酸化膜スペーサの上面上に形成
された誘電体膜と、前記誘電体膜の上面上に形成された
キャパシタ上部電極と、前記キャパシタ上部電極の上面
上に形成された第３層間絶縁膜と、前記第３層間絶縁膜
の上面上に形成されたメタル配線とを更に備えている。
【００３４】請求項１７に係る半導体メモリの製造方法
は、半導体基板の主面にトランジスタとその拡散層とを
有する半導体メモリの製造方法であって、前記半導体基
板の主面上に前記トランジスタを覆うように第１層間絶
縁膜を平滑に形成する第１工程と、前記第１層間絶縁膜
とは異種類の絶縁膜であって且つＣＭＰ法のストッパ材
となり得る材質の絶縁膜からなる第２層間絶縁膜を前記
第１層間絶縁膜の上面に形成する第２工程と、前記第２
及び第１層間絶縁膜内に、前記拡散層の上面の一部をそ
の底面とするコンタクトホールを形成する第３工程と、
前記コンタクトホール内の空間を埋めるように前記第２
層間絶縁膜の上面上にプラグ層を形成する第４工程と、
前記第２層間絶縁膜の厚みが所定の残膜量となるまで、
前記プラグ層と前記第２層間絶縁膜とを前記ＣＭＰ法を
用いて研磨して、前記コンタクトホール内の空間内に前
記研磨後の前記プラグ層からなるプラグを形成する第５
工程と、前記プラグとの上面とその周辺の前記第２層間
絶縁膜の上面とにキャパシタ下部電極を形成する第６工
程とを備えている。
【００３５】請求項１８に係る半導体メモリの製造方法
は、請求項１７記載の半導体メモリの製造方法におい
て、前記キャパシタ下部電極の側面とその周辺に於いて
露出した前記第２層間絶縁膜の上面の一部とに酸化膜ス
ペーサを形成する第７工程と、前記キャパシタ下部電極
と前記酸化膜スペーサのそれぞれの露出面を覆うように
誘電体膜を形成し、更に当該誘電体膜の上面にキャパシ
タ上部電極を形成するする第８工程と、前記キャパシタ
上部電極の上面に第３層間絶縁膜を形成し、更に当該第
３層間絶縁膜の上面にメタル配線を形成する第９工程と
を備えている。
【００３６】請求項１９に係る半導体メモリの製造方法
では、請求項１８記載の半導体メモリの製造方法におけ
る前記第６工程が、前記プラグとの上面とその周辺の前
記第２層間絶縁膜の上面とにキャパシタ下部電極の膜を
形成し、前記キャパシタ下部電極の膜の上面に更に前記
ＣＭＰ法のストッパ材となり得る別の材質から成るスト
ッパ膜を形成し、前記ストッパ膜の上面に形成したレジ
ストをマスクに前記キャパシタ下部電極の膜と前記スト
ッパ膜とをエッチングし、その後、前記レジストを除去
して前記キャパシタ下部電極とその上に積層された前記
ストッパ膜とを形成する工程を含み、前記第７工程が、
前記キャパシタ下部電極、前記第２層間絶縁膜の上面及
び前記ストッパ膜のそれぞれの露出面上を覆うように酸
化膜を形成し、前記ストッパ膜の膜厚が別の所定の残膜
量となるまで前記ＣＭＰ法を用いて前記酸化膜と前記ス
トッパ膜とを研磨し、前記研磨後に前記ストッパ膜の残
膜のみを除去して前記酸化膜スペーサを形成する工程を
含む。
【００３７】請求項２０に係る半導体メモリの製造方法
では、請求項１９記載の半導体メモリの製造方法におい
て、前記ストッパ膜はシリコン窒化膜又はチタン膜から
成る。
【００３８】請求項２１に係る半導体メモリの製造方法
では、請求項１９記載の半導体メモリにおける前記第３
工程が、前記コンタクトホールを形成する工程と、前記
コンタクトホールの側面及びその前記底面と、前記第２
層間絶縁膜の上面とに、スペーサ用酸化膜を形成する工
程と、前記スペーサ用酸化膜の内で前記第２層間絶縁膜
の上面に形成された部分を異方性エッチングして除去
し、前記コンタクトホールの径よりも小さい開孔径を有
する別の酸化膜スペーサを前記コンタクトホールの側面
に形成する工程とを備え、前記第４工程が、前記別の酸
化膜スペーサで作り出された開孔を埋めるように前記第
２層間絶縁膜の上面上に前記プラグ層を形成する工程を
備え、前記第５工程が、前記第２層間絶縁膜の厚みが前
記所定の残膜量となるまで、前記プラグ層と前記別の酸
化膜スペーサと前記第２層間絶縁膜とを前記ＣＭＰ法を
用いて研磨して、前記別の酸化膜スペーサで作り出され
た開孔内に前記プラグを形成する工程を備え、前記第６
工程が、前記プラグと前記別の酸化膜スペーサと前記別
の酸化膜スペーサの周辺の前記第２層間絶縁膜のそれぞ
れの露出面上に前記キャパシタ下部電極を形成する工程
を備えている。
【００３９】請求項２２に係る半導体メモリの製造方法
では、請求項１８記載の半導体メモリの製造方法におけ
る前記第７工程が、前記キャパシタ下部電極と前記第２
層間絶縁膜とのそれぞれの露出面を覆うように酸化膜を
形成し、前記酸化膜を異方性エッチングして前記酸化膜
スペーサを形成する工程を含む。
【００４０】請求項２３に係る半導体メモリの製造方法
では、請求項２２記載の半導体メモリの製造方法におけ
る前記第３工程が、前記コンタクトホールを形成する工
程と、前記コンタクトホールの側面及び前記底面と前記
第２層間絶縁膜の上面とにスペーサ用酸化膜を形成する
工程と、前記スペーサ用酸化膜の内で前記第２層間絶縁
膜の上面に形成された部分を異方性エッチングして除去
し、前記コンタクトホールの径よりも小さい開孔径を有
する別の酸化膜スペーサを前記コンタクトホールの側面
に形成する工程とを備え、前記第４工程が、前記別の酸
化膜スペーサで作り出された開孔を埋めるように前記第
２層間絶縁膜の上面上に前記プラグ層を形成する工程を
備え、前記第５工程が、前記第２層間絶縁膜の厚みが前
記所定の残膜量となるまで、前記プラグ層と前記別の酸
化膜スペーサと前記第２層間絶縁膜とを前記ＣＭＰ法を
用いて研磨して、前記別の酸化膜スペーサで作り出され
た開孔内に前記プラグを形成する工程を備え、前記第６
工程が、前記プラグと前記別の酸化膜スペーサと前記別
の酸化膜スペーサの周辺の前記第２層間絶縁膜のそれぞ
れの露出面上に前記キャパシタ下部電極を形成する工程
を備えている。
【００４１】請求項２４に係るスタックドキャパシタ
は、半導体基板の主面に形成されたトランジスタの拡散
層と繋がれた半導体メモリ用のスタックドキャパシタで
あって、前記トランジスタを覆うように前記半導体基板
の主面上に平滑に形成された層間絶縁膜と、前記層間絶
縁膜内に形成され、前記拡散層の上面の一部をその底面
とするコンタクトホールと、前記コンタクトホール内の
空間を埋めるように形成され且つ前記半導体基板の主面
に対する前記層間絶縁膜の上面の高さと同一の高さを持
つ平坦な上面を有するプラグと、前記プラグの上面上と
その周辺の前記層間絶縁膜の上面上とに形成されたキャ
パシタ下部電極と、前記キャパシタ下部電極の上面上に
形成された誘電体膜と、前記誘電体膜の上面上に形成さ
れたキャパシタ上部電極とを備え、前記層間絶縁膜は少
なくとも異なる２種類の絶縁膜を有し、その内の最表面
の絶縁膜は前記プラグを形成する膜のエッチング率より
も小さなエッチング率を有する膜であり、その内の最下
位の絶縁膜は前記プラグを形成する膜のエッチング率よ
りも大きなエッチング率を有する膜であり、前記誘電体
膜は強誘電体膜又は高誘電体膜から成る。
【００４２】請求項２５に係るスタックドキャパシタ
は、請求項２４記載のスタックドキャパシタにおいて、
前記層間絶縁膜を形成する前記最下位の絶縁膜はボロン
とリンとをドーパントとして含むシリコン酸化膜であ
り、前記層間絶縁膜を形成する前記最表面の絶縁膜は前
記ドーパントを含まないシリコン酸化膜である。
【００４３】請求項２６に係るスタックドキャパシタ
は、請求項２４記載のスタックドキャパシタにおいて、
前記キャパシタ下部電極のエッジ部に於いて当該キャパ
シタ下部電極の上面からその上面が落ち込まないよう
に、前記キャパシタ下部電極の側面上とその周辺の前記
層間絶縁膜の上面上とに平滑に形成された酸化膜スペー
サを更に備え、前記誘電体膜は前記キャパシタ下部電極
の上面上と前記酸化膜スペーサの上面上とに形成されて
いる。
【００４４】請求項２７に係るスタックドキャパシタ
は、請求項２４記載のスタックドキャパシタにおいて、
前記コンタクトホールの側壁の全面上に形成され、且つ
前記コンタクトホールの径よりも小さな開孔径を有する
と共に、前記半導体基板の主面に対する前記層間絶縁膜
の上面の高さと同一の高さで平滑に形成された上面を有
する酸化膜スペーサを更に備え、前記プラグは前記酸化
膜スペーサの開孔内を埋める様に形成されており、前記
キャパシタ下部電極は前記プラグの上面上と前記酸化膜
スペーサの上面上と前記層間絶縁膜の上面上とに形成さ
れている。
【００４５】請求項２８に係るスタックドキャパシタ
は、請求項２７記載のスタックドキャパシタにおいて、
前記キャパシタ下部電極のエッジ部に於いて当該キャパ
シタ下部電極の上面からその上面が落ち込まないよう
に、前記キャパシタ下部電極の側面上とその周辺の前記
層間絶縁膜の上面上とに平滑に形成された別の酸化膜ス
ペーサを更に備え、前記誘電体膜は前記キャパシタ下部
電極の上面上と前記別の酸化膜スペーサの上面上とに形
成されている。
【００４６】請求項２９に係るスタックドキャパシタ
は、半導体基板の主面上に形成された層間絶縁膜の上面
の上部に形成された半導体メモリ用のスタックドキャパ
シタであって、前記層間絶縁膜の上面に形成されたキャ
パシタ下部電極と、前記キャパシタ下部電極の側面とそ
の周辺の前記層間絶縁膜の上面とに平滑に形成され且つ
その上面のエッジ部の前記層間絶縁膜の上面からの高さ
が前記キャパシタ下部電極の上面の高さよりも高く形成
されている酸化膜スペーサと、前記キャパシタ下部電極
の上面と前記酸化膜スペーサの上面と前記層間絶縁膜の
上面より突出した前記酸化膜スペーサの側面とに形成さ
れた誘電体膜と、前記誘電体膜の上面に形成されたキャ
パシタ上部電極とを備え、前記誘電体膜は強誘電体膜又
は高誘電体膜から成る。
【００４７】請求項３０に係るスタックドキャパシタ
は、請求項２９記載のスタックドキャパシタにおける前
記酸化膜スペーサが、前記キャパシタ下部電極の上面に
予め形成されたストッパ膜と前記層間絶縁膜の上面とを
覆うように形成した酸化膜を、前記ストッパ膜が所定の
残膜量となるまでＣＭＰ法により研磨して平滑化し、且
つ前記ストッパ膜の残膜を除去して形成されている。
【００４８】
【作用】請求項１に係る半導体メモリでは、コンタクト
ホール内の空間を埋めるプラグの上面は平坦であり、し
かも半導体基板の主面からのプラグの上面の高さは半導
体基板の主面からの第２層間絶縁膜の上面の高さと同一
であるため、当該プラグの上面とその周辺の第２層間絶
縁膜の上面との上に形成されたキャパシタ下部電極もま
た、凹部のない平坦な電極となる。
【００４９】請求項２に係る半導体メモリでは、ＣＭＰ
法を用いた研磨の際に第２層間絶縁膜がストッパ材とし
て機能して所定の膜厚に形成され、その結果、同時にＣ
ＭＰ法により研磨されるプラグの上面の高さは第２層間
絶縁膜の高さと一致し、且つプラグの上面は平坦化され
る。
【００５０】請求項３に係る半導体メモリでは、第２層
間絶縁膜はＣＭＰ法を用いた研磨に於けるストッパ材と
して機能する。
【００５１】請求項４に係る半導体メモリでは、第２層
間絶縁膜はＣＭＰ法を用いた研磨に於けるストッパ材と
して機能する。
【００５２】請求項５に係る半導体メモリでは、第２層
間絶縁膜はＣＭＰ法を用いた研磨に於けるストッパ材と
して機能する。
【００５３】請求項６に係る半導体メモリでは、第２層
間絶縁膜はＣＭＰ法を用いた研磨に於けるストッパ材と
して機能する。
【００５４】請求項７に係る半導体メモリでは、第２層
間絶縁膜はＣＭＰ法を用いた研磨に於けるストッパ材と
して機能する。
【００５５】請求項８に係る半導体メモリでは、キャパ
シタ下部電極は凹部の無い平坦な膜であるため、その上
に形成された誘電体膜の部分は凹部の無い膜であり且つ
均一な膜厚を有する。そのため、従来、キャパシタ下部
電極の上方に当たる誘電体膜の部分に凹部が生じていた
ことに起因した影響が酸化膜スヘーサの形状に生じな
い。
【００５６】請求項９に係る半導体メモリでは、ギャッ
プ内に形成された酸化膜スペーサは、キャパシタ下部電
極の上面よりも盛り上がった形状を有しているため、キ
ャパシタ下部電極のエッジ部に局所段差を生じさせな
い。
【００５７】請求項１０に係る半導体メモリでは、酸化
膜スペーサはＣＭＰ法を用いて研磨されるので、キャパ
シタ下部電極のエッジ部に局所段差を生じさせない。
【００５８】請求項１１に係る半導体メモリでは、誘電
体膜は強誘電体として、又は高誘電体として機能する。
【００５９】請求項１２に係る半導体メモリでは、キャ
パシタ下部電極は凹部の無い膜であるので、その上に順
次に形成された誘電体膜、キャパシタ上部電極及び第３
層間絶縁膜の各々もまた、キャパシタ下部電極の上方に
当たる部分において凹部を生じさせない。そのため、凹
部の無い第３層間絶縁膜の上面上にメタル配線が形成さ
れる。
【００６０】請求項１３に係る半導体メモリでは、プラ
グはコンタクトホールを完全に埋めている。
【００６１】請求項１４に係る半導体メモリでは、酸化
膜スペーサはコンタクトホールの径を縮小する。この結
果、プラグの上面の径も縮小化される。
【００６２】請求項１５に係る半導体メモリでは、シリ
コン酸化膜は酸化膜スペーサはとして機能する。
【００６３】請求項１６に係る半導体メモリでは、ギャ
ップ内に形成された別の酸化膜スペーサは、キャパシタ
下部電極の上面から落ち込んだ形状を有していないた
め、キャパシタ下部電極のエッジ部に局所段差を生じさ
せない。このため、誘電体膜、キャパシタ上部電極及び
第３層間絶縁膜の各々は、全面的に凹部の無い膜とな
り、凹部の全く無い第３層間絶縁膜の上面全体にわたっ
てメタル配線が形成される。
【００６４】請求項１７に係る半導体メモリでは、第５
工程によって、プラグの上面は、半導体基板の主面に対
する第２層間絶縁膜の上面の高さと同一の高さを持つ平
坦な面に形成される。従って、第６工程によって、キャ
パシタ下部電極は、凹部のない平坦な電極に形成され
る。
【００６５】請求項１８に係る半導体メモリの製造方法
では、第６工程によって形成されたキャパシタ下部電極
が凹部のない平坦な電極であるため、その側面に形成さ
れた酸化膜スペーサには、キャパシタ下部電極が凹部と
なる従来技術において生じていた様な影響は生じない。
そして、第８工程により形成された誘電体膜とキャパシ
タ上部電極とは、共にキャパシタ下部電極の上方に当た
る部分において凹部を生じさせない。同じく、第９工程
により形成された第３層間絶縁膜もまた、そのキャパシ
タ下部電極の上方に当たる部分において凹部を生じさせ
ない。従って、凹部を生じさせない第３層間絶縁膜の部
分に対して、容易にメタル配線を形成できる。
【００６６】請求項１９に係る半導体メモリの製造方法
では、ストッパ膜を用いてＣＭＰ法による研磨を行って
いるので、当該研磨によってキャパシタ下部電極がダメ
ージを受けることは無い。しかも、当該研磨終了後に上
記ストッパ膜を除去しているので、当該除去後に形成さ
れた酸化膜スペーサは、キャパシタ下部電極の上面に対
して盛り上がった形状となる。このため、キャパシタ下
部電極のエッジ部に局所段差が生じることは無い。
【００６７】請求項２０に係る半導体メモリの製造方法
では、シリコン窒化膜又はチタン膜は、ＣＭＰ法による
研磨のストッパ膜として機能する。
【００６８】請求項２１に係る半導体メモリの製造方法
では、別の酸化膜スペーサはコンタクトホールの径を縮
小する。この結果、プラグの上面の径も縮小化される。
【００６９】請求項２２に係る半導体メモリの製造方法
では、異方性エッチングによってキャパシタ下部電極の
側面に形成された酸化膜スペーサは、キャパシタ下部電
極の上面よりも僅かに落ち込む。
【００７０】請求項２３に係る半導体メモリの製造方法
では、別の酸化膜スペーサはコンタクトホールの径を縮
小する。この結果、プラグの上面の径も縮小化される。
【００７１】請求項２４に係る半導体メモリ用のスタッ
クドキャパシタでは、コンタクトホール内の空間を埋め
るプラグの上面は平坦であり、しかも半導体基板の主面
からのプラグの上面の高さは層間絶縁膜を構成する最表
面の絶縁膜の上面のそれと同一であるため、当該プラグ
の上面とその周辺の最表面の絶縁膜の上面との上に形成
されたキャパシタ下部電極もまた、凹部のない平坦な電
極となる。
【００７２】請求項２５に係る半導体メモリ用のスタッ
クドキャパシタでは、ボロンとリンとをドーパントとし
て含むシリコン酸化膜が最表面の絶縁膜に当たり、上記
ドーパントを含まないシリコン酸化膜が層間絶縁膜を形
成する最下位の絶縁膜を構成する。
【００７３】請求項２６に係る半導体メモリ用のスタッ
クドキャパシタでは、酸化膜スペーサは、キャパシタ下
部電極の上面から落ち込んだ形状を有していないため、
キャパシタ下部電極のエッジ部に局所段差を生じさせな
い。このため、誘電体膜とキャパシタ上部電極の各々
は、全面的に凹部の無い膜となる。
【００７４】請求項２７に係る半導体メモリ用のスタッ
クドキャパシタでは、酸化膜スペーサはコンタクトホー
ルの径を縮小し、この結果、プラグの上面の径も縮小化
される。
【００７５】請求項２８に係る半導体メモリ用のスタッ
クドキャパシタでは、別の酸化膜スペーサは、キャパシ
タ下部電極の上面から落ち込んだ形状を有していないた
め、キャパシタ下部電極のエッジ部に局所段差を生じさ
せない。このため、誘電体膜とキャパシタ上部電極の各
々は、全面的に凹部の無い膜となる。
【００７６】請求項２９に係る半導体メモリ用のスタッ
クドキャパシタでは、酸化膜スペーサは、キャパシタ下
部電極の上面から落ち込んだ形状を有していないため、
キャパシタ下部電極のエッジ部に局所段差を生じさせな
い。このため、誘電体膜とキャパシタ上部電極の各々
は、その酸化膜スペーサの上方に当たる部分において凹
部を生じさせない。
【００７７】請求項３０に係る半導体メモリ用のスタッ
クドキャパシタでは、ストッパ膜がＣＭＰのストッパ材
となり、且つキャパシタ下部電極の上面の損傷を防ぐ。
【００７８】
【実施例】
（実施例１）以下、この発明の第１実施例を、ＤＲＡＭ
に適用した場合を例として説明する。
【００７９】図１〜図１０の各々は、第１実施例を説明
するための半導体メモリ装置の構造を示す断面図であ
る。この内、図１０が製造完了後の構造を示しており、
図１〜図９が製造途中の構造を示している。
【００８０】この実施例における半導体メモリ装置ない
しスタックドキャパシタ（以下、キャパシタと称す）が
図３３に示した従来の半導体メモリ装置ないしキャパシ
タと異なる点は、図１０に示すように、ＭＯＳトラン
ジスタを被覆し且つコンタクトホール１２を形成する層
間絶縁膜を異なる二種の膜１０（その内の最下位の絶縁
膜），１１（その内の最表面の絶縁膜）として形成し、
ポリシリコンプラグ１４（プラグ）をＣＭＰ（Chemic
al Mecanical Polishing）法を用いた研磨により形成し
た点にある。これにより、実施例１は、従来技術ではポ
リシリコンプラグ上面が落ち込んでしまっていた形状を
落ち込まないように改善している。
【００８１】即ち、実施例１では、ＣＭＰ法を用いてポ
リシリコンプラグ１４を形成するため、層間絶縁膜が露
出した時点で、ポリシリコン膜のＣＭＰ研磨を止めなけ
ればならない。そこで、この実施例１では、層間絶縁膜
を２層以上の構成としているのであり、最表面の絶縁膜
（第２層間絶縁膜）１１をＣＭＰ研磨のストッパ材とな
るような絶縁膜で、例えばノンドープなＴＥＯＳ酸化膜
やノンドープなシリケイド・ガラス（ＳＧ）のようなシ
リコン酸化膜で形成し、その下の層間絶縁膜（第１の層
間絶縁膜）１０は、キャパシタ下の層間膜形状を平滑に
できるような材料、例えば、ボロン（Ｂ）とリン（Ｐ）
を含んだＴＥＯＳ酸化膜（ＢＰＴＥＯＳ酸化膜）やＢと
Ｐを含んだＳＧのようなリフローガラスなどの材料（ド
ーパントを含むシリコン酸化膜）で形成する。
【００８２】この第一実施例では、より好ましい具体例
として、上記の第１層間絶縁膜１０に、濃度１〜３ｗｔ
％のボロン（Ｂ）と濃度６〜８ｍｏｌ％のリン（Ｐ）と
をドープしたＴＥＯＳ酸化膜を用い、最表面の第２層間
絶縁膜１１に、その膜厚２００ｎｍ以下のドーパントを
含まないＴＥＯＳ酸化膜を用いている。このような材料
を選択したポイントは、ＣＭＰ研磨と層間絶縁膜との選
択比にある。
【００８３】即ち、まず第一にビット線（図１０の９）
上の層間絶縁膜を平面化する必要があるが、ノンドープ
のシリコン酸化膜ではそれを実現できないので、それを
可能とするドーパントを含んだシリコン酸化膜、ここで
はＢＰＴＥＯＳ酸化膜を用いる。しかし、そのＢＰＴＥ
ＯＳ酸化膜をＣＭＰのストッパー層として使う場合に
は、ＢＰＴＥＯＳ酸化膜はプラグ層となるべきポリシリ
コン膜よりも柔らかい材料なので、ＣＭＰを施すとポリ
シリコン膜よりもＢＰＴＥＯＳ酸化膜の方が先に研磨・
除去される結果、ポリシリコンプラグが突出した形状と
なってしまうという不具合が生じる。そこで、本願出願
人は、ＢＰＴＥＯＳ酸化膜に代えて、より固い材料であ
る、ドーパントを含まないＴＥＯＳ酸化膜を、ＣＭＰの
ストッパー層ないしストッパ材として用いることとし
た。この場合には、以下の表１に示すとおり、ＴＥＯＳ
酸化膜のエッチング率はポリシリコン膜のそれよりも約
１／２の大きさとなるので、ノンドープなＴＥＯＳ酸化
膜をストッパー層の好適な材料として採用することで、
実施例１の目的を十分に達成することが可能となる。
【００８４】
【表１】
【００８５】続いて、図１０に示した半導体メモリ装置
ないしスタックドキャパシタの製造プロセスを図１〜図
１０に基づいて説明する。
【００８６】先ず、図１に示すように、トランジスタの
一方のドレイン／ソース領域である不純物領域４ｂ（拡
散層とも称す）の露出面上に、ビット配線９を加工形成
する。この状態では、まだ、デバイス構造は平坦化され
ていない。
【００８７】同図において、１はシリコン基板等からな
る半導体基板、２はフィールド酸化膜、３は不純物領
域、４ａ，４ｂは半導体基板１の主面に形成された不純
物領域（拡散層）、５はトランジスタのゲート酸化膜、
６はトランジスタのゲート電極、７は絶縁膜、８は層間
絶縁膜、９はビット配線である。
【００８８】次に、ＢＰＴＥＯＳ酸化膜などのリフロー
可能なドーパントを含むシリコン酸化膜を用いて、熱処
理によるリフロー、および、エッチバック法を順次に行
い、その上面が完全に平滑化された第１層間絶縁膜１０
を、トランジスタのビット線９及び半導体基板１の主面
の上方に、それらを被覆するように形成する。そして、
第１層間絶縁膜１０の上面上に、ＴＥＯＳ酸化膜など
の、研磨ストッパーとして機能する第２層間絶縁膜１１
を２００ｎｍ程度の厚さで形成する（図２）。
【００８９】ここで、第２層間絶縁膜１１の厚みを２０
０ｎｍ程度としたのは、次の理由による。即ち、ＣＭＰ
研磨後の第２層間絶縁膜の厚みは、後処理時の熱処理の
際にクラックが生じない厚み、即ち３０〜１００ｎｍと
する必要があるので、当初の第２層間絶縁膜１１を２０
０ｎｍよりも更に厚く形成してしまった場合には、ＣＭ
Ｐ研磨時のエッチング量が多くなってしまい、均一性の
バラツキが多発するおそれがあるので、これを回避する
ためである。
【００９０】次に、図示しないレジストマスクを用い
て、その底面が不純物領域４ａの上面となるキャパシタ
コンタクトホール１２を、第１及び第２層間絶縁膜１
０，１１内に加工形成する（図３）。その後、上記レジ
ストマスクを除去する。
【００９１】更に、キャパシタコンタクトホール１２内
の空間を完全に埋めるように、ポリシリコン膜１３（プ
ラグ層）を第２層間絶縁膜１１の上面上に形成する（図
４）。
【００９２】次に、ＣＭＰ法を用いて、プラグ上部が落
ち込むような局所段差を生じないように、ポリシリコン
膜１３を研磨平坦化し、最表面の第２層間絶縁膜１１を
所定の残膜量に、即ち３０〜１００ｎｍ程度の残膜量に
形成して、ポリシリコンプラグ１４を形成する（図
５）。これにより、ポリシリコンプラグ１４の上面は平
坦化され、且つ当該上面の半導体基板１の主面からの高
さは、第２層絶縁膜１１の当該高さと同一となる。
【００９３】更に、そのポリシリコンプラグ１４の上面
上とその周辺における第２層間絶縁膜１１の上面上と
に、拡散抑止層としてのバリア層１５、下部電極１６を
順次に製膜し、レジスト１７をマスクにキャパシタ下部
電極（１５，１６）を加工形成する（図６）。ここで、
キャパシタ下部電極と称するときは、バリア層１５と下
部電極１６とを含めたものを意味する。バリア層の材料
としては、ＴｉＮ／Ｔｉ等のＴｉ系材料積層膜を用い
る。又、下部電極１６の材料としては、強誘電体（高誘
電体）薄膜の結晶成長を可能とする下地層である必要が
あるため、Ｐｔ、Ｐｄ、Ｒｈ、Ｎｉ、Ｗ等の金属膜や、
Ｐｔ、Ｐｄ、Ｒｈ、Ｎｉ、Ｗ等の合金膜や、Ｒｕ／Ｒｕ
Ｏ２、Ｉｒ／ＩｒＯ２等の金属積層膜を用いる必要があ
る。
【００９４】その後、レジスト１７を除去した上で、キ
ャパシタ下部電極（１５，１６）の側面部３０に酸化膜
スペーサを形成するための酸化膜を、ここではシリコン
酸化膜１８を、キャパシタ下部電極（１５，１６）の上
面上及び側面上と、当該キャパシタ下部電極の周辺にあ
たる露出した第２層間絶縁膜１４の上面上とに製膜し、
これにより当該キャパシタ下部電極（１５，１６）と隣
り合うキャパシタ下部電極（別のキャパシタ下部電極）
との間のギャップをシリコン酸化膜１８で埋める（図
７）。
【００９５】次に、異方性ドライエッチングを用いて、
下部電極１６のエッジ部３１で局所段差を生じないよう
にシリコン酸化膜１８をエッチングして、キャパシタ下
部電極の側面部３０（図７参照）に酸化膜スペーサ１９
を枠付けする（図８）。その際、本実施例１では、キャ
パシタ下部電極（１５，１６）の中央部に凹部が生じて
いないので、従来技術のように凹部の残部を取り除くエ
ッチングを行う必要がない。そのため、その分だけ、従
来技術（図３３参照）と比べて、キャパシタ下部電極の
エッジ部３１での局所段差が本実施例１では小さくな
る。
【００９６】その後、強誘電体（又は高誘電体）膜２１
をスパッタ法又はＭＯＣＶＤ法を用いて製膜し、その上
に、キャパシタ上部電極２２（以後、単に上部電極２２
と称す）を製膜する（図９）。ここで、高誘電体膜とし
ては（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ３、ＳｒＴｉ
Ｏ３等を、強誘電体膜としてはＰｂＴｉＯ３、ＰｂＺｒ
０３、ＬｉＮｂ０３、ＰＺＴ、ＰＬＺＴ等の酸化物セラ
ミックスを用いる。尚、強誘電体膜又は高誘電体膜を総
称して、単に誘電体膜とも呼ぶことにする。又、上部電
極２２の材料には、下部電極１６に用いられるものを用
いても良い。
【００９７】そして、第３層間絶縁膜２３を上部電極２
２の上面上に製膜した後、メタル配線材料を製膜し、加
工することにより、メタル配線２４を形成する（図１
０）。
【００９８】以上のように、本実施例１では、ポリシリ
コンプラグ１４の上面に凹部が生じないため、下部電極
１６上で強誘電体膜（又は高誘電体膜）２１が凹部を生
じさせることなく平坦に形成され、その膜厚も均一化さ
れ、しかも、キャパシタ下部電極（１５，１６）のエッ
ジ部３１での強誘電体膜（又は高誘電体膜）２１の膜厚
が、図３３の従来技術よりも十分に厚くなる。このた
め、リーク電流が格段に減少し、キャパシタの信頼性が
向上する。加えて、キャパシタ下部電極（１５，１６）
の上方にあたる強誘電体膜（又は高誘電体膜）２１，上
部電極２２及び第３層間絶縁膜２３の各部分に凹部が生
じていない分だけ、メタル配線２４の形成も従来の場合
より容易となる。
【００９９】（実施例２）以下、この発明の第２実施例
に係る半導体メモリ装置ないしスタックドキャパシタ
を、図に従って説明する。第２実施例は、第１実施例を
更に改善したものである。
【０１００】図１１〜図１６は、第２実施例を説明する
ための半導体メモリ装置ないしスタックドキャパシタの
構造を示す断面図である。その内、図１６が製造完了後
の状態を示しており、図１１〜図１５が製造途中の状態
を示している。
【０１０１】この実施例における半導体メモリ装置が図
３３に示した従来の半導体メモリ装置と異なる特徴点
は、図１６に示す通り、ポリシリコンプラグ１４をＣ
ＭＰ法で形成した点と、キャパシタ下部電極（１５，
１６）の側面部３０に形成する酸化膜スペーサ３６をも
ＣＭＰ法で形成することにより、下部電極１６のエッジ
部３１において生じていた、下部電極１６の上面からの
落ち込み（局所段差）が全く無いようにした点である。
この内、特徴点は実施例１と同じ特徴であり、特徴点
がここでの特有な効果を発揮する部分である。
【０１０２】ところで、上記特徴点と類似した先行技
術としては、既述した米国特許第５，３３５，１３８号
に開示されたものがある。しかし、この先行技術は、プ
ラグをリフローないしエッチバック方法で形成するとき
にはプラグの上面の中央部に凹部が生じるという問題点
を解決していない点で問題があると共に、キャパシタ下
部電極間のギャップを埋める平坦な絶縁膜をＣＭＰ法で
形成する方法自体にも問題がある技術である。後者の問
題点を、詳述すれば、次の通りである。
【０１０３】即ち、ＣＭＰ法は、既知の通り、支持部に
取り付けたウエハの研磨面とパッドとの間にスラリー溶
液を流し込んで研磨するものである。ここで、スラリー
溶液はｐＨ１０．４のＫＯＨやＮａＯＨ溶液中にシリカ
粒を含んだものであり、このシリカ粒が研磨中、ウエハ
の研磨面上の膜表面に対して傷を入れる。そして、この
傷部分をとかしながら研磨していくのが、ＣＭＰ法であ
る。
【０１０４】ところが、米国特許第５，３３５，１３８
号の技術では、そのＦｉｇ．３と第６コラム第３４行〜
同コラム第４３行に記載する通り、キャパシタの下部電
極の上面上と下部電極間のギャップ内に、ＣＭＰ研磨を
行うべき絶縁膜（シリコン窒化膜又はシリコン酸化膜）
を蒸着し、この絶縁膜を直接ＣＭＰ研磨することで、下
部電極間のギャップ内に平坦な膜を形成している。しか
し、この方法を用いる場合には、下部電極であるＰｔ等
の表面にスラリー溶液中のシリカ粒が傷を付けることと
なるが、Ｐｔ等の金属膜に付いたこの傷はとけずに残っ
てしまうため、ＣＭＰ研磨後の下部電極の表面にダメー
ジが残り、下部電極の特性が劣化してしまうという問題
点が生じる。
【０１０５】この実施例２は、米国特許第５，３３５，
１３８号の先行技術が有する問題点をも克服することが
できる構造とその製造方法を提供するものである。
【０１０６】続いて、実施例２の半導体メモリ装置の製
造プロセスを図１１〜図１６にしたがって説明し、本半
導体メモリ装置ないしスタックドキャパシタの構造の特
徴を明らかにする。尚、図１１〜図１６中、実施例１の
場合と同一符号のものは、同一のものを示す。
【０１０７】先ず、ポリシリコン膜をＣＭＰ法によって
研磨し、ポリシリコンプラグ１４を形成する。この段階
までは、実施例１で述べた図１〜図５の工程と同様であ
る。
【０１０８】次に、実施例１と同様にして第２層間絶縁
膜１１とポリシリコンプラグ１４の両上面上に、バリア
層１５となるべきＴｉ系の膜と下部電極１６となるべき
Ｐｔ等の膜を、スパッタ法等を用いて順次に形成する。
更に、下部電極１６の膜の上面全体にわたって、ＣＭＰ
研磨のストッパ材となり得る、別の材質からなる膜（ス
トッパ膜）を形成する。そして、そのストッパ膜の上面
上にレジストマスク３２を形成し、このレジストマスク
３２をマスクとしてドライエッチング法により第２層間
絶縁膜１１の上面上に順次に形成された上記３つの膜を
同時に加工して、バリア層１５，下部電極１６及びスト
ッパ膜３３を形成する。ここで、ストッパ膜３３として
は、後述するシリコン酸化膜３４との選択比との関係
で、シリコン酸化膜３４よりもエッチングレイトの小さ
い材料、具体的には、シリコン窒化膜又はチタン膜を用
いる（図１１）。
【０１０９】そして、レジスト３２を除去した後、キャ
パシタ下部電極（１５，１６）とその上のストッパ膜３
３及び当該キャパシタ下部電極（１５，１６）と隣り合
う別のキャパシタ下部電極（１５，１６）との間のギャ
ップ部３５を埋め込むための酸化膜３４（ここでは、シ
リコン酸化膜を用いている。）を製膜する（図１２）。
【０１１０】次に、ＣＭＰ法を用いて、キャパシタ下部
電極のエッジ部３１で局所段差を生じないように酸化膜
３４を研磨し、キャパシタ下部電極間のギャップ部３５
に平滑な酸化膜スペーサ３６を埋め込む（図１３）。こ
の際、ストッパ膜３３がＣＭＰのストッパ層として機能
するため、下部電極のエッジ部３１に局所段差を生じさ
せないと共に、直接、下部電極１６がＣＭＰにより研磨
されることはないので、下部電極１６が劣化することも
ない。
【０１１１】次に、ＣＭＰ研磨のストッパ膜３３を、例
えば熱リン酸溶液を用いたウェットエッチングによって
除去する。これにより、酸化膜スペーサ３６は下部電極
１６の上面よりも盛り上がったような形状となる（図１
４）。即ち、酸化膜スペーサ３６の上面のエッジ部の第
２層間絶縁膜１１の上面からの高さは、キャパシタ下部
電極（１５，１６）の上面の第２層間絶縁膜１１からの
高さよりも高く突出して形成される。
【０１１２】その後、強誘電体膜又は高誘電体膜２１を
スパッタ法又はＭＯＣＶＤ法等で製膜し、その上に、上
部電極２２を製膜する（図１５）。そして、第３層間絶
縁膜２３を製膜した後、メタル配線材料を製膜、加工し
て、メタル配線２４を形成する（図１６）。その際、強
誘電体（又は高誘電体）膜２１の上面、従って、上部電
極２２及び第３層間絶縁膜２３は全面的に凹部のない平
坦な膜となるので、メタル配線２４の形成は、実施例１
以上に容易となる。
【０１１３】以上のように、実施例２の半導体メモリ装
置ないしはスタックドキャパシタでは、ポリシリコンプ
ラグ１４の上面・中央の凹部がなくなると共に、キャパ
シタ下部電極のエッジ部での局所段差も全くなくなるの
で、リーク電流は更に一層減少し、キャパシタの電気的
特性は飛躍的に向上し得る。
【０１１４】（実施例３）以下、この発明の第３実施例
に係る半導体メモリ装置ないしスタックドキャパシタ
を、図１７〜図２６に従って説明する。
【０１１５】図１７〜図２６の各々は、第３実施例を説
明するための半導体メモリ装置及びスタックドキャパシ
タの構成を示す断面図である。尚、図１７〜図２６中、
実施例１と同一の符号のものは同一のものを示す。
【０１１６】この実施例における半導体メモリ装置が図
３３に示した従来の半導体メモリ装置と異なる点は、次
の点である。
【０１１７】即ち、レジストマスクで開口したコンタク
トホール１２の側壁に、後述する酸化膜スペーサ１９と
は別の酸化膜スペーサ４１を形成し、コンタクトホール
１２の径を縮小している。その際、特に、コンタクトホ
ール１２の下側つまり半導体基板側の径をより一層縮小
している。これにより、ポリシリコンプラグ１４をＣＭ
Ｐで形成するときに、ややオーバー研磨（たとえば、１
００ｎｍ程度）することで、コンタクトホール１２の上
部の径もＣＭＰで研磨する前よりも更に縮小し、かつ、
従来、凹みが生じていたポリシリコンプラグ１４の上面
の形状を改善した点にある。この改善の結果、キャパシ
タコンタクトホール１２の上部の径が縮小された分だ
け、キャパシタ下部電極とキャパシタコンタクト（プラ
グ）との転写プロセス上の重ね合わせマージンも増え
る。
【０１１８】続いて、その製造プロセスを図１７〜図２
６に基づいて説明する。
【０１１９】図１７に示すように、図示しないレジスト
マスクを用いて、キャパシタコンタクトホール１２を開
口する。ここまでの工程は、実施例１の図１〜図３と同
様である。
【０１２０】次に、コンタクト径縮小のための枠付けス
ペーサ用酸化膜としてのシリコン酸化膜４０（例えば、
減圧ＣＶＤ法で形成したＴＥＯＳ酸化膜）を、コンタク
トホール１２の底面及び側壁ないし側面上と第２層間絶
縁膜１１の上面上に製膜する（図１８）。
【０１２１】そして、異方性ドライエッチングによりシ
リコン酸化膜４０をエッチングして、酸化膜スペーサ４
１をコンタクトホール１２の側壁上とその底面の一部の
上に形成する（図１９）。この結果、酸化膜スペーサ４
１は、コンタクトホール１２の径よりも小さい開孔径を
有する開孔をコンタクトホール１２内の空間に形成す
る。
【０１２２】更に、コンタクトホール１２内の上記開孔
を埋めるように、ポリシリコン膜４２を第２層間絶縁膜
１１の上面上に形成して、プラグ層を形成する（図２
０）。
【０１２３】次に、ＣＭＰ法を用いて、ポリシリコンプ
ラグ４３の上部が落ち込むような局所段差を生じさせな
いように、ポリシリコン膜４２（プラグ層）を研磨平坦
化し、最表面の第２層間絶縁膜１１を３０〜１００ｎｍ
程度の残膜量にして、ポリシリコンプラグ４３を形成す
る（図２１）。
【０１２４】そのポリシリコンプラグ４３の上面上及び
残った第２層間絶縁膜１１の内でポリシリコンプラグ４
３の周辺にあたる部分の上面上に、バリア層１５、下部
電極１６となるべき膜を順次に製膜し、レジスト４４を
マスクとして、キャパシタ下部電極（１５，１６）を加
工形成する（図２２）。そして、レジスト４４を除去し
た後に、キャパシタ下部電極（１５，１６）のギャップ
部４５に酸化膜スペーサを形成するためのシリコン酸化
膜１８を、露出した第２層間絶縁膜１１の上面上及びキ
ャパシタ下部電極（１５，１６）の上面と側面上に製膜
する（図２３）。
【０１２５】次に、異方性ドライエッチングにより、下
部電極１６のエッジ部３１で局所段差を生じないように
シリコン酸化膜１８をエッチングして、両キャパシタ下
部電極間のギャップ部４５内に酸化膜スペーサ１９を枠
付けする（図２４）。この点は、実施例１と同様の構成
である。
【０１２６】その後、強誘電体（又は高誘電体）膜２１
を製膜し、その上に、上部電極２２を製膜する（図２
５）。そして、第３層間絶縁膜２３を製膜した後、メタ
ル配線材料を製膜、加工して、メタル配線２４を形成す
る（図２６）。
【０１２７】この実施例３においても、第１の実施例で
述べたのと同様の効果が得られる。
【０１２８】（実施例４）実施例４は、実施例３の技術
と実施例２の技術とを組み合わせたものである。即ち、
図３２の断面図に示す通り、キャパシタ下部電極（１
５，１６）をその側面において枠付けする酸化膜スペー
サを、実施例３における酸化膜スペーサ（図２６の１
９）に代えて、実施例２における酸化膜スペーサ３６に
置き換えたものである。従って、実施例４では、キャパ
シタコンタクトとキャパシタ下部電極との転写重ね合わ
せマージンの増加という実施例３の特有の効果が生じる
のに加えて、実施例２で述べた効果も生じる。
【０１２９】なお、酸化膜スペーサ３６はコンタクトホ
ール１２内の酸化膜スペーサ４１からみれば「別の酸化
膜スペーサ」に該当し、逆に酸化膜スペーサ４１は酸化
膜スペーサ３６からみれば「別の酸化膜」に該当する。
【０１３０】実施例４の製造方法を、図２７〜図３０の
各断面図に示す。図２７の酸化膜スペーサ４１とプラグ
１４の形成方法は図１７〜図２１と同様であり、図２７
以後のプロセスは実施例２の図１１〜図１６に示したも
のと同一であり、それらの説明は割愛する。
【０１３１】（実施例上の特有効果）本実施例において
は、（１）半導体メモリ装置の強誘電体（高誘電体）膜
キャパシタにおける下部電極の中央部に凹部が生じなく
なるので、下部電極のエッジ部における局所的段差を格
段に低減することができ、これにより、局所的段差を有
する従来の強誘電体（又は高誘電体）膜キャパシタを用
いた半導体メモリ装置に比ベて、キャパシタのリーク電
流の増大などに起因した電気的特性の劣化がなくなると
いう効果、（２）半導体メモリ装置のキャパシタコンタ
クトの径縮小化のために、酸化膜スペーサによる径縮小
法とＣＭＰによる平坦化プラグ形成法とを組み合わせて
いるので、これにより、キャパシタコンタクトとキャパ
シタ下部電極との転写重ね合わせマージンを増加させる
ことができるという効果、（３）スタックドキャパシタ
を形成する工程で生じていた局所段差を低減できるの
で、上記キャパシタ上に第３層間絶縁膜を挟んで形成す
るメタル配線の加工形成が格段に容易になるという効果
がある。
【０１３２】尚、上記実施例１〜４では、トランジスタ
を覆う層間絶縁膜を第１及び第２の層間絶縁膜１０，１
１という２種類の絶縁膜で形成したが、３種類以上の絶
縁膜で形成しても良い。この場合には、層間絶縁膜の最
表面の絶縁膜がＣＭＰ法のストッパ材となり得る材質か
ら成る絶縁膜で、丁度、それは第２層間絶縁膜に該当
し、その膜よりも下方の絶縁膜は全て平滑に形成可能な
膜であり、これらの絶縁膜を総称すれば、丁度、第１層
間絶縁膜に該当することとなる。
【０１３３】
【発明の効果】請求項１に係る発明によれば、キャパシ
タ下部電極を凹部の無い均一な膜厚の電極に形成できる
ので、キャパシタ下部電極に於ける局所段差を低減する
ことができる。その結果、当該局所段差から生じるリー
ク電流を低減することができ、キャパシタの電気的特性
の向上に寄与できる。
【０１３４】請求項２に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１３５】請求項３に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１３６】請求項４に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１３７】請求項５に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１３８】請求項６に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１３９】請求項７に係る発明によれば、ＣＭＰ法に
よる研磨を利用して、キャパシタ下部電極を凹部の無い
均一な膜厚の電極に形成することができる。
【０１４０】請求項８に係る発明によれば、凹部の無い
均一な膜厚のキャパシタ下部電極の側面に酸化膜スペー
サを形成しているので、キャパシタ下部電極に於ける局
所段差を従来の場合と比べて一層低減することができ、
その分、キャパシタの電気的特性を向上させることがで
きる。
【０１４１】請求項９に係る発明によれば、凹部の無い
均一な膜厚のキャパシタ下部電極を形成できると共に、
酸化膜スペーサの形成によってキャパシタ下部電極のエ
ッジ部に於ける局所段差の発生を完全に防止できるの
で、リーク電流を大幅に低減してキャパシタの電気的特
性を格段に向上させることが出来る。
【０１４２】請求項１０に係る発明によれば、ＣＭＰ法
による研磨を利用して、酸化膜スペーサ形成することが
できる。
【０１４３】請求項１１に係る発明によれば、リーク電
流の少ない、強誘電体キャパシタないしは高誘電体キャ
パシタを実現することが出来る。
【０１４４】請求項１２に係る発明によれば、キャパシ
タ下部電極に於いて生じていた局所段差を低減できるの
で、メタル配線の加工・形成が格段に容易になるという
効果がある。
【０１４５】請求項１３に係る発明によれば、凹部の無
いプラグを容易に実現することができる。
【０１４６】請求項１４に係る発明によれば、拡散層に
繋がったプラグとキャパシタ下部電極との間の転写重ね
合わせマージンを増加させることができる。
【０１４７】請求項１５に係る発明によれば、汎用的な
シリコン酸化膜で以て酸化膜スペーサを実現することが
できる。
【０１４８】請求項１６に係る発明によれば、キャパシ
タ下部電極に於ける局所段差を格段に低減してリーク電
流を十分に低減させることができると共に、メタル配線
の加工・形成を格段に容易にすることが可能となる。
【０１４９】請求項１７に係る発明によれば、キャパシ
タ下部電極を凹部の無い均一な膜厚の電極に形成するこ
とができ、これによりキャパシタ下部電極に於ける局所
段差を低減することができる。その結果、当該局所段差
から生じるリーク電流を低減することができ、キャパシ
タの電気的特性の向上に寄与することができる。
【０１５０】請求項１８に係る発明によれば、容易にメ
タル配線を形成することが出来る。
【０１５１】請求項１９に係る発明によれば、ＣＭＰ法
を用いた酸化膜の研磨時にキャパシタ下部電極が損傷を
受けるのを完全に防止して、局所段差の発生を完全に防
止できる酸化膜スペーサを形成することができる。これ
により、キャパシタ下部電極の特性の劣化が無く且つリ
ーク電流を十分に低減化された高性能のキャパシタを実
現することができる。
【０１５２】請求項２０に係る発明によれば、シリコン
窒化膜またはチタン膜という汎用な膜をＣＭＰ法を用い
た研磨のストッパ材として利用することができる。
【０１５３】請求項２１に係る発明によれば、拡散層に
繋がったプラグとキャパシタ下部電極との間の転写重ね
合わせマージンを増加させることができるので、製造が
より容易となる効果がある。
【０１５４】請求項２２に係る発明によれば、局所段差
の発生の少ない酸化膜スペーサをキャパシタ下部電極の
側面に形成することができる。
【０１５５】請求項２３に係る発明によれば、プラグと
キャパシタ下部電極との間の転写重ね合わせマージンを
増加させることができ、これにより、一層容易な製造方
法を提供できる効果がある。
【０１５６】請求項２４に係る発明によれば、キャパシ
タ下部電極を凹部の無い均一な膜厚の電極に形成するこ
とができ、これによりキャパシタ下部電極に於ける局所
段差を低減することができる。その結果、当該局所段差
から生じるリーク電流を低減することが可能となり、電
気的特性に優れたスタックドキャパシタを実現すること
ができる。
【０１５７】請求項２５に係る発明によれば、汎用なシ
リコン酸化膜を基礎として層間絶縁膜を実現することが
できる。
【０１５８】請求項２６に係る発明によれば、酸化膜ス
ペーサの形成によってキャパシタ下部電極のエッジ部に
於ける局所段差の発生を完全に防止することができる。
その結果、リーク電流を大幅に低減することが可能なス
タックドキャパシタを実現することができる。
【０１５９】請求項２７に係る発明によれば、スタック
ドキャパシタを製造する際に、プラグとキャパシタ下部
電極との間の転写重ね合わせマージンを増加させること
ができる効果がある。
【０１６０】請求項２８に係る発明によれば、酸化膜ス
ペーサの形成によってキャパシタ下部電極のエッジ部に
於ける局所段差の発生を完全に防止することができる。
その結果、リーク電流を大幅に低減することが可能なス
タックドキャパシタを実現することができる。
【０１６１】請求項２９に係る発明によれば、キャパシ
タ下部電極のエッジ部に於ける局所段差の発生を完全に
防止して、リーク電流を大幅に低減可能なスタックドキ
ャパシタを提供することができる。
【０１６２】請求項３０に係る発明によれば、スタック
ドキャパシタを製造する際に、キャパシタ下部電極の特
性を劣化させることなく、ＣＭＰ法を用いた研磨を利用
することが可能となる効果がある。
【図面の簡単な説明】
【図１】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図２】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図３】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図４】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図５】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図６】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図７】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図８】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図９】 この発明の第１実施例の半導体メモリ装置の
断面図である。
【図１０】 この発明の第１実施例の半導体メモリ装置
の断面図である。
【図１１】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１２】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１３】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１４】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１５】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１６】 この発明の第２実施例の半導体メモリ装置
の断面図である。
【図１７】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図１８】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図１９】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２０】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２１】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２２】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２３】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２４】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２５】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２６】 この発明の第３実施例の半導体メモリ装置
の断面図である。
【図２７】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図２８】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図２９】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図３０】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図３１】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図３２】 この発明の第４実施例の半導体メモリ装置
の断面図である。
【図３３】 従来技術における半導体メモリ装置の断面
図である。
【符号の説明】
１ 半導体基板、４ａ 不純物領域、９ ビット配線、
１０ 第１層間絶縁膜、１１ 第２層間絶縁膜、１２
コンタクトホール、１４ ポリシリコンプラグ、１６
下部電極、１８ シリコン酸化膜、１９ 酸化膜スペー
サ、２１ 強誘電体膜又は高誘電体膜、２２ 上部電
極、２３ 第３層間絶縁膜、２４ メタル配線、３３
シリコン窒化膜又はチタン膜、３６ 酸化膜スペーサ、
４１ 酸化膜スペーサ。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の主面に形成されたトランジスタの拡散
    層と、 前記トランジスタを覆うように前記半導体基板の主面上
    に平滑に形成された第１層間絶縁膜と、 前記第１層間絶縁膜とは異種類の絶縁膜であって且つＣ
    ＭＰ法を用いた研磨のストッパ材となり得る材質の絶縁
    膜からなり、前記第１層間絶縁膜の上面に平坦に形成さ
    れた第２層間絶縁膜と、 前記第２及び第１層間絶縁膜内に形成され、前記拡散層
    の上面の一部をその底面とするコンタクトホールと、 前記コンタクトホール内の空間を埋めるように形成され
    且つ前記半導体基板の主面に対する前記第２層間絶縁膜
    の上面の高さと同一の高さを持つ平坦な上面を有するプ
    ラグと、 前記プラグの上面上とその周辺の前記第２層間絶縁膜の
    上面上とに形成されたキャパシタ下部電極とを、備えた
    半導体メモリ。
  2. 【請求項２】 請求項１記載の半導体メモリにおいて、 前記第２層間絶縁膜は前記ＣＭＰ法により所定の膜厚に
    研磨されて平坦に形成されたものであり、 前記プラグの上面もまた前記ＣＭＰ法により研磨されて
    平坦化されたものであることを特徴とする、半導体メモ
    リ。
  3. 【請求項３】 請求項２記載の半導体メモリにおいて、 前記第２層間絶縁膜は前記プラグを形成する膜のエッチ
    ング率よりも小さなエッチング率を有する絶縁膜から成
    ることを特徴とする、半導体メモリ。
  4. 【請求項４】 請求項２記載の半導体メモリにおいて、 前記第１層間絶縁膜は前記第２層間絶縁膜にドーパント
    を含めた膜から成ることを特徴とする、半導体メモリ。
  5. 【請求項５】 請求項４記載の半導体メモリにおいて、 前記第２層間絶縁膜はシリコン酸化膜であり、 前記第１層間絶縁膜は前記ドーパントを含んだ前記シリ
    コン酸化膜から成ることを特徴とする、半導体メモリ。
  6. 【請求項６】 請求項５記載の半導体メモリにおいて、 前記第２層間絶縁膜はＴＥＯＳ酸化膜であり、 前記第１層間絶縁膜は、ボロンとリンとを前記ドーパン
    トとして含むＴＥＯＳ酸化膜であることを特徴とする、
    半導体メモリ。
  7. 【請求項７】 請求項５記載の半導体メモリにおいて、 前記第２層間絶縁膜はシリケイトガラスであり、 前記第１層間絶縁膜は、ボロンとリンとを前記ドーパン
    トとして含むシリケイトガラスであることを特徴とす
    る、半導体メモリ。
  8. 【請求項８】 請求項１記載の半導体メモリにおいて、 前記第２層間絶縁膜の上面の一部と前記キャパシタ下部
    電極の側面に形成された酸化膜スペーサと、 前記キャパシタ下部電極の上面と前記酸化膜スペーサの
    上面とを覆うように形成された誘電体膜とを、更に備え
    た半導体メモリ。
  9. 【請求項９】 請求項８記載の半導体メモリにおいて、 前記キャパシタ下部電極とギャップを介して隣合う様に
    別のキャパシタ下部電極が前記第２層間絶縁膜の上面に
    更に形成されており、 前記酸化膜スペーサは、前記ギャップを完全に埋める様
    に、しかも前記キャパシタ下部電極と前記別のキャパシ
    タ下部電極のそれぞれのエッジ部に於いて前記キャパシ
    タ下部電極と前記別のキャパシタ下部電極のそれぞれの
    上面から落ち込まない様に、盛り上がった形状に形成さ
    れていることを特徴とする、半導体メモリ。
  10. 【請求項１０】 請求項９記載の半導体メモリにおい
    て、 前記酸化膜スペーサは、前記ギャップを埋める様に前記
    キャパシタ下部電極の上面上と前記別のキャパシタ下部
    電極の上面とに形成した酸化膜を、前記ＣＭＰ法を用い
    て研磨することにより形成されたことを特徴とする、半
    導体メモリ。
  11. 【請求項１１】 請求項８記載の半導体メモリにおい
    て、 前記誘電体膜は強誘電体膜又は高誘電体膜から成ること
    を特徴とする、半導体メモリ。
  12. 【請求項１２】 請求項８記載の半導体メモリにおい
    て、 前記誘電体膜の上面上に形成されたキャパシタ上部電極
    と、 前記キャパシタ上部電極の上面上に形成された第３層間
    絶縁膜と、 前記第３層間絶縁膜の上面上に形成されたメタル配線と
    を、 更に備えたことを特徴とする、半導体メモリ。
  13. 【請求項１３】 請求項１記載の半導体メモリにおい
    て、 前記プラグは、前記コンタクトホールの側壁と前記拡散
    層の上面の一部との上に形成されて前記コンタクトホー
    ルを埋めていることを特徴とする、半導体メモリ。
  14. 【請求項１４】 請求項１記載の半導体メモリにおい
    て、 前記コンタクトホールの側壁の全面上に形成され、且つ
    前記コンタクトホールの径よりも小さな開孔径を有する
    と共に、前記半導体基板の主面に対する前記第２層間絶
    縁膜の上面の高さと同一の高さで平坦に形成された上面
    を有する酸化膜スペーサを更に備え、 前記プラグは前記酸化膜スペーサの開孔内を埋める様に
    形成されており、 前記キャパシタ下部電極は前記プラグの上面上と前記酸
    化膜スペーサの上面上と前記第２層間絶縁膜の上面上と
    に形成されていることを特徴とする、半導体メモリ。
  15. 【請求項１５】 請求項１４記載の半導体メモリにおい
    て、 前記酸化膜スペーサはシリコン酸化膜からなることを特
    徴とする、半導体メモリ。
  16. 【請求項１６】 請求項１４記載の半導体メモリにおい
    て、 前記キャパシタ下部電極とギャップを介して隣合う様に
    別のキャパシタ下部電極が前記第２層間絶縁膜の上面に
    更に形成されており、 前記ギャップを完全に埋める様に、しかも前記キャパシ
    タ下部電極と前記別のキャパシタ下部電極のそれぞれの
    エッジ部に於いて前記キャパシタ下部電極と前記別のキ
    ャパシタ下部電極のそれぞれの上面から落ち込まないよ
    うに平滑に形成された別の酸化膜スペーサと、 前記キャパシタ下部電極及び前記別のキャパシタ下部電
    極のそれぞれの上面上と前記酸化膜スペーサの上面上に
    形成された誘電体膜と、 前記誘電体膜の上面上に形成されたキャパシタ上部電極
    と、 前記キャパシタ上部電極の上面上に形成された第３層間
    絶縁膜と、 前記第３層間絶縁膜の上面上に形成されたメタル配線と
    を、更に備えたことを特徴とする、半導体メモリ。
  17. 【請求項１７】 半導体基板の主面にトランジスタとそ
    の拡散層とを有する半導体メモリの製造方法であって、 前記半導体基板の主面上に前記トランジスタを覆うよう
    に第１層間絶縁膜を平滑に形成する第１工程と、 前記第１層間絶縁膜とは異種類の絶縁膜であって且つＣ
    ＭＰ法のストッパ材となり得る材質の絶縁膜からなる第
    ２層間絶縁膜を前記第１層間絶縁膜の上面に形成する第
    ２工程と、 前記第２及び第１層間絶縁膜内に、前記拡散層の上面の
    一部をその底面とするコンタクトホールを形成する第３
    工程と、 前記コンタクトホール内の空間を埋めるように前記第２
    層間絶縁膜の上面上にプラグ層を形成する第４工程と、 前記第２層間絶縁膜の厚みが所定の残膜量となるまで、
    前記プラグ層と前記第２層間絶縁膜とを前記ＣＭＰ法を
    用いて研磨して、前記コンタクトホール内の空間内に前
    記研磨後の前記プラグ層からなるプラグを形成する第５
    工程と、 前記プラグとの上面とその周辺の前記第２層間絶縁膜の
    上面とにキャパシタ下部電極を形成する第６工程とを、
    備えた半導体メモリの製造方法。
  18. 【請求項１８】 請求項１７記載の半導体メモリの製造
    方法において、 前記キャパシタ下部電極の側面とその周辺に於いて露出
    した前記第２層間絶縁膜の上面の一部とに酸化膜スペー
    サを形成する第７工程と、 前記キャパシタ下部電極と前記酸化膜スペーサのそれぞ
    れの露出面を覆うように誘電体膜を形成し、更に当該誘
    電体膜の上面にキャパシタ上部電極を形成するする第８
    工程と、 前記キャパシタ上部電極の上面に第３層間絶縁膜を形成
    し、更に当該第３層間絶縁膜の上面にメタル配線を形成
    する第９工程とを、備えた半導体メモリの製造方法。
  19. 【請求項１９】 請求項１８記載の半導体メモリの製造
    方法において、 前記第６工程は、 前記プラグとの上面とその周辺の前記第２層間絶縁膜の
    上面とにキャパシタ下部電極の膜を形成し、 前記キャパシタ下部電極の膜の上面に更に前記ＣＭＰ法
    のストッパ材となり得る別の材質から成るストッパ膜を
    形成し、 前記ストッパ膜の上面に形成したレジストをマスクに前
    記キャパシタ下部電極の膜と前記ストッパ膜とをエッチ
    ングし、その後、前記レジストを除去して前記キャパシ
    タ下部電極とその上に積層された前記ストッパ膜とを形
    成する工程を含み、 前記第７工程は、 前記キャパシタ下部電極、前記第２層間絶縁膜の上面及
    び前記ストッパ膜のそれぞれの露出面上を覆うように酸
    化膜を形成し、 前記ストッパ膜の膜厚が別の所定の残膜量となるまで前
    記ＣＭＰ法を用いて前記酸化膜と前記ストッパ膜とを研
    磨し、 前記研磨後に前記ストッパ膜の残膜のみを除去して前記
    酸化膜スペーサを形成する工程を含む、半導体メモリの
    製造方法。
  20. 【請求項２０】 請求項１９記載の半導体メモリの製造
    方法において、 前記ストッパ膜はシリコン窒化膜又はチタン膜から成る
    ことを特徴とする半導体メモリの製造方法。
  21. 【請求項２１】 請求項１９記載の半導体メモリの製造
    方法において、 前記第３工程は、 前記コンタクトホールを形成する工程と、 前記コンタクトホールの側面及びその前記底面と、前記
    第２層間絶縁膜の上面とに、スペーサ用酸化膜を形成す
    る工程と、 前記スペーサ用酸化膜の内で前記第２層間絶縁膜の上面
    に形成された部分を異方性エッチングして除去し、前記
    コンタクトホールの径よりも小さい開孔径を有する別の
    酸化膜スペーサを前記コンタクトホールの側面に形成す
    る工程とを備え、 前記第４工程は、 前記別の酸化膜スペーサで作り出された開孔を埋めるよ
    うに前記第２層間絶縁膜の上面上に前記プラグ層を形成
    する工程を備え、 前記第５工程は、 前記第２層間絶縁膜の厚みが前記所定の残膜量となるま
    で、前記プラグ層と前記別の酸化膜スペーサと前記第２
    層間絶縁膜とを前記ＣＭＰ法を用いて研磨して、前記別
    の酸化膜スペーサで作り出された開孔内に前記プラグを
    形成する工程を備え、 前記第６工程は、 前記プラグと前記別の酸化膜スペーサと前記別の酸化膜
    スペーサの周辺の前記第２層間絶縁膜のそれぞれの露出
    面上に前記キャパシタ下部電極を形成する工程を備え
    た、半導体メモリの製造方法。
  22. 【請求項２２】 請求項１８記載の半導体メモリの製造
    方法において、 前記第７工程は、 前記キャパシタ下部電極と前記第２層間絶縁膜とのそれ
    ぞれの露出面を覆うように酸化膜を形成し、 前記酸化膜を異方性エッチングして前記酸化膜スペーサ
    を形成する工程を含む、半導体メモリの製造方法。
  23. 【請求項２３】 請求項２２記載の半導体メモリの製造
    方法において、 前記第３工程は、 前記コンタクトホールを形成する工程と、 前記コンタクトホールの側面及び前記底面と前記第２層
    間絶縁膜の上面とにスペーサ用酸化膜を形成する工程
    と、 前記スペーサ用酸化膜の内で前記第２層間絶縁膜の上面
    に形成された部分を異方性エッチングして除去し、前記
    コンタクトホールの径よりも小さい開孔径を有する別の
    酸化膜スペーサを前記コンタクトホールの側面に形成す
    る工程とを備え、 前記第４工程は、 前記別の酸化膜スペーサで作り出された開孔を埋めるよ
    うに前記第２層間絶縁膜の上面上に前記プラグ層を形成
    する工程を備え、 前記第５工程は、 前記第２層間絶縁膜の厚みが前記所定の残膜量となるま
    で、前記プラグ層と前記別の酸化膜スペーサと前記第２
    層間絶縁膜とを前記ＣＭＰ法を用いて研磨して、前記別
    の酸化膜スペーサで作り出された開孔内に前記プラグを
    形成する工程を備え、 前記第６工程は、 前記プラグと前記別の酸化膜スペーサと前記別の酸化膜
    スペーサの周辺の前記第２層間絶縁膜のそれぞれの露出
    面上に前記キャパシタ下部電極を形成する工程を備え
    た、半導体メモリの製造方法。
  24. 【請求項２４】 半導体基板の主面に形成されたトラン
    ジスタの拡散層と繋がれた半導体メモリ用のスタックド
    キャパシタであって、 前記トランジスタを覆うように前記半導体基板の主面上
    に平滑に形成された層間絶縁膜と、 前記層間絶縁膜内に形成され、前記拡散層の上面の一部
    をその底面とするコンタクトホールと、 前記コンタクトホール内の空間を埋めるように形成され
    且つ前記半導体基板の主面に対する前記層間絶縁膜の上
    面の高さと同一の高さを持つ平坦な上面を有するプラグ
    と、 前記プラグの上面上とその周辺の前記層間絶縁膜の上面
    上とに形成されたキャパシタ下部電極と、 前記キャパシタ下部電極の上面上に形成された誘電体膜
    と、 前記誘電体膜の上面上に形成されたキャパシタ上部電極
    とを備え、 前記層間絶縁膜は少なくとも異なる２種類の絶縁膜を有
    し、その内の最表面の絶縁膜は前記プラグを形成する膜
    のエッチング率よりも小さなエッチング率を有する膜で
    あり、その内の最下位の絶縁膜は前記プラグを形成する
    膜のエッチング率よりも大きなエッチング率を有する膜
    であり、 前記誘電体膜は強誘電体膜又は高誘電体膜から成ること
    を特徴とする、スタックドキャパシタ。
  25. 【請求項２５】 請求項２４記載のスタックドキャパシ
    タにおいて、 前記層間絶縁膜を形成する前記最下位の絶縁膜はボロン
    とリンとをドーパントとして含むシリコン酸化膜であ
    り、 前記層間絶縁膜を形成する前記最表面の絶縁膜は前記ド
    ーパントを含まないシリコン酸化膜であることを特徴と
    する、スタックドキャパシタ。
  26. 【請求項２６】 請求項２４記載のスタックドキャパシ
    タにおいて、 前記キャパシタ下部電極のエッジ部に於いて当該キャパ
    シタ下部電極の上面からその上面が落ち込まないよう
    に、前記キャパシタ下部電極の側面上とその周辺の前記
    層間絶縁膜の上面上とに平滑に形成された酸化膜スペー
    サを更に備え、 前記誘電体膜は前記キャパシタ下部電極の上面上と前記
    酸化膜スペーサの上面上とに形成されていることを特徴
    とする、スタックドキャパシタ。
  27. 【請求項２７】 請求項２４記載のスタックドキャパシ
    タにおいて、 前記コンタクトホールの側壁の全面上に形成され、且つ
    前記コンタクトホールの径よりも小さな開孔径を有する
    と共に、前記半導体基板の主面に対する前記層間絶縁膜
    の上面の高さと同一の高さで平滑に形成された上面を有
    する酸化膜スペーサを更に備え、 前記プラグは前記酸化膜スペーサの開孔内を埋める様に
    形成されており、 前記キャパシタ下部電極は前記プラグの上面上と前記酸
    化膜スペーサの上面上と前記層間絶縁膜の上面上とに形
    成されていることを特徴とする、スタックドキャパシ
    タ。
  28. 【請求項２８】 請求項２７記載のスタックドキャパシ
    タにおいて、 前記キャパシタ下部電極のエッジ部に於いて当該キャパ
    シタ下部電極の上面からその上面が落ち込まないよう
    に、前記キャパシタ下部電極の側面上とその周辺の前記
    層間絶縁膜の上面上とに平滑に形成された別の酸化膜ス
    ペーサを更に備え、 前記誘電体膜は前記キャパシタ下部電極の上面上と前記
    別の酸化膜スペーサの上面上とに形成されていることを
    特徴とする、スタックドキャパシタ。
  29. 【請求項２９】 半導体基板の主面上に形成された層間
    絶縁膜の上面の上部に形成された半導体メモリ用のスタ
    ックドキャパシタであって、 前記層間絶縁膜の上面に形成されたキャパシタ下部電極
    と、 前記キャパシタ下部電極の側面とその周辺の前記層間絶
    縁膜の上面とに平滑に形成され且つその上面のエッジ部
    の前記層間絶縁膜の上面からの高さが前記キャパシタ下
    部電極の上面の高さよりも高く形成されている酸化膜ス
    ペーサと、 前記キャパシタ下部電極の上面と前記酸化膜スペーサの
    上面と前記層間絶縁膜の上面より突出した前記酸化膜ス
    ペーサの側面とに形成された誘電体膜と、 前記誘電体膜の上面に形成されたキャパシタ上部電極と
    を備え、 前記誘電体膜は強誘電体膜又は高誘電体膜から成ること
    を特徴とする、スタックドキャパシタ。
  30. 【請求項３０】 請求項２９記載のスタックドキャパシ
    タにおいて、 前記酸化膜スペーサは、前記キャパシタ下部電極の上面
    に予め形成されたストッパ膜と前記層間絶縁膜の上面と
    を覆うように形成した酸化膜を、前記ストッパ膜が所定
    の残膜量となるまでＣＭＰ法により研磨して平滑化し、
    且つ前記ストッパ膜の残膜を除去して形成されたもので
    あることを特徴とする、スタックドキャパシタ。
JP7115810A 1995-05-15 1995-05-15 半導体メモリとその製造方法、スタックドキャパシタ Pending JPH08316430A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7115810A JPH08316430A (ja) 1995-05-15 1995-05-15 半導体メモリとその製造方法、スタックドキャパシタ
US08/538,480 US5717236A (en) 1995-05-15 1995-10-03 Semiconductor memory including stacked capacitor having a flat surface
KR1019950036066A KR100232989B1 (ko) 1995-05-15 1995-10-18 반도체 메모리와 그 제조방법, 스택 커패시터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7115810A JPH08316430A (ja) 1995-05-15 1995-05-15 半導体メモリとその製造方法、スタックドキャパシタ

Publications (1)

Publication Number Publication Date
JPH08316430A true JPH08316430A (ja) 1996-11-29

Family

ID=14671663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7115810A Pending JPH08316430A (ja) 1995-05-15 1995-05-15 半導体メモリとその製造方法、スタックドキャパシタ

Country Status (3)

Country Link
US (1) US5717236A (ja)
JP (1) JPH08316430A (ja)
KR (1) KR100232989B1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100239417B1 (ko) * 1996-12-03 2000-01-15 김영환 반도체 소자의 커패시터 및 그의 제조방법
US6307228B1 (en) 1997-08-06 2001-10-23 Fujitsu Limited Semiconductor device with perovskite capacitor and its manufacture method
KR100334391B1 (ko) * 1998-12-30 2002-10-09 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
CN1100348C (zh) * 1997-03-14 2003-01-29 日本电气株式会社 半导体器件及其制造方法
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
KR100431815B1 (ko) * 2002-07-18 2004-05-17 주식회사 하이닉스반도체 반도체소자의 제조방법
US6958293B2 (en) 2003-05-28 2005-10-25 Seiko Epson Corporation Method for manufacturing semiconductor device
US7022580B2 (en) 1999-06-30 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2007123948A (ja) * 2007-02-15 2007-05-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
WO2008114418A1 (ja) * 2007-03-20 2008-09-25 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2015535147A (ja) * 2012-11-21 2015-12-07 クアルコム，インコーポレイテッド ミドルオブライン（ｍｉｄｄｌｅｏｆｌｉｎｅ）（ｍｏｌ）導電層を使用したキャパシタ

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
JP3683972B2 (ja) * 1995-03-22 2005-08-17 三菱電機株式会社 半導体装置
US5874364A (en) * 1995-03-27 1999-02-23 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
KR100189982B1 (ko) * 1995-11-29 1999-06-01 윤종용 고유전체 캐패시터의 제조방법
JP2867934B2 (ja) * 1996-01-04 1999-03-10 日本電気株式会社 半導体装置及びその製造方法
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
US6043529A (en) * 1996-09-30 2000-03-28 Siemens Aktiengesellschaft Semiconductor configuration with a protected barrier for a stacked cell
JP3512959B2 (ja) 1996-11-14 2004-03-31 株式会社東芝 半導体装置及びその製造方法
JP3452763B2 (ja) * 1996-12-06 2003-09-29 シャープ株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP3454058B2 (ja) * 1996-12-11 2003-10-06 富士通株式会社 半導体メモリおよびその製造方法
DE19705352A1 (de) * 1997-02-12 1998-08-20 Siemens Ag Herstellverfahren für eine erhabene Kondensatorelektrode
JP2985825B2 (ja) * 1997-03-18 1999-12-06 日本電気株式会社 半導体装置
DE19728474A1 (de) 1997-07-03 1999-01-07 Siemens Ag Elektrodenanordnung
JP3484324B2 (ja) 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
JPH11345877A (ja) * 1998-06-03 1999-12-14 Mitsubishi Electric Corp 半導体装置
JP2000031398A (ja) * 1998-07-15 2000-01-28 Toshiba Corp 半導体装置及びその製造方法
US6159786A (en) * 1998-12-14 2000-12-12 Taiwan Semiconductor Manufacturing Company Well-controlled CMP process for DRAM technology
US6359328B1 (en) * 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
US6144053A (en) * 1999-01-20 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor with a high dielectric constant film
JP4322347B2 (ja) * 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100316798B1 (ko) 1999-03-16 2001-12-22 박종섭 반도체장치의 커패시터 및 그의 제조방법
KR100319560B1 (ko) 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
US6297527B1 (en) * 1999-05-12 2001-10-02 Micron Technology, Inc. Multilayer electrode for ferroelectric and high dielectric constant capacitors
TW454331B (en) * 1999-06-16 2001-09-11 Matsushita Electronics Corp Semiconductor apparatus and its manufacturing method
DE10000005C1 (de) * 2000-01-03 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers
US6303456B1 (en) 2000-02-25 2001-10-16 International Business Machines Corporation Method for making a finger capacitor with tuneable dielectric constant
US6339007B1 (en) * 2000-05-02 2002-01-15 International Business Machines Corporation Capacitor stack structure and method of fabricating description
JP3833887B2 (ja) * 2000-10-30 2006-10-18 株式会社東芝 強誘電体メモリ及びその製造方法
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
US6794705B2 (en) * 2000-12-28 2004-09-21 Infineon Technologies Ag Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
DE10103529B4 (de) * 2001-01-26 2004-01-15 Siemens Ag Ferroelektrischer Kondensator, Verfahren zur Herstellung und Verwendung des Kondensators
US20050049077A1 (en) * 2003-09-02 2005-03-03 Lister Gary R. Gable shaped dual faced golf putter head
JP4671614B2 (ja) * 2004-03-03 2011-04-20 パナソニック株式会社 半導体装置
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
KR100835412B1 (ko) * 2006-12-18 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 형성방법
JP2011210943A (ja) * 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US11515247B2 (en) * 2021-01-14 2022-11-29 Qualcomm Incorporated Capacitance fine tuning by fin capacitor design

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235199A (en) * 1988-03-25 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor memory with pad electrode and bit line under stacked capacitor
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
JPH0714993A (ja) * 1993-06-18 1995-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100239417B1 (ko) * 1996-12-03 2000-01-15 김영환 반도체 소자의 커패시터 및 그의 제조방법
CN1100348C (zh) * 1997-03-14 2003-01-29 日本电气株式会社 半导体器件及其制造方法
US6307228B1 (en) 1997-08-06 2001-10-23 Fujitsu Limited Semiconductor device with perovskite capacitor and its manufacture method
KR100317433B1 (ko) * 1997-08-06 2002-02-28 아끼구사 나오유끼 반도체 장치와 그 제조방법
KR100334391B1 (ko) * 1998-12-30 2002-10-09 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7022580B2 (en) 1999-06-30 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7405133B2 (en) 1999-06-30 2008-07-29 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
KR100431815B1 (ko) * 2002-07-18 2004-05-17 주식회사 하이닉스반도체 반도체소자의 제조방법
US6958293B2 (en) 2003-05-28 2005-10-25 Seiko Epson Corporation Method for manufacturing semiconductor device
JP2007123948A (ja) * 2007-02-15 2007-05-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
WO2008114418A1 (ja) * 2007-03-20 2008-09-25 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8169051B2 (en) 2007-03-20 2012-05-01 Fujitsu Semiconductor Limited Semiconductor device including capacitor element and method of manufacturing the same
JP5212361B2 (ja) * 2007-03-20 2013-06-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8642400B2 (en) 2007-03-20 2014-02-04 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device including capacitor element
JP2015535147A (ja) * 2012-11-21 2015-12-07 クアルコム，インコーポレイテッド ミドルオブライン（ｍｉｄｄｌｅｏｆｌｉｎｅ）（ｍｏｌ）導電層を使用したキャパシタ

Also Published As

Publication number Publication date
US5717236A (en) 1998-02-10
KR960043222A (ko) 1996-12-23
KR100232989B1 (ko) 1999-12-01

Similar Documents

Publication Publication Date Title
JPH08316430A (ja) 半導体メモリとその製造方法、スタックドキャパシタ
US5959327A (en) Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US6762924B2 (en) Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
JP2682392B2 (ja) 薄膜キャパシタおよびその製造方法
KR100227843B1 (ko) 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
US7345333B2 (en) Double sided container process used during the manufacture of a semiconductor device
JP3579576B2 (ja) 半導体装置の金属配線構造の製造方法
KR100189982B1 (ko) 고유전체 캐패시터의 제조방법
US7015532B2 (en) Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JPH06244435A (ja) 半導体装置及びその製造方法
US5998258A (en) Method of forming a semiconductor device having a stacked capacitor structure
US5981334A (en) Method of fabricating DRAM capacitor
JP2005537646A (ja) 開口部中に導電性材料を形成する方法および該方法に関する構造
JPH1050962A (ja) 半導体装置の製造方法
US6159786A (en) Well-controlled CMP process for DRAM technology
US5849618A (en) Method for fabricating capacitor of semiconductor device
KR100555445B1 (ko) 고유전체막을갖는반도체장치의커패시터전극및커패시터형성방법
JPH0870100A (ja) 強誘電体キャパシタ製造方法
JP4771589B2 (ja) 半導体素子のキャパシタ製造方法
JPH10223855A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
US6414344B1 (en) Semiconductor device for use in a memory cell and method for the manufacture thereof
US6140178A (en) Method to manufacture a capacitor with crown-shape using edge contact exposure
JPH09232542A (ja) 半導体装置およびその製造方法
US5989954A (en) Method for forming a cylinder capacitor in the dram process
JP2704557B2 (ja) スタックドキャパシタセルを有する半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040816

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040907