JPH08316431A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08316431A JPH08316431A JP7122153A JP12215395A JPH08316431A JP H08316431 A JPH08316431 A JP H08316431A JP 7122153 A JP7122153 A JP 7122153A JP 12215395 A JP12215395 A JP 12215395A JP H08316431 A JPH08316431 A JP H08316431A
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- semiconductor device
- memory cell
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- semiconductor region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
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- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】薄膜ＳＯＩ領域内に形成した積層容量型メモリ
セルと薄膜ＳＯＩ領域外で、且つ基板表面が薄膜ＳＯＩ
表面より高い位置に周辺回路を有し、且つ周辺回路部の
トランジスタ下に高濃度低抵抗不純物領域を形成した周
辺回路からなる半導体記憶装置。 【効果】周辺回路との標高差を低減し、さらに低消費電
力化に有利な薄膜SOI構造を有するメモリセルと、耐圧
の良好なトランジスタを有し、且つラッチアップに対し
強い周辺回路を有する高性能、且つ高信頼度な半導体装
置を実現することが可能となる。
セルと薄膜ＳＯＩ領域外で、且つ基板表面が薄膜ＳＯＩ
表面より高い位置に周辺回路を有し、且つ周辺回路部の
トランジスタ下に高濃度低抵抗不純物領域を形成した周
辺回路からなる半導体記憶装置。 【効果】周辺回路との標高差を低減し、さらに低消費電
力化に有利な薄膜SOI構造を有するメモリセルと、耐圧
の良好なトランジスタを有し、且つラッチアップに対し
強い周辺回路を有する高性能、且つ高信頼度な半導体装
置を実現することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭのような高集積
半導体装置に関する。
半導体装置に関する。
【０００２】
【従来の技術】通常、周辺回路はワード線を駆動するた
め電源電圧を高めに設定する必要があるが、従来の薄膜
ＳＯＩ構造ＤＲＡＭでは、寄生バイポーラトランジスタ
動作等により周辺回路の絶縁ゲート・トランジスタのソ
ース・ドレイン間の耐圧が低くなり、耐圧不良が起こ
り、さらにラッチアップ等を起こしやすい。この耐圧低
下に関しては、アイ・イー・ディー・エム（ＩＥＤＭ）
９１，６６７ページ等に示されている。
め電源電圧を高めに設定する必要があるが、従来の薄膜
ＳＯＩ構造ＤＲＡＭでは、寄生バイポーラトランジスタ
動作等により周辺回路の絶縁ゲート・トランジスタのソ
ース・ドレイン間の耐圧が低くなり、耐圧不良が起こ
り、さらにラッチアップ等を起こしやすい。この耐圧低
下に関しては、アイ・イー・ディー・エム（ＩＥＤＭ）
９１，６６７ページ等に示されている。
【０００３】また、半導体メモリの高集積化には、ビッ
ト単価低減によるスループット向上が必要であるため、
微細パターンを形成するには、一般には光学レンズを用
いた縮小投影露光法が用いられている。しかし、集積度
を向上するため光学レンズの解像度を増すと光の焦点深
度が浅くなり、その結果、基板面が平坦でないと解像不
良が生じる。薄膜ＳＯＩ構造ＤＲＡＭ用メモリセルには
α線ソフトエラー対策等に積層キャパシタを用いるた
め、従来技術ではメモリセル部と周辺回路部には平均的
な段差（標高差）が生じ、予め、半導体基板表面を平坦
にする必要があった。この標高差を低減するには、通常
の半導体基板で、表面の選択酸化とその酸化膜除去によ
りメモリセル部の表面をメモリセル部以外の表面より低
位置に形成する半導体装置の製造方法が、特開平2−504
76号公報に示されている。
ト単価低減によるスループット向上が必要であるため、
微細パターンを形成するには、一般には光学レンズを用
いた縮小投影露光法が用いられている。しかし、集積度
を向上するため光学レンズの解像度を増すと光の焦点深
度が浅くなり、その結果、基板面が平坦でないと解像不
良が生じる。薄膜ＳＯＩ構造ＤＲＡＭ用メモリセルには
α線ソフトエラー対策等に積層キャパシタを用いるた
め、従来技術ではメモリセル部と周辺回路部には平均的
な段差（標高差）が生じ、予め、半導体基板表面を平坦
にする必要があった。この標高差を低減するには、通常
の半導体基板で、表面の選択酸化とその酸化膜除去によ
りメモリセル部の表面をメモリセル部以外の表面より低
位置に形成する半導体装置の製造方法が、特開平2−504
76号公報に示されている。
【０００４】
【発明が解決しようとする課題】上記従来例では、薄膜
ＳＯＩ構造・絶縁ゲート・トランジスタで、ソース・ド
レイン間耐圧低下の問題が開示されている。したがっ
て、薄膜ＳＯＩ上に形成された周辺回路部のトランジス
タでは、周辺回路の使用電圧が高いために耐圧不良が起
こり、ラッチアップなどが起こりやすい。
ＳＯＩ構造・絶縁ゲート・トランジスタで、ソース・ド
レイン間耐圧低下の問題が開示されている。したがっ
て、薄膜ＳＯＩ上に形成された周辺回路部のトランジス
タでは、周辺回路の使用電圧が高いために耐圧不良が起
こり、ラッチアップなどが起こりやすい。
【０００５】また、他の従来例では、バルクＳｉ基板上
でのメモリセル部と周辺回路部間の標高差低減に関する
方法が開示されている。薄膜ＳＯＩ基板上では、選択酸
化の膜厚に限界があるため、この方法では、平坦化され
た薄膜ＳＯＩ構造メモリセルを形成することは不可能で
ある。
でのメモリセル部と周辺回路部間の標高差低減に関する
方法が開示されている。薄膜ＳＯＩ基板上では、選択酸
化の膜厚に限界があるため、この方法では、平坦化され
た薄膜ＳＯＩ構造メモリセルを形成することは不可能で
ある。
【０００６】
【課題を解決するための手段】メモリセル領域内のみ薄
膜ＳＯＩ構造とすることにより、周辺回路に用いるトラ
ンジスタの耐圧を向上する。
膜ＳＯＩ構造とすることにより、周辺回路に用いるトラ
ンジスタの耐圧を向上する。
【０００７】また、予め、厚膜のＳＯＩ基板を用いる
か、あるいは、薄膜ＳＯＩ基板上にＳｉを選択的にエピ
タキシャルする方法を用い、さらに厚膜部分に高濃度低
抵抗不純物領域を形成することによって平坦化され、且
つ高耐圧でラッチアップなどの起こりにくい薄膜ＳＯＩ
構造メモリを形成する。
か、あるいは、薄膜ＳＯＩ基板上にＳｉを選択的にエピ
タキシャルする方法を用い、さらに厚膜部分に高濃度低
抵抗不純物領域を形成することによって平坦化され、且
つ高耐圧でラッチアップなどの起こりにくい薄膜ＳＯＩ
構造メモリを形成する。
【０００８】
【作用】薄膜ＳＯＩ構造を用いた超微細メモリセルを形
成することができるため、拡散層における接合リークが
低減でき、ＤＲＡＭのリフレッシュにおけるデータ保持
特性を改善することが可能である。
成することができるため、拡散層における接合リークが
低減でき、ＤＲＡＭのリフレッシュにおけるデータ保持
特性を改善することが可能である。
【０００９】メモリセルを薄膜ＳＯＩ中に形成して基板
に対するノイズ電荷の注入を根絶し、さらにメモリセル
段差を軽減しつつ周辺回路の基板抵抗を下げることによ
って周辺回路MOSFETの信頼性を向上し、且つラッチアッ
プに対して強いメモリＬＳＩをつくる。
に対するノイズ電荷の注入を根絶し、さらにメモリセル
段差を軽減しつつ周辺回路の基板抵抗を下げることによ
って周辺回路MOSFETの信頼性を向上し、且つラッチアッ
プに対して強いメモリＬＳＩをつくる。
【００１０】
（実施例１）図１に、本発明の半導体装置の断面構造を
示す。この構造は、ｐ型Ｓｉ層101の基板上に直接周辺
回路を含む周辺回路部（Ｘ１１領域）とｐ型Ｓｉ層１０
１とＳｉＯ2 層１０２が積層した基板上に形成した薄膜
ＳＯＩ構造のメモリセル部（Ｘ１２領域）との二つの領
域で構成される。
示す。この構造は、ｐ型Ｓｉ層101の基板上に直接周辺
回路を含む周辺回路部（Ｘ１１領域）とｐ型Ｓｉ層１０
１とＳｉＯ2 層１０２が積層した基板上に形成した薄膜
ＳＯＩ構造のメモリセル部（Ｘ１２領域）との二つの領
域で構成される。
【００１１】周辺回路部は、ｐ型Ｓｉ層１０１，素子分
離用のＳｉＯ2 １０４，ＳｉＯ2 のゲート絶縁層１０
５，ｎ型に導電化された多結晶シリコン１０６およびタ
ングステンシリサイド１０７からなるポリサイド構造の
ゲート電極，ｐ型Ｓｉ層中に形成された濃度が１０17cm
-3以上のｎ型不純物領域１０８，ゲート電極上および側
壁に積層されたＳｉＯ2 １０９，第一メタル配線層コン
タクト・ホール用層間絶縁膜１１５，第一メタル配線層
１１９，第二メタル配線層スルー・ホール用層間絶縁膜
２２０，第二メタル配線層１２１より構成される。
離用のＳｉＯ2 １０４，ＳｉＯ2 のゲート絶縁層１０
５，ｎ型に導電化された多結晶シリコン１０６およびタ
ングステンシリサイド１０７からなるポリサイド構造の
ゲート電極，ｐ型Ｓｉ層中に形成された濃度が１０17cm
-3以上のｎ型不純物領域１０８，ゲート電極上および側
壁に積層されたＳｉＯ2 １０９，第一メタル配線層コン
タクト・ホール用層間絶縁膜１１５，第一メタル配線層
１１９，第二メタル配線層スルー・ホール用層間絶縁膜
２２０，第二メタル配線層１２１より構成される。
【００１２】また、メモリセル部は、ｐ型Ｓｉ層１０
３，素子分離用のＳｉＯ2 １０４，ＳｉＯ2 のゲート絶
縁層１０５，ｎ型に導電化された多結晶シリコン１０６
およびタングステンシリサイド１０７からなるポリサイ
ド構造のゲート電極（メモリセルのワード線に相当），
ｐ型Ｓｉ層中に形成されたｎ型不純物領域１０８，ワー
ド線上および側壁に積層されたＳｉＯ2 １０９，ビット
線および蓄積電極コンタクト用多結晶シリコンのプラグ
１１０，ｎ型に導電化された多結晶シリコン１１１およ
びタングステンシリサイド１１２からなるポリサイド構
造のビット線，ビット線上および側壁に積層されたＳｉ
Ｏ2 １１３，蓄積電極コンタクト加工用窒化シリコン層
１１４，ｎ型に導電化された多結晶シリコンまたは置換
プロセスによって形成したタングステンからなる蓄積電
極コンタクトプラグおよび蓄積電極１１６，酸化窒化シ
リコン膜または五酸化タンタル（Ｔａ2Ｏ5）からなる蓄
積容量誘電体膜１１７，ＴｉＮまたはタングステンから
なる蓄積容量プレート電極１１８，第一メタル配線層コ
ンタクト・ホール用層間絶縁膜１１５，第一メタル配線
層１１９，第二メタル配線層スルー・ホール用層間絶縁
膜１２０，第二メタル配線層１２１より構成される。
３，素子分離用のＳｉＯ2 １０４，ＳｉＯ2 のゲート絶
縁層１０５，ｎ型に導電化された多結晶シリコン１０６
およびタングステンシリサイド１０７からなるポリサイ
ド構造のゲート電極（メモリセルのワード線に相当），
ｐ型Ｓｉ層中に形成されたｎ型不純物領域１０８，ワー
ド線上および側壁に積層されたＳｉＯ2 １０９，ビット
線および蓄積電極コンタクト用多結晶シリコンのプラグ
１１０，ｎ型に導電化された多結晶シリコン１１１およ
びタングステンシリサイド１１２からなるポリサイド構
造のビット線，ビット線上および側壁に積層されたＳｉ
Ｏ2 １１３，蓄積電極コンタクト加工用窒化シリコン層
１１４，ｎ型に導電化された多結晶シリコンまたは置換
プロセスによって形成したタングステンからなる蓄積電
極コンタクトプラグおよび蓄積電極１１６，酸化窒化シ
リコン膜または五酸化タンタル（Ｔａ2Ｏ5）からなる蓄
積容量誘電体膜１１７，ＴｉＮまたはタングステンから
なる蓄積容量プレート電極１１８，第一メタル配線層コ
ンタクト・ホール用層間絶縁膜１１５，第一メタル配線
層１１９，第二メタル配線層スルー・ホール用層間絶縁
膜１２０，第二メタル配線層１２１より構成される。
【００１３】本構造を用いることにより、周辺回路部の
絶縁ゲート電界効果トランジスタは、単独にｐ型Ｓｉ層
１０１上に形成されるため、メモリセル内（Ｘ１２領
域）のトランジスタとは独立して、ｐ型Ｓｉ層１０１を
用いて基板バイアスを印加することができる。
絶縁ゲート電界効果トランジスタは、単独にｐ型Ｓｉ層
１０１上に形成されるため、メモリセル内（Ｘ１２領
域）のトランジスタとは独立して、ｐ型Ｓｉ層１０１を
用いて基板バイアスを印加することができる。
【００１４】さらに、周辺回路部のトランジスタ下に例
えば１０17cm-3程度の高濃度ｐ型不純物層を形成するこ
とによって基板抵抗を減らしラッチアップの発生を抑制
することも可能である。この構造は、メモリセルが発生
したノイズ電荷が周辺回路に影響することもなく、より
安定したＬＳＩ動作が可能となる。
えば１０17cm-3程度の高濃度ｐ型不純物層を形成するこ
とによって基板抵抗を減らしラッチアップの発生を抑制
することも可能である。この構造は、メモリセルが発生
したノイズ電荷が周辺回路に影響することもなく、より
安定したＬＳＩ動作が可能となる。
【００１５】また、メモリセル部で８０ｎｍのｐ型Ｓｉ
層１０３に厚さ１６０ｎｍの素子分離用酸化膜１０４を
形成し、さらに接合深さ８０ｎｍのｎ型不純物領域１０
８を形成することによって、デバイス活性層の下が絶縁
膜となるため、漏れ電流が減少する。このような薄膜Ｓ
ＯＩ構造メモリセルを用いれば、ＤＲＡＭのデータ保持
特性がバルクに対して改善され、リフレッシュに負担の
かからない低消費電力型のＤＲＡＭが実現できる。
層１０３に厚さ１６０ｎｍの素子分離用酸化膜１０４を
形成し、さらに接合深さ８０ｎｍのｎ型不純物領域１０
８を形成することによって、デバイス活性層の下が絶縁
膜となるため、漏れ電流が減少する。このような薄膜Ｓ
ＯＩ構造メモリセルを用いれば、ＤＲＡＭのデータ保持
特性がバルクに対して改善され、リフレッシュに負担の
かからない低消費電力型のＤＲＡＭが実現できる。
【００１６】また、図１に示すようにｐ型Ｓｉ層１０３
の表面で周辺回路部とメモリセル部の標高差を制御する
ことにより、第一配線層面で周辺回路とメモリセルの両
領域で標高差が低減可能である。
の表面で周辺回路部とメモリセル部の標高差を制御する
ことにより、第一配線層面で周辺回路とメモリセルの両
領域で標高差が低減可能である。
【００１７】（実施例２）図２に本発明の他の実施例の
半導体装置の断面構造を示す。この構造は、ｐ型Ｓｉ層
２０１とＳｉＯ2 層２０２が積層した基板上に直接周辺
回路を含む周辺回路部（Ｘ２１領域）と薄膜ＳＯＩ構造
のメモリセル部（Ｘ２２領域）の二つの領域で形成され
る。
半導体装置の断面構造を示す。この構造は、ｐ型Ｓｉ層
２０１とＳｉＯ2 層２０２が積層した基板上に直接周辺
回路を含む周辺回路部（Ｘ２１領域）と薄膜ＳＯＩ構造
のメモリセル部（Ｘ２２領域）の二つの領域で形成され
る。
【００１８】周辺回路部は、素子分離用のＳｉＯ2 ２０
４，ＳｉＯ2 のゲート絶縁層２０５，ｎ型に導電化され
た多結晶シリコン２０６およびタングステンシリサイド
207からなるポリサイド構造のゲート電極，ｐ型Ｓｉ層
中に形成された濃度が１０17cm-3以上のｎ型不純物領域
２０８，ゲート電極上および側壁に積層されたＳiＯ2２
０９，第一メタル配線層コンタクト・ホール用層間絶縁
膜２１５，第一メタル配線層２１９，第二メタル配線層
スルー・ホール用層間絶縁膜２２０，第二メタル配線層
２２１より構成される。
４，ＳｉＯ2 のゲート絶縁層２０５，ｎ型に導電化され
た多結晶シリコン２０６およびタングステンシリサイド
207からなるポリサイド構造のゲート電極，ｐ型Ｓｉ層
中に形成された濃度が１０17cm-3以上のｎ型不純物領域
２０８，ゲート電極上および側壁に積層されたＳiＯ2２
０９，第一メタル配線層コンタクト・ホール用層間絶縁
膜２１５，第一メタル配線層２１９，第二メタル配線層
スルー・ホール用層間絶縁膜２２０，第二メタル配線層
２２１より構成される。
【００１９】また、メモリセル部は、ｐ型Ｓｉ層２０
３，素子分離用のＳｉＯ2 ２０４，ＳｉＯ2 のゲート絶
縁層２０５，ｎ型に導電化された多結晶シリコン２０６
およびタングステンシリサイド２０７からなるポリサイ
ド構造のゲート電極（メモリセルのワード線に相当），
ｐ型Ｓｉ層中に形成されたｎ型不純物領域２０８，ワー
ド線上および側壁に積層されたＳｉＯ2 ２０９，ビット
線および蓄積電極コンタクト用多結晶シリコンのプラグ
２１０，ｎ型に導電化された多結晶シリコン２１１およ
びタングステンシリサイド２１２からなるポリサイド構
造のビット線、ビット線上および側壁に積層されたＳｉ
Ｏ2 ２１３，蓄積電極コンタクト加工用窒化シリコン層
２１４，ｎ型に導電化された多結晶シリコンまたは置換
プロセスによって形成したタングステンからなる蓄積電
極コンタクトプラグおよび蓄積電極２１６，酸化窒化シ
リコン膜または五酸化タンタル（Ｔａ2Ｏ5）からなる蓄
積容量誘電体膜２１７，ＴｉＮまたはタングステンから
なる蓄積容量プレート電極２１８，第一メタル配線層コ
ンタクト・ホール用層間絶縁膜２１５，第一メタル配線
層２１９，第二メタル配線層スルー・ホール用層間絶縁
膜２２０，第二メタル配線層２２１より構成される。
３，素子分離用のＳｉＯ2 ２０４，ＳｉＯ2 のゲート絶
縁層２０５，ｎ型に導電化された多結晶シリコン２０６
およびタングステンシリサイド２０７からなるポリサイ
ド構造のゲート電極（メモリセルのワード線に相当），
ｐ型Ｓｉ層中に形成されたｎ型不純物領域２０８，ワー
ド線上および側壁に積層されたＳｉＯ2 ２０９，ビット
線および蓄積電極コンタクト用多結晶シリコンのプラグ
２１０，ｎ型に導電化された多結晶シリコン２１１およ
びタングステンシリサイド２１２からなるポリサイド構
造のビット線、ビット線上および側壁に積層されたＳｉ
Ｏ2 ２１３，蓄積電極コンタクト加工用窒化シリコン層
２１４，ｎ型に導電化された多結晶シリコンまたは置換
プロセスによって形成したタングステンからなる蓄積電
極コンタクトプラグおよび蓄積電極２１６，酸化窒化シ
リコン膜または五酸化タンタル（Ｔａ2Ｏ5）からなる蓄
積容量誘電体膜２１７，ＴｉＮまたはタングステンから
なる蓄積容量プレート電極２１８，第一メタル配線層コ
ンタクト・ホール用層間絶縁膜２１５，第一メタル配線
層２１９，第二メタル配線層スルー・ホール用層間絶縁
膜２２０，第二メタル配線層２２１より構成される。
【００２０】この構造はメモリセル，周辺回路ともにＳ
ＯＩ上に形成されるが、周辺回路のトランジスタが厚い
ＳＯＩに形成されるため、基板バイアスを印加したり、
基板濃度を高めるなどして、より安定なＬＳＩ動作が可
能である。
ＯＩ上に形成されるが、周辺回路のトランジスタが厚い
ＳＯＩに形成されるため、基板バイアスを印加したり、
基板濃度を高めるなどして、より安定なＬＳＩ動作が可
能である。
【００２１】（実施例３）図３ないし図２３に、本発明
の半導体装置の製造方法を工程に従って示す。
の半導体装置の製造方法を工程に従って示す。
【００２２】まず、図３に示すように、第一のｐ型Ｓｉ
基板３０１上に窒化シリコン膜302を堆積し、リソグラ
フィおよびドライエッチングによりパターンニングす
る。次に、図４に示すように、熱酸化膜３０３を形成す
る。その後、図５に示すように、窒化シリコン膜３０２
および熱酸化膜３０３をウエットエッチングにより除去
し、機械的および化学的に表面を平坦に研磨する。
基板３０１上に窒化シリコン膜302を堆積し、リソグラ
フィおよびドライエッチングによりパターンニングす
る。次に、図４に示すように、熱酸化膜３０３を形成す
る。その後、図５に示すように、窒化シリコン膜３０２
および熱酸化膜３０３をウエットエッチングにより除去
し、機械的および化学的に表面を平坦に研磨する。
【００２３】その後、図６に示すように、第二のｐ型Ｓ
ｉ基板３０４の表面を上記第一のｐ型Ｓｉ基板の表面に
貼り合わせる。その後、図７に示すように、ｐ型Ｓｉ基
板３０４を厚さ４８０ｎｍになるまで機械的および化学
的に平坦に研磨することにより、局所的にＳＯＩ構造を
持つＳｉ基板が形成される。次に、図８に示すように、
窒化シリコン膜３０５を表面に堆積し、リソグラフィと
ドライエッチングにより所定の形状にパターンニング
し、さらに厚さ８００ｎｍの熱酸化３０６を行う。
ｉ基板３０４の表面を上記第一のｐ型Ｓｉ基板の表面に
貼り合わせる。その後、図７に示すように、ｐ型Ｓｉ基
板３０４を厚さ４８０ｎｍになるまで機械的および化学
的に平坦に研磨することにより、局所的にＳＯＩ構造を
持つＳｉ基板が形成される。次に、図８に示すように、
窒化シリコン膜３０５を表面に堆積し、リソグラフィと
ドライエッチングにより所定の形状にパターンニング
し、さらに厚さ８００ｎｍの熱酸化３０６を行う。
【００２４】その後、図９に示すように、窒化シリコン
膜３０５と熱酸化膜３０６をウエットエッチングにより
除去する。その後、図１０に示すように、窒化シリコン
膜３０７を表面に堆積し、リソグラフィとドライエッチ
ングにより所定の形状にパターンニングする。その後、
図１１に示すように、厚さ２００ｎｍの熱酸化308を行
う。
膜３０５と熱酸化膜３０６をウエットエッチングにより
除去する。その後、図１０に示すように、窒化シリコン
膜３０７を表面に堆積し、リソグラフィとドライエッチ
ングにより所定の形状にパターンニングする。その後、
図１１に示すように、厚さ２００ｎｍの熱酸化308を行
う。
【００２５】その後、図１２に示すように、熱燐酸液に
より窒化シリコン膜３０７を除去し、ｐ型Ｓｉ層面の標
高差４００ｎｍを有する周辺回路部（Ｘ３１領域）とメ
モリセル部（Ｘ３２領域）を形成する。形成後、Ｘ３１
にイオン注入により高濃度のボロン層を基板内部に形成
すると、基板抵抗が下がり安定したＬＳＩ動作が可能と
なる。
より窒化シリコン膜３０７を除去し、ｐ型Ｓｉ層面の標
高差４００ｎｍを有する周辺回路部（Ｘ３１領域）とメ
モリセル部（Ｘ３２領域）を形成する。形成後、Ｘ３１
にイオン注入により高濃度のボロン層を基板内部に形成
すると、基板抵抗が下がり安定したＬＳＩ動作が可能と
なる。
【００２６】その後、図１３に示すように、厚さ数ｎｍ
のゲート絶縁膜３０９を形成し、ｎ型に導電化された多
結晶シリコン３１０，タングステンシリサイド３１１，
ポリサイド（３１０および３１１）加工用マスクにＳｉ
Ｏ2 層３１２を堆積し、リソグラフィとドライエッチン
グにより所定の形状にパターンニングすることにより、
周辺回路部ではゲート電極を、メモリセル部ではワード
線を形成する。次に、ゲート電極およびワード線をマス
クにして、砒素をイオン注入して濃度が１０17cm-3以上
のｎ型拡散層３１３を形成する。
のゲート絶縁膜３０９を形成し、ｎ型に導電化された多
結晶シリコン３１０，タングステンシリサイド３１１，
ポリサイド（３１０および３１１）加工用マスクにＳｉ
Ｏ2 層３１２を堆積し、リソグラフィとドライエッチン
グにより所定の形状にパターンニングすることにより、
周辺回路部ではゲート電極を、メモリセル部ではワード
線を形成する。次に、ゲート電極およびワード線をマス
クにして、砒素をイオン注入して濃度が１０17cm-3以上
のｎ型拡散層３１３を形成する。
【００２７】その後、図１４に示すように、ＳｉＯ2 層
を堆積しメモリセル部のみリソグラフィを用いてエッチ
バックすることにより、ワード線にのみ側壁が形成され
る。次に、窒化シリコン膜を堆積し、電子線描画および
ドライエッチングによりワード線の隙間に自己整合的に
ビット線および蓄積電極用コンタクト・ホールを形成
し、さらに、ｎ型に導電化した多結晶シリコンを堆積し
エッチバックすることにより、ビット線および蓄積電極
コンタクト用プラグ３１５を形成する。
を堆積しメモリセル部のみリソグラフィを用いてエッチ
バックすることにより、ワード線にのみ側壁が形成され
る。次に、窒化シリコン膜を堆積し、電子線描画および
ドライエッチングによりワード線の隙間に自己整合的に
ビット線および蓄積電極用コンタクト・ホールを形成
し、さらに、ｎ型に導電化した多結晶シリコンを堆積し
エッチバックすることにより、ビット線および蓄積電極
コンタクト用プラグ３１５を形成する。
【００２８】その後、図１５に示すように、窒化シリコ
ン膜を堆積し、電子線描画およびドライエッチングによ
りビット線コンタクト用プラグ上に自己整合的にビット
線用コンタクト・ホールを形成し、次に、ｎ型に導電化
された多結晶シリコン３１６，タングステンシリサイド
３１７からなるビット線を形成し、その上部と側壁にＳ
ｉＯ2 層３１８を形成し、次に、窒化シリコン膜３１９
を堆積し、電子線描画およびドライエッチングにより、
蓄積電極コンタクト用プラグ上に自己整合的にコンタク
ト・ホールを形成し、さらにｎ型に導電化された多結晶
シリコンを堆積し、エッチバックすることにより、第二
の蓄積電極コンタクト用プラグ３２０を形成する。次に
メモリセル部のみ、窒化シリコン膜３１９を残す。
ン膜を堆積し、電子線描画およびドライエッチングによ
りビット線コンタクト用プラグ上に自己整合的にビット
線用コンタクト・ホールを形成し、次に、ｎ型に導電化
された多結晶シリコン３１６，タングステンシリサイド
３１７からなるビット線を形成し、その上部と側壁にＳ
ｉＯ2 層３１８を形成し、次に、窒化シリコン膜３１９
を堆積し、電子線描画およびドライエッチングにより、
蓄積電極コンタクト用プラグ上に自己整合的にコンタク
ト・ホールを形成し、さらにｎ型に導電化された多結晶
シリコンを堆積し、エッチバックすることにより、第二
の蓄積電極コンタクト用プラグ３２０を形成する。次に
メモリセル部のみ、窒化シリコン膜３１９を残す。
【００２９】その後、図１６に示すように、コンタクト
用層間膜３２１を堆積し、電子線描画およびドライエッ
チングにより、蓄積電極用の溝を形成する。
用層間膜３２１を堆積し、電子線描画およびドライエッ
チングにより、蓄積電極用の溝を形成する。
【００３０】その後、図１７に示すように、ｎ型に導電
化されたアモルファスシリコンあるいは導電化されてな
い純アモルファスシリコン３２２を堆積し、次に、Ｓｉ
Ｏ2層３２３を堆積後エッチバックし蓄積電極用の溝内
に上記ＳｉＯ2 層３２３を残し、さらに、アモルファス
シリコン３２２をエッチバックする。
化されたアモルファスシリコンあるいは導電化されてな
い純アモルファスシリコン３２２を堆積し、次に、Ｓｉ
Ｏ2層３２３を堆積後エッチバックし蓄積電極用の溝内
に上記ＳｉＯ2 層３２３を残し、さらに、アモルファス
シリコン３２２をエッチバックする。
【００３１】その後、図１８に示すように、メモリセル
部のＳｉＯ2 層３２１および３２３をウエットエッチン
グすることにより、アモルファスシリコン３２２からな
る蓄積電極が形成される。図１７で、蓄積電極に導電化
されてない純アモルファスシリコン３２２を用いた場合
は、この後、置換プロセスによりアモルファスシリコン
部分をタングステン化する。次に、酸化窒化シリコン膜
または五酸化タンタル（Ｔａ2Ｏ5）膜からなる蓄積容量
誘電体膜３２４およびＴｉＮまたはタングステンからな
る蓄積容量プレート電極３２５を積層し、メモリセル領
域内でパターンニングすることにより、積層型の蓄積容
量素子が形成される。
部のＳｉＯ2 層３２１および３２３をウエットエッチン
グすることにより、アモルファスシリコン３２２からな
る蓄積電極が形成される。図１７で、蓄積電極に導電化
されてない純アモルファスシリコン３２２を用いた場合
は、この後、置換プロセスによりアモルファスシリコン
部分をタングステン化する。次に、酸化窒化シリコン膜
または五酸化タンタル（Ｔａ2Ｏ5）膜からなる蓄積容量
誘電体膜３２４およびＴｉＮまたはタングステンからな
る蓄積容量プレート電極３２５を積層し、メモリセル領
域内でパターンニングすることにより、積層型の蓄積容
量素子が形成される。
【００３２】その後、図１９に示すように、リソグラフ
ィとドライエッチングにより層間絶縁膜にコンタクト・
ホールを形成する。
ィとドライエッチングにより層間絶縁膜にコンタクト・
ホールを形成する。
【００３３】その後、図２０に示すように、第一メタル
配線層３２６を堆積しリソグラフィとドライエッチング
によりパターンニングする。このとき、プレート電極３
２５と第一配線層３２６は絶縁膜を介さず直接積層され
た構造となる。その後、図２１に示すように、第一およ
び第二メタル配線層間のスルー・ホール用層間絶縁膜３
２７を堆積する。その後、図２２に示すように、リソグ
ラフィとドライエッチングにより層間絶縁膜３２７にス
ルー・ホールを形成する。その後、図２３に示すよう
に、第二メタル配線層３２８を堆積しリソグラフィとド
ライエッチングによりパターンニングする。
配線層３２６を堆積しリソグラフィとドライエッチング
によりパターンニングする。このとき、プレート電極３
２５と第一配線層３２６は絶縁膜を介さず直接積層され
た構造となる。その後、図２１に示すように、第一およ
び第二メタル配線層間のスルー・ホール用層間絶縁膜３
２７を堆積する。その後、図２２に示すように、リソグ
ラフィとドライエッチングにより層間絶縁膜３２７にス
ルー・ホールを形成する。その後、図２３に示すよう
に、第二メタル配線層３２８を堆積しリソグラフィとド
ライエッチングによりパターンニングする。
【００３４】上記プロセスにより、実施例１で示した図
１に対応する本発明の構造が形成される。
１に対応する本発明の構造が形成される。
【００３５】（実施例４）図２４ないし図４１に、本発
明の他の製造方法の実施例を工程に従って示す。
明の他の製造方法の実施例を工程に従って示す。
【００３６】まず、図２４に示すように、ｐ型Ｓｉ層４
０１，ＳｉＯ2 層４０２，厚さ480ｎｍのｐ型Ｓｉ層４
０３が積層したＳＯＩ基板を製造する。次に、図２５に
示すように、窒化シリコン膜４０４を表面に堆積し、リ
ソグラフィとドライエッチングにより所定の形状にパタ
ーンニングする。さらに、図２６に示すように、厚さ８
００ｎｍの熱酸化４０５を行う。
０１，ＳｉＯ2 層４０２，厚さ480ｎｍのｐ型Ｓｉ層４
０３が積層したＳＯＩ基板を製造する。次に、図２５に
示すように、窒化シリコン膜４０４を表面に堆積し、リ
ソグラフィとドライエッチングにより所定の形状にパタ
ーンニングする。さらに、図２６に示すように、厚さ８
００ｎｍの熱酸化４０５を行う。
【００３７】その後、図２７に示すように、窒化シリコ
ン膜４０４と熱酸化膜４０６をウエットエッチングによ
り除去する。その後、図２８に示すように、窒化シリコ
ン膜４０６を表面に堆積し、リソグラフィとドライエッ
チングにより所定の形状にパターンニングする。その
後、図２９に示すように、厚さ２００ｎｍの熱酸化407
を行う。
ン膜４０４と熱酸化膜４０６をウエットエッチングによ
り除去する。その後、図２８に示すように、窒化シリコ
ン膜４０６を表面に堆積し、リソグラフィとドライエッ
チングにより所定の形状にパターンニングする。その
後、図２９に示すように、厚さ２００ｎｍの熱酸化407
を行う。
【００３８】その後、図３０に示すように、熱燐酸液に
より窒化シリコン膜４０６を除去し、ｐ型Ｓｉ層面の標
高差４００ｎｍを有する周辺回路部（Ｘ４１領域）とメ
モリセル部（Ｘ４２領域）を形成する。形成後、Ｘ３１
にイオン注入により高濃度のボロン層を基板内部に形成
すると、基板抵抗が下がり安定したＬＳＩ動作が可能と
なる。
より窒化シリコン膜４０６を除去し、ｐ型Ｓｉ層面の標
高差４００ｎｍを有する周辺回路部（Ｘ４１領域）とメ
モリセル部（Ｘ４２領域）を形成する。形成後、Ｘ３１
にイオン注入により高濃度のボロン層を基板内部に形成
すると、基板抵抗が下がり安定したＬＳＩ動作が可能と
なる。
【００３９】その後、図３１に示すように、厚さ数ｎｍ
のゲート絶縁膜３０８を形成し、ｎ型に導電化された多
結晶シリコン４０９，タングステンシリサイド４１０，
ポリサイド（４０９および４１０）加工用マスクにＳｉ
Ｏ2 層４１１を堆積し、リソグラフィとドライエッチン
グにより所定の形状にパターンニングすることにより、
周辺回路部ではゲート電極を、メモリセル部ではワード
線を形成する。次に、ゲート電極およびワード線をマス
クにして、砒素をイオン注入して濃度が１０17cm-3以上
のｎ型拡散層４１２を形成する。
のゲート絶縁膜３０８を形成し、ｎ型に導電化された多
結晶シリコン４０９，タングステンシリサイド４１０，
ポリサイド（４０９および４１０）加工用マスクにＳｉ
Ｏ2 層４１１を堆積し、リソグラフィとドライエッチン
グにより所定の形状にパターンニングすることにより、
周辺回路部ではゲート電極を、メモリセル部ではワード
線を形成する。次に、ゲート電極およびワード線をマス
クにして、砒素をイオン注入して濃度が１０17cm-3以上
のｎ型拡散層４１２を形成する。
【００４０】その後、図３２に示すように、ＳｉＯ2 層
を堆積しメモリセル部のみリソグラフィを用いてエッチ
バックすることにより、ワード線にのみ側壁が形成され
る。次に、窒化シリコン膜を堆積し、電子線描画および
ドライエッチングによりワード線の隙間に自己整合的に
ビット線および蓄積電極用コンタクト・ホールを形成
し、さらに、ｎ型に導電化した多結晶シリコンを堆積し
エッチバックすることにより、ビット線および蓄積電極
コンタクト用プラグ４１４を形成する。
を堆積しメモリセル部のみリソグラフィを用いてエッチ
バックすることにより、ワード線にのみ側壁が形成され
る。次に、窒化シリコン膜を堆積し、電子線描画および
ドライエッチングによりワード線の隙間に自己整合的に
ビット線および蓄積電極用コンタクト・ホールを形成
し、さらに、ｎ型に導電化した多結晶シリコンを堆積し
エッチバックすることにより、ビット線および蓄積電極
コンタクト用プラグ４１４を形成する。
【００４１】その後、図３３に示すように、窒化シリコ
ン膜を堆積し、電子線描画およびドライエッチングによ
りビット線コンタクト用プラグ上に自己整合的にビット
線用コンタクト・ホールを形成し、次に、ｎ型に導電化
された多結晶シリコン４１５，タングステンシリサイド
４１６からなるビット線を形成し、その上部と側壁にＳ
ｉＯ2 層４１７を形成し、次に、窒化シリコン膜４１８
を堆積し、電子線描画およびドライエッチングにより、
蓄積電極コンタクト用プラグ上に自己整合的にコンタク
ト・ホールを形成し、さらにｎ型に導電化された多結晶
シリコンを堆積し、エッチバックすることにより、第二
の蓄積電極コンタクト用プラグ４１９を形成する。次に
メモリセル部のみ、窒化シリコン膜４１８を残す。
ン膜を堆積し、電子線描画およびドライエッチングによ
りビット線コンタクト用プラグ上に自己整合的にビット
線用コンタクト・ホールを形成し、次に、ｎ型に導電化
された多結晶シリコン４１５，タングステンシリサイド
４１６からなるビット線を形成し、その上部と側壁にＳ
ｉＯ2 層４１７を形成し、次に、窒化シリコン膜４１８
を堆積し、電子線描画およびドライエッチングにより、
蓄積電極コンタクト用プラグ上に自己整合的にコンタク
ト・ホールを形成し、さらにｎ型に導電化された多結晶
シリコンを堆積し、エッチバックすることにより、第二
の蓄積電極コンタクト用プラグ４１９を形成する。次に
メモリセル部のみ、窒化シリコン膜４１８を残す。
【００４２】その後、図３４に示すように、コンタクト
用層間膜４２０を堆積し、電子線描画およびドライエッ
チングにより、蓄積電極用の溝を形成する。
用層間膜４２０を堆積し、電子線描画およびドライエッ
チングにより、蓄積電極用の溝を形成する。
【００４３】その後、図３５に示すように、ｎ型に導電
化されたアモルファスシリコンあるいは導電化されてな
い純アモルファスシリコン４２１を堆積し、次に、Ｓｉ
Ｏ2層４２２を堆積後エッチバックし蓄積電極用の溝内
に上記ＳｉＯ2 層４２２を残し、さらに、アモルファス
シリコン４２１をエッチバックする。
化されたアモルファスシリコンあるいは導電化されてな
い純アモルファスシリコン４２１を堆積し、次に、Ｓｉ
Ｏ2層４２２を堆積後エッチバックし蓄積電極用の溝内
に上記ＳｉＯ2 層４２２を残し、さらに、アモルファス
シリコン４２１をエッチバックする。
【００４４】その後、図３６に示すように、メモリセル
部のＳｉＯ2 層４２０および４２２をウエットエッチン
グすることにより、アモルファスシリコン４２１からな
る蓄積電極が形成される。図３５で、蓄積電極に導電化
されてない純アモルファスシリコン４２１を用いた場合
は、この後、置換プロセスによりアモルファスシリコン
部分をタングステン化する。次に、酸化窒化シリコン膜
または五酸化タンタル（Ｔａ2Ｏ5）膜からなる蓄積容量
誘電体膜４２３およびＴｉＮまたはタングステンからな
る蓄積容量プレート電極４２４を積層し、メモリセル領
域内でパターンニングすることにより、積層型の蓄積容
量素子が形成される。
部のＳｉＯ2 層４２０および４２２をウエットエッチン
グすることにより、アモルファスシリコン４２１からな
る蓄積電極が形成される。図３５で、蓄積電極に導電化
されてない純アモルファスシリコン４２１を用いた場合
は、この後、置換プロセスによりアモルファスシリコン
部分をタングステン化する。次に、酸化窒化シリコン膜
または五酸化タンタル（Ｔａ2Ｏ5）膜からなる蓄積容量
誘電体膜４２３およびＴｉＮまたはタングステンからな
る蓄積容量プレート電極４２４を積層し、メモリセル領
域内でパターンニングすることにより、積層型の蓄積容
量素子が形成される。
【００４５】その後、図３７に示すように、リソグラフ
ィとドライエッチングにより層間絶縁膜にコンタクト・
ホールを形成する。その後、図３８に示すように、第一
メタル配線層４２５を堆積しリソグラフィとドライエッ
チングによりパターンニングする。このとき、プレート
電極４２４と第一配線層４２５は絶縁膜を介さず直接積
層された構造となる。
ィとドライエッチングにより層間絶縁膜にコンタクト・
ホールを形成する。その後、図３８に示すように、第一
メタル配線層４２５を堆積しリソグラフィとドライエッ
チングによりパターンニングする。このとき、プレート
電極４２４と第一配線層４２５は絶縁膜を介さず直接積
層された構造となる。
【００４６】その後、図３９に示すように、第一および
第二メタル配線層間のスルー・ホー用層間絶縁膜４２６
を堆積する。その後、図４０に示すように、リソグラフ
ィとドライエッチングにより層間絶縁膜４２６にスルー
・ホールを形成する。その後、図４１に示すように、第
二メタル配線層４２７を堆積しリソグラフィとドライエ
ッチングによりパターンニングする。
第二メタル配線層間のスルー・ホー用層間絶縁膜４２６
を堆積する。その後、図４０に示すように、リソグラフ
ィとドライエッチングにより層間絶縁膜４２６にスルー
・ホールを形成する。その後、図４１に示すように、第
二メタル配線層４２７を堆積しリソグラフィとドライエ
ッチングによりパターンニングする。
【００４７】以上のプロセスにより、実施例２で示した
図２に対応する本発明の構造が形成される。
図２に対応する本発明の構造が形成される。
【００４８】（実施例５）図４２ないし図４５に、本発
明の他の製造方法の断面構造を示す。まず、図４２に示
すように、ｐ型Ｓｉ層４０１，ＳｉＯ2 層４０２，厚さ
８０ｎｍのｐ型Ｓｉ層４０３が積層したＳＯＩ基板を製
造する。次に、図４３に示すように、ＳｉＯ2 層５０４
を表面に堆積し、リソグラフィとドライエッチングによ
り所定の形状にパターンニングする。その後、図４４に
示すように、厚さ４８０ｎｍのＳｉエピタキシャル層５
０５をＳｉＯ2 層５０４をマスクにして選択的に形成す
る。その後、ＳｉＯ2 層５０４を除去することによっ
て、図４５に示すような断面構造が形成される。この後
は、実施例４のプロセス（図２４ないし図４１）を実施
することにより、実施例２で示した図２に対応する本発
明の構造が形成される。
明の他の製造方法の断面構造を示す。まず、図４２に示
すように、ｐ型Ｓｉ層４０１，ＳｉＯ2 層４０２，厚さ
８０ｎｍのｐ型Ｓｉ層４０３が積層したＳＯＩ基板を製
造する。次に、図４３に示すように、ＳｉＯ2 層５０４
を表面に堆積し、リソグラフィとドライエッチングによ
り所定の形状にパターンニングする。その後、図４４に
示すように、厚さ４８０ｎｍのＳｉエピタキシャル層５
０５をＳｉＯ2 層５０４をマスクにして選択的に形成す
る。その後、ＳｉＯ2 層５０４を除去することによっ
て、図４５に示すような断面構造が形成される。この後
は、実施例４のプロセス（図２４ないし図４１）を実施
することにより、実施例２で示した図２に対応する本発
明の構造が形成される。
【００４９】
【発明の効果】積層容量型メモリセルと周辺回路の標高
差を低減することができるため両領域とも高精度で微細
なパターンを形成する露光装置の焦点深度内に納めるこ
とできる。
差を低減することができるため両領域とも高精度で微細
なパターンを形成する露光装置の焦点深度内に納めるこ
とできる。
【００５０】また、メモリセル領域内のみ薄膜ＳＯＩ構
造とすることにより、周辺回路には高耐圧な絶縁ゲート
・トランジスタを有し、さらに、低消費電力化に有利な
メモリセルを有する半導体記憶装置を容易に作成するこ
とが可能となる。
造とすることにより、周辺回路には高耐圧な絶縁ゲート
・トランジスタを有し、さらに、低消費電力化に有利な
メモリセルを有する半導体記憶装置を容易に作成するこ
とが可能となる。
【図１】本発明の第一の実施例の半導体装置を示す断面
図。
図。
【図２】本発明の第二の実施例の半導体装置を示す断面
図。
図。
【図３】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図４】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図５】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図６】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図７】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図８】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図９】本発明の第一の実施例の半導体装置の製造工程
を示す断面図。
を示す断面図。
【図１０】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１１】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１２】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１３】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１４】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１５】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１６】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１７】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１８】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図１９】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２０】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２１】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２２】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２３】本発明の第一の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２４】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２５】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２６】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２７】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２８】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２９】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３０】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３１】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３２】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３３】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３４】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３５】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３６】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３７】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３８】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図３９】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４０】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４１】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４２】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４３】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４４】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４５】本発明の第二の実施例の半導体装置の製造工
程を示す断面図。
程を示す断面図。
１０１…ｐ型Ｓｉ基板、１０２…ＳＯＩ用ＳｉＯ2 、１
０３…ｐ型Ｓｉ層、１０４…素子分離用ＳｉＯ2 、１０
５…ゲート絶縁膜、１０６…ｎ型多結晶シリコン、１０
７…タングステンシリサイド、１０８…高濃度のｎ型不
純物領域、１０９…ゲート電極およびワード線用絶縁保
護膜、１１０…ｎ型多結晶シリコン、１１１…ｎ型多結
晶シリコン、１１２…タングステンシリサイド、１１３
…ビット線用絶縁保護膜、１１４…窒化シリコン膜、１
１５…ＳｉＯ2 、１１６…ｎ型多結晶シリコンあるいは
タングステン、１１７…誘電体膜、１１８…ＴｉＮある
いはタングステン、１１９…第一メタル配線層、１２０
…ＳｉＯ2 、１２１…第二メタル配線層。
０３…ｐ型Ｓｉ層、１０４…素子分離用ＳｉＯ2 、１０
５…ゲート絶縁膜、１０６…ｎ型多結晶シリコン、１０
７…タングステンシリサイド、１０８…高濃度のｎ型不
純物領域、１０９…ゲート電極およびワード線用絶縁保
護膜、１１０…ｎ型多結晶シリコン、１１１…ｎ型多結
晶シリコン、１１２…タングステンシリサイド、１１３
…ビット線用絶縁保護膜、１１４…窒化シリコン膜、１
１５…ＳｉＯ2 、１１６…ｎ型多結晶シリコンあるいは
タングステン、１１７…誘電体膜、１１８…ＴｉＮある
いはタングステン、１１９…第一メタル配線層、１２０
…ＳｉＯ2 、１２１…第二メタル配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１３Ｂ
Claims (11)
- 【請求項１】半導体基板上に、絶縁膜を介して設けられ
た薄膜半導体の第一の半導体領域を有し、上記第一の半
導体領域外の領域内に、上記絶縁膜を介さずに設けら
れ、その表面が上記第一の半導体領域の表面より高い第
二の半導体領域を有することを特徴とする半導体装置。 - 【請求項２】上記第一の半導体領域にメモリセルを有
し、上記第二の半導体領域にメモリセルの制御回路を有
する請求項１に記載の半導体装置。 - 【請求項３】上記第一の半導体領域の形成されたメモリ
セルと、上記メモリセルとはビット線コンタクトを共有
しないメモリセルとの間が、絶縁膜で電気的に分離され
ている請求項２に記載の半導体装置の製造方法。 - 【請求項４】上記第二の半導体領域と半導体基板の間に
酸化膜が存在する請求項１に記載の半導体装置。 - 【請求項５】上記第二の半導体領域で表面を除く領域に
高濃度不純物領域を有する請求項４に記載の半導体装
置。 - 【請求項６】上記第二の半導体領域の上記高濃度不純物
領域の不純物濃度が１０17cm-3以上である請求項５に記
載の半導体装置。 - 【請求項７】上記第一の半導体領域にメモリセルを有
し、上記第二の半導体領域にメモリセルの制御回路を有
する請求項４，５または６に記載の半導体装置。 - 【請求項８】上記第一の半導体領域の形成されたメモリ
セルと、上記メモリセルとはビット線コンタクトを共有
しないメモリセルとの間が、絶縁膜で電気的に分離され
ている請求項４，５または６に記載の半導体装置の製造
方法。 - 【請求項９】第一の半導体基板を選択的に酸化し、上記
半導体基板表面を平坦に研磨し、第二の半導体基板を第
一の半導体基板表面に貼り合わせ、上記第二の半導体基
板を薄膜化することにより、上記第一の半導体領域のみ
半導体基板上に、絶縁膜を介して薄膜半導体を形成する
請求項１，２または３に記載の半導体装置の製造方法。 - 【請求項１０】上記第一の半導体領域の表面に選択的に
酸化膜を形成し、その後に上記酸化膜を除去することに
より、上記第二の半導体領域の表面を上記第一の半導体
領域の表面に対し高位置に形成する請求項１，２，３，
４，５，６，７または８に記載の半導体装置の製造方
法。 - 【請求項１１】上記第一の半導体領域の表面に酸化膜を
形成後パターンニングし、上記酸化膜をマスクにしたＳ
ｉの選択エピタキシャルにより、上記第二の半導体領域
の表面を上記第一の半導体領域の表面に対し高位置に形
成する請求項１，２，３，４，５，６，７または８に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122153A JPH08316431A (ja) | 1995-05-22 | 1995-05-22 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122153A JPH08316431A (ja) | 1995-05-22 | 1995-05-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316431A true JPH08316431A (ja) | 1996-11-29 |
Family
ID=14828921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122153A Pending JPH08316431A (ja) | 1995-05-22 | 1995-05-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316431A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835981B2 (en) | 2001-09-27 | 2004-12-28 | Kabushiki Kaisha Toshiba | Semiconductor chip which combines bulk and SOI regions and separates same with plural isolation regions |
| US6906384B2 (en) | 2002-02-13 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device having one of patterned SOI and SON structure |
| US7049661B2 (en) | 2003-08-28 | 2006-05-23 | Kabushiki Kaisha Toshiba | Semiconductor device having epitaxial layer |
| US7187035B2 (en) | 2001-09-26 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device comprising multiple layers with trenches formed on a semiconductor substrate |
| US7507610B2 (en) * | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| JP2013084766A (ja) * | 2011-10-11 | 2013-05-09 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
-
1995
- 1995-05-22 JP JP7122153A patent/JPH08316431A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187035B2 (en) | 2001-09-26 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device comprising multiple layers with trenches formed on a semiconductor substrate |
| US7521300B2 (en) | 2001-09-26 | 2009-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device substrate including a single-crystalline layer and method of manufacturing semiconductor device substrate |
| US6835981B2 (en) | 2001-09-27 | 2004-12-28 | Kabushiki Kaisha Toshiba | Semiconductor chip which combines bulk and SOI regions and separates same with plural isolation regions |
| US7018904B2 (en) | 2001-09-27 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor chip having multiple functional blocks integrated in a single chip and method for fabricating the same |
| CN100342539C (zh) * | 2001-09-27 | 2007-10-10 | 株式会社东芝 | 半导体装置和半导体装置的制造方法 |
| US7507610B2 (en) * | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| US6906384B2 (en) | 2002-02-13 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device having one of patterned SOI and SON structure |
| US7049661B2 (en) | 2003-08-28 | 2006-05-23 | Kabushiki Kaisha Toshiba | Semiconductor device having epitaxial layer |
| US7095081B2 (en) | 2003-08-28 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7323748B2 (en) | 2003-08-28 | 2008-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device having epitaxial layer |
| JP2013084766A (ja) * | 2011-10-11 | 2013-05-09 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
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