JPH08316967A

JPH08316967A - データ伝送装置

Info

Publication number: JPH08316967A
Application number: JP7123543A
Authority: JP
Inventors: Kenjiro Uchiyama; 健次郎内山; Tomohiro Nishimura; 智浩西村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-23
Filing date: 1995-05-23
Publication date: 1996-11-29
Anticipated expiration: 2018-01-07
Also published as: JP3361654B2

Abstract

(57)【要約】【目的】伝送フレームのアドレス部に対応するビット
数を減少させ、伝送フレームの伝送遅延時間を短縮させ
る。【構成】送信装置１ではアドレス認識符号設定スイッ
チ１５で設定されたアドレス認識符号とデータ部生成部
１２で生成されたデータ部は排他的論理和回路１６で排
他的論理和がとられ、受信装置２へ送信される。受信装
置２では排他的論理和回路２６で送信装置１からの排他
的論理和信号とアドレス認識符号設定スイッチ２５で設
定されたアドレス認識符号との排他的論理和がとられ、
この結果が誤り検出部２３に入力され、伝送されてきた
データ部が正しいかどうかが判定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、送信装置と複数の受
信装置を備え、送信装置から特定の受信装置へデータを
伝送する機能を有するデータ伝送装置に関するものであ
る。

【０００２】

【従来の技術】図６は従来のデータ伝送装置内でやりと
りされる伝送フレームの一例を参考文献「ディジタル形
保護継電器および保護継電装置（電力用規格Ｂ−４０
２）（電気事業連合会・編）」より引用し、その伝送フ
レームの概略を示す構成図である。図６において、Ｆは
伝送フレーム６１の開始を示すフレーム同期信号、Ｄは
メッセージ情報を示すデータ部、ＣＲＣはデータ部Ｄが
正確に相手に送られたかとうかを確認するための誤り検
出用のコードを示す誤り検定符号である。

【０００３】図７は従来のデータ伝送装置の構成を示す
ブロック図である。図７において、１は特定の相手にデ
ータを送信する送信装置、２，３は送信装置１からの伝
送フレーム６１を受信する受信装置である。送信装置１
において１１は上記フレーム同期信号Ｆを生成するフレ
ーム同期生成部、１２は任意ビットの上記データ部Ｄを
生成するデータ部生成部、１３は上記誤り検定符号ＣＲ
Ｃを生成する誤り検定符号生成部、１４はフレーム同期
信号Ｆ、データ部Ｄ、および誤り検定符号ＣＲＣをパラ
レル形式で入力し、シリアル変換後出力するパラレル／
シリアル変換部である。受信装置２において、２１はフ
レーム同期信号Ｆが所望のビットパターンであるかどう
かを判定するフレーム同期判定部、２２はデータ部Ｄを
受信するデータ部受信部、２３はデータ部Ｄの伝送誤り
を検出する誤り検出部、２４はシリアル形式の伝送フレ
ーム６１をパラレル形式に変換するシリアル／パラレル
変換部である。なお、上記構成は受信装置２において説
明したが、他の受信装置３等においても同様な構成であ
る。

【０００４】次に動作について説明する。図７の送信装
置１において、フレーム同期生成部１１によって生成，
出力されたフレーム同期信号Ｆ、データ部生成部１２に
よって生成，出力された任意ビットのデータ部Ｄ、およ
び誤り検定符号生成部１３によってデータ部Ｄから生成
多項式等を用いて生成，出力された誤り検定符号ＣＲＣ
が、パラレル／シリアル変換部１４にパラレル形式で入
力される。次いで、パラレル／シリアル変換部１４で
は、このパラレル形式のデータをシリアル形式に変換し
て、図６で示す伝送フレーム６１を受信装置２に送信す
る。次いで、この伝送フレーム６１を受信した受信装置
２内のシリアル／パラレル変換部２４では、このシリア
ル形式の伝送フレーム６１をパラレル形式に変換し、フ
レーム同期信号Ｆをフレーム同期判定部２１に、データ
部Ｄをデータ部受信部２２に、誤り検定符号ＣＲＣを誤
り検出部２３にそれぞれ出力する。次いで、フレーム同
期判定部２１では、フレーム同期信号Ｆが所望のビット
パターンであることを確認する。仮にこのフレーム同期
信号Ｆが所望のビットパターンでないならば、フレーム
同期のハンティングを再度行う。次いで、誤り検出部２
３では、誤り検定符号ＣＲＣ、データ部Ｄおよび生成多
項式等を用いて、伝送されたデータ部Ｄに誤りがないか
をチェックする。このとき、送られたデータ部Ｄに誤り
がないならば入力したデータ部Ｄを有効データと処理す
るが、誤りを検出すると入力したデータ部Ｄを無効デー
タとする。なお、上記動作は受信装置２への伝送におい
て説明したが、他の受信装置３等への伝送においても同
様な動作である。

【０００５】

【発明が解決しようとする課題】上記のような従来のデ
ータ伝送装置の伝送フレームは、図６のように構成され
ているが、図７において、送信装置１から受信装置２に
対して伝送フレームを送信した場合、伝送路の誤接続等
の原因により誤って受信装置３が伝送フレームを受信す
ると、この伝送フレームに対し誤り検出部２３では、受
信装置２に対する伝送フレームであることが確認できな
いため、受信装置３があたかも受信装置２であるかのよ
うに動作するといった問題がある。そこで図８に示す従
来のデータ伝送装置のように、送信装置１に送信相手の
アドレス部を設定するアドレス設定部１９を設け、また
受信装置２，３に送信装置１から送信されてきたアドレ
ス部を受信して、このアドレスが自己アドレスであるか
どうかを判定するアドレス判定部２９を設けて、図９に
示すように、伝送フレーム９１のビット数を増やして送
信先の受信装置のアドレスを示すアドレス部Ａを伝送フ
レーム９１に挿入する方法もあるが、伝送フレームのビ
ット数が多くなると伝送遅延時間が長くなるため、伝送
フレームのビット数を極力減少させる必要性があるなど
の課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたものであり、例えば図９の伝送フレーム９
１中のアドレス部Ａを削除することにより、図９の伝送
フレーム９１に比べ、ビット数を減少させて伝送フレー
ムの伝送遅延時間を短縮する（伝送効率を上げる）こと
ができるデータ伝送装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】第１の発明は、送信装置
１に、送信先の受信装置２のアドレスに対応したアドレ
ス認識符号を設定する送信側アドレス認識符号設定スイ
ッチ１５と、この送信側アドレス認識符号設定スイッチ
１５で設定されたアドレス認識符号およびデータ部生成
部１２で生成されたデータ部を入力して排他的論理和を
とる排他的論理和回路１６とを設け、フレーム同期生成
部１１からのフレーム同期信号と排他的論理和回路１６
の出力信号と誤り検定符号生成部１３からの誤り検定符
号とをパラレル／シリアル変換部１４に入力する構成と
するとともに、受信装置２に、当該受信装置２のアドレ
スに対応したアドレス認識符号を設定する受信側アドレ
ス認識符号設定スイッチ２５と、この受信側アドレス認
識符号設定スイッチ２５で設定されたアドレス認識符号
およびシリアル／パラレル変換部２４からのデータ部を
入力して排他的論理和をとる排他的論理和回路２６とを
設け、この排他的論理和回路２６の出力信号をデータ部
受信部２２および誤り検出部２３に入力する構成とした
ことを特徴とするものである。

【０００８】第２の発明は、送信装置１に、送信先の受
信装置２のアドレスに対応したアドレス認識符号を設定
する送信側アドレス認識符号設定スイッチ１５と、この
送信側アドレス認識符号設定スイッチ１５で設定された
アドレス認識符号および誤り検定符号生成部１３で生成
された誤り検定符号を入力して排他的論理和をとる排他
的論理和回路１６とを設け、フレーム同期生成部１１か
らのフレーム同期信号とデータ部生成部１２からのデー
タ部と排他的論理和回路１６の出力信号とをパラレル／
シリアル変換部１４に入力する構成とするとともに、受
信装置２に、当該受信装置２のアドレスに対応したアド
レス認識符号を設定する受信側アドレス認識符号設定ス
イッチ２５と、この受信側アドレス認識符号設定スイッ
チ２５で設定されたアドレス認識符号およびシリアル／
パラレル変換部２４からの誤り検定符号を入力して排他
的論理和をとる排他的論理和回路２６とを設け、この排
他的論理和回路２６の出力信号およびシリアル／パラレ
ル変換部２４からのデータ部を誤り検出部２３に入力す
る構成としたことを特徴とするものである。

【０００９】第３の発明は、送信装置１に、送信先の受
信装置２のアドレスに対応したアドレス認識符号を設定
する送信側アドレス認識符号設定スイッチ１５と、この
送信側アドレス認識符号設定スイッチ１５で設定された
アドレス認識符号およびフレーム同期生成部１１で生成
されたフレーム同期信号を入力して排他的論理和をとる
排他的論理和回路１６とを設け、この排他的論理和回路
１６の出力信号とデータ生成部１２からのデータ部と誤
り検定符号生成部１３からの誤り設定符号とをパラレル
／シリアル変換部１４に入力する構成とするとともに、
受信装置２に、当該受信装置２のアドレスに対応したア
ドレス認識符号を設定する受信側アドレス認識符号設定
スイッチ２５と、この受信側アドレス認識符号設定スイ
ッチ２５で設定されたアドレス認識符号およびシリアル
／パラレル変換部２４からのフレーム同期信号を入力し
て排他的論理和をとる排他的論理和回路２６とを設け、
この排他的論理和回路２６の出力信号をフレーム同期判
定部２１に入力する構成としたことを特徴とするもので
ある。

【００１０】第４の発明は、送信側アドレス認識符号設
定手段および受信側アドレス認識符号設定手段は機械的
なスイッチ１５，２５でそれぞれ構成したことを特徴と
するものである。

【００１１】第５の発明は、送信側アドレス認識符号設
定手段および受信側アドレス認識符号設定手段は、アド
レス認識符号を記憶させたＲＯＭなどの記憶素子１７，
２７と、この記憶素子１７，２７からアドレス認識符号
を読み出すためのアドレスを設定するアドレス設定部１
８，２８とをそれぞれ備えて構成したことを特徴とする
ものである。

【００１２】

【作用】第１の発明において、送信装置１では送信側ア
ドレス認識符号設定スイッチ１５で設定されたアドレス
認識符号およびデータ部生成部１２で生成されたデータ
部は排他的論理和回路１６で排他的論理和がとられ、パ
ラレル／シリアル変換部１４に入力される。フレーム同
期生成部１１からのフレーム同期信号と排他的論理和回
路１６の出力信号と誤り検定符号生成部１３からの誤り
検定符号とはパラレル／シリアル変換部１４によりそれ
ぞれシリアル信号に変換され送信される。受信装置２で
は送信装置１からの送信信号が受信され、シリアル／パ
ラレル変換部２４でパラレル信号に変換される。シリア
ル／パラレル変換部２４からのフレーム同期信号はフレ
ーム同期判定部２１に入力され所望のビットパターンで
あるかどうかが判定される。また、シリアル／パラレル
変換部２４からのデータ部および受信側アドレス認識符
号設定スイッチ２５からのアドレス認識符号は排他的論
理和回路２６で排他的論理和がとられ、データ部受信部
２２に受信される。また、シリアル／パラレル変換部２
４からの誤り検定符号および排他的論理和回路１６から
のデータ部は誤り検出部２３に入力され、伝送されてき
たデータ部が正しいかどうかが判定される。

【００１３】第２の発明において、送信装置１では送信
側アドレス認識符号設定スイッチ１５で設定されたアド
レス認識符号および誤り検定符号生成部１３で生成され
た誤り検定符号は排他的論理和回路１６で排他的論理和
がとられ、パラレル／シリアル変換部１４に入力され
る。フレーム同期生成部１１からのフレーム同期信号と
データ部生成部１２からのデータ部と排他的論理和回路
１６の出力信号とはパラレル／シリアル変換部１４によ
りそれぞれシリアル信号に変換され送信される。受信装
置２では送信装置１からの送信信号が受信され、シリア
ル／パラレル変換部２４でパラレル信号に変換される。
シリアル／パラレル変換部２４からのフレーム同期信号
はフレーム同期判定部２１に入力され所望のビットパタ
ーンであるかどうかが判定される。また、シリアル／パ
ラレル変換部２４からのデータ部はデータ部受信部２２
および誤り検出部２３に入力される。また、シリアル／
パラレル変換部２４からの誤り検定符号および受信側ア
ドレス認識符号設定スイッチ２５で設定されたアドレス
認識符号は排他的論理和回路２６で排他的論理和がとら
れ、誤り検出部２３に入力され、伝送されてきたデータ
部が正しいかどうかが判定される。

【００１４】第３の発明において、送信装置１では送信
側アドレス認識符号設定スイッチ１５で設定されたアド
レス認識符号およびフレーム同期生成部１１で生成され
たフレーム同期信号は排他的論理和回路１６で排他的論
理和がとられ、パラレル／シリアル変換部１４に入力さ
れる。排他的論理和回路１６の出力信号とデータ部生成
部１２からのデータ部と誤り検定符号生成部１３からの
誤り検定符号とはパラレル／シリアル変換部１４により
それぞれシリアル信号に変換され送信される。受信装置
２では送信装置１からの送信信号が受信され、シリアル
／パラレル変換部２４でパラレル信号に変換される。シ
リアル／パラレル変換部２４からのフレーム同期信号お
よび受信側アドレス認識符号設定スイッチ２５で設定さ
れたアドレス認識符号は排他的論理和回路２６で排他的
論理和がとられ、フレーム同期判定部２１に入力され、
フレーム同期信号は所望のビットパターンであるかとう
かが判定される。また、シリアル／パラレル変換部２４
からのデータ部はデータ部受信部２２および誤り検出部
２３に入力される。また、シリアル／パラレル変換部２
４からの誤り検定符号は誤り検出部２３に入力され、伝
送されてきたデータ部が正しいかどうかが判定される。

【００１５】第４の発明において、スイッチ１５を操作
することにより、送信側アドレス認識符号が設定され、
スイッチ２５を操作することにより、受信側アドレス認
識符号が設定される。

【００１６】第５の発明において、アドレス設定部１８
によりアドレスが設定されると、そのアドレスに対応す
る送信側アドレス認識符号が記憶素子１７から読み出さ
れる。アドレス設定部２８によりアドレスが設定される
と、そのアドレスに対応する受信側アドレス認識符号が
記憶素子２７から読み出される。

【００１７】

【実施例】

実施例１．以下、この発明の実施例１を図に基づいて説
明する。図１はこの発明の一実施例に係るデータ伝送装
置の構成を示すブロック図である。図１において、図７
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。本実施例１は、送信装置１に、送
信先の受信装置２，３のアドレスに対応した送信側アド
レス認識符号を設定する送信側アドレス認識符号設定手
段としての送信側アドレス認識符号設定スイッチ１５
と、この送信側アドレス認識符号設定スイッチ１５で設
定されたアドレス認識符号およびデータ部生成部１２で
生成されたデータ部を入力して排他的論理和をとる排他
的論理和ゲート１６ａ〜１６ｃを有する排他的論理和回
路１６とを設け、フレーム同期生成部１１からのフレー
ム同期信号と排他的論理和回路１６の出力信号と誤り検
定符号生成部１３からの誤り検定符号とをパラレル／シ
リアル変換部１４に入力する構成とするとともに、受信
装置２に、当該受信装置２のアドレスに対応したアドレ
ス認識符号を設定する受信側アドレス認識符号設定手段
としての受信側アドレス認識符号設定スイッチ２５と、
この受信側アドレス認識符号設定スイッチ２５で設定さ
れたアドレス認識符号およびシリアル／パラレル変換部
２４からのデータ部を入力して排他的論理和をとる排他
的論理和ゲート２６ａ〜２６ｃを有する排他的論理和回
路２６とを設け、この排他的論理和回路２６の出力信号
をデータ部受信部２２および誤り検出部２３に入力する
構成としたことを特徴とするものである。なお、他の受
信装置３等についても受信装置２と同様な構成を有す
る。

【００１８】図２は本実施例１のデータ伝送装置によっ
て伝送される伝送フレームの概略を示す構成図である。
図２において、Ｆは伝送フレーム３１の開始を示すフレ
ーム同期信号であり、上記フレーム同期生成部１１で生
成されるものである。Ｄはメッセージ情報を示すデータ
部であり、上記データ部生成部１２で生成されるもので
ある。ＣＲＣはデータ部Ｄが正確に相手に送られたかど
うかを確認するための誤り検出用のコードを示す誤り検
定符号であり、上記誤り検定符号生成部１３で生成され
るものである。

【００１９】次に本実施例１の動作について説明する。
図１において、フレーム同期生成部１１、データ部生成
部１２、パラレル／シリアル変換部１４、フレーム同期
判定部２１、データ受信部２２、およびシリアル／パラ
レル変換部２４の動作は図７に示す従来例で説明したの
で、ここでは詳細な説明を省略する。まず、送信装置１
では、誤り検定符号生成部１３において、入力されたデ
ータ部Ｄから誤り検出用のコードである誤り検定符号を
生成する。この誤り検定符号の生成方法としては、生成
多項式を用いた場合を例とすると、データ部Ｄをあらか
じめ定められた数、例えば２進数表示で「１１００１」
で割り算する。このとき、割り算で生じる余りが誤り検
定符号である。ただし、ここで言う割り算とは、通常の
算術による割り算ではなく、桁上がりのないＸＯＲの割
り算である。送信側アドレス認識符号設定スイッチ１５
においては、送信先である受信装置２のアドレスに対応
した伝送フレームに挿入するに適したアドレス認識符号
を設定する。例えば、このアドレスが２進数表示で「１
０」であるならば、このアドレスに対応するアドレス認
識符号として２進数表示で「００００００００００００
１１（最左ビットが最上位ビット、０＝１ｏｗ，１＝ｈ
ｉｇｈとする）」のように設定する。このアドレス認識
符号の特定ビットおよびデータ部生成部１２の特定の出
力信号を排他的論理和ゲート１６ａ〜１６ｃのそれぞれ
に入力する。この排他的論理和ゲート１６ａ〜１６ｃそ
れぞれへの入力の組み合わせは、アドレス認識符号の最
上位ビットとデータ部生成部１２の最上位ビットとを排
他的論理和ゲート１６ａに入力し、次の各上記ビットを
排他的論理和ゲート１６ｂに入力し、以下同様にして各
排他的論理和ゲートに入力し、最後にアドレス認識符号
の最下位ビットとデータ部生成部１２の出力信号の最下
位ビットとを排他的論理和ゲート１６ｃに入力する。従
って、上記例ではデータ部生成部１２の出力信号の下位
２ビットが判定され、これをデータ部Ｄとしてパラレル
／シリアル変換部１４に出力する。

【００２０】受信装置２では、受信側アドレス認識符号
設定スイッチ２５において、送信側アドレス認識符号設
定スイッチ１５で設定されたアドレス認識符号と同一の
アドレス認識符号を設定する。このアドレス認識符号の
特定ビットおよびシリアル／パラレル変換部２４からの
データ部Ｄの特定ビットは排他的論理和ゲート２６ａ〜
２６ｃに入力する。この排他的論理和ゲート２６ａ〜２
６ｃそれぞれへの入力の組み合わせは、アドレス認識符
号の最上位ビットとデータ部Ｄの最上位ビットとを排他
的論理和ゲート２６ａに入力し、次の各上位ビット同志
を排他的論理和ゲート２６ｂに入力し、以下同様にして
各排他的論理和ゲートに入力し、最後にアドレス認識符
号の最下位ビットとデータ部Ｄの最下位ビットとを排他
的論理和ゲート２６ｃに入力する。従って、上記例では
シリアル／パラレル変換部２４からのデータ部Ｄの下位
２ビットが再反転することになる。これにより、これら
排他的論理和ゲート２６ａ〜２６ｃから誤り検出部２３
に入力される信号は、排他的論理和ゲート１６ａ〜１６
ｃにおいて反転する前の信号と同一のビット列になる。
このビット列を入力した誤り検出部２３においては、こ
の入力されたビット列および図２における誤り検出符号
ＣＲＣから伝送誤りを検出する。この伝送誤りの検出方
法としては、生成多項式を用いた場合を例とすると、デ
ータ部Ｄおよび誤り検出符号ＣＲＣを連ねたビット列を
誤り検定符号生成部１３で用いたビット列「１１００
１」と同一のビット例で割り算する。このとき、割り算
で生じる余りが０の場合は伝送誤りはなし、余りが０で
ない場合は伝送誤りありを意味する。ただし、ここで言
う割り算とは、通常の算術による割り算ではなく、桁上
がりのないＸＯＲの割り算である。余りが０となる条件
としては、データ部生成部１２からの出力信号と排他的
論理和ゲート２６ａ〜２６ｃから誤り検出部２３に入力
されるビット列が同一である必要がある。従って、送信
側アドレス認識符号設定スイッチ１５において設定した
アドレス認識符号と受信側アドレス認識符号設定スイッ
チ２５において設定したアドレス認識符号が異なれば、
排他的論理和ゲート１６ａ〜１６ｃと排他的論理和ゲー
ト２６ａ〜２６ｃでは、反転するビット位置が異なるた
め、必然的に誤り検出部２３での余りが０にならず、伝
送誤り検出になる。例えば受信装置３が送信装置１の送
信先でないならば、伝送誤り検出になり、受信したデー
タ部Ｄを無効データとする。

【００２１】このように、送信先のアドレスをデータ部
Ｄに挿入することによって、どの受信装置に送信するか
を決定するためのアドレス部を用いることなく送信先を
判別することができるため、伝送フレームのアドレス部
に対応するビット数を減少させることができ、ビット数
の減少により伝送フレームの伝送遅延時間を短縮する
（伝送効率を上げる）ことができる。

【００２２】なお、本実施例１の動作は受信装置２への
伝送において説明したが、他の受信装置３等への伝送に
おいても同様な動作である。また、本実施例１では、デ
ータ部Ｄにおいて特定の２ビットを反転したが、この特
定の２ビット以外のすべてのビットをデータ部Ｄにおい
て反転させても同様の効果を得ることができる。また、
この特定のビット数は２ビットである必要はなく、誤り
検出レベル（符号間距離）に応じたビット数に設定する
ことができる。また、本実施例１では、図２の伝送フレ
ームにおいて説明したが、アドレス部を含む伝送フレー
ムであっても同様の効果を得ることができる。

【００２３】実施例２．図３はこの発明の実施例２に係
るデータ伝送装置の構成を示すブロック図である。上記
実施例１では、送信先のアドレスをデータ部Ｄに挿入し
て、伝送フレームのビット数を減少させる場合について
述べたが、この実施例２では、図３に示すように、誤り
検定符号ＣＲＣ（図２参照）に送信先のアドレスを挿入
すべく、送信装置１においては、各排他的論理和ゲート
１６ａ〜１６ｃの一方の入力を誤り検定符号生成部１３
からの特定の出力信号（誤り検定符号）とし、これら各
排他的論理和の出力を誤り検定符号ＣＲＣ、データ部生
成部１２からの出力をデータ部Ｄとしてパラレル／シリ
アル変換部１４に入力するように構成されている。ま
た、受信装置２においては、各排他的論理和ゲート２６
ａ〜２６ｃの一方の入力をシリアル／パラレル変換部２
４から出力される誤り検定符号ＣＲＣとし、これら各排
他的論理和の出力を誤り検定部２３に入力し、シリアル
／パラレル変換部２４から出力されるデータ部Ｄをデー
タ部受信部２２に直接入力するように構成されている。
なお、上記構成は受信装置２において説明したが、他の
受信装置３等においても同様な構成である。

【００２４】次に本実施例２の動作について説明する。
図３において、送信装置１では、送信側アドレス認識符
号設定スイッチ１５において、送信先である受信装置２
のアドレスに対応したアドレス認識符号を設定する。例
えば、このアドレスが２進数表示で「１０」であるなら
ば、このアドレスに対応するアドレス認識符号として２
進数表示で「００００００００００００１１（最左ビッ
トが最上位ビット、０＝１ｏｗ，１＝ｈｉｇｈとす
る）」のように設定する。このアドレス認識符号の特定
ビットおよび誤り検定符号生成部１３から出力される誤
り検出用のコードである誤り検定符号の特定ビットを排
他的論理和ゲート１６ａ〜１６ｃに入力する。この排他
的論理和ゲート１６ａ〜１６ｃそれぞれへの入力の組み
合わせは、アドレス認識符号の最上位ビットと誤り検定
符号の最上位ビットを排他的論理和ゲート１６ａに入力
し、次の上位ビット同志を排他的論理和ゲート１６ｂに
入力し、以下同様にして各排他的論理和ゲートに入力
し、最後にアドレス認識符号の最下位ビットと誤り検定
符号の最下位ビットとを排他的論理和ゲート１６ｃに入
力する。従って、上記例では誤り検定符号の下位２ビッ
トが反転され、これを図２に示すような誤り検定符号Ｃ
ＲＣとしてパラレル／シリアル変換部１４に出力する。

【００２５】受信装置２では、受信側アドレス認識符号
設定スイッチ２５において、送信側アドレス認識符号設
定スイッチ１５で設定されたアドレス認識符号と同一の
アドレス認識符号を設定する。このアドレス認識符号の
特定ビットおよび誤り検定符号ＣＲＣの特定ビットを排
他的論理和ゲート２６ａ〜２６ｃに入力する。この排他
的論理和ゲート２６ａ〜２６ｃそれぞれへの入力の組み
合わせは、アドレス認識符号の最上位ビットと誤り検定
符号ＣＲＣの最上位ビットを排他的論理和ゲート２６ａ
に入力し、次の上位ビット同志を排他的論理和ゲート２
６ｂに入力し、以下同様にして各排他的論理和ゲートに
入力し、最後にアドレス認識符号の最下位ビットと誤り
検定符号ＣＲＣの最下位ビットとを排他的論理和ゲート
２６ｃに入力する。従って、上記例では誤り検定符号Ｃ
ＲＣの下位２ビットが再反転することになる。これによ
り、これら排他的論理和ゲート２６ａ〜２６ｃから誤り
検出部２３に入力される信号は、排他的論理和ゲート１
６ａ〜１６ｃにおいて反転する前の誤り検出用コード
（誤り検定符号）と同一のビット列になる。このビット
列を入力した誤り検出部２３においては、入力されたビ
ット列および図２におけるデータ部Ｄから伝送誤りを検
出（余り＝０）する。余りが０となる条件としては、誤
り検定符号生成部１３で生成される誤り検定符号と排他
的論理和ゲート２６ａ〜２６ｃから誤り検出部２３に入
力されるビット列が同一である必要がある。従って、送
信側アドレス認識符号設定スイッチ１５において設定し
たアドレス認識符号と受信側アドレス認識符号設定スイ
ッチ２５において設定したアドレス認識符号が異なれ
ば、排他的論理和ゲート１６ａ〜１６ｃと排他的論理和
ゲート２６ａ〜２６ｃでは、反転するビット位置が異な
るため、必然的に誤り検出部２３での余りが０になら
ず、伝送誤り検出になる。例えば、受信装置３が送信装
置１の送信先でないならば、伝送誤り検出になり、受信
したデータ部Ｄを無効データとする。

【００２６】このように、送信先のアドレスを誤り検定
符号ＣＲＣに挿入することによって、上記実施例１と同
様な効果が得られ、また、その他に、何らかの障害によ
って、本来受信するはずのない伝送フレームを受信装置
が受信したとき、伝送フレームにおいて他装置に対して
最も影響するデータ部Ｄのビットを故意に反転したため
に発生する二次的な障害を防ぐことができるという効果
も得られる。

【００２７】なお、本実施例２の動作は受信装置２への
伝送において説明したが、他の受信装置３等への伝送に
おいても同様な動作である。また、本実施例２では、誤
り検定符号ＣＲＣにおいて特定の２ビットを反転した
が、この特定の２ビット以外のすべてのビットを誤り検
定符号ＣＲＣにおいて反転させても同様の効果を得るこ
とができる。また、この特定のビット数は、２ビットで
ある必要はなく、誤り検出レベル（符号間距離）に応じ
たビット数に設定することができる。また、本実施例２
では、図２の伝送フレームにおいて説明したが、アドレ
ス部を含む伝送フレームであっても同様の効果を得るこ
とができる。

【００２８】実施例３．図４はこの発明の実施例３に係
るデータ伝送装置の構成を示すブロック図である。上記
実施例２では、送信先のアドレスを誤り検定符号ＣＲＣ
に挿入して、伝送フレームのビット数を減少させる場合
について述べたが、この実施例３では、図４に示すよう
に、フレーム同期信号Ｆに送信先のアドレスを挿入すべ
く、送信装置１において、各排他的論理和ゲート１６ａ
〜１６ｃの一方の入力をフレーム同期生成部１２からの
特定の出力信号（フレーム同期信号）とし、これら各排
他的論理和の出力をフレーム同期信号Ｆとして、誤り検
定符号生成部１３からの出力を誤り検定符号ＣＲＣとし
てパラレル／シリアル変換部１４に入力する。また、受
信装置２において、各排他的論理和ゲート２６ａ〜２６
ｃの一方の入力をシリアル／パラレル変換部２４から出
力されるフレーム同期信号Ｆとし、これら各排他的論理
和の出力をフレーム同期判定部２１に入力し、シリアル
／パラレル変換部２４から出力される誤り検定符号ＣＲ
Ｃを誤り検出部２３に入力するようにした。なお、上記
構成は受信装置２において説明したが、他の受信装置３
等においても同様な構成である。

【００２９】次に本実施例３の動作について説明する。
図４において、送信装置１では、送信側アドレス認識符
号設定スイッチ１５において、送信先である受信装置２
のアドレスに対応したコードであるアドレス認識符号を
設定する。例えば、このアドレスが２進数表示で「１
０」であるならば、このアドレスに対応するコード（ア
ドレス認識符号）として２進数表示で「００００００１
１（最左ビットが最上位ビット、０＝１ｏｗ，１＝ｈｉ
ｇｈとする）」のように設定する。このアドレス認識符
号の特定ビットおよびフレーム同期生成部１１からの特
定の出力信号（フレーム同期信号）を排他的論理和ゲー
ト１６ａ〜１６ｃに入力する。この排他的論理和ゲート
１６ａ〜１６ｃそれぞれへの入力の組み合わせは、アド
レス認識符号の最上位ビットとフレーム同期生成部１１
からの出力信号の最上位ビットを排他的論理和ゲート１
６ａに入力し、次の上位ビット同志を排他的論理和ゲー
ト１６ｂに入力し、以下同様にして各排他的論理和ゲー
トに入力し、最後にアドレス認識符号の最下位ビットと
フレーム同期生成部１１からの出力信号の最下位ビット
とを排他的論理和ゲート１６ｃに入力する。従って、上
記例ではフレーム同期生成部１１からの出力である正規
のフレーム同期信号の下位２ビットが反転することにな
り、この反転フレーム同期信号をパラレル／シリアル変
換部１４に出力する。

【００３０】受信装置２では、受信側アドレス認識符号
設定スイッチ２５において、送信側アドレス認識符号設
定スイッチ１５で設定されたアドレス認識符号と同一の
アドレス認識符号を設定する。このアドレス認識符号の
特定ビットおよびフレーム同期信号Ｆの特定ビットを排
他的論理和ゲート２６ａ〜２６ｃに入力する。この排他
的論理和ゲート２６ａ〜２６ｃそれぞれへの入力の組み
合わせは、アドレス認識符号の最上位ビットとフレーム
同期信号Ｆの最上位ビットを排他的論理和ゲート２６ａ
に入力し、次の上位ビット同志を排他的論理和ゲート２
６ｂに入力し、以下同様にして各排他的論理和ゲートに
入力し、最後にアドレス認識符号の最下位ビットとフレ
ーム同期信号Ｆの最下位ビットとを排他的論理和ゲート
２６ｃに入力する。従って、上記例ではフレーム同期信
号Ｆの下位２ビットが再反転することになる。これによ
り、これら排他的論理和ゲート２６ａ〜２６ｃから出力
される信号は、正規のフレーム同期信号と同一のビット
パターンとなる。この正規フレーム同期信号と同一のビ
ットパターンを入力したフレーム同期判定部２１では、
このパターンが所望のビットパターンであることを確認
すると、受信装置２が受信したデータ部Ｄと誤り検定符
号ＣＲＣを有効データとして処理するが、このフレーム
同期信号Ｆが所望のビットパターンでないならば、デー
タ部Ｄと誤り検定符号ＣＲＣを無効にする。従って、送
信側アドレス認識符号設定スイッチ１５において設定し
たアドレス認識符号と受信側アドレス認識符号設定スイ
ッチ２５において設定したアドレス認識符号が異なれ
ば、排他的論理和ゲート１６ａ〜１６ｃと排他的論理和
ゲート２６ａ〜２６ｃでは、反転するビット位置が異な
るため、必然的にフレーム同期判定部２１に入力される
フレーム同期信号Ｆは正規のフレーム同期信号になら
ず、データ部Ｄと誤り検定符号ＣＲＣは無効データとし
て扱われる。例えば、受信装置３が送信装置１の送信先
でないならば、受信したデータ部Ｄと誤り検定符号ＣＲ
Ｃを無効データとする。

【００３１】このように、フレーム同期信号Ｆに送信先
のアドレスを挿入することによって、実施例１と同様な
効果が得られ、また、その他に逸早く受信すべきデータ
を判別し、不必要な誤り検出等の処理を防ぐことができ
るという効果が得られる。

【００３２】なお、本実施例３の動作は受信装置２への
伝送において説明したが、他の受信装置３等への伝送に
おいても同様な動作である。また、本実施例３では、フ
レーム同期信号Ｆにおいて特定の２ビットを反転した
が、この特定の２ビット以外のすべてのビットをフレー
ム同期Ｆにおいて反転させても同様の効果を得ることが
できる。また、この特定のビット数は、２ビットである
必要はなく、誤り検出レベル（符号間距離）に応じたビ
ット数に設定することができる。また、本実施例３で
は、図２の伝送フレームにおいて説明したが、アドレス
部を含む伝送フレームであっても同様の効果を得ること
ができる。

【００３３】実施例４．図５はこの発明の実施例４に係
るデータ伝送装置の構成を示すブロック図である。上記
実施例１〜３では、アドレス認識符号をスイッチ等の機
械的な設定で行う場合について述べたが、この実施例４
では、図５に示すように、アドレス認識符号の設定を簡
略化すべく、送信装置１では、あらかじめアドレス認識
符号を記憶させたＲＯＭなどの記憶素子１７、およびこ
の記憶素子１７からアドレス認識符号を読み出すための
メモリアドレスを設定するためのスイッチなどの送信側
アドレス設定部１８を設け、受信装置２，３では、あら
かじめアドレス認識符号を記憶させたＲＯＭなどの記憶
素子２７、およびこの記憶素子２７からアドレス認識符
号を読み出すためのメモリアドレスを設定するためのス
イッチなどの受信側アドレス設定部２８を設けて、それ
ぞれ送信側アドレス設定部１８もしくは受信側アドレス
設定２８によりアドレス認識符号を設定するようにし
た。

【００３４】上記実施例１〜３においては、送信側アド
レス認識符号設定スイッチ１５および受信側アドレス認
識符号設定スイッチ２５を用いて、送信先である受信装
置のアドレスをアドレス認識符号に１ビットずつ人手に
よって変換し、設定する必要があるため、繁雑であっ
た。このため、図５に示す実施例４においては、送信側
アドレス設定部１８により送信先受信装置のアドレス
を、受信側アドレス設定部２８により送信先受信装置の
アドレスをそれぞれ設定することにより、記憶素子１７
あるいは記憶素子２７からアドレス認識符号を読み出
し、この読み出しデータによって伝送フレーム上の特定
のビットを反転するようにした。

【００３５】このように、設定を送信先受信装置のアド
レスのみにし、アドレス認識符号の設定を簡易化するこ
とによって、設定スイッチが減少し、送信先受信装置の
アドレスからアドレス認識符号への変換間違い、および
アドレス認識符号の設定間違いを防ぐことができる。ま
た、図５においては、記憶素子１７，記憶素子２７の出
力信号を排他的論理和ゲート１６ａ〜１６ｃ，排他的論
理和ゲート２６ａ〜２６ｃにそれぞれ入力することによ
り、パラレル形式のデータにおいて特定ビットを反転さ
せる例を示したが、シリアル形式のデータのビット位置
をカウントする機能を新たに設けるなどをして、記憶素
子１７，記憶素子２７の出力値を基に、シリアル形式の
データにおいて特定ビットを反転させた場合も同様の効
果を得ることができる。また、この特定のビット数は、
２ビットである必要はなく、誤り検出レベル（符号間距
離）に応じたビット数に設定することができる。また、
本実施例４では、図２の伝送フレームにおいて説明した
が、アドレス部を含む伝送フレームであっても同様の効
果を得ることができる。

【００３６】

【発明の効果】以上のように第１の発明によれば、送信
装置に、送信先の受信装置のアドレスに対応したアドレ
ス認識符号を設定する送信側アドレス認識符号設定手段
と、この送信側アドレス認識符号設定手段で設定された
アドレス認識符号およびデータ部生成部で生成されたデ
ータ部を入力して排他的論理和をとる排他的論理和回路
とを設け、受信装置に、当該受信装置のアドレスに対応
したアドレス認識符号を設定する受信側アドレス認識符
号設定手段と、この受信側アドレス認識符号設定手段で
設定されたアドレス認識符号およびシリアル／パラレル
変換部からのデータ部を入力して排他的論理和をとる排
他的論理和回路とを設けて構成したので、送信先のアド
レスをデータ部に挿入することができ、これにより、従
来のようにどの受信装置に送信するかを決定するための
アドレス部を用いることなく、送信先を判別することが
できるため、伝送フレームのアドレス部に対応するビッ
ト数を減少させることができ、したがって伝送フレーム
の伝送遅延時間を短縮する（伝送効率を上げる）ことが
できるという効果が得られる。

【００３７】第２の発明によれば、送信装置に、送信先
の受信装置のアドレスに対応したアドレス認識符号を設
定する送信側アドレス認識符号設定手段と、この送信側
アドレス認識符号設定手段で設定されたアドレス認識符
号および誤り検定符号生成部で生成された誤り検定符号
を入力して排他的論理和をとる排他的論理和回路とを設
け、受信装置に、当該受信装置のアドレスに対応したア
ドレス認識符号を設定する受信側アドレス認識符号設定
手段と、この受信側アドレス認識符号設定手段で設定さ
れたアドレス認識符号およびシリアル／パラレル変換部
からの誤り検定符号を入力して排他的論理和をとる排他
的論理和回路とを設けて構成したので、送信先のアドレ
スを誤り検定符号に挿入することができ、これにより、
従来のように、どの受信装置に送信するかを決定するた
めのアドレス部を用いることなく、送信先を判別するこ
とができるため、伝送フレームのアドレス部に対応する
ビット数を減少させることができ、したがって伝送フレ
ームの伝送遅延時間を短縮することができるという効果
が得られる。また、送信先のアドレスを誤り検定符号に
挿入することによって、何らかの障害によって、本来受
信するはずのない伝送フレームを受信装置が受信したと
き、伝送フレームにおいて他装置に対して最も影響する
データ部のビットを故意に反転したために発生する二次
的な障害を防ぐことができるという効果も得られる。

【００３８】第３の発明によれば、送信装置に、送信先
の受信装置のアドレスに対応したアドレス認識符号を設
定する送信側アドレス認識符号設定手段と、この送信側
アドレス認識符号設定手段で設定されたアドレス認識符
号およびフレーム同期生成部で生成されたフレーム同期
信号を入力して排他的論理和をとる排他的論理和回路と
を設け、受信装置に、当該受信装置のアドレスに対応し
たアドレス認識符号を設定する受信側アドレス認識符号
設定手段と、この受信側アドレス認識符号設定手段で設
定されたアドレス認識符号およびシリアル／パラレル変
換部からのフレーム同期信号を入力して排他的論理和を
とる排他的論理和回路とを設けて構成したので、送信先
のアドレスをフレーム同期信号に挿入することができ、
これにより、従来のように、どの受信装置に送信するか
を決定するためのアドレス部を用いることなく、送信先
を判別することができるため、伝送フレームのアドレス
部に対応するビット数を減少させることができ、したが
って伝送フレームの伝送遅延時間を短縮するこができる
という効果が得られる。また、フレーム同期信号に送信
先のアドレスを挿入することによって、逸早く受信すべ
きデータを判別し、不必要な誤り検出等の処理を防ぐこ
とができるという効果も得られる。

【００３９】第４の発明によれば、送信側アドレス認識
符号設定手段および受信側アドレス認識符号設定手段は
機械的なスイッチでそれぞれ構成したので、簡単な回路
構成で、アドレス認識符号設定手段を実現することがで
きるという効果が得られる。

【００４０】第５の発明によれば、送信側アドレス認識
符号設定手段および上記受信側アドレス認識符号設定手
段は、アドレス認識符号を記憶させたＲＯＭ等の記憶素
子と、この記憶素子からアドレス認識符号を読み出すた
めのアドレスを設定するアドレス設定部とをそれぞれ備
えて構成したので、送信先のアドレスのみ設定すれば、
アドレス認識符号を読み出すことができ、これにより設
定スイッチが減少し、アドレスからアドレス認識符号へ
の変換間違い、およびアドレス認識符号の設定間違いを
防ぐことができるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施例１に係るデータ伝送装置の
構成を示すブロック図である。

【図２】各実施例における伝送フレームの概略構成図
である。

【図３】この発明の実施例２に係るデータ伝送装置の
構成を示すブロック図である。

【図４】この発明の実施例３に係るデータ伝送装置の
構成を示すブロック図である。

【図５】この発明の実施例４に係るデータ伝送装置の
構成を示すブロック図である。

【図６】従来のデータ伝送装置における伝送フレーム
の概略構成図である。

【図７】従来のデータ伝送装置の構成を示すブロック
図である。

【図８】上記従来のデータ伝送装置にアドレス設定部
／判定部を追加した例を示す他の従来のデータ伝送装置
の構成を示すブロック図である。

【図９】従来のデータ伝送装置において伝送フレーム
「アドレスＡ」を挿入した例を示す伝送フレームの概略
構成図である。

【符号の説明】

１送信装置、２，３受信装置、１１フレーム同期
生成部、１２データ部生成部、１３誤り検定符号生
成部、１４パラレル／シリアル変換部、１５送信側
アドレス認識符号設定スイッチ（送信側アドレス認識符
号設定手段）、１６，２６排他的論理和回路、１６ａ
〜１６ｃ，２６ａ〜２６ｃ排他的論理和ゲート、１
７，２７記憶素子、１８送信側アドレス設定部、２
１フレーム同期判定部、２２データ部受信部、２３
誤り検出部、２４シリアル／パラレル変換部、２５
受信側アドレス認識符号設定スイッチ（受信側アドレ
ス認識号設定手段）、２８受信側アドレス設定部、３
１，６１，９１伝送フレーム。

Claims

【特許請求の範囲】

【請求項１】伝送フレームの開始を示すフレーム同期
信号を生成するフレーム同期生成部と、メッセージ情報
を示すデータ部を生成するデータ部生成部と、上記デー
タ部を入力し該データ部が正確に送信相手に送られたか
どうかを確認するための誤り検出用のコードを示す誤り
検定符号を生成する誤り検定符号生成部と、上記フレー
ム同期信号と上記データ部と上記誤り検定符号を入力し
パラレル／シリアル変換しシリアルの送信信号を出力す
るパラレル／シリアル変換部とを備えた送信装置と、こ
の送信装置からのシリアルの送信信号を受信しシリアル
／パラレル変換するシリアル／パラレル変換部と、この
シリアル／パラレル変換部からのフレーム同期信号を入
力し該フレーム同期信号が所望のビットパターンである
かどうかを判定するフレーム同期判定部と、上記シリア
ル／パラレル変換部からのデータ部を受信するデータ部
受信部と、上記シリアル／パラレル変換部からのデータ
部および誤り検定符号を入力し該データ部が正しいかど
うかの誤り検出をする誤り検出部とを備えた受信装置と
から構成されたデータ伝送装置において、上記送信装置
に、送信先の受信装置のアドレスに対応したアドレス認
識符号を設定する送信側アドレス認識符号設定手段と、
この送信側アドレス認識符号設定手段で設定されたアド
レス認識符号および上記データ部生成部で生成されたデ
ータ部を入力して排他的論理和をとる排他的論理和回路
とを設け、上記データ部生成部からのデータ部は上記パ
ラレル／シリアル変換部に直接入力せず、上記フレーム
同期生成部からのフレーム同期信号と上記排他的論理和
回路の出力信号と上記誤り検定符号生成部からの誤り検
定符号とを上記パラレル／シリアル変換部に入力する構
成とするとともに、上記受信装置に、当該受信装置のア
ドレスに対応したアドレス認識符号を設定する受信側ア
ドレス認識符号設定手段と、この受信側アドレス認識符
号設定手段で設定されたアドレス認識符号および上記シ
リアル／パラレル変換部からのデータ部を入力して排他
的論理和をとる排他的論理和回路とを設け、上記シリア
ル／パラレル変換部からのデータ部を直接入力せず、上
記排他的論理和回路の出力信号を上記データ部受信部お
よび上記誤り検出部に入力する構成としたことを特徴と
するデータ伝送装置。
【請求項２】伝送フレームの開始を示すフレーム同期
信号を生成するフレーム同期生成部と、メッセージ情報
を示すデータ部を生成するデータ部生成部と、上記デー
タ部を入力し該データ部が正確に送信相手に送られたか
どうかを確認するための誤り検出用のコードを示す誤り
検定符号を生成する誤り検定符号生成部と、上記フレー
ム同期信号と上記データ部と上記誤り検定符号を入力し
パラレル／シリアル変換しシリアルの送信信号を出力す
るパラレル／シリアル変換部とを備えた送信装置と、こ
の送信装置からのシリアルの送信信号を受信しシリアル
／パラレル変換するシリアル／パラレル変換部と、この
シリアル／パラレル変換部からのフレーム同期信号を入
力し該フレーム同期信号が所望のビットパターンである
かどうかを判定するフレーム同期判定部と、上記シリア
ル／パラレル変換部からのデータ部を受信するデータ部
受信部と、上記シリアル／パラレル変換部からのデータ
部および誤り検定符号を入力し該データ部が正しいかど
うかの誤り検出をする誤り検出部とを備えた受信装置と
から構成されたデータ伝送装置において、上記送信装置
に、送信先の受信装置のアドレスに対応したアドレス認
識符号を設定する送信側アドレス認識符号設定手段と、
この送信側アドレス認識符号設定手段で設定されたアド
レス認識符号および上記誤り検定符号生成部で生成され
た誤り検定符号を入力して排他的論理和をとる排他的論
理和回路とを設け、上記誤り検定符号生成部からの誤り
検定符号は上記パラレル／シリアル変換部に直接入力せ
ず、上記フレーム同期生成部からのフレーム同期信号と
データ部生成部からのデータ部と上記排他的論理和回路
の出力信号とを上記パラレル／シリアル変換部に入力す
る構成とするとともに、上記受信装置に、当該受信装置
のアドレスに対応したアドレス認識符号を設定する受信
側アドレス認識符号設定手段と、この受信側アドレス認
識符号設定手段で設定されたアドレス認識符号および上
記シリアル／パラレル変換部からの誤り検定符号を入力
して排他的論理和をとる排他的論理和回路とを設け、上
記シリアル／パラレル変換部からの誤り検定符号を直接
入力せず、上記排他的論理和回路の出力信号および上記
シリアル／パラレル変換部からのデータ部を上記誤り検
出部に入力する構成としたことを特徴とするデータ伝送
装置。
【請求項３】伝送フレームの開始を示すフレーム同期
信号を生成するフレーム同期生成部と、メッセージ情報
を示すデータ部を生成するデータ部生成部と、上記デー
タ部を入力し該データ部が正確に送信相手に送られたか
どうかを確認するための誤り検出用のコードを示す誤り
検定符号を生成する誤り検定符号生成部と、上記フレー
ム同期信号と上記データ部と上記誤り検定符号を入力し
パラレル／シリアル変換しシリアルの送信信号を出力す
るパラレル／シリアル変換部とを備えた送信装置と、こ
の送信装置からのシリアルの送信信号を受信しシリアル
／パラレル変換するシリアル／パラレル変換部と、この
シリアル／パラレル変換部からのフレーム同期信号を入
力し該フレーム同期信号が所望のビットパターンである
かどうかを判定するフレーム同期判定部と、上記シリア
ル／パラレル変換部からのデータ部を受信するデータ部
受信部と、上記シリアル／パラレル変換部からのデータ
部および誤り検定符号を入力し該データ部が正しいかど
うかの誤り検出をする誤り検出部とを備えた受信装置と
から構成されたデータ伝送装置において、上記送信装置
に、送信先の受信装置のアドレスに対応したアドレス認
識符号を設定する送信側アドレス認識符号設定手段と、
この送信側アドレス認識符号設定手段で設定されたアド
レス認識符号および上記フレーム同期生成部で生成され
たフレーム同期信号を入力して排他的論理和をとる排他
的論理和回路とを設け、上記フレーム同期生成部からの
フレーム同期信号は上記パラレル／シリアル変換部に直
接入力せず、この排他的論理和回路の出力信号と上記デ
ータ生成部からのデータ部と上記誤り検定符号生成部か
らの誤り検定符号とを上記パラレル／シリアル変換部に
入力する構成とするとともに、上記受信装置に、当該受
信装置のアドレスに対応したアドレス認識符号を設定す
る受信側アドレス認識符号設定手段と、この受信側アド
レス認識符号設定手段で設定されたアドレス認識符号お
よび上記シリアル／パラレル変換部からのフレーム同期
信号を入力して排他的論理和をとる排他的論理和回路と
を設け、上記シリアル／パラレル変換部からのフレーム
同期信号を直接入力せず、上記排他的論理和回路の出力
信号を上記フレーム同期判定部に入力する構成としたこ
とを特徴とするデータ伝送装置。
【請求項４】上記送信側アドレス認識符号設定手段お
よび上記受信側アドレス認識符号設定手段は機械的なス
イッチでそれぞれ構成したことを特徴とする請求項１又
は２又は３記載のデータ伝送装置。
【請求項５】上記送信側アドレス認識符号設定手段お
よび上記受信側アドレス認識符号設定手段は、アドレス
認識符号を記憶させたＲＯＭなどの記憶素子と、この記
憶素子からアドレス認識符号を読み出すためのアドレス
を設定するアドレス設定部とをそれぞれ備えて構成した
ことを特徴とする請求項１又は２又は３記載のデータ伝
送装置。