JPH0831752B2 - 差動演算増幅器装置 - Google Patents

差動演算増幅器装置

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JPH0831752B2
JPH0831752B2 JP59216462A JP21646284A JPH0831752B2 JP H0831752 B2 JPH0831752 B2 JP H0831752B2 JP 59216462 A JP59216462 A JP 59216462A JP 21646284 A JP21646284 A JP 21646284A JP H0831752 B2 JPH0831752 B2 JP H0831752B2
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Description

【発明の詳細な説明】 本発明はMOSトランジスタで製造された差動演算増幅
器装置に関するものであって、更に詳細には、共通モー
ド帰還を持った完全に差動的な演算増幅器装置に関する
ものである。
演算増幅器乃至はオペアンプは、DC信号又はAC信号を
最大数メガヘルツの周波数に迄増幅することの可能な高
利得増幅器である。歴史的に、演算増幅器は初期の頃の
アナログコンピュータに使用され、真空管から製造され
ていた。バイポーラトランジスタが現れると、それを使
用してより廉価でより高い利得を持った演算増幅器が製
造される様になった。バイポーラのビィルディングブロ
ックを使用した演算増幅器の多数の変形や設計が成され
る様になった。例えば、M.Tobey等の「演算増幅器：設
計及び適用」、1971、及び「差動及び演算増幅器」、ソ
リッドステートデバイスでの電子回路の設計におけるマ
ニュアル３（マクグローヒル、1978）等の文献がある。
最近になる迄、殆どの演算増幅器はバイポーラ技術を使
用して製造されていた。
最近現れてきたチップの複雑性における急速な増加の
傾向によって、同一の技術を使用して同一の集積回路上
に完全なアナログ−デジタル副システムを構成する必要
性が生じた。デジタル装置はMOSデバイスによって容易
に製造されていたので、以前にはバイポーラ部品で製造
されていたのと同じタイプのアナログ機能が広くMOS技
術で製造される傾向となってきた。例えば、D.A.Hodges
等の「アナログ集積回路用のMOS技術の可能性」、IEEE
ジャーナル・オブ・ソリッドステート・サーキッツ、28
5−293頁、1978年６月、の文献がある。
演算増幅器はアナログ部品の重要なビィルディングブ
ロックであるから、MOS技術においてアナログ部品を製
造する場合には必ずMOS演算増幅器を製造することが必
要であった。この点に関し、例えば、P.R.Gray等の「MO
S演算増幅器設計−自習的概観」、IEEEジャーナル・オ
ブ・ソリッドステート・サーキッツ・V.SC−17,969頁
（1982年、12月）の文献がある。多くの適用において、
基本的なビィルディングブロックであるシングルエンデ
ッド（単一端）演算増幅器が差動演算増幅器で置換され
ており、この差動演算増幅器では２つの入力信号の間の
差を増幅して、その差を２つの出力信号の間の差として
供給する。このことを第１図及び第２図に簡単化して概
略示してある。従って、第２図の従来のMOS構造におい
ては、２つの入力がトランジスタ20及び21の夫々のゲー
トへ供給される。これら２つのゲートに印加される値の
間の差が増幅された後に２つの出力の間の差として配線
27及び28上へ供給される。この差動演算増幅器の動作の
説明は上掲したP.R.Gray等の文献の979頁に記載されて
いる。
以前MOS技術において製造されていた差動演算増幅器
は高速動作を与え且つ正及び負の出力を与えるものであ
った。然し乍ら、MOS製造技術の性質から、個々のMOSト
ランジスタの電気的な特性は特定した範囲に渡って変化
可能なものである。従って、個々のMOSトランジスタの
スレッシュホールド電圧Vthは約0.8ボルトから約1.5ボ
ルトの間で変化することがあるが、それでもなおかつ許
容限界内に入っている。同様に、移動度も或る範囲内で
変化することがあり、又抵抗も或る限界値間で変化する
ことがある。特定の値はウエハ毎に異なり、且つ個々の
ウエハ上においても異なることとなる。従って、製造上
の明細に従って完全に満足のいくトランジスタはこの範
囲内の電気的な特性を持ったものということになる。そ
の結果、MOS技術で製造された差動演算増幅器は著しく
変化する共通モード電圧を有するものであることが分か
った。共通モード電圧とは、両方の出力に共通な信号の
成分として定義され、例えば、上述した従来例の配線27
及び28上に存在する信号の各出力に共通な成分である。
例えば、出力27上に存在する信号は共通モード電圧とし
て１ボルトを有し、且つ差動モード信号としてはsinWct
を有するものとする。出力線28上に存在する信号は、共
通モード電圧として、同様に、１ボルトを有し、且つ差
動モード信号としては−sinWctを有するものとする。両
方の出力信号に対して、WcはAC信号の周波数であってそ
の単位はラジアン／秒である。共通モード電圧における
変化がこの様な差動演算増幅器の有用なダイナミックレ
ンジを著しく制限していた。通常、ダイナミックレンジ
が広いということが演算増幅器の有用性を拡大するもの
であるから、このことは望ましいことではない。定義
上、ダイナミックレンジは最小の検知可能な信号と特定
した歪が発生するレベルとの間の動作範囲である。共通
モード電圧が上述した如く変化すると、特定のウエハ上
の特定のチップ上の与えられた増幅器に対して、共通モ
ード電圧は出力電圧の振れを電源（例えば正電源）の一
端でクリップさせ、一方反対方向においては一層大きな
振れを起こさせる。然し乍ら、これによりダイナミック
レンジが失われる。何故ならば、電源の一方におけるク
リップを除去する為に信号の振れを減少させねばならな
いからである。従来の演算増幅器も電源排除特性が劣っ
ていた。例えば、Y.A.Haqueの「CMOS回路におけるダイ
ナミックレンジの改良に対する設計技術」、1983カスタ
ム集積回路会議のプロシーデイングズ、376頁、の文献
がある。
本発明は以上の点に鑑みなされたものであって、MOS
技術で製造されると共に共通モード電圧レベルがダイナ
ミックレンジの中心に維持される差動演算増幅器装置を
提供することである。本発明の別の目的とするところ
は、完全に差動的な演算増幅器装置における共通モード
電圧に対して周波数補正を与えることである。本発明の
更に別の目的とするところは動作上製造上の変動の影響
を受けることが無くMOS部品から製造した完全に差動的
な演算増幅器装置を提供することである。本発明の更に
別の目的とするところは、MOS部品と結合して帰還回路
を設けてあり該帰還回路が瞬間的な共通モード電圧レベ
ルを基準電圧と比較し且つエラー電圧を本増幅器に帰還
させて共通モードを基準レベルに維持させる差動演算増
幅器装置を提供することである。
本発明によれば、瞬間的な共通モード電圧レベルを検
知する帰還ループを持った完全に差動的な演算増幅器装
置が提供される。この瞬間的な共通モード電圧レベル
は、演算増幅器の正常な動作に対して通常はダイナミッ
クレンジの中心にある共通モードレベルを反映すべく設
定されている基準電圧と比較される。この比較によって
エラー信号が発生される。このエラー信号は本増幅器に
帰還されて、共通モード電圧レベルを基準レベルへ向け
て調節させる。RC回路網を使用することによってフェー
ズシフトが導入されるので、共通モード電圧を周波数補
正することが必要である。周波数補正はコンデンサ手段
によって与えられる。
添付の図面を参考に、本発明の具体的な実施の態様に
付いて詳細に説明する。
標準の差動演算増幅器は、アクティブフィルタ動作や
信号処理等の適用において広く使用されている。完全に
差動的な入力及び出力の演算増幅器（正及び負の出力に
加えて正及び負の入力が与えられている）が業界におい
て使用され始めている。例えば、D.Sendenowicz等の「P
CM電話技術用の差動NMOSアナログビィルディングブロッ
ク」、プロシーデイング、ISSCC 1982、38頁の文献があ
る。これらの演算増幅器に対して、２つの出力上の共通
モード電圧の大きさは、デバイスの大体の動作に影響を
与えるものではない。何故ならば、信号処理は差動的に
行なわれ、共通モード電圧の大きさは両方の出力におい
て同じであるので、相殺されるからである。然し乍ら、
共通モード電圧の絶対的な値はデバイスの使用可能なダ
イナミックレンジに悪影響を与える。デバイスが広いダ
イナミックレンジを与えて全ての信号情報を保存するこ
とが重要である。更に、この様な差動演算増幅器を低電
圧MOS技術で製造する場合には、電流ノイズにあまり敏
感でない様に動作するものであることが必要であり、又
差動演算増幅器が正常上の変動によって特に影響される
ものではなく個々のトランジスタの電気的な特性に変動
を与えることがないことが望ましい。
これらの目的は、連続的な帰還ループを使用する本発
明の差動演算増幅器装置によって充足される。この様な
帰還ループの必要性は従来認められていたが、何等解決
方法は提起されたことは無い。例えば、P.R.Gray等の
「MOS演算増幅器設計−自習的概観」、IEEEジャーナル
・オブ・ソリッドステート・サーキッツ、Ｖ−SC−17、
No.6、979頁、1982年12月の文献を参照すると良い。帰
還回路を使用する場合の問題は、共通モード出力電圧を
差動モード信号電圧から独立的なものとさせることの困
難性であった。このことは、本発明においては比較手段
を組み込むことによって解決しており、該比較手段は瞬
間的な共通モード電圧を基準電圧と比較し、これら２つ
の電圧間の差に基づいてエラー信号を発生させ且つ該エ
ラー信号を本増幅器に導入して、増幅器の動作を調節し
共通モード電圧レベルを任意に選択することの可能な基
準レベルへシフトさせる。
第３図に示した如く、本発明の差動演算増幅器装置は
３つの機能グループ65,66,67から構成されている。点線
65内の前端部は従来のMOS差動演算増幅器である。例え
ば、P.R.Gray等の「MOS演算増幅器設計−自習的概
観」、IEEEジャーナル・オブ・ソリッドステート・サー
キッツ、V.SC−17,No.6,969,979頁、特に第23図（1982
年12月）の文献を参照すると良い。これらのトランジス
タは全てMOSトランジスタであって、ゲート側に向かっ
ている矢印はＰチャンネルトランジスタであることを表
し、又ゲートから外側へ向かっている矢印はＮチャンネ
ルトランジスタであることを表している。
第３図の実施例は主にＰチャンネルで構成されてい
る。この増幅器の動作は以下の如くである。一方の極、
例えば正、の入力が配線36上をMOSトランジスタ40のゲ
ートへ印加され、反対極性の入力が配線37上をMOSトラ
ンジスタ41のゲートへ印加される。これらのトランジス
タを介して流れる電流は、BIAS 1として示してある第１
固定DCレベルでゲートが制御されるトランジスタ61を介
して供給される。公知の技術を使用して、チップ上で得
られる電源からチップ上で全てのBIASレベルが発生され
る。特定のレベルの選択は、演算増幅器に所望される動
作パラメータに応じてなされる単なる設計変更的事項で
ある。差動電流が夫々トランジスタ42,44のソースへ供
給される。トランジスタ42,44のゲートはBIAS 3として
示してあるDCバイアスで制御される。増幅はカスケード
デバイスとしてのトランジスタ42,44と負荷デバイスと
してのトランジスタ47−50を使用することによって得ら
れる。このカスケードデバイスは単にトランジスタ42,4
4のソース上の電圧利得が大きくなりすぎることを防止
するものであって、そうでなければ、トランジスタ40,4
1のミラー増加されるゲート対ドレイン容量を増大させ
る。トランジスタ44のドレイン上の電圧は、配線69上に
外部的に供給される増幅器の負の出力として機能し、ト
ランジスタ42のドレイン上の電圧は増幅器の正の出力と
して機能し外部的に配線68上に供給される。トランジス
タ42,44を介しての電流は、トランジスタ46及びトラン
ジスタ43及び45を夫々介して下部供給線38へ流れ込む。
トランジスタ43及び45のゲート上のBIAS 4と示した固定
DCバイアスは該電流を制御し、従って本増幅器の出力電
圧及び利得を制御する。トランジスタ49及び50のゲート
上のBIAS 2として示した固定DCバイアスレベルもこの電
流を制御する。
本発明の差動演算増幅器装置の３段目は、点線67内に
示してあり、出力線68及び69上の電圧を検知し内部的に
発生される基準電圧と比較する帰還回路である。この内
部的に発生される基準は、予定されるダイナミックレン
ジの中間点に指定されている。（例えば、配線39の電圧
が＋５ボルトで配線38の電圧が−５ボルトの場合、内部
的に発生される基準電圧を０ボルトとすることが可能で
ある。）帰還回路67の動作は以下の如くである。正の出
力線68はトランジスタ59のゲートへ接続されている。負
の出力線69はトランジスタ60のゲートへ接続されてい
る。配線59,60における電流は出力線68及び69上の電圧
の大きさと比例的に変化する。出力電圧は共通モード電
圧上に重畳された信号成分を有しているので、２つのト
ランジスタゲート上に印加される信号電圧の極性は反対
であるので信号成分は相殺する。従って、結合されたド
レインは出力線68及び69上の共通モード電圧の和に比例
する電流を流させる。加算された電流がトランジスタ63
を介して供給電圧線へ流れる。トランジスタ62と63のゲ
ート対ソース電圧は同一であるので、トランジスタ63を
介しての電流はトランジスタ62を介してミラー電流を発
生させる。トランジスタ57及び58はゲートを接地として
示してある固定の基準レベルへ接続しているが、実際
は、オンチップの電圧源であって、所望の共通モード電
圧を表すべく設定される。
デバイス57,58,59,60,61,62,63は、共通モード電圧の
和（59,60のゲート上）と基準電圧の和（57,58のゲート
上）の差を増幅する差動増幅器として機能する。構成
上、57,58,59,60は同一の形状のものに設計される。
又、トランジスタ62及び63は同一の形状に設計されてい
る。共通モード電圧と基準電圧との間の増幅された差は
ノードＡに印加され、トランジスタ46のゲートへ供給さ
れる。従来技術においては、固定電圧がトランジスタに
使用されることになる。然し乍ら、本発明においては、
ノードＡ上の電圧差はエラー信号を表し、それはエラー
信号帰還線上をトランジスタ46のゲートへ供給されトラ
ンジスタ46を介しての電流を制御し、その際に夫々トラ
ンジスタ46,43,42,49,47及びトランジスタ46,45,44,50,
48で構成される２つの回路部分内のバイアス電流を調整
し、従って出力線68及び69上に現れる共通モード電圧は
所望の共通モード電圧、即ちトランジスタ57及び58のゲ
ート上に得られる基準電圧をトラックする。正の出力電
圧を発生する第１回路部分はトランジスタ46,43,42,49,
47で構成されている。一方、負の出力電圧を発生する第
２回路部分はトランジスタ46,45,44,50,48で構成され
る。エラー信号が正であって、共通モード電圧が基準電
圧よりも高いことを示す場合、トランジスタ46のゲート
上の電圧は高であり、前記２つの回路部分内のトランジ
スタを介してより多くの電流を流させ、従って共通モー
ド電圧が低下される。エラー信号が負であって共通モー
ド電圧が基準電圧よりも低いことを示す場合、トランジ
スタ46のゲート上に印加される電圧が低下し、従って前
記２つの回路部分を介して流れる電流は少なくなり、共
通モード電圧は増加される。
２段目は点線66内に示されている。それは周波数補正
を与えるものであって、トランジスタ57−63で構成され
る帰還回路67によってフェーズシフトが導入されるので
それが必要である。又、トランジスタ46,43,45,42,49を
介しての利得は更に別のフェーズシフトを導入する。周
波数補正は負の帰還安定性を維持する為に必要である。
この様な周波数補正の必要性は、J.D.Graemeの「演算増
幅器」、165−166頁、1971、において認識されている。
周波数補正はコンデンサ55,56を使用することによって
行なわれている。トランジスタ51,53はトランジスタ53
のゲート上の信号をバッファする機能を有している。こ
のバッファの出力はコンデンサ55へ供給される。
コンデンサ55の他端はトランジスタ46のゲートへ接続
している。トランジスタ42−46はトランジスタ46上の信
号増幅する機能を有する。従って、コンデンサ55,56は
利得によってミラー乗積され、支配的な極として作用す
る。周波数補正された信号のフィードフォワードを防止
する為にバッファが必要である。このことは、第５図の
一般化した概略図から理解される如く、トランジスタ5
1,53がコンデンサ55をトランジスタ42−46からなる利得
部から分離している。同様のバッファ機能がトラジスタ
52,54によって達成され、それがコンデンサ56をトラン
ジスタ48,50,44,45,46からなる利得部から分離してい
る。これら２つのバッファを使用することによって、共
通モード帰還ループの周波数応答のみが影響され、点線
65内に示した差動演算増幅器の周波数応答は影響されな
い。
本発明の差動演算増幅器装置の別の実施例を第４図に
示してある。この回路の構造と動作は第３図の実施例の
ものと類似している。ここでは、Ｎチャンネルトランジ
スタが入力トランジスタのあるものを除いて第２図のＰ
チャンネルトランジスタと置換している。第３図におけ
る如く、機能的なグループ、即ちMOS差動演算増幅器
と、帰還回路と、周波数補正回路とが存在している。こ
れらの回路に付いて説明するが、第３図における程詳細
には説明しない。差動演算増幅器においては、差動入力
電圧が夫々配線95及び96上をＰチャンネルトランジスタ
71及び72のゲートへ供給される。トランジスタ71,72の
ソースが共に接続されており、且つトランジスタ70のド
レインに接続されている。該トランジスタ70のゲートは
固定電圧BIAS 1によって制御され、そのソースは電源線
93に接続されている。トランジスタ71のドレインはトラ
ンジスタ76のソースとトランジスタ78のドレインとの接
続部に接続されている。トランジスタ72のドレインはト
ランジスタ75のソースとトランジスタ77のドレインとの
間の接続部に接続されている。これら２つのトランジス
タを介しての電流はＰチャンネルトランジスタ70を介し
て供給されるが、トランジスタ70のゲートは第１固定DC
レベルBIAS 1で制御され且つそのソースは電圧供給線93
へ接続されている。差動電流は夫々Ｎチャンネルトラン
ジスタ75及び76のソースへ供給される。トランジスタ75
及び76のゲートはDCバイアスBIAS 2によって制御され
る。トランジスタ76のドレイン上の電圧は増幅器の負の
出力として機能し、出力線98上を外部的に供給される。
トランジスタ75のドレイン上の電圧は増幅器の正の出力
として機能し配線94上を外部的に供給される。トランジ
スタ75及び76を介しての電流は夫々トランジスタ77及び
78を介して下部電源線94へ流れ込む。トランジスタ77及
び78のゲート上の固定DCバイアスBIAS 3は該電流を制御
し、従って本増幅器の出力電圧及び利得を制御する。ト
ランジスタ73及び74のゲート上の固定DCバイアスレベル
BIAS 1も該電流を制御する。
第４図の実施例の帰還回路はトランジスタ85−91を有
しており、以下の如く動作する。出力線97及び98上の電
圧は検知されると共に内部的に発生される基準電圧と比
較される。この内部的に発生される基準電圧は出力の共
通モード電圧の予定のダイナミックレンジの中間となる
様に設定される。正の出力線98はトランジスタ88のゲー
トに接続されている。負の出力線97はトランジスタ87の
ゲートに接続されている。トランジスタ87及び88内の電
流は出力線97及び98上の電圧の大きさに応じて比例的に
変化する。出力電圧は共通モード電圧上に重畳された信
号成分を有しており、これら２つのトランジスタのゲー
トへ印加される信号電圧の極性が反対であるので該信号
成分は相殺する。
従って、結合されたドレインは出力線97及び98上の共
通モード電圧の和に比例した電流を流させる。この加算
された電流はトランジスタ90を介して電圧供給線93へ流
れる。トランジスタ90を介しての電流は、トランジスタ
90及び89のゲート対ソース電圧が同一であるから、トラ
ンジスタ89を介してミラー動作される。トランジスタ85
及び86のゲートは接地として示してある固定の基準レベ
ルへ接続されているが、オンチップ基準レベルとするこ
とも可能であって、所望の共通モード電圧を表すべく設
定することが可能である。従って、トランジスタ85−91
は差動増幅器として機能し、トランジスタ87及び88上の
ゲート上に印加される共通モード電圧の和とトランジス
タ85及び86のゲート上に印加される基準電圧の和との間
の差を増幅する。
トランジスタ85−88は好適実施例においては同一の形
状に構成される。又、トランジスタ89及び90も好適実施
例において同一の形状に構成される。共通モード電圧と
基準電圧との間の増幅された差はノードＢ上に印加さ
れ、トランジスタ92のゲートへ供給される。従来技術に
おいては、トランジスタ上には固定の電圧が使用される
こととなる。然し乍ら、本発明においては、ノードＢ上
の電圧差はエラー信号を表し、それはトランジスタ92を
介しての電流を制御し且つトランジスタ92,74,76,78と
トランジスタ92,73,75,77から夫々形成される２つの回
路部分内のバイアス電流を調整する。従って、出力線97
及び98上に現れる共通モード電圧は所望の共通モード電
圧、即ちトランジスタ85及び86のゲート上で得られる基
準電圧をトラックする。正の出力電圧を発生する第１回
路部分はトランジスタ92,74,76,78から構成されてい
る。負の出力電圧を発生する第２回路部分はトランジス
タ92,73,75,77から構成されている。エラー信号が負で
あって、共通モード電圧が基準電圧よりも低い場合、ト
ランジスタ92のゲート上の電圧は低であり、これら２つ
の回路部分内のトランジスタを介してより多くの電流を
流させ、従って共通モード電圧が上昇される。エラー信
号が正であって、共通モード電圧が基準電圧より高い場
合、トランジスタ92のゲート上に印加される電圧は一層
高く、従ってこれら２つの回路部分を介して流れる電流
はより少なくなり、共通モード電圧は減少される。
周波数補正は、トランジスタ85−91及びトランジスタ
92,73,74,75,76によって導入されるフェーズシフトに対
する補正を行なう為に帰還回路に対して与えられる。周
波数補正は負の帰還安定性を維持する為に必要である。
この様な周波数補正に対する必要性は、J.D.Graemeの
「演算増幅器」、165−166頁（1971）において認識され
ている。周波数補正はコンデンサ76及び84を使用するこ
とによって達成される。トランジスタ80−83は出力信号
97,98をバッファすべく機能する。このバッファの出力
はコンデンサ79,84へ供給される。コンデンサ79,84の他
端はトランジスタ92のゲートへ接続されている。トラン
ジスタ92及び73−76はトランジスタ92のゲート上の信号
を増幅すべく機能する。従って、コンデンサ79及び84は
この利得によってミラー乗積され、支配的な極として機
能する。該バッファは周波数補正された信号のフィード
フォワードを防止する為に必要である。同様なバッファ
機能がトランジスタ83及び82によって達成され、該トラ
ンジスタはコンデンサ84をトランジスタ92,74,76,78か
ら構成される利得部から分離させている。これらの２つ
のバッファを使用することによって、共通モード帰還ル
ープの周波数応答のみが影響され、上述した本差動演算
増幅器の周波数応答は影響されることが無い。
以上の説明においては、ソース及びドレインという用
語はMOSトランジスタの特定の電気的領域を表すものと
して使用されている。然し乍ら、一般的に、特定の実施
例においてソースとして表した領域はドレインとして表
した領域と交換可能なものであることに注意すべきであ
る。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図はMOS部品で製造した従来の差動演算増幅器の回
路図、第２図は第１図の差動演算増幅器の等価回路図、
第３図はＰチャンネルMOSトランジスタで製造した本発
明の差動演算増幅器装置の回路図、第４図はＮチャンネ
ルMOSトランジスタで製造した本発明の差動演算増幅器
装置の回路図、第５図は第３図に示した周波数補正段66
の等価回路図、である。 （符合の説明） 65:MOS差動演算増幅器 66:周波数補正回路 67:帰還回路 BIAS:固定バイアスレベル
フロントページの続き (72)発明者 アーウイン オフナー オーストリア国，コステラガーセ ２，グ ラーズ エイ―8051 (56)参考文献 特開 昭53−128960（ＪＰ，Ａ) 特開 昭54−139362（ＪＰ，Ａ)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】共通モード出力電圧レベルを制御する自動
    手段を持った差動演算増幅器装置において、２つの入力
    信号を受け取り且つその差を増幅する差動演算増幅器が
    設けられており、前記演算増幅器は前記２つの入力信号
    を受け取る為の２つの入力線を具備すると共に前記２つ
    の入力信号の間の増幅した差を供給する２つの出力線を
    具備しており、前記差動演算増幅器の前記２つの出力線
    に接続して帰還回路が設けられており、前記帰還回路は
    所望の共通モード帰還電圧を表す基準電圧を発生する手
    段と前記出力線上の瞬間的な共通モード電圧を前記基準
    電圧と比較する手段とを有しており、前記所望の共通モ
    ード電圧と前記瞬間的な共通モード電圧との間の差がエ
    ラー信号を構成し、前記エラー信号は帰還線上を前記差
    動演算増幅器へ供給されて前記瞬間的な共通モード電圧
    を前記所望の共通モード電圧へ向けて調節させ、且つ一
    端側において前記帰還回路から前記差動演算増幅器への
    前記帰還線に接続されており且つ他端側において前記出
    力線とバッファを介して接続されており且つ前記エラー
    信号を受け取りそれを負の帰還安定性を持つものとさせ
    る周波数補正手段が設けられていることを特徴とする差
    動演算増幅器装置。
  2. 【請求項２】特許請求の範囲第１項において、前記帰還
    回路には、ソースを互いに接続すると共に第１供給電圧
    線へ接続しておりゲートを前記差動演算増幅器の前記２
    つの出力線へ夫々接続させておりドレインを互いに接続
    させた第１対のMOSトランジスタが設けられており、前
    記ドレイン上の電圧は前記２つの出力線上に現れる共通
    モード電圧の和を表す値を持っており、ソースを互いに
    接続すると共に前記第１供給電圧線へ接続しておりゲー
    トを所望の共通モード電圧レベルをあらわす固定電圧レ
    ベルへ接続しておりドレインを互いに接続させた第２対
    のMOSトランジスタが設けられており、前記ドレイン上
    の電圧は前記共通モード電圧に対する基準値の２倍の値
    を持っており、前記第１対のMOSトランジスタのドレイ
    ンから電流を受け取り且つ前記第１対のトランジスタの
    ドレインからの電流を前記第２対のトランジスタのドレ
    インへミラー動作させる電流ミラー手段が設けられてお
    り、前記第１対のMOSトランジスタの前記ドレイン上の
    電圧と前記第２対のMOSトランジスタの前記ソース上の
    電圧との間の差が前記エラー信号を構成することを特徴
    とする差動演算増幅器装置。
  3. 【請求項３】特許請求の範囲第２項において、前記第１
    対のMOSトランジスタの前記ソースが電流供給トランジ
    スタを介して前記第１供給電圧線へ接続されており、且
    つ前記第２対のMOSトランジスタの前記ソースが前記電
    流供給トランジスタを介して前記第１供給電圧線へ接続
    されていることを特徴とする差動演算増幅器装置。
  4. 【請求項４】特許請求の範囲第２項において、前記第１
    対及び第２対のMOSトランジスタが同一の電流供給トラ
    ンジスタを介して前記第１供給電圧線へ接続されている
    ことを特徴とする差動演算増幅器装置。
  5. 【請求項５】特許請求の範囲第２項において、前記第１
    対及び第２対のMOSトランジスタがＮチャンネルトラン
    ジスタを有していることを特徴とする差動演算増幅器装
    置。
  6. 【請求項６】特許請求の範囲第２項において、前記第１
    対及び第２対のMOSトランジスタがＰチャンネルトラン
    ジスタを有していることを特徴とする差動演算増幅器装
    置。
  7. 【請求項７】特許請求の範囲第６項において、前記差動
    演算増幅器及び前記周波数補正回路内の前記トランジス
    タもＰチャンネルトランジスタであることを特徴とする
    差動演算増幅器装置。
  8. 【請求項８】特許請求の範囲第２項において、前記第２
    対のMOSトランジスタの各々のゲートは接地接続されて
    いることを特徴とする差動演算増幅器装置。
  9. 【請求項９】特許請求の範囲第２項において、前記電流
    ミラー手段には、ドレインを前記第１対のMOSトランジ
    スタの結合したドレインへ接続した第1MOSトランジスタ
    が設けられると共にドレインを前記第２対のMOSトラン
    ジスタの結合したドレインへ接続した第2MOSトランジス
    タが設けられており、前記第１及び第2MOSトランジスタ
    のソースは第２電圧供給線へ接続されており、前記第１
    及び第2MOSトランジスタのゲートは相互接続されている
    ことを特徴とする差動演算増幅器装置。
  10. 【請求項１０】特許請求の範囲第２項において、前記周
    波数補正手段が、ゲートを前記２つの出力線の一方へ接
    続すると共にソースを前記第１電圧供給線へ接続した第
    3MOSトランジスタと、ゲートを前記２つの出力線の他方
    へ接続すると共にソースを前記第１電圧供給線へ接続し
    た第4MOSトランジスタと、前記第3MOSトランジスタのソ
    ースとエラー信号帰還線との間に接続した第１コンデン
    サと、前記第４トランジスタのソースと前記エラー信号
    帰還線との間に接続した第２コンデンサとを有すること
    を特徴とする差動演算増幅器装置。
  11. 【請求項１１】特許請求の範囲第10項において、前記第
    ３及び第4MOSトランジスタのソースは第５及び第6MOSト
    ランジスタを夫々介して前記第１電圧供給線へ接続され
    ており、前記第５及び第6MOSトランジスタのゲートは固
    定DC電圧バイアスレベルへ接続されていることを特徴と
    する差動演算増幅器装置。
JP59216462A 1983-10-18 1984-10-17 差動演算増幅器装置 Expired - Lifetime JPH0831752B2 (ja)

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