JPH0831792B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、PLL（Phase Loched Loop）回路における
データラッチ信号を内蔵のカウンタにて発生させること
に関するものである。

〔従来の技術〕

第２図は、従来のPLL回路のブロック図である。図に
おいて、（１）は入力信号印加端子，（２）はイネーブ
ル信号入力端子，（３）はクロック入力端子，（４）は
データ入力端子，（５）はレファレンス信号入力端子，
（６）は位相比較器の位相比較信号出力端子，（７）は
プログラマブルディバイダ，（８）はプログラマブルレ
ファレンスディバイダ，（９）はシフトレジスタ，（1
0）はデータラッチ回路，（11）は選択回路，（14）は
位相比較器，（15）はラッチ回路である。

次に動作について説明する。入力信号印加端子（１）
から入力された信号がプログラマブルディバイダ（７）
により分周され、その分周された入力分周信号と、レフ
ァレンス信号入力端子（５）から入力された信号がプロ
グラマブルレファレンスディバイダ（８）により分周さ
れる。このレファレンス分周信号との位相を比較し、そ
の位相差を位相比較信号出力端子（６）から出力する。

なお、この回路におけるプログラマブルディバイダ
（７）およびプログラマブルレファレンスディバイダ
（８）の分周比はクロック入力端子（３）及び、データ
入力端子（４）からシフトレジスタ（９）に入力された
データをデータラッチ回路（10）に読み込み、更にイネ
ーブル信号入力端子（２）の制御によりプログラマブル
ディバイダ（７），及びプログラマブルレファレンスデ
ィバイダ（８）に転送することにより設定される。

〔発明が解決しようとする課題〕

従来のPLL回路は以上のように構成されているので、
プログラマブルディバイダ及びプログラマブルレファレ
ンスディバイダの分周比設定の際、データラッチ回路に
蓄えられたデータをイネーブル信号入力端子より入力さ
れる制御信号と、データラッチ回路より出力される信号
とによりプログラマブルディバイダ、あるいはプログラ
マブルディバイダのどちらか一方に転送していた。従っ
て、データラッチ回路からデータを転送する際には、イ
ネーブル信号入力端子より入力される制御信号が必要で
あった。すなわちデータ転送の為の制御信号入力用の端
子を必ず外部端子として備えなければならないといった
問題点があった。

この発明は上記のような問題点を解消する為になされ
たもので、回路内部にカウンタ回路を備え、クロック入
力端子から入力されるクロックをカウントし、ある一定
の数のクロックをカウントした時点でイネーブル信号入
力端子に印加される制御入力と同様の信号を発生し、そ
の信号をラッチ選択回路に入力するPLL回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るPLL回路は第２図の回路にカウンタ回
路を備え、このカウンタ回路のラッチ信号とデータラッ
チ回路の選択信号とにより、データラッチ回路からの分
周比決定のためのデータをプログラマブルディバイダも
しくはプログラマブルレファレンスディバイダに転送す
るようにしたものである。

〔作用〕

この発明におけるPLL回路は、カウンタ回路の内蔵に
より、第２図の回路のイネーブル信号入力端子から入力
される制御入力信号と同様の信号（ラッチ信号）を作り
出すことができ、これによって第２図の回路のイネーブ
ル信号入力端子を省略することが可能である。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図は、PLL回路のブロック図である。

図において、（１），（３）〜（11），（14）は第２
図の従来例に示したものと同等であるので説明を省略す
る。（12）はラッチ選択回路，（13）はカウンタ回路で
ある。次に動作について説明する。カウンタ回路（13）
はクロック入力端子（３）から入力されるクロック数を
カウントし、その数が一定数に達した時点でラッチ選択
回路（12）にラッチ信号を出力する。ラッチ選択回路
（12）はカウンタ回路（13）からのラッチ信号とデータ
ラッチ回路（10）からの信号によりデータラッチ回路
（10）内に蓄えられたデータをプログラマブルディバイ
ダ（７）、あるいはプログラマブルレファレンスディバ
イダ（８）のいずれか一方に転送する。ここで、データ
ラッチ回路（10）からラッチ選択回路（12）へ出力され
る信号は、「０」もしくは「１」の１ビットのデータで
あり、たとえば、「０」のときプログラマブルディバイ
ダ（７）に、データラッチ回路（10）からの分周比設定
のためのデータを転送し、「１」のときにプログラマブ
ルレファレンスディバイダ（８）にデータラッチ回路
（10）からの分周比設定のためのデータを転送するもの
である。選択回路（11）はこの１ビットのデータを受け
ていずれか一方にデータラッチ回路（10）からの分周比
設定のためのデータを転送するものである。なお、分周
比設定のためのデータを転送するための制御信号（上述
したような１ビットのデータ）がラッチ選択回路（12）
から選択回路（11）へ出力された時点で内蔵するカウン
タ回路（13）はリセットされる必要がある。このリセッ
ト動作はデータ転送の為の制御信号を用いて行なうもの
である。

〔発明の効果〕

以上のように、この発明によれば、データラッチ回路
内部からの分周比を決定するためのデータを、プログラ
マブルディバイダおよびプログラマブルレファレンスデ
ィバイダに転送するための信号（ラッチ信号、選択信
号）をPLL回路内部にカウンタ回路を備えることにより
実施している。これにより外部の制御信号入力端子を削
減出来るという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるPLL回路部を示す
ブロック図，第２図は、従来のPLL回路を示すブロック
図である。 図において（１）は入力信号印加端子，（３）はクロッ
ク入力端子，（４）はデータ入力端子，（５）はレファ
レンス信号入力端子，（６）は位相比較信号出力端子，
（７）はプログラマブルディバイダ，（８）はプログラ
マブルレファレンスディバイダ，（９）はシフトレジス
タ，（10）はデータラッチ回路，（11）は選択回路，
（12）はラッチ回路，（13）はカウンタ回路，（14）は
位相比較器である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部からの入力信号を分周し、第１の分周
   信号を出力するプログラマブルディバイダと、外部から
   の基準入力信号を分周し、第２の分周信号を出力するプ
   ログラマブルレファレンスディバイダと、前記第１およ
   び第２の分周信号が入力され、前記第１の分周信号の位
   相と前記第２の分周信号の位相とを比較し、その位相差
   を出力する位相比較器と、外部からクロックを入力する
   クロック入力端子と、外部からデータを入力するデータ
   入力端子と、前記クロックおよび前記データを受取るシ
   フトレジスタと、前記シフトレジスタに入力された前記
   データをラッチし、分周比の設定のためのデータを出力
   するデータラッチ回路と、前記データラッチ回路から出
   力される前記分周比の設定のためのデータを、選択信号
   に基づき前記プログラマブルディバイダあるいは前記プ
   ログラマブルレファレンスディバイダに転送する選択回
   路とを備え、前記プログラマブルディバイダおよび前記
   プログラマブルレファレンスディバイダにおける分周比
   が前記分周比の設定のためのデータに基づいて決定され
   るPLL回路において、 前記シフトレジスタに入力される前記クロック入力端子
   からのクロック数をカウントし、そのカウント数が所定
   の数に達したときにラッチ信号を出力するカウンタ回路
   と、 前記分周比の設定のためのデータを、前記プログラマブ
   ルディバイダに転送するか、あるいは、前記プログラマ
   ブルレファレンスディバイダに転送するかを決定する前
   記選択信号を前記データラッチ回路から受取り、前記ラ
   ッチ信号に基づいて前記選択信号を前記選択回路に出力
   するラッチ選択回路とを備え、 前記選択信号は、前記カウンタ回路をリセットするPLL
   回路。