JPH0831793B2 - アナログ・デジタル（ａ／ｄ）変換装置 - Google Patents
アナログ・デジタル（ａ／ｄ）変換装置Info
- Publication number
- JPH0831793B2 JPH0831793B2 JP2316604A JP31660490A JPH0831793B2 JP H0831793 B2 JPH0831793 B2 JP H0831793B2 JP 2316604 A JP2316604 A JP 2316604A JP 31660490 A JP31660490 A JP 31660490A JP H0831793 B2 JPH0831793 B2 JP H0831793B2
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- operation command
- converter
- contents
- conversion operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ・デジタル変換装置（以下A/D変
換装置と略す）に関し、特にA/D変換装置に異常が発生
した場合に、誤動作を防止するフェイルセーフ機能を備
えたA/D変換装置に関する。
換装置と略す）に関し、特にA/D変換装置に異常が発生
した場合に、誤動作を防止するフェイルセーフ機能を備
えたA/D変換装置に関する。
従来より、A/D変換器から出力されるA/D変換値と前回
A/D変換されたA/D変換値との偏差を求め、この偏差が所
定値以下の場合A/D変換が正常に行なわれたと判断し
て、A/D変換値を更新するフェイルセーフ機能を備えた
もの（例えば特開昭55-115102号公報）や、A/D変換器に
よりアナログの基準電圧をデジタル変換し、このデジタ
ル変換された基準電圧データと予め制御装置内部に記憶
しているデジタル基準電圧データとを比較し、A/D変換
器の異常を検出するもの（例えば特開平1-196919号公
報）がある。
A/D変換されたA/D変換値との偏差を求め、この偏差が所
定値以下の場合A/D変換が正常に行なわれたと判断し
て、A/D変換値を更新するフェイルセーフ機能を備えた
もの（例えば特開昭55-115102号公報）や、A/D変換器に
よりアナログの基準電圧をデジタル変換し、このデジタ
ル変換された基準電圧データと予め制御装置内部に記憶
しているデジタル基準電圧データとを比較し、A/D変換
器の異常を検出するもの（例えば特開平1-196919号公
報）がある。
ところで、複数のアナログ信号が入力されA/D変換動
作命令に応じてアナログ信号を選択してA/D変換するA/D
変換器においては、例えばA/D変換中に優先順位の高い
処理系のA/D変換動作命令がA/D変換器に入力される場合
がある。この様な場合、今まで行なっていたA/D変換は
中断され優先順位の高い処理系のA/D変換終了後、復帰
する。しかしこのとき、今まで行なっていた優先順位の
低い処理系のA/D変換については優先順次の高い処理系
のA/D変換動作終了後再度、優先順位の低い処理系のA/D
変換を実行させない限り、優先順位の低い処理系に復帰
したときのA/D変換値は、優先順位の高い処理系で変換
された変換値となってしまう。この様なとき、先に入力
したA/D変換動作命令で選ばれたアナログ信号がA/D変換
されていないのにA/D変換されたものとして判断され、
更新されていないA/D変換値が更新されたものとして出
力されるため、変換データへの信頼性が低下するという
問題がある。
作命令に応じてアナログ信号を選択してA/D変換するA/D
変換器においては、例えばA/D変換中に優先順位の高い
処理系のA/D変換動作命令がA/D変換器に入力される場合
がある。この様な場合、今まで行なっていたA/D変換は
中断され優先順位の高い処理系のA/D変換終了後、復帰
する。しかしこのとき、今まで行なっていた優先順位の
低い処理系のA/D変換については優先順次の高い処理系
のA/D変換動作終了後再度、優先順位の低い処理系のA/D
変換を実行させない限り、優先順位の低い処理系に復帰
したときのA/D変換値は、優先順位の高い処理系で変換
された変換値となってしまう。この様なとき、先に入力
したA/D変換動作命令で選ばれたアナログ信号がA/D変換
されていないのにA/D変換されたものとして判断され、
更新されていないA/D変換値が更新されたものとして出
力されるため、変換データへの信頼性が低下するという
問題がある。
本発明は上記問題に鑑みて、A/D変換前と後とでA/D変
換動作命令をチェックして変換データへの信頼性を向上
させることを目的とする。
換動作命令をチェックして変換データへの信頼性を向上
させることを目的とする。
上記課題を解決する手段として本発明は、 入力された複数のアナログ信号をそれぞれ対応するデ
ジタルデータに変換し、このデジタルデータを出力する
変換手段と、 所定タイミング毎に実行される第一処理とこの第一処
理に対し割込む第二処理とを実行すると共に、前記第一
処理実行時には第一処理に必要なデジタルデータを選択
し、第二処理実行時には第二処理に必要なデジタルデー
タを選択するA/D変換動作命令を前記変換手段に対し送
信する送信手段と、 前記送信手段内に設けられており、実行される前記第
一処理または第二処理に対応して送信されるA/D変換動
作命令の内容を記憶するものであって、A/D変換動作命
令送信毎にこの記憶内容が更新される制御記憶手段と、
前記変換手段内に設けられており、前記送信手段から送
信されたA/D変換動作命令を受信してその内容を記憶す
るものであって、A/D変換動作命令受送信毎にこの記憶
内容が更新される記憶手段と、 前記変換手段によるデジタルデータへの変換後、前記
記憶手段に記憶されている最新のA/D変換動作命令の内
容と前記制御記憶手段に記憶されている最新のA/D変換
動作命令の内容とが一致しているか不一致かを判別する
判別手段と、 前記判別手段により不一致と判別された時、前記変換
手段より出力れた前記デジタルデータを無視して所定の
フェイルセーフ処理を実行するフェイルセーフ手段と を備えたことを特徴とするアナログ・デジタル（A/
D）変換装置を提案する。
ジタルデータに変換し、このデジタルデータを出力する
変換手段と、 所定タイミング毎に実行される第一処理とこの第一処
理に対し割込む第二処理とを実行すると共に、前記第一
処理実行時には第一処理に必要なデジタルデータを選択
し、第二処理実行時には第二処理に必要なデジタルデー
タを選択するA/D変換動作命令を前記変換手段に対し送
信する送信手段と、 前記送信手段内に設けられており、実行される前記第
一処理または第二処理に対応して送信されるA/D変換動
作命令の内容を記憶するものであって、A/D変換動作命
令送信毎にこの記憶内容が更新される制御記憶手段と、
前記変換手段内に設けられており、前記送信手段から送
信されたA/D変換動作命令を受信してその内容を記憶す
るものであって、A/D変換動作命令受送信毎にこの記憶
内容が更新される記憶手段と、 前記変換手段によるデジタルデータへの変換後、前記
記憶手段に記憶されている最新のA/D変換動作命令の内
容と前記制御記憶手段に記憶されている最新のA/D変換
動作命令の内容とが一致しているか不一致かを判別する
判別手段と、 前記判別手段により不一致と判別された時、前記変換
手段より出力れた前記デジタルデータを無視して所定の
フェイルセーフ処理を実行するフェイルセーフ手段と を備えたことを特徴とするアナログ・デジタル（A/
D）変換装置を提案する。
これにより、複数のアナログ信号が入力されているA/
D変換器は、A/D変換動作命令に基づき上記アナログ信号
をデジタルデータに変換し、出力する。また、A/D変換
器に入力される最新のA/D変換動作命令はA/D変換器内に
設けられている記憶手段に記憶される。
D変換器は、A/D変換動作命令に基づき上記アナログ信号
をデジタルデータに変換し、出力する。また、A/D変換
器に入力される最新のA/D変換動作命令はA/D変換器内に
設けられている記憶手段に記憶される。
つまり、第一処理系によるA/D変換中に第二処理系が
割込み、第二処理系のA/D変換動作命令がA/D変換器に入
力された場合、第一処理系のA/D変換は中断され、A/D変
換器内に設けられている記憶手段に記憶されていた第一
処理系のA/D変換動作命令の内容は、第二処理系のA/D変
換動作命令の内容に更新されることになる。
割込み、第二処理系のA/D変換動作命令がA/D変換器に入
力された場合、第一処理系のA/D変換は中断され、A/D変
換器内に設けられている記憶手段に記憶されていた第一
処理系のA/D変換動作命令の内容は、第二処理系のA/D変
換動作命令の内容に更新されることになる。
従って、第二処理系のA/D変換から第一処理系のA/D変
換に復帰した場合、前記記憶手段の最新の記憶内容と第
一処理系のA/D変換開始時に前記記憶手段が記憶してい
た記憶内容とが異なり、本来第一処理系に合致したデジ
タルデータではないと判断され、このデジタルデータを
無視した所定のフェイルセーフ処理が実行される。
換に復帰した場合、前記記憶手段の最新の記憶内容と第
一処理系のA/D変換開始時に前記記憶手段が記憶してい
た記憶内容とが異なり、本来第一処理系に合致したデジ
タルデータではないと判断され、このデジタルデータを
無視した所定のフェイルセーフ処理が実行される。
本発明により、A/D変換開始前後でA/D変換動作命令に
変化がないかをチェックし変化がある場合、即ちA/D変
換処理で異常を検出した場合は異常と判別された時のデ
ジタルデータを無視した所定のフェイルセーフ処理を実
行するため、A/D変換器から出力される変換データへの
信頼性が向上するという優れた効果がある。
変化がないかをチェックし変化がある場合、即ちA/D変
換処理で異常を検出した場合は異常と判別された時のデ
ジタルデータを無視した所定のフェイルセーフ処理を実
行するため、A/D変換器から出力される変換データへの
信頼性が向上するという優れた効果がある。
本発明実施例を以下図面に基づいて説明する。
第１図は、本発明を採用した車両用電子制御装置（EC
U）の構成を示したブロック図である。１はセンサ群で
あって、例えば吸気センサ，冷却水温センサ，スロット
ル開度センサ等で構成されており、吸気量Q,冷却水温TH
W,スロットル開度TVO等のアナログ信号が各センサより
出力されている。２は上述のアナログ信号が入力される
入力回路であり、アナログ信号は入力回路２を通して８
チャンネルのアナログデジタル変換器３（以後A/D変換
器）の各チャンネル（CH1,CH2,CH3…CH8）に入力され
る。４は中央演算処理装置（以後CPU）、５及び６は周
知のROMとRAMであっておのおのはバス７で連絡されてい
る。CPU4はROM5とRAM6に記憶されたデータに基づいてA/
DE変換器３に変換動作命令を出力する。さらに、A/D変
換器３からの出力信号とROM5及びRAM6内のデータやプロ
グラムに基づいて運転状態に応じた燃料噴射量や点火時
期を演算し、出力回路８を通してインジェクタ９やイグ
ナイタ10等を制御する制御信号も出力する。
U）の構成を示したブロック図である。１はセンサ群で
あって、例えば吸気センサ，冷却水温センサ，スロット
ル開度センサ等で構成されており、吸気量Q,冷却水温TH
W,スロットル開度TVO等のアナログ信号が各センサより
出力されている。２は上述のアナログ信号が入力される
入力回路であり、アナログ信号は入力回路２を通して８
チャンネルのアナログデジタル変換器３（以後A/D変換
器）の各チャンネル（CH1,CH2,CH3…CH8）に入力され
る。４は中央演算処理装置（以後CPU）、５及び６は周
知のROMとRAMであっておのおのはバス７で連絡されてい
る。CPU4はROM5とRAM6に記憶されたデータに基づいてA/
DE変換器３に変換動作命令を出力する。さらに、A/D変
換器３からの出力信号とROM5及びRAM6内のデータやプロ
グラムに基づいて運転状態に応じた燃料噴射量や点火時
期を演算し、出力回路８を通してインジェクタ９やイグ
ナイタ10等を制御する制御信号も出力する。
また、上述のA/D変換器３は、CPU4からの変換動作命
令パラメータ（以下パラメータと略す）を記憶するレジ
スタ31を含み、A/D変換器３はこのレジスタ31に記憶さ
れたパラメータに応じたA/D変換を実行する。そしてA/D
変換が終了するとA/D変換器３はCPU4に終了信号を出力
する。また各チャンネル毎のA/D変換値を記憶するA/Dレ
ジスタ32〜39も含んでおり、このA/Dレジスタ32〜39の
記憶内容は各チャンネルCH1〜CH8に入力されるアナログ
信号がA/D変換されると、更新される。そしてCPU4から
のアクセス信号に応じて、A/Dレジスタ32〜39内に記憶
されたA/D変換値はCPU4へ転送される。
令パラメータ（以下パラメータと略す）を記憶するレジ
スタ31を含み、A/D変換器３はこのレジスタ31に記憶さ
れたパラメータに応じたA/D変換を実行する。そしてA/D
変換が終了するとA/D変換器３はCPU4に終了信号を出力
する。また各チャンネル毎のA/D変換値を記憶するA/Dレ
ジスタ32〜39も含んでおり、このA/Dレジスタ32〜39の
記憶内容は各チャンネルCH1〜CH8に入力されるアナログ
信号がA/D変換されると、更新される。そしてCPU4から
のアクセス信号に応じて、A/Dレジスタ32〜39内に記憶
されたA/D変換値はCPU4へ転送される。
次に第２図に基づいてECUにおけるA/D変換時の動作を
説明する。
説明する。
まず、ステップ100で、RAM5に記憶されたA/D変換器３
へ出力されるパラメータや、A/D変換器３及び出力回路
８の動作の初期設定を行なう。
へ出力されるパラメータや、A/D変換器３及び出力回路
８の動作の初期設定を行なう。
次にステップ200で、A/D変換タイミングであるか否か
の判別を行ない、A/D変換タイミングと判別されたとき
はステップ300に進んで後述のA/D変換処理を実行し、ス
テップ200に戻る。
の判別を行ない、A/D変換タイミングと判別されたとき
はステップ300に進んで後述のA/D変換処理を実行し、ス
テップ200に戻る。
ステップ200でA/D変換タイミングではないと判別され
たときは、A/D変換は行なわず、ステップ400に進んで他
の処理（例えば噴射量の演算等）を実行して、ステップ
200に戻る。
たときは、A/D変換は行なわず、ステップ400に進んで他
の処理（例えば噴射量の演算等）を実行して、ステップ
200に戻る。
以下第３図に基づいてステップ300におけるA/D変換処
理を説明する。
理を説明する。
まずステップ301では、A/D変換器３にパラメータを送
出する。
出する。
ここでパラメータを第４図及び第５図に基づいて説明
する。上述のパラメータは８ビットデータでありビット
位置により命令項目が設定されている。
する。上述のパラメータは８ビットデータでありビット
位置により命令項目が設定されている。
ビット位置７はA/D変換動作の指定、ヒット位置６はA
/D変換する回数の指定、ビット位置５及びビット位置４
はA/D変換するチャンネル数の指定をそれぞれ行ない、
ビット位置３〜０はA/D変換を開始するアナログ信号入
力チャンネルNo.の指定を行なう。
/D変換する回数の指定、ビット位置５及びビット位置４
はA/D変換するチャンネル数の指定をそれぞれ行ない、
ビット位置３〜０はA/D変換を開始するアナログ信号入
力チャンネルNo.の指定を行なう。
例えばパラメータが“10010000"であるとき、このパ
ラメータはチャンネルCH1〜CH4を１回だけA/D変換する
という意味である。
ラメータはチャンネルCH1〜CH4を１回だけA/D変換する
という意味である。
第３図に戻って、ステップ302で上述のパラメータがA
/D変換器に送出されると、A/D変換器３は入力されたパ
ラメータをレジスタ31に記憶し、パラメータに応じたA/
D変換を開始する。また、CPU4は出力したパラメータを
レジスタ41にて記憶する。
/D変換器に送出されると、A/D変換器３は入力されたパ
ラメータをレジスタ31に記憶し、パラメータに応じたA/
D変換を開始する。また、CPU4は出力したパラメータを
レジスタ41にて記憶する。
次にステップ302では、A/D変換に必要な待ち時間を利
用して他の処理（例えば噴射量の演算量）を実行し、ス
テップ303に進む。このときA/D変換器３はA/D変換を実
行し、A/D変換を終了すると終了信号をCPU41に出力す
る。
用して他の処理（例えば噴射量の演算量）を実行し、ス
テップ303に進む。このときA/D変換器３はA/D変換を実
行し、A/D変換を終了すると終了信号をCPU41に出力す
る。
次にステップ303ではA/D変換が終了したか否かを上述
の終了信号によって判別し、変換終了時にはステップ30
4に進んでA/D変換動作命令であるパラメータが変換前後
において変化していないかチェックする。即ちCPU4内の
レジスタ41に記憶されたパラメータとA/D変換器３内の
レジスタ31に記憶されたパラメータとが一致しているか
否かを判別する。判別方法としては、レジスタ31内に記
憶されているパラメータをCPU4に転送して、レジスタ41
に記憶されているパラメータとの差をとる。そしてこの
差が０のとき２つのパラメータは一致としている。
の終了信号によって判別し、変換終了時にはステップ30
4に進んでA/D変換動作命令であるパラメータが変換前後
において変化していないかチェックする。即ちCPU4内の
レジスタ41に記憶されたパラメータとA/D変換器３内の
レジスタ31に記憶されたパラメータとが一致しているか
否かを判別する。判別方法としては、レジスタ31内に記
憶されているパラメータをCPU4に転送して、レジスタ41
に記憶されているパラメータとの差をとる。そしてこの
差が０のとき２つのパラメータは一致としている。
上述の差が０であるとき即ち、２つのパラメータが一
致しているときA/D変換が正常に行なわれたものとし、
ステップ306でA/D変換器３にアクセス信号を送ってA/D
レジスタ32〜39からA/D変換値をCPU4に転送させる。A/D
変換値が転送されると、ステップ307でA/D変換値が正常
か否か判別する。この判別は今回のA/D変換値が予め設
定された所定範囲内にあるかどうかを判別し、A/D変換
値が所定値範囲内にあるとき正常とし、所定値範囲外に
あるとき異常とするものである。ステップ308で正常と
判別されると、RAM6上の所定の場所にA/D変換値を記憶
して本ルーチンを終了し、他の処理に移行して上記RAM6
上に記憶されたA/D変換値を用いて燃料噴射量や点火時
期等を演算する。
致しているときA/D変換が正常に行なわれたものとし、
ステップ306でA/D変換器３にアクセス信号を送ってA/D
レジスタ32〜39からA/D変換値をCPU4に転送させる。A/D
変換値が転送されると、ステップ307でA/D変換値が正常
か否か判別する。この判別は今回のA/D変換値が予め設
定された所定範囲内にあるかどうかを判別し、A/D変換
値が所定値範囲内にあるとき正常とし、所定値範囲外に
あるとき異常とするものである。ステップ308で正常と
判別されると、RAM6上の所定の場所にA/D変換値を記憶
して本ルーチンを終了し、他の処理に移行して上記RAM6
上に記憶されたA/D変換値を用いて燃料噴射量や点火時
期等を演算する。
ステップ303でA/D変換が終了していないと判別される
と、ステップ303に戻ってA/D変換が終了するまで待機す
る。また、ステップ304でパラメータが一致しないと判
別されときはステップ305に進んで後述する異常と判別
された時のデジタルデータ、及び、パラメータを初期設
定するフェイルセーフ処理を実行する。
と、ステップ303に戻ってA/D変換が終了するまで待機す
る。また、ステップ304でパラメータが一致しないと判
別されときはステップ305に進んで後述する異常と判別
された時のデジタルデータ、及び、パラメータを初期設
定するフェイルセーフ処理を実行する。
また、ステップ307で異常と判別されたときは今回のA
/D変換値は、読み捨てられ、RAM6上の所定の場所に記憶
されずに本ルーチンを終了し、他の処理に移行する。こ
の場合、前回のA/D変換値を用いて燃料噴射量や点火時
期が演算される。
/D変換値は、読み捨てられ、RAM6上の所定の場所に記憶
されずに本ルーチンを終了し、他の処理に移行する。こ
の場合、前回のA/D変換値を用いて燃料噴射量や点火時
期が演算される。
第６図は以上説明したA/D変換動作において、CPU4とA
/D変換器３とそれに入力されるアナログ入力信号（Q,TH
W,TVO等），パラメータ,A/D変換終了信号及びA/D変換値
の流れを示したブロック図である。
/D変換器３とそれに入力されるアナログ入力信号（Q,TH
W,TVO等），パラメータ,A/D変換終了信号及びA/D変換値
の流れを示したブロック図である。
A/D変換器３にはCPU4からのパラメータが入力され、
このパラメータに応じてA/D変換器３はアナログ入力信
号をデジタル変換する。A/D変換が終了すると、A/D変換
器３は終了信号を出力するとともにCPU4からレジスタ31
に対してアクセス信号が出力されるとレジスタ31に記憶
されたパラメータも出力する。CPU4が出力したパラメー
タ（レジスタ41に記憶されたパラメータ）とレジスタ31
に記憶されたパラメータとが一致したとき、CPU4からの
アクセス信号に応じてA/D変換値がCPU4に送出される。
このパラメータに応じてA/D変換器３はアナログ入力信
号をデジタル変換する。A/D変換が終了すると、A/D変換
器３は終了信号を出力するとともにCPU4からレジスタ31
に対してアクセス信号が出力されるとレジスタ31に記憶
されたパラメータも出力する。CPU4が出力したパラメー
タ（レジスタ41に記憶されたパラメータ）とレジスタ31
に記憶されたパラメータとが一致したとき、CPU4からの
アクセス信号に応じてA/D変換値がCPU4に送出される。
次に、第３図のステップ305におけるフェイルセーフ
処理について説明する。
処理について説明する。
フェイルセーフ処理を行なう時は、ステップ304でパ
ラメータが一致しない場合である。まずパラメータがど
のような時一致しないかを第７図に基づいて説明する。
ラメータが一致しない場合である。まずパラメータがど
のような時一致しないかを第７図に基づいて説明する。
第１の処理系とこの処理系より優先順位が高い第２の
処理系とがある場合を考える。なお、この２つの処理系
には、互いに異なるアナログ信号入力チャンネルのA/D
変換を実行する処理ルーチンが含まれているものとす
る。
処理系とがある場合を考える。なお、この２つの処理系
には、互いに異なるアナログ信号入力チャンネルのA/D
変換を実行する処理ルーチンが含まれているものとす
る。
第１の処理系のステップS10ではA/D変換タイミングが
発生しパラメータをA/D変換器３に送出してA/D変換を実
行させる。その後、優先度が高い第２の処理系のステッ
プS20でA/D変換タイミングが発生し、パラメータを送出
すると第１の処理系のA/D変換は中断され、第２の処理
系のA/D変換が実行される。このときA/D変換器３内のレ
ジスタ31は第２の処理系のパラメータに書き替えられ
る。そして第２の処理系のA/D変換が終了すると、ステ
ップS21で第２の処理系のA/D変換値を取り出して第２の
処理系を終了する。
発生しパラメータをA/D変換器３に送出してA/D変換を実
行させる。その後、優先度が高い第２の処理系のステッ
プS20でA/D変換タイミングが発生し、パラメータを送出
すると第１の処理系のA/D変換は中断され、第２の処理
系のA/D変換が実行される。このときA/D変換器３内のレ
ジスタ31は第２の処理系のパラメータに書き替えられ
る。そして第２の処理系のA/D変換が終了すると、ステ
ップS21で第２の処理系のA/D変換値を取り出して第２の
処理系を終了する。
その後中断した第１の処理系を復帰させて、第１の処
理系のA/D変換処理ルーチンの続きを実行させるが、こ
のときレジスタ31には第２の処理系のパラメータが記憶
されている。その後第１の処理系のA/D変換の終了を検
出すると、ステップS11で第１の処理系でのCPU4から出
力されたレジスタ41に記憶されたパラメータとレジスタ
31に記憶されたパラメータとが一致するかチェックす
る。レジスタ31には第２の処理系で出されたパラメータ
が記憶されているため一致しない。即ち、A/D変換中に
他の処理系のA/D変換処理ルーチンの実行によってパラ
メータが入力したとき一致しない。
理系のA/D変換処理ルーチンの続きを実行させるが、こ
のときレジスタ31には第２の処理系のパラメータが記憶
されている。その後第１の処理系のA/D変換の終了を検
出すると、ステップS11で第１の処理系でのCPU4から出
力されたレジスタ41に記憶されたパラメータとレジスタ
31に記憶されたパラメータとが一致するかチェックす
る。レジスタ31には第２の処理系で出されたパラメータ
が記憶されているため一致しない。即ち、A/D変換中に
他の処理系のA/D変換処理ルーチンの実行によってパラ
メータが入力したとき一致しない。
また、パラメータが一致しない他の例としては、A/D
変換器３が故障してレジスタ31のパラメータを破壊して
しまった場合や、制御プログラムが暴走した場合が考え
られる。
変換器３が故障してレジスタ31のパラメータを破壊して
しまった場合や、制御プログラムが暴走した場合が考え
られる。
以上の様にパラメータが一致しない場合は、A/D変換
が正常に行なわれていないため、A/D変換値を正常なデ
ータとして用いることはできない。そのためパラメータ
が一致しない場合はフェーイルセーフ処理する必要があ
る。
が正常に行なわれていないため、A/D変換値を正常なデ
ータとして用いることはできない。そのためパラメータ
が一致しない場合はフェーイルセーフ処理する必要があ
る。
フェイルセーフ処理としてはパラメータが一致しない
とき、CPU4に対してシステムリセット（再起動）をかけ
て第２図のステップ100に戻って初期設定を行なってい
る。
とき、CPU4に対してシステムリセット（再起動）をかけ
て第２図のステップ100に戻って初期設定を行なってい
る。
以上説明した実施例でのパラメータチェックでは８ビ
ットすべての値が一致しているかどうか判別していた
が、所定のビット位置だけ比較して一致すれば正常と判
断する様にしてもよい。
ットすべての値が一致しているかどうか判別していた
が、所定のビット位置だけ比較して一致すれば正常と判
断する様にしてもよい。
例えば、ビット位置６のパラメータは１回のみ変換
か、複数回変換かを指令するものであるためビット位置
６か一致しなくても他のビット位置が一致していればA/
D変換値を正常な値として用いてもよい。
か、複数回変換かを指令するものであるためビット位置
６か一致しなくても他のビット位置が一致していればA/
D変換値を正常な値として用いてもよい。
この場合の一致判定は、まずCPU4のレジスタ41に記憶
されたパラメータのビット位置６を０に書き換える。そ
してA/D変換器３内のレジスタ31からCPU4に転送された
パラメータのビット位置６を０に書き換える。次に以上
の様に書き換えられたおのおののパラメータの差をと
る。そしてこの差が０であれば一致と判定する。
されたパラメータのビット位置６を０に書き換える。そ
してA/D変換器３内のレジスタ31からCPU4に転送された
パラメータのビット位置６を０に書き換える。次に以上
の様に書き換えられたおのおののパラメータの差をと
る。そしてこの差が０であれば一致と判定する。
また、上記したフェイルセーフ処理のかわりに、A/D
変換器３に対して異常と判定されたアナログ信号入力の
A/D変換の再起動をかけたり、A/D変換値の更新を行なわ
ないようにしてもよい。
変換器３に対して異常と判定されたアナログ信号入力の
A/D変換の再起動をかけたり、A/D変換値の更新を行なわ
ないようにしてもよい。
また本実施例では、A/D変換器３のレジスタ31は１つ
だけであるが、パラメータの設定項目数が大きいときは
複数のレジスタを設けてもよい。
だけであるが、パラメータの設定項目数が大きいときは
複数のレジスタを設けてもよい。
第１図は本発明実施例の全体の構成を示したブロック
図、第２図，第３図及び第７図はCPU4及びA/D変換器３
の動作説明に供したフローチャート、第４図及び第５図
はパラメータの説明に供した説明図、第６図はA/D変換
器とCPU間のデータの通信を示したブロック図である。 ３……A/D変換器,31……レジスタ,4……CPU,5……ROM,6
……RAM。
図、第２図，第３図及び第７図はCPU4及びA/D変換器３
の動作説明に供したフローチャート、第４図及び第５図
はパラメータの説明に供した説明図、第６図はA/D変換
器とCPU間のデータの通信を示したブロック図である。 ３……A/D変換器,31……レジスタ,4……CPU,5……ROM,6
……RAM。
Claims (3)
- 【請求項１】入力された複数のアナログ信号をそれぞれ
対応するデジタルデータに変換し、このデジタルデータ
を出力する変換手段と、 所定タイミング毎に実行される第一処理とこの第一処理
に対し割込む第二処理とを実行すると共に、前記第一処
理実行時には第一処理に必要なデジタルデータを選択
し、第二処理実行時には第二処理に必要なデジタルデー
タを選択するA/D変換動作命令を前記変換手段に対し送
信する送信手段と、 前記送信手段内に設けられており、実行される前記第一
処理または第二処理に対応して送信されるA/D変換動作
命令の内容を記憶するものであって、A/D変換動作命令
送信毎にこの記憶内容が更新される制御記憶手段と、前
記変換手段内に設けられており、前記送信手段から送信
されたA/D変換動作命令を受信してその内容を記憶する
ものであって、A/D変換動作命令受信毎にこの記憶内容
が更新される記憶手段と、 前記変換手段によるデジタルデータへの変換後、前記記
憶手段に記憶されている最新のA/D変換動作命令の内容
と前記制御記憶手段に記憶されている最新のA/D変換動
作命令の内容とが一致しているか不一致かを判別する判
別手段と、 前記判別手段により不一致と判別された時、前記変換手
段より出力れた前記デジタルデータを無視して所定のフ
ェイルセーフ処理を実行するフェイルセーフ手段と を備えたことを特徴とするアナログ・デジタル（A/D）
変換装置。 - 【請求項２】前記A/D変換動作命令は複数のアナログ信
号のうちA/D変換するアナログ信号を選択するビットと
前記変換手段の動作を設定するビットを備える２進数デ
ータの形で送信されることを特徴とする請求項１記載の
アナログ・デジタル（A/D）変換装置。 - 【請求項３】前記判別手段は、前記記憶手段に記憶され
ている最新のA/D変換動作命令と前記制御記憶手段に記
憶されている最新のA/D変換動作命令との所定ビットの
内容を比較し、この所定ビットの内容が一致しているか
判別することを特徴とする請求項２記載のアナログ・デ
ジタル（A/D）変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316604A JPH0831793B2 (ja) | 1990-11-20 | 1990-11-20 | アナログ・デジタル（ａ／ｄ）変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316604A JPH0831793B2 (ja) | 1990-11-20 | 1990-11-20 | アナログ・デジタル（ａ／ｄ）変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185114A JPH04185114A (ja) | 1992-07-02 |
| JPH0831793B2 true JPH0831793B2 (ja) | 1996-03-27 |
Family
ID=18078924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316604A Expired - Lifetime JPH0831793B2 (ja) | 1990-11-20 | 1990-11-20 | アナログ・デジタル（ａ／ｄ）変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831793B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4409313B2 (ja) * | 2004-02-24 | 2010-02-03 | 株式会社デンソー | ブラシレスモータ駆動装置 |
| DE102013216223A1 (de) | 2013-08-15 | 2015-02-19 | Robert Bosch Gmbh | Universell einsetzbare Steuer- und Auswerteeinheit insbesondere zum Betrieb einer Lambdasonde |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108938U (ja) * | 1983-01-05 | 1984-07-23 | 株式会社明電舎 | デ−タ収集回路 |
| JP2654049B2 (ja) * | 1988-02-02 | 1997-09-17 | 株式会社東芝 | アナログ／デイジタル変換器の監視回路 |
| JPH0243812A (ja) * | 1988-08-03 | 1990-02-14 | Toshiba Electric Appliance Co Ltd | Ａ／ｄ変換器の故障検出装置 |
-
1990
- 1990-11-20 JP JP2316604A patent/JPH0831793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04185114A (ja) | 1992-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008215361A (ja) | 内燃機関の制御方法及び装置 | |
| EP0894975B1 (en) | Vehicle electronic control using one A/D converter for time-synchronous and time-asynchronous A/D conversion | |
| US6636989B1 (en) | Electronic control apparatus and method for on-board rewriting of non-volatile memories | |
| US6694241B2 (en) | Shift control method and system for automatic transmission | |
| US6158021A (en) | Method of checking the operability of a processor | |
| US7248932B2 (en) | Electronic control unit | |
| US6553289B2 (en) | Control apparatus having object-oriented self-diagnosis program | |
| EP0616123B1 (en) | An A/D conversion control apparatus for an internal combustion engine | |
| JPH0831793B2 (ja) | アナログ・デジタル（ａ／ｄ）変換装置 | |
| EP1494099A2 (en) | Electronic system with a plurality of electronic units | |
| US6502021B2 (en) | Vehicle control computer apparatus having self-diagnosis function | |
| JP3325040B2 (ja) | 電子スロットル制御機構 | |
| US5531200A (en) | Control apparatus for engine | |
| US5737630A (en) | Communication device for synchronized serial communication | |
| US6349254B1 (en) | Shift control method for automatic transmission | |
| EP1248192B1 (en) | Processing execution apparatus having data reference limiting function | |
| JP2000029710A (ja) | 電子制御装置 | |
| JP2001195318A (ja) | 拡張ユニット及び電子制御装置 | |
| JPH05240106A (ja) | 車載用電子制御装置 | |
| US20040168048A1 (en) | Processing system | |
| EP0803650A2 (en) | A device for controlling ignition timing in an internal combustion engine | |
| JP2001273152A (ja) | 電子制御装置 | |
| JP3249710B2 (ja) | アナログ／デジタル変換装置 | |
| JPH05128065A (ja) | データ通信装置 | |
| JP3980199B2 (ja) | 制御方法 |