JPH0831799B2 - 情報記録方法および装置 - Google Patents

情報記録方法および装置

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JPH0831799B2
JPH0831799B2 JP60006003A JP600385A JPH0831799B2 JP H0831799 B2 JPH0831799 B2 JP H0831799B2 JP 60006003 A JP60006003 A JP 60006003A JP 600385 A JP600385 A JP 600385A JP H0831799 B2 JPH0831799 B2 JP H0831799B2
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コルネリス・アントニエ・スコウハメル・イミンク
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フイリツプス エレクトロニクス ネムローゼ フェンノートシャップ
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
    • G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes

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  • Communication Control (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Error Detection And Correction (AREA)
  • Analogue/Digital Conversion (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】 本発明はｎビット情報ワードの系列をｍビットコード
ワードの系列に変換する変換ステップ（ここで、ｎおよ
びｍは正の整数で、ｎ＜ｍ）と、得られたコードワード
の系列を記録担体に記録する記録ステップとを具え、前
記変換ステップにおいて、所定の一群のｎビット情報ワ
ードの各ワードに関連するｍビットコードワードとし
て、ディスパリティ＋ｄを有する第１コードワードと、
この第１コードワードを極性反転してなるディスパリテ
ィ−ｄを有する第２コードワードの一対のコードワード
を使用し、ｎビット情報ワード系列内の前記情報ワード
群に属する各ワードに対し、関連する第１および第２コ
ードワードの一つを、その前に得られた全先行コードワ
ードのディジタル加算値に基づいて、次のコードワード
の開始時におけるディジタル加算値が第１および第２の
値で限界された第１の範囲内に維持されるように選択す
るようにした情報記録方法および装置に関するものであ
る。
ここで“ディスパリティ”とはコードワードを構成す
る“0"の数と“1"の数の差を意味し、“デジタル加算
値”とはコードワードの“1"または“0"をカウントアッ
プし、“0"または“1"をカウントダウンして得られる値
を意味する。
斯かる方法および装置は英国特許明細書第1540617号
および米国特許明細書第4387364号により既知である。
斯かるｎビット情報ワード−ｍビットコードワード変
換はｍビットコードワード系列に課される所定の要件を
満足させるために使用される。これは、ｍビットコード
ワードの可能な組合わせの全てを使用できるわけではな
いことを意味し、従ってビット数ｍを関連する情報ワー
ドのビット数ｎより大きくする必要があることを意味す
る。既知の方法および装置ではｍは偶数または奇数にす
ることができる。ｍが偶数の場合には偶数ディスパリテ
ィ±２、±４等に加えてディスパリティ０が発生し、ｍ
が奇数の場合には奇数ディスパリティ±1,±３等が発生
する。この場合、最大ディスパリティは±ｍである。こ
の最大ディスパリティを制限しながら（ｄ＜ｍ）最大の
符号効率を達成する。最大ディスパリティを大きくする
と使用可能なコードワードの数が増大するが、スペクト
ルの低周波数成分および連続する“1"または“0"の最大
数（クロック発生に重要）が著しく増大する。直流成分
のない伝送信号を得るために先行コードワードのデジタ
ル加算値の関数として極性を選択する。これは、各情報
コードワードに対し互いに極性が反転関係にある２個の
コードワードを選択すると他方のワードは極性反転によ
り得ることができるので一方のコードワードのみを発生
させればよくなるために有利に達成することができる。
他の重要な点は受信ビットが論理値０であるか１であ
るかを判定するために受信側で発生させる判定レベルの
発生方法である。これは瞬時デジタル加算値レベルをろ
波して達成することができる。この目的に使用するフィ
ルタの時定数はできるだけ小さくして平均デジタル加算
値の急速な変化に追従できるようにすることが重要であ
る。これがため、瞬時デジタル加算値の変化の振幅を制
限することが必要であり、これはこれらの変化が前記判
定レベルの変動（ベースライン変動）を生ずるためであ
る。この目的のためにはコードワード内における瞬時デ
ジタル加算値の変化に制限を課すことができ、例えば最
大瞬時デジタル加算値を±（ｄ＋２）に制限することが
できる。この場合所要の情報ワード数2nと比較して使用
可能なコードワードに相当な余分が屡生ずる。しかし、
この制限範囲を±（ｄ＋１）に低減すると使用可能なコ
ードワードの不足を生ずる。また、例えば＋（ｄ＋１）
および−（ｄ＋２）の範囲の非対称制限は極性反転原理
を使用するときは何の意義もない。その理由は、この場
合には一方のコードワードが前記制限範囲内に含まれな
いコードワード対は全て使用不可能であるため、使用可
能なコードワード数は±（ｄ＋１）の制限範囲の場合よ
り大きくならない。同じことが他の制限範囲（例えば±
（ｄ＋２）と比較して±（ｄ＋３））に対しても言え
る。
本発明の目的は、瞬時デジタル加算値レベルを極性反
転原理を断念する必要なしに非対称に制限することがで
きる頭書に記載したタイプの情報記録方法および該方法
に使用する記録装置を提供することにある。
本発明は、この目的のために、頭書に記載したタイプ
の情報記録方法において、前記変換ステップにおいて上
述のように選択される第１コードワードのうち、少なく
とも「その瞬時ディジタル加算値の変化が前記第１範囲
外に非対称に位置する第３および第４の値で限界される
第２の範囲内に維持されるがその極性反転コードワード
の瞬時ディジタル加算値の変化はこの範囲内に維持され
ずビット順序逆転後にこの範囲内に維持される第１コー
ドワード」の各々に対し、関連する第２コードワードと
して、関連する第１コードワードを極性反転するととも
にビット順序逆転してなるコードワードを使用すること
を特徴とする。
本発明は、既知の方法の場合には第１の値から第３の
値に変化するコードワードは極性反転されると第２の値
から第４の値を越える値に変化することになるので使用
不可能であるため、使用可能なコードワード数は第３の
値が第１の値から、第２および第４の値間の間隔と同一
の間隔に位置する場合より大きくならず、何の改善も得
られないが、斯かるコードワードは伝送順序を逆転すれ
ば使用可能なコードワードになるという事実の認識に基
づいて為したものである。すなわち、極性反転および順
序逆転されていないコードワードが第４の値を越えなけ
れば、これを極性反転とともに順序逆転したコードワー
ドも前記値を越えず、その結果として極性反転のみを使
用する場合に比べて使用可能コードワードの数の拡張が
得られる。この場合、これらの追加のコードワードは他
のコードワードから明確に区別することができることが
確かめられた。原則として順序逆転しないと第４の値を
越えるワードのみを順序逆転することができる。しか
し、全ワードを極性反転及び順序逆転して２種類のワー
ド間に区別をつける必要がないようにするのが簡単であ
る。
本発明情報記録方法で記録されたコードワードの再生
においては、コードワードの読み取り後にこれらコード
ワードがディスパリティ＋ｄを示すのか−ｄを示すのか
を検査し、これらコードワードを前記ディスパリティの
極性に応じて直接或いは極性反転および伝送順序逆転後
に変換するようにする。
本発明方法においては前記ディスパリティ±ｄを０に
等しくない可能な最小ディスパリティに等しくして各コ
ードワードの開始時における全先行コードワードのデジ
タル加算値が前記第１の値か第２の値に制限されように
し、且つ前記第１群の情報ワードに属する第１コードワ
ードが前記デジタル加算値を第１の値から第２の値に変
化せしめると共に関連する第２のコードワードが前記デ
ジタル加算値を第２の値から第１の値に変化せしめるよ
うにし、各コードワードの開始時にデジタル加算値が第
１の値を示す場合には第１コードワードを選択して第１
群の情報ワードを符号化し、各コードワードの開始時に
デジタル加算値が第２の値を示す場合には極性反転され
且つ順序逆転されたコードワードを選択するのが好適で
ある。
本発明方法においては、更にディスパリティ±ｄを±
２にすると共にディスパリティ０を有するコードワード
を第２群の情報ワードに割当て、これらコードワードは
コードワードの開始時におけるデジタル加算値と無関係
に選択されるものとし、これらコードワードは第１の値
から第２の値に変化する間に第３の値を越えないと共に
第２の値から第１の値へ変化する間に第４の値を越えな
いものとするのが好適である。
本発明の好適な方法ではｎ＝８およびｍ＝10とし、第
３の値を第１の値から値２の間隔とし、第４の値を第２
の値から値１の間隔にする。
本発明情報記録方法に使用する記録装置は、ｎビット
情報ワードを受信する入力端子を具え、該入力端子を受
信ｎビット情報ワードをｍビットコードワードに変換す
るｎビット−ｍビットコードコンバータに結合し、該ｎ
ビット−ｍビットコードコンバータの出力端子を該コン
バータからのｍビットコードワードを記録担体に記録す
る記録ヘッドに結合して成る記録装置であって、前記ｎ
ビット−ｍビットコードコンバータが、コード信号内の
全先行コードワードのデジタル加算値を表わす制御信号
を決定する手段と、前記制御信号に応答して少なくとも
一群の情報ワードの各ワードに対し第１のディスパリテ
ィ＋ｄを有する第１コードワード又はこのディスパリテ
ィと反対極性の第２のディスパリティ−ｄを有する第２
コードワードを発生する手段とを具え、該コードワード
発生手段が前記制御信号に応答して関連する第１コード
ワードのビット極性を反転すると共にビット順序を逆転
して成る第２コードワードを発生する手段を具えている
ことを特徴とする。
図面につき本発明を説明する。
第１図は符号化された信号のデジタル加算値が規定の
限界範囲内に維持されるようにデジタルデータを符号化
および復号化するシステムを用いる記録再生伝送システ
ムを示す。本システムは直列入力データ（データが予め
並列ワードの形で得られない限り）を受信する入力端子
１と、データを並列ワード（本例では８ビットの並列ワ
ード）に変換する直列−並列変換器２を具える。これら
８ビットワードはエンコーダ回路３に供給され、この回
路は例えばルックアップテーブルの形態をなし、本例で
は各入力ワードに対し当該回路に定められた規則に従っ
て10ビット出力ワードを発生する。これらの10ビットワ
ードは並列−直列変換器４により直列データ系列に変換
され、このデータ系列は例えば慣例のアナログ磁気テー
プレコーダ６により磁気テープに記録される。例えば、
複数個（例えば20）の並列トラックに記録することがで
きる。これらの処理はクロック信号発生回路５により入
力信号から取り出されるクロック信号により同期が取ら
れる。
原則として復号は逆の順序で動作する同一の回路によ
り実現できる。テープレコーダ６からの信号は直列−並
列変換器７により10ビットワードに変換される（データ
が予め並列10ビットワードで得られない場合）。符号化
に使用した規則と相補関係の規則を使用してこれらの10
ビットワードはデコーダ回路８により８ビットワードに
変換され、これら８ビットワードは次いで並列−直列変
換器９により直列データ系列に変換されて出力端子10に
供給される。これらの処理もクロック信号発生回路13に
より得られるクロック信号により同期が取られる。この
クロック信号は直列−並列変換器７の入力端子12に現れ
るテープレコーダ６からの信号から取り出される。
デジタル加算値を制限するためには原則として等しい
数の“1"と“0"を有するコードワード、すなわちデジタ
ル加算値に全体として影響を与えないコードワードのみ
を使用することができる。特に、１コードワード内のデ
ジタル加算値にも制限が課される場合には、所定のビッ
ト数（本例では10ビット）で形成し得るコードワード数
は少なくなるために、この限られた個数の前記所定ビッ
ト数のコードワードは著しく小ビット数の入力ワードに
復号することができるのみで、チャンネル容量にかなり
の損失が生ずる。この容量の損失を、例えば８ビットか
ら10ビットへの変換の場合において最低にする場合に
は、英国特許第1540617号明細書に提案されているよう
に、等しくない個数の“0"と“1"を含むコードワード、
すなわちデジタル加算値の変化に生ずる、零に等しくな
いディスパリティを有するコードワードを使用可能にす
る必要がある。この特許明細書には、零に等しくない最
低のディスパリティ（特に偶数ビット数のコードワード
に対しては±２のディスパリティ）を有するワードを使
用可能にし、各入力ワードに対し＋２のディスパリティ
および−２のディスパリティを有する出力ワードを割当
て、デジタル加算値（すなわち、全先行ワードのディス
パリティの積分値）を減少するワードを選択することが
提案されている。第１図に示す装置においてはこの処理
は、全先行ワードのデジタル加算値を論理値“0"毎にカ
ウントダウンすると共に論理値“1"毎カウントアップす
るアップ−ダウンカウンタ14により決定し、このカウン
ト値に応じて前記セジタル加算値が２つの可能な値のう
ちの高い値（S1）であるか低い値（S0）であるかを示す
論理信号S0／S1を発生させることにより達成される。低
値S0の場合には次の入力ワードは規則またはルックアッ
プテーブルに従ってディスパリティが０または＋２のワ
ードに変換されてデジタル加算値はS0のままかS1（S1＝
S0＋２）になり、高値S1の場合には前記入力ワードはデ
ィスパリティが０または−２のワードに変換されてデジ
タル加算値がS1のままかS0（S0＝S1−２）になるように
する。
復号中は読み出された全ワードのデジタル加算値がア
ップ−ダウンカウンタ15により決定され、そのカウント
値に応じて符号化中に次のコードワードとして０または
＋２のディスパリティを有するワードが選択されたのか
０または−２のディスパリティを有するワードが選択さ
れたのかが決定される。デコーダ回路８はこれに従って
制御される。これがため、エンコーダ回路およびデコー
ダ回路は双方とも規則またはルックアップテーブルに従
って、全先行ワードのデジタル加算値がS0である場合に
有効な一組のコードワード（S0）と、全先行ワードのデ
ジタル加算値がS1である場合に有効な一組のコードワー
ド（S1）を発生する。
上述の英国特許明細書に従って両組のディスパリティ
０のワードを同一に選択し、ディスパリティ−２のワー
ドをディスパリティ＋２のワードに対し相補関係に選択
すると、一方の組（S1）のコードワードを他方の組
（S0）のコードワードから簡単に取り出すことができ
る。
コードワードの選択を第２〜12図を参照して説明す
る。これら図はコードワードの瞬時デジタル加算値をビ
ット位置の関数として示す図である。ワードは10ビット
コードワードで最上位ビットは位置１にある。＋３から
−２までの限界範囲のデジタル加算値を縦軸にプロット
してある。これがため、６つのデジタル加算値を取るこ
とができる。コードワードは２進表示と10進表示の両方
で示してある。
第２図はディスパリティ０のコードワードのデジタル
加算値の変化を、先行コードワードのデジタル加算値が
S1の場合について示す。例として171＝0010101011のコ
ードワードを選択してある。デジタル加算値は“1"毎に
１増加し、“0"毎に１減少する。当該コードワードは値
S1から始まり値S1で終り、規定のデジタル加算値の限界
範囲＋３〜−２の範囲内に維持される。第３図は値S0で
始まる同一のコードワードを示す。この場合のデジタル
加算値の変化も規定の限界範囲−２〜＋３内に維持され
る。
第４図はデジタル加算値S1から始まるコードワード12
7＝0001101011のデジタル加算値の変化を示す。このワ
ードは限界範囲＋３〜−２内に維持される。しかし、第
５図に示すようにこのワードはデジタル加算値S0から始
まると、このワードは所定の限界範囲内に維持されな
い。これがためワード127は規定の限界範囲内に維持さ
れる零ディスパリティのワード群に含まれない。初期状
態（S0またはS1）と無関係に規定のデジタル加算器限界
範囲内に維持される零ディスパリティのワードのみが初
期値からスタートして最後まで＋３と−２の間に維持さ
れるデジタル加算値の変化を有するものであること明ら
かである。
第６図はディスパリティ＋２のワード822＝110011011
0のデジタル加算値の変化を示し、このワードは初期状
態S0の場合にのみ発生する。このワードは所定の限界範
囲内に維持される。初期状態S1の場合には上述の英国特
許明細書に従ってその極性反転コードワード、すなわち
ワード402＝0011001001を選択する必要があり、この場
合にもデジタル加算値変化は第７図に示すように規定の
限界範囲内に維持される。
第８図はディスパリティ＋２のワード237＝001110011
01のデジタル加算値の変化を示し、この変化も規定の限
界範囲内に維持される。しかし、このワードは初期状態
S1の場合に極性反転されてもその極性反転ワード786＝1
100010010のデジタル加算値は第９図に示すように規定
の限界範囲内に維持されない。このことは極性反転技術
を使用するときは所定の限界範囲内に維持されるディス
パリティ＋２の全ワードを使用できるわけではないこと
を意味し、これはこれらワードのいくつかは極性反転す
ると最早規定の限界範囲内に維持されなくなるからであ
る。これを解決するにはワードを極性反転するだけでな
くビット順序を逆転する、すなわち伝送順序を逆転すれ
ばよい。この場合ワード237は291＝0100100011なり、こ
のワードのデジタル加算値変化は第10図に示すように規
定の限界範囲内に維持される。第８図と第10図を比較す
ると、極性反転＋順序逆転処理は両変化をワードの中心
の垂直軸を中心に互いに鏡面反転の関係にすることがわ
かる。初期値S0から規定の限界範囲内に維持されるディ
スパリティ＋２の各ワードは極性反転（ディスパリティ
−２を生ずる）および順序逆転後に初期値S1から規定の
限界範囲内に維持されることになる。これがため、ディ
スパリティ＋２の全ワードを使用することができ、符号
化をチャンネル容量の損失または瞬時デジタル加算値変
化の限界範囲（本例では６値）に関し最適化することが
できる。
以上から、コードワードは次の２群に分かれる。
群T0：初期状態に無関係に規定の限界範囲内に維持され
るディスパリティ０の全コードワード； 群T1：初期状態に依存し、互いに極性反転および順序逆
転により得られる±２のディスパリティを有する全コー
ドワード（所持状態S0に対応するワードは＋２のディス
パリティを有し、初期状態S1に対応するワードは−２の
ディスパリティを有する）； 尚、状態S0からスタートして状態S1になるまでの間に
値−２に達するディスパリティ＋２のワード、従って極
性反転および順序逆転すると状態S1からスタートして状
態S0になるまでの間に−２に達するディスパリティ＋２
のワードのみを極性反転および順序逆転することもでき
る。この場合には、３つのワード群、すなわち、前記群
T0と、レベル−２に達する（従って識別可能）±２のデ
ィスパリティを有するワードに制限された群T1と、レベ
ル−２に達しない±２のディスパリティを有するワード
（例えば第６図のワード822）に制限された群T1′が得
られる。
群T0およびT1のワードのみ（場合によっては、群T1′
のワード）が発生する場合には、復号は先行状態と無関
係に行なうことができる。ワードのディスパリティ自体
が復号規則を表し、ディスパリティ＋２は初期状態S0か
ら復号することを意味し、ディスパリティ−２は初期状
態S1から復号することを意味し、ディスパリティ０は初
期状態と無関係に復号することを意味する。アップ−ダ
ウンカウンタ15（第１図）は受信ワードのディスパリテ
ィを決定するだけである。これにより誤った初期状態が
検出されたときにエラーの伝搬が生じない。各ワードの
初期状態はその来歴と無関係に決定される。この場合、
デコーダ回路に１つの表、例えば初期状態S0に対する表
を設け、ワードをそのディスパリティが−２のときは極
性反転および順序逆転した後に変換し、ディスパリティ
が＋２または０のときは直接変換することが可能にな
る。
上述した８−10変換の場合には上述の規則に従って見
つけ出されるコードワードの数は規定の限界範囲に対し
不十分であることが起り得る。８−10変換の場合には25
6種類の（８ビット）入力ワードが可能であり、この256
種類の各ワードに対し10ビット出力ワードを選択する必
要がある。群T0は89個のコードワードを含み、群T1は15
5個のコードワードを含むため、12個のコードワードが
不足する。これらのワードは２個の初期状態S0およびS1
の一方に対しては使用できるが他方の状態に対しては使
用できないディスパリティ０のワードから選択すること
ができる。この場合、初期状態S1から３個の“0"で始ま
るワード群（従って初期状態S0から始まって３個の“0"
で終わるワード群を極性反転せずに順序逆転することに
より得られるワード群）から選択することができる。第
11図は３個の“0"で終わるワード（初期状態S0）の一例
を示し、第12図はその順序逆転後のワード（初期状態
S1）の一例を示す。第13図は256個の８ビット入力ワー
ドｉと関連する状態S0およびS1にそれぞれ対応する10ビ
ット出力ワードを10進表示で示す表である。第１群T0は
入力ワード０ｉ88から成り、第２群T1は入力ワード
89ｉ243からなり、第３群T2は入力ワード244ｉ
255から成る。
８ビット入力ワードの10ビット出力ワードへの変換は
メモリに第13図の表（必要に応じ２個の状態の一方S0ま
たはS1に対応する部分のみとすることができる）をスト
アして実行することができるが、この場合には所要の記
憶容量の点で問題が生ずる。しかし、「IEEE Transacti
ons on Information Theory」May 1972,pp.395-399およ
び同誌、December 1973,pp.1438-1441のSchalkwijkの論
文から、特定のディスパリティ（Schalkwijk法では−
２）のコードワードを、ニュートンの二項式に従って選
択された要素を有するパスカルの三角形によって辞書式
に配列してこのパスカルの三角形の要素のみをストアす
ることにより入力コードワードを出力コードワードにお
よびその逆に直接変換することができることが既知であ
る。このパスカルの三角形によって前記ディスパリティ
を有する全出力コードワードに順序番号を割り当てる。
この一連の順序番号は連続するので、８ビット入力ワー
ドをそれらの２進加重値と一致する順序番号に関連させ
ることにより明確なコードワード変換を得ることができ
る。しかし、本例の場合のようにこのディスパリティを
有する全ワードを第２〜第10図に示すようにコードワー
ド内のデジタル加算値の最大変化の制限のために使用で
きるわけではない場合には、このエンコーディングおよ
びデコーディング方法は不可能である。事実、順序番号
がパスカルの三角形で割当てられた10ビット出力コード
ワードのいくかのワードは使用不可能である。これがた
め、使用可能な10ビットコードワードにパスカルの三角
形によって連続する一連の順序番号を与えることはでき
ないため、８ビット入力ワードをそれらの２進加重値に
より決まるそれらの順序番号に従って10ビット出力コー
ドワード上にパスカルの三角形によってマッピングする
ことはできない。しかし、第14図につき説明する規則に
従う変形パスカル三角形を使用するとこれが可能になる
ことが確かめられた。
第14図は斯かる変形パスカル三角形の一例を示し、こ
れは次の一般規則に従って得られる。
（１） 使用可能なコードワード群において許容し得る
デジタル加算値レベルと同数の列Ｋを選択する。本例で
はT0におけるレベル数に従ってＫ＝４（初期状態S1およ
びS0から４レベルが許容される）。１つの補助列（第５
列）を付加する。
（２） 出力ワードのビット数と同数の行ｒを選択す
る。本例では８−10ビット変換のためｒ＝10。
（３） 第２〜第10図における出発レベルS0またはS1と
一致する１列を出発列として選択する。本例ではこの列
は列Ｋ＝３であるため、ワード群T0に属するワードにお
いては＋１と−２の間のデジタル加算値変化が可能にな
る。この場合、終了列は出発列から当該ワード群のディ
スパリティ（本例では０）に等しい個数だけずらすこと
により見つけ出される。
（４） 終了列の右側の列の第１行に１を入れる。
（５） マトリックスの各位置に、上から下に順次各位
置の上方の対角位置にある２個の数を加算して入れる
（但し、第１列には常に０を挿入すると共に第５列には
第４列の上方対角位置にある数値を挿入する）。こうし
て第14図に示すマトリックスを得る。第５列の数値はマ
トリックスの形成後は何の意味もないのでかっこに入れ
てある。第３列（最終列）の上には星印を付してあり、
これは後述する符号化および復号化方法は常にこの点で
終了するためである。星印から出る対角線および第３列
第10行の出発数55から出る対角線の外にある数は何の役
にもたたないので、これら数もかっこに入れてある。役
に立つ他の数は例えばメモリにストアすることができ
る。
符号化方法は次のように進められる。入力ワードの順
序番号が出発数（55）と比較される。この順序番号が出
発数より大きいか等しい場合にはこれから出発数が引算
され、ベクトル“1"がその右上の対角位置にある数に向
かうとともに論理値１が供給される。順序番号が小さい
場合には符号化は左上の次の数に進み、このとき論理値
０が供給される。この処理が後続の各数に対しくり返さ
れて最後に星印に達するまで行なわれる。
復号化中は上記と逆の処理が行なわれ、出発数（55）
から出発する。論理値１を受信すると右上の対角位置に
進み、出発数（55）が累算される。論理値“0"を受信す
ると、左上の対角位置に進み、このときは出発数（55）
は累算されない。星印に達するまで各位置において同一
の処理が行なわれ、累算された数が復号化により得られ
たワードの順序番号を構成する。実際にはこのワードの
２進加重値を順序番号として選択し、変形パスカル三角
形の数を２進数として加算することによりこの順序番号
が直接得られるようにする。
第15図は符号化および復号化方法の処理を説明する第
１の例を示す。この選択された入力ワードは10進順序番
号が０の８ビットワード00000000である。出発数55はこ
の順序番号から引算できないので、左上の数21にステッ
プする必要があり、論理値０が供給される。数21も引算
できないので、再び左上にステップして論理値０が供給
されると共に、数０に到達する。この数は引算できるの
で（残り０）、次のステップは右上になり、論理値１が
供給される。この位置の数８は前記残り０から引算でき
ないので、再び左上へステップが生じ、論理値０が供給
される。以下同様で、矢印で示す経路を経て星印に到達
する。この場合全10ビット出力ワードは00101011とな
り、これは10進数171（表13の第１ワード）に相当す
る。
復号化は再び55から出発する。論理値０を受信すると
左上へのステップが行なわれる。次の論理値０も左上の
ステップを必要とする。次の論理値１は右上へのステッ
プを必要とすると共にこのステップの開始位置にある数
（本例では０）の累算を必要とする。この場合、10ビッ
トワード0010101011は図示の経路を経て順序番号０の８
ビット出力ワード00000000になる。
第16図は変形パスカル三角形を使用して順番番号（＝
２進加重値）29のワード00011101を符号化する場合を示
す。数55から出発する。この数は29より大きいため、ス
テップは左上の数21に行なわれ、論理値０が供給され
る。数21は29より小さいので、ステップは右上に行なわ
れ、論理値“1"が供給されると共に、数21が引算されて
29-21＝８が生ずる。次の数21は残り８より大きいの
で、論理値“0"が供給されると共にステップが左上に行
なわれる。この位置の数（８）は残り８から引算でき、
残りは０になる。この場合には右上へのステップが行な
われ、論理値“1"が供給される。こうして符号化は星印
に達するまで進められる。この場合の出力ワードは0101
001011（第13図の表の331）になる。
この10ビットワード0101001011は次のように復号され
る。第１ビットは０であるから左上へのステップが行な
われ、第２ビットは１であるから数21を有するこの位置
から右上の位置へのステップが行なわれると共にこの数
21が累算される。次の第３ビットは再び０であるから左
上へのステップが行なわれて数８になり、次の第４ビッ
ト（論理値１）の指令の下でこの数８から右上へのステ
ップが行なわれ、この数８が累算される。こうして星印
に到達するとアキュムレータに数29＝0011101が得られ
る。
第17図は８ビットワード00010100＝20が10ビットワー
ド0011101010＝234にどのように符号化されるかを示
す。符号化は次のように進む。出発数は入力ワード0001
0100＝20より大きいので、左上へのステップが行なわ
れ、論理値０が供給される。この位置の数21も20より大
きいので、再び論理値０が供給されると共に左上へのス
テップが行なわれ、０に到達する。この数０は数20から
引算できるので（残り20−０＝20）、右上へのステップ
が行なわれ、論理値１が供給される。この位置において
数８は20から引算でき残り12を生ずるので、右上へのス
テップが行なわれ、論理値１が供給され、次いでこの位
置において12−８＝４が行なわれ、更に右上へのステッ
プが行なわれる。このとき到達する位置の数は５であ
り、４より大きいため、左上の数３へのステップが行な
われ、論理値０が供給される。次いで、この数３は４か
ら引算できるから（残り４−３＝１）、右上の数２への
ステップが行なわれ、論理値１が供給される。この数２
は残り１から引算できないので論理値０が供給されると
共に左上の数１へのステップが行なわれる。この数１は
残り１から引算できるので再び論理値１が供給され、残
りは１−１＝０になると共に右上へのステップが行なわ
れ、この位置では数１であるから最後のステップが左上
に行なわれて星印に到達し、論理値０が供給される。こ
れがため、入力ワード00010100＝20から出力ワード0011
101010＝234（第13図の表の20に対応）が形成される。
復号においては同一の経路を進みながら数0,8,8,3およ
び１が累算されて20＝00010100が得られる。
以上は、この方法が規定の限界範囲を越える瞬時デジ
タル加算値変化を有するワードを決して生じないことを
証明している。第１列に到達すると、この列の０は瞬時
残りから常に引算することができるため右上へのステッ
プが常に生ずる。第４列では常に左上へのステップが生
ずる。これは瞬時残りが右上へのステップを必要とする
ものと仮定してみると容易にわかる。この場合にはこの
残りはその前の位置の数より大きいか等しいので第４列
には到達しない。例えば、第４列第３行の位置の数２に
到達しているものと仮定する。右上へのステップは３以
上の残りを必要とするが、これは第３列第４行の位置
（数３）から右上へのステップにより達成不可能であ
る。
同様に、第４列第５行の位置に対しては右上ステップ
は５以上の残りを必要とする。しかし、このことは第２
列第９行の位置において残りが８＋８＋５＝21より大き
い必要があることを意味し、これはこの位置において左
上へのステップの代わりに右上へのステップを生ずるこ
とを意味する。
一連の連続番号、本例では０から88までの番号をこの
ように符号化できることは全ての場合について試みるこ
とにより容易に証明することができる。
第18図はコード群T1を符号化および復号化するための
変形パスカル三角形がどのようにして得られるかを示
す。ここでは初期状態S1が選択されているものとする。
初期状態S0を有する群は順序逆転＋極性反転により得ら
れる。この場合にはワード内のデジタル加算値変化は＋
１〜−４であるため、６個の列が必要とされ、第５列を
出発列として使用する。反対の状態、すなわち初期状態
S0を選択する場合にはデジタル加算値変化は＋３と−２
の間になるため、同様に６個の列が必要になり、第３列
を出発列として使用する。S1からのディスパリティは−
２であるため、第３列が終了列（星印参照）になる（逆
の場合には第５列が終了列になる）。従って、第４列第
１行の位置に数１を入れ、当該行の他の位置に０を挿入
する。更に、マトリックスに前述の規則に従って数を入
れていく。関係のない数はかっこにいれて示してある
（第19図では省略してある）。
第19図は数01000110＝70がどのように符号化されるか
およびその結果がどのように復号化されるかを示す。符
号化は第５列の数108から始まる。108は70から引算でき
ないのじ左上へのステップが生じ、論理値０が供給され
ると共に数61に到達する。この数61は70から引算できる
ので（残り70-61＝９）、右上へのステップが生じ、論
理値１が供給されると共に数33に到達する。この数は前
記残り９から引算できないので論理値０が供給されると
共に左上の数19にステップされ、更に第６行の数９にス
テップされる。この数９は前記残り９から引算できるの
で（残り９−９＝０）、右上の数６へのステップが生ず
ると共に論理値１が供給される。この数６は残り０から
引算できないので論理値０が供給されると共に左上への
ステップが行なわれ、０が第２行に現われるまでこのス
テップが２度くり返され（その都度論理値“0"が供給さ
れる）、第２行の数０は残り０から引算でき、残り０を
生じるので、第２行および第１行において右上ステップ
が生じて星印に到達すると共にその都度論理値“1"が供
給される。こうしてワード0100100011＝291が得られ
る。復号化は再び規則に従って矢印の経路に沿って行な
われる。右上へのステップを生ずる数を（論理値１の受
信時に）累算することにより61＋９＋０＋０＝70が得ら
れる。この１対の数70と291は第13図の表に見つけ出す
ことはできない。これは、順序番号０〜88は群T0に属
し、第14図の変形パスカル三角形に従って符号化および
復号化されるものであるためである。群T1の順序番号は
２進加重値に89を加えることにより得られるため、２進
数70は表中の順序番号70＋89＝159に対応する。別の方
法として、第18図のパスカル三角形をストアするメモリ
内の数108から左上に延在する対角位置の全ての数を89
だけ増加させることにより数89の１度の追加の加算を復
号中に自動的に行なうことができる。すなわち、このよ
うにすると最初の右上のステップが行なわれるときに復
号中において数89の追加の加算が１度行なわれ、符号化
中において数89の追加の減算が１度行なわれる。
原理的には、三角形の全ての数を特定の値だけ増加さ
せることができる。これは全てのワードが同数の“1"を
含むためである。この場合、“1"の数が乗算された辞書
式配列値が前記特定の値だけ増加する。この増加は右上
への１ステップが各対角線に対し行なわれるために対角
方向に行なうことができる。左上方向に延在する対角線
（星印で終了する対角線も含む）の数は“1"の数に相当
する。この増加は最終列の数に与える必要はない。その
理由はこの列から右上へのステップは行なわれないため
である。これはコードワードの復号にのみ使用すること
ができる。符号化中は出発点から出る前記対角線上の数
を増加することが許されるだけである。
この点に関し、通常のパスカルの三角形を用いるScha
lkwijkの方法では常にパスカルの三角形の対角方向に位
置する２個の数の差がステップが行なわれる出発数の代
わりに取られ、処理は星印の代わりに三角形の頂点の数
で終了する。これはマトリックスの全要素を１行および
１列に亘ってずらせることに相当する。前記差は常に関
連する数の左上に位置する。
第20図は第１〜19図について説明した原理を使用する
エンコーダ回路の一例を示す。入力端子１の直列８ビッ
ト信号は直列−並列変換器２により８ビット並列信号に
変換される。更に、ワード同期クロック信号Ｃがクロッ
ク信号発生器16により発生され、８ビット同期クロック
信号ａがクロック信号発生器17により発生される。更
に、形成すべき出力信号のビット周波数（すなわちクロ
ック信号ａの周波数の10/8倍の周波数）と同期したクロ
ック信号ｂがクロック信号発生器18により発生される。
これらクロック信号はエンコーダ回路の種々の部分に同
期用に供給される。直列−並列変換器２の８ビット出力
端子は群−デコーダ回路19に接続される。このデコーダ
回路は、例えば論理ゲートにより、８ビットワードの２
進加重値ｉがｉ＜89;89ｉ243またはｉ＞243のとき
にそれぞれ信号T0，T1またはT2を発生する。これらは各
々別個の方法で符号化される先に定義した３つの群であ
る。このエンコーダ回路は、更に、信号T0でスイッチオ
ンされる第14図の変形パスカル三角形を含むメモリ20を
具えると共に、これと並列に配置され、信号T1によりス
イッチオンされる第18図に示す変形パスカル三角形を含
むメモリ21を具える。両メモリの出力端子は減算回路22
に接続され、この減算回路はメモリ20または21から供給
される数をアキュムレータ23により供給される数から引
算する。この減算回路の出力端子はアキュムレータ23に
接続される。直列−並列変換器２からの入力ワードはク
ロック信号Ｃの指令の下でアキュムレータ23にロードさ
れる。メモリ20および21はビットクロック信号ａにより
行アドレスされ、各ビット毎に１行づつシフトされて変
形パスカル三角形（第14図、第18図）が下から上へとス
テップされる。列アドレッシングに対してはメモリ20
（第14図）の第３列またはメモリ21（第18図）の第５列
がクロック信号ｃの制御の下で出発列として選択され
る。減算回路22においてはメモリ20または21から読み出
された数がアキュムレータ23により供給される数から引
算され、その残り（差）が零より大きいか零に等しい場
合にこの残りが前記アキュムレータにストアされ、これ
は減算回路の出力端子241のオーバーフロー信号により
前記アキュムレータの再ロードを禁止することにより達
成される。インバータ25で反転されたオーバフロー信号
により、前記オーバフロー信号が現われるとき（すなわ
ちメモリの数を引算できないとき）に列番号を１だけデ
クリメントし、この信号が現れないとき（すなわちメモ
リの数をアキュムレータの数から引算できるとき）に列
番号を１だけインクリメントするアップ／ダウンカウン
タ24を介してメモリ20および21の列アドレスを決定す
る。この反転オーバフロー信号は所望の出力信号も構成
する。この信号はメモリの数をアキュムレータの数から
引算できるときに論理値１であり、引算できないときに
論理値０である。群T1が処理される場合には入力信号が
信号T1の指令の下でアキュムレータ23にロードされると
きに初期順序番号（89）を引算するか、メモリ21にスト
アする数をその分だけ見込んでおくことができる。
直列−並列変換器26により反転オーバフロー信号をク
ロック信号ｂを用いて10ビット並列信号に変換する。
本例エンコーダ回路は更に直列−並列変換器２からの
８ビット並列ワードを受信するメモリ回路27を具え、こ
のメモリ回路は信号T2によりスイッチオンされると共に
前記第３群T2のコードワードをストアしているため、信
号T2の指令の下で第３群の10ビットコードワードを関連
する８ビット入力ワードの関数として発生する。この10
ビットコードワード（並列に得られる）は直列−並列変
換器26の出力端子にワイヤドORを介して供給されるため
この出力端子に全ての10ビットコードワードが８ビット
入力ワードのリズムで現れるが、これらは全ての初期状
態S1に従って符号化されたものである。これら10ビット
ワードは切り換え可能な極性反転ゲート回路28と切り換
え可能な順序逆転ゲート回路29を経て並列−直列変換器
４に供給され、これにより出力端子11に符号化ビット流
が供給される。クロック信号ｃによりワード同期された
アップ／ダウンカウンタ31により全先行ワードのデータ
ル加算値が積分される。この全先行ワードのデジタル加
算値が零の場合には初期状態S0が正当であるが、符号化
は初期状態S1で行なわれている。この場合には次のワー
ドをこのワードが群T1のワードの場合には極性反転する
と共に順序逆転する必要があり、このワードが群T2のワ
ードの場合には順序逆転のみを行なう必要がある。この
目的のために、アップ／ダウンカウンタ31の出力信号を
ゲート32,33および34により信号T1およびT2と論理的に
合成して上記の場合に極性反転回路28および／または順
序逆転回路29をスイッチオンする信号を形成する。
第21図は第20図に示すエンコーダ回路により符号化さ
れた10ビットワードを復号するデコーダ回路を示す。入
力端子12から10ビットワードが直列−並列変換器７に供
給され、直列ビット流が10ビットの並列ビット流に変換
される。クロック発生回路35,36および37によりワード
周波数、10ビットワードのビット周波数および８ビット
ワードのビット周波数とそれぞれ同期したクロック信号
c,bおよびａが発生される。
入力ビット列の各ワードが状態S0またはS1において符
号化されたものかおよび群T0，T1またはT2のどれに属す
るものかを決定する必要がある。この目的のために、10
ビットワードをアップ／ダウンカウンタ41に供給する。
このカウンタはワードクロック信号ｃと同期し、各ワー
ドの終了時にディスパリティ（各ワード内のデジタル加
算値の変化量）を示す。このディスパリティは−2,＋２
または０のいずれかである。直列−並列変換器７の出力
信号の最下位の３ビットをANDゲート42によりモニター
すると共に最上位の３ビットをANDゲート43によりモニ
ターする。両ゲートは反転入力端子を有し、関連するビ
ットが零のとき、すなわち群T2のワードの場合における
状態S0およびS1において信号をそれぞれ出力する。
カウンタ41がディスパリティ０を検出すると共にゲー
ト42またはゲート43が出力信号を出力する場合には当該
ワードは群T2に属する。この目的のためにゲート42およ
び43の出力信号をORゲート44で合成すると共に、このOR
ゲートの出力信号をカウンタ41の０ディスパリティ出力
信号とANDゲート45で合成して群T2のワードを識別する
信号を形成する。ORゲート46はカウンタ41の＋２ディス
パリティ出力信号と−２ディスパリティ出力信号とを合
成して±２のディスパリティを有する群T1のワードを識
別する信号を形成する。カウンタ41からの０ディスパリ
ティ信号はゲート42および43が出力信号を発生しないと
きに群T0を表すので、これをゲート47により検出して群
T0を識別する信号を形成する。
第20図に示すエンコーダ回路と同様に、第21図に示す
デコーダ回路は状態S1からスタートし、状態S0のワード
は極性反転および／または順序逆転により得られる。状
態S0における群T1のワードはこれらワードが−２のディ
スパリティを有することから識別することができ、−２
のディスパリティの場合には極性反転と順序逆転を必要
とする。状態S0における群T2のワードは最下位の３ビッ
トが零であることから、すなわちゲート42が出力信号を
発生することにより識別することができる。
状態S0のワードを状態S1のワードに変換するために、
直列−並列変換器７の出力信号を切り換え可能な反転回
路38を介して切り換え可能な順序逆転回路39に供給す
る。極性反転回路38はカウンタ42からの−２ディスパリ
ティ信号によりスイッチオンされ、順序逆転回路39は−
２ディスパリティ信号とゲート42の出力信号をORゲート
48で合成して形成した信号でスイッチオンされ、同期は
ワードクロック信号ｃにより取られる。
こうして得られたワードを復号するために、第21図に
示すデコーダ回路は第14図に示す変形パスカル三角形を
ストアしている信号T0でスイッチオンされるメモリ回路
49と、これと並列に配置され、第18図に示す変形パスカ
ル三角形をストアしている信号T1でスイッチオンされる
メモリ回路50を具えている。
メモリ回路49および50はビットクロック信号ａにより
行アドレスされ、ワードの開始時にパスカル三角形の第
10行に対応する行がアドレスされて下から上に順次アド
レスされる。これらメモリ回路は並列−直列変換器40か
ら10ビットワードを受信するアップ／ダウンカウンタ51
0により列アドレスされる。すなわち、このカウンタは
ワード内の瞬時デジタル加算値を発生し、開始時に所定
の出発列、すなわちメモリ49に対しては第３列、メモリ
50に対しては第５列をアドレスし、ついで論理値１の受
信毎に高位の列をアドレスする。同時に、ビットクロッ
クａの指令の下で上位行へのアドレスを行なわれるた
め、論理値１の受信時に変形パスカル三角形における右
上へのステップが第14〜19図につき述べたように行なわ
れる。同様に、論理値０は左上へのステップを生ずる。
前述の復号方法に従って変形パスカル三角形内の数をワ
ード内の論理値１が生ずるときに累算する必要がある。
この目的のためにアキュムレータ51と加算回路52を具え
る。加算回路52は並列−直列変換器40の出力端子のワー
ドにより制御され、ワード内に論理値１が生ずる度に瞬
間的にアドレスされたメモリ位置の内容をアキュムレー
タの内容に加算して、アドレスが同一の論理値１の指令
の下で変化される前にメモリからの数の読み出しが行な
われるようにする。斯くして出力ワードがアキュムレー
タ51に８ビットコードワードとして発生し、このアキュ
ムレータはその内容を前記ワードの終了時に並列−直列
変換器９に転送した後にリセットされる。この際、群T1
のワードを89だけ増加させることは例えばアキュムレー
タ51を各ワードの終了時に89にリセットすることによ
り、またはメモリ50の内容を適応させることにより行な
うことができる。
群T2のワードを復号するために、順序逆転回路39の出
力端子のワードをメモリ53に並列に供給する。このメモ
リは信号T2でスイッチオンされ、供給されたワードに応
じて読み出しを行ない、８ビットワードを発生し、この
ワードがアキュムレータ52の出力ワードと同様に並列−
直列変換器９に供給され、斯かる後にこれらワードが出
力端子10に直列に供給される。この変換器は信号ａおよ
びｃにより制御される。
同期はクロック信号a,bおよびｃにより行なう必要が
あり、必要に応じ遅延回路およびホールド回路を用いる
必要がある。例えば、10ビットワードは直列−並列変換
器７、極性反転回路38、順序逆転回路39および並列−直
列変換器40により処理される間に１ワード長の遅延を受
けるため、発生された信号T0，T1およびT2を１ワード長
の遅延を有するゲート54,55および56を通して転送する
必要がある。
第20図および第21図に示す回路においてはメモリ回路
が３つの群T0，T1およびT2の各々に対し必要とされ、所
要記憶容量の点で不所望である。
群T2のためのコードワードテーブルの使用を避けるた
めには、群T0に含まれるディスパリティ０の使用可能な
コードワードの数を拡張する方法を見つけ出す必要があ
る。第13図の表においては群T0に89個のディスパリティ
０のコードワードを使用している。規定の限界範囲内に
維持されるディスパリティ０のコードワードの可能な数
は状態S1において131個、状態S0において197個である。
変形パスカル三角形を使用可能にするために、この場合
には可能な数が少ない状態、すなわち状態S1からスター
トし、初期状態S0のときはこれらのワードを状態S1に変
換するのが有効である。この場合には状態S1の可能な全
ワードを使用することができるため、一連の連続順序番
号を必要とする変形パスカル三角形を使用することがで
きる。
群T0を考察すると、瞬時デジタル加算値がワードの開
始から＋１と−２の間に位置するコードワードのみが使
用される。これは状態S1においては−３または−４の瞬
時デジタル加算値を有するワードは使用できないことを
意味する。
−３の瞬時デジタル加算値を有するが−４の瞬時デジ
タル加算値を有しないワードは極性反転のみで状態S0に
マッピングすることができる。第22図は一例として状態
S1におけるワード286＝0100011110の瞬時デジタル加算
値の変化を示す。このワードはレベル−１、すなわち−
３の瞬時加算値に到達する。このワードは反転すると73
7＝1011100001に変化し、第23図に示すように状態S0に
マッピングすることができる。
−４の瞬時デジタル加算値を有するワードは状態S0に
おける極性反転により不許容レベル４に到達するために
これらワードは状態S0に直接マッピングすることはでき
ない。この状態S0では上述の極性反転のためにレベル＋
３だけでなくレベル−2,−1,0および＋１も生ずる。こ
れがため、これらコードワードはレベル＋２に到達する
ことなくレベル＋３に到達することはあり得ない。この
場合、これらコードワードは極性反転後に、例えばレベ
ル＋２に到達後の後続のビットを極性反転することによ
りワードをレベル＋２を中心に“折り返す”と共にレベ
ル＋２に再び到達後に再び極性反転する（その前の極性
反転を打ち消す）ことによりマッピングすることができ
る。第24図に、状態S1において−４の瞬時デジタル加算
値変化を有するワード59＝0000111011を一例として示
す。このワードは上述の規則に従って処理すると第25図
に示すようにワード820＝1100110100になり、状態S0に
マッピングすることができる。
上述の方法によれば状態S1において可能な全ワードを
使用することができ、この場合には６列を有する変形パ
スカル三角形を使用することができる。この結果として
131個の零ディスパリティコードワードを使用すること
ができる。−２ディスパリティの使用可能コードワード
は155個あるので、合計286個の使用可能コードワードが
得られ、必要とされるのは256ワードある。余分のコー
ドワードは例えば符号化を順序番号19および０でスター
トさせることにより追加の記憶容量を必要とすることな
くスキップさせることができる。
斯かるコードワード群は一つの６列変形パスカル三角
形により符号化および復号化することができる。群T1の
符号化および復号化にも６列の変形パスカル三角形が必
要とされるため、群T0と群T1の変形パスカル三角形を合
成するのが有効であり、これは２個の最終列を使用すれ
ば可能であることが確かめられた。この場合には出発列
として状態S1に対応する（第５）列（第18図およびその
説明参照）が選択されると共に、零ディスパリティワー
ドの終了列として第５列が、−２ディスパリティワード
の終了列として第３列が選択される。星印が附された終
了列の右側の列の第１行に数１を入れるという規則に従
って、２個の終了列の右側の列、すなわち列４および６
の第１行に数１を入れ、次でマトリックスの全位置に第
14〜19図につき述べた規則に従って数を入れる。これに
より第26図のマトリックスが得られ、第26図では関係の
ない数はかっこに入れてあると共にマトリックスは対角
方向にステップされるために関係のない位置は空白にし
てある。
第27図は８ビットワード15＝00001111を−２のディス
パリティを有する10ビットワード77＝0001001101に符号
化およびその逆に復号化する場合を示し、第28図は８ビ
ットワード17＝00010001を零ディスパリティの10ビット
ワード79＝0001001111に符号化及びその逆に復号化する
場合を示す。
第29図は第26図の変形パスカル三角形に基づくエンコ
ーダ回路の一例を示す。その原理は第20図の回路の原理
と同一であるが、本例では第26図の変形パスカル三角形
をストアする１個のメモリ21のみを用い、極性反転回路
28および順序逆転回路29はコードワードの関数として異
なる方法で制御すると共に並列−直列変換器４と出力端
子11との間にインバータ60を配置して第25図につき述べ
た＋２レベルを中心とする“折り返し”を行なうように
してある。
減算回路22のオーバフロー信号として発生しインバー
タ25で極性反転されて得られる発生コードワードはアッ
プ／ダウンカウンタ24に供給され、このカウンタの出力
信号がメモリ21の列アドレッシングを制御する。この出
力信号はラッチ機能（フリップフロップ）61および62を
具えるゲート回路にも供給され、これにより前記アップ
／ダウンカウンタ24が−３状態か−４状態かを決定す
る。この出力信号はホールド回路63にも供給されてワー
ド終了時のカウンタの状態（ディスパリティ）がホール
ドされる。ディスパリティは状態０および−２を検出す
るラッチ機能を有するゲート64および65により検出され
る。更に、第20図の例と同様に、初期状態（S0または
S1）はアップ／ダウンカウンタ31により検出される。
ANDゲート66によりゲート61,64および31の出力信号を
合成する。従ってこのANDゲートはレベル−３に到達し
たまたは通過したワードを表すと共にこのワードのディ
スパリティが０であり且つ初期状態がS0であることを表
す出力信号を供給する。斯かるワードは極性反転する必
要がある。ゲート65およびカウンタ31からの信号をAND
ゲート67により合成して状態S0における−２ディスパリ
ティのワード、すなわち極性反転及び順序逆転する必要
のあるワードを表す信号を形成する。この目的のために
ゲート67の出力信号を順序逆転回路29に供給すると共
に、ゲート66の出力信号とORゲート68で合成後に極性反
転回路28にも供給する。ゲート62および64からの信号お
よびカウンタ31からの信号をANDゲート90で合成する。
このANDゲートは初期状態S0でレベル−４に到達する零
ディスパリティのワードを表す信号を出力する。これら
ワードは＋２レベルを中心に折り返す必要がある。これ
はインバータ60により実行することができる。変換器４
で並列−直列変換されたビット列は変換器26の入力端子
のビット列に対し１ワード長の遅れを有する。このため
ゲート90からの信号をホールド回路69により１ワード長
だけ遅延させる。変換器４の出力信号の各ワード内にお
けるデジタル加算値の変化をアップ／ダウンカウンタ71
により決定し、レベル＋２に到達する度に信号を出力さ
せる。ANDゲート72でこの信号をホールド回路69の出力
信号と合成する。このANDゲート72によりフリップフロ
ップ70を制御してその状態を＋２レベルに到達する度に
切り換える。このフリップフロップによりインバータ60
を制御して所望の＋２レベルでの折り返しを得る。
第30図は第29図に示すエンコーダ回路により符号化さ
れてワードを復号するデコーダ回路の一例を示す。この
デコーダ回路の原理は第21図に示す回路の原理と同一で
あるが、本例では第26図に示す変形パスカル三角形をス
トアする１個のメモリ50のみを用い、極性反転回路およ
び順序逆転回路を入力信号の関数として異なる方法で制
御する。
入力信号はアップ／ダウンカウンタ73に供給される。
このカウンタの出力信号をホールド機能を有するゲート
74および75に供給して、カウント＋２および＋３を検出
し、更にホールドスイッチ76にも供給して各ワードの終
了時の前記カウンタの最終カウントをホールドすると共
にホールド機能を有するゲート77および78によりこの最
終カウントが０であるか＋２であるかを決定する。ゲー
ト74および77の出力信号をANDゲート79で合成して＋３
レベルに到達する零ディスパリティのワードを表す信号
を発生させる。ゲート75および77の出力信号をANDゲー
ト80で合成する。ゲート80は＋２レベルに到達するまた
はこのレベルを通過する零ディスパリティのワード、す
なわち極性反転のみがされているまたは極性反転と押し
返しがされているワードを表す信号を出力する。この信
号をゲート79の反転出力信号とANDゲート81で合成して
＋２レベルで折り返えされたワードを表す信号を発生さ
せ、この信号をホールド回路82に供給してこれを１ワー
ド長に亘りホールドする。ゲート78の出力信号は＋２デ
ィスパリティのワード、すなわち極性反転および順序逆
転されたワードを表す。この信号は順序逆転回路39に供
給すると共にゲート80の出力信号とORゲート83で合成し
た後に極性反転回路38に供給する。
並列−直列変換器40の出力信号をアップ／ダウンカウ
ンタ84によりモニタしてワード内においてカウントが＋
２になる度に信号を出力させ、この出力信号をホールド
回路82からの信号とANDゲート85で合成した後にフリッ
プフロップ86に供給し、これにより変換器40と加算回路
52との間に配置したインバータ87を切り換える。
第20,21,29および30図に示す装置においてエンコーダ
回路（第20図または第29図）とデコーダ回路（第21図ま
たは第30図）は多数の同一の構成素子を具えるので実際
にはエンコーダ回路とデコーダ回路の大部分を合成する
ことができる。
ワード同期信号ｃの発生（第21および30図の発生器3
5）に関しては、コードワード列内に特別な同期ワード
を付加しこれを順次のコードワードの隣接部分から取り
出すことができるようにすることによりこの同期信号ｃ
がデータワードと同相に維持されるようにすることがで
きる。この目的のためには例えば第13図に示す表におい
ては複数個のコードワードを禁止する必要がある。この
目的のために第31図の表に同期ワード0100111110および
0000111110の使用が可能となるよう変形した第13図の表
の情報ワード（ｉ）を示してある。
【図面の簡単な説明】
第１図はデジタルデータを符号化された信号のデジタル
加算値が規定の限界範囲に維持されるよう符号化すると
共に復号化する方法を使用する本発明による記録再生伝
送システムのブロック図、 第２〜12図は使用可能コードワードの選択を説明するた
めのでデジタル加算値変化を示すグラフ、 第13図はコードワードテーブルを示す図、 第14〜19図は複数個の変形パスカル三角形を用いる符号
化および復号化方法を説明するための図、 第20図は第14〜19図につき説明される原理を使用するエ
ンコーダ回路の一例を示すブロック図、 第21図は第14〜19図につき説明される原理を使用するデ
コーダ回路の一例を示すブロック図、 第22〜25図は１つのメモリに１つの群のコードワードを
メモリする必要がないように選択されたコードワードの
選択方法を説明するためのデジタル加算値変化を示すグ
ラフ、 第26〜28図は一つの変形パスカル三角形により全てのコ
ードワードを符号化および復号化する方法を説明するた
めの図、 第29図は第26図に示す変形パスカル三角形によるエンコ
ーダ回路の一例を示すブロック図、 第30図は第26図に示す変形パスカル三角形によるデコー
ダ回路の一例を示すブロック図、 第31図は第13図に示すコードワードテーブルの変更例を
示す図である。 １……入力端子 ２……直列−並列変換器 ３……エンコーダ回路 ４……並列−直列変換器 ５……クロック発生回路 ６……テープレコーダ ７……直列−並列変換器 ８……デコーダ回路 ９……並列−直列変換器 10……出力端子 13……クロック発生回路 14,15……アップ／ダウンカウンタ 16,17,18……クロック信号発生器 19……群デコーダ 20,11,27……メモリ回路 22……減算回路 23……アキュムレータ 24,31……アップ／ダウンカウンタ 25……インバータ 26……直列−並列変換器 28……極性反転回路 29……順序逆転回路 32,33,34……論理ゲート 35,36,37……クロック信号発生器 38……極性反転回路 39……順序逆転回路 40……並列−直列変換器 42,43,44,45,46,47,48……論理ゲート 49,50,53……メモリ 51……アキュムレータ 52……加算回路 54,55,56……遅延回路 510……アップ／ダウンカウンタ 60……インバータ 61,62,64,65……ゲート回路 63,69……ホールド回路 66,67,68,72……論理回路 70……フリップフロップ 73……アップ／ダウンカウンタ 76,82……ホールド回路 74,75,77,78……ゲート回路 79,80,81,83,85……論理ゲート 86……フリップフロップ 87……インバータ
フロントページの続き (56)参考文献 特開 昭58−13020（ＪＰ，Ａ) 特開 昭56−106463（ＪＰ，Ａ) 特開 昭58−31644（ＪＰ，Ａ) 特開 昭49−65153（ＪＰ，Ａ) 特開 昭56−65313（ＪＰ，Ａ) 特開 昭56−65314（ＪＰ，Ａ) 特開 昭59−10056（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ｎビット情報ワードの系列をｍビットコー
    ドワードの系列に変換する変換ステップ（ここで、ｎお
    よびｍは正の整数で、ｎ＜ｍ）と、得られたコードワー
    ドの系列を記録担体に記録する記録ステップとを具え、 前記変換ステップでは、 得られた全先行コードワードのディジタル加算値を決定
    し、 所定の一群の前記ｎビット情報ワードに対し、ディスパ
    リティ＋ｄを有する第１コードワードと、この第１コー
    ドワードを極性反転してなるディスパリティ−ｄを有す
    る第２コードワードとを使用し、かつｎビット情報ワー
    ド系列内の前記情報ワード群に属する各ワードに対し、
    決定された全先行コードワードのディジタル加算値に基
    づいて、次のコードワードの開始時における前記ディジ
    タル加算値が第１および第２の値（S0,S1）で規定され
    た第１の範囲内に維持されるように、対応する前記第１
    および第２コードワードの一つを選択する情報情報記録
    方法において、 少なくともその瞬時ディジタル加算値の変化は前記第１
    の範囲外に非対称に位置する第３および第４の値（＋2,
    −３）で規定される第２の範囲内に維持されるが、 その極性反転コードワードの瞬時ディジタル加算値の変
    化がこの第２の範囲内に維持されず、該極性反転および
    ビット順序逆転により該変化が該第２の範囲内に維持さ
    れるようになる該第１コードワードの各々に対し、 該第１コードワードを極性反転するとともにビット順序
    逆転することにより得られるコードワードを、対応する
    前記第２コードワードとして使用することを特徴とする
    情報記録方法。
  2. 【請求項２】特許請求の範囲第１項記載の方法におい
    て、 記録に使用する前記コードワードが、０、＋ｄまたは−
    ｄに等しいディスパリティを有し、次の該コードワード
    の開始時における全先行コードワードの前記ディジタル
    加算値が、前記第１の値（S0）および前記第２の値
    （S1）で規定された前記第１の範囲内に制限されること
    を特徴とする情報記録方法。
  3. 【請求項３】特許請求の範囲第２項記載の方法におい
    て、 前記所定の一群の情報ワードに対応する前記第１及び第
    ２コードワードのディスパリティ±ｄが±２であり、 第２群の情報ワードの各々が、決定されたディジタル加
    算値と無関係に、関連するディスパリティ０の前記コー
    ドワードに変換され、 該コードワードの始りが前記第１および第２の値の何れ
    であっても、該コードワードの前記ディジタル加算値の
    変化が、前記第２の範囲内に維持されることを特徴とす
    る情報記録方法。
  4. 【請求項４】特許請求の範囲３項記載の方法において、 ｎ＝８およびｍ＝10であり、 且つ前記第３の値と前記第１の値の間隔が２であり、前
    記第４の値と前記第２の値の間隔が１であることを特徴
    とする情報記録方法。
  5. 【請求項５】ｎビット情報ワードを受信する入力端子を
    具え、該入力端子が受信ｎビット情報ワードをｍビット
    コードワードに変換するｎビット−ｍビットコードコン
    バータに結合され、該ｎビット−ｍビットコードコンバ
    ータの出力端子が該コンバータからのｍビットコードワ
    ードを記録担体に記録する記録ヘッドに結合された記録
    装置であって、 前記ｎ−ｍビットコードコンバータが、 先行した全ての前記ｍビットコードワードのディジタル
    加算値を表わす制御信号を決定する手段と、当該制御信
    号に応答して、少なくとも一群の情報ワードのそれぞれ
    に対して第１のディスパリティ＋ｄを有する第１コード
    ワードまたはこの第１のディスパリティと反対極性の第
    ２のディスパリティ−ｄを有する第２コードワードを発
    生する手段とを具え、 該コードワード発生手段が、前記制御信号に応答して関
    連する第１コードワードのビット極性を反転すると共に
    ビット順序を逆転して成る第２コードワードを発生する
    手段を具えることを特徴とする記録装置。
  6. 【請求項６】特許請求の範囲第５項記載の記録装置にお
    いて、 前記コードワード発生手段が、前記一群の情報ワードの
    各ワードを、前記第１および第２コードワードの一つに
    変換する手段と、このコードワードを前記制御信号に応
    じて極性反転および順序逆転する手段とを具えることを
    特徴とする記録装置。
JP60006003A 1984-01-20 1985-01-18 情報記録方法および装置 Expired - Lifetime JPH0831799B2 (ja)

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