JPH0831836A - 金属層形成方法 - Google Patents
金属層形成方法Info
- Publication number
- JPH0831836A JPH0831836A JP6187709A JP18770994A JPH0831836A JP H0831836 A JPH0831836 A JP H0831836A JP 6187709 A JP6187709 A JP 6187709A JP 18770994 A JP18770994 A JP 18770994A JP H0831836 A JPH0831836 A JP H0831836A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- resist layer
- forming
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01257—Changing the shapes of bumps by reflowing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
- H10W72/01951—Changing the shapes of bond pads
- H10W72/01955—Changing the shapes of bond pads by using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
Landscapes
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】
【目的】本発明は、金属層形成方法において、基板上に
微細なピツチで配された所定位置上に一定以上の高さの
均一な金属層を再現性良く形成する際の工程を簡略化し
得るようにする。 【構成】基板（２）上に第１のレジスト層（３）と、中
間層（６）と、第２のレジスト層（７）とを順次重ねて
形成し、露光した第２のレジスト層（７）を現像してパ
ターニングするとき中間層（６）を同時にパターニング
して、第１のレジスト層（３）のマスクとして形成す
る。これによりマスク合わせの回数が減少して工程を一
段と簡略化し得る。
微細なピツチで配された所定位置上に一定以上の高さの
均一な金属層を再現性良く形成する際の工程を簡略化し
得るようにする。 【構成】基板（２）上に第１のレジスト層（３）と、中
間層（６）と、第２のレジスト層（７）とを順次重ねて
形成し、露光した第２のレジスト層（７）を現像してパ
ターニングするとき中間層（６）を同時にパターニング
して、第１のレジスト層（３）のマスクとして形成す
る。これによりマスク合わせの回数が減少して工程を一
段と簡略化し得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例（図１〜図８） 発明の効果
【０００２】
【産業上の利用分野】本発明は金属層形成方法に関し、
例えば基板上に実装する前の半導体集積回路のチツプの
電極上にほぼ球形のはんだ等でなるバンプを形成する際
に適用し得る。
例えば基板上に実装する前の半導体集積回路のチツプの
電極上にほぼ球形のはんだ等でなるバンプを形成する際
に適用し得る。
【０００３】
【従来の技術】従来、半導体集積回路のチツプ（以下チ
ツプという）上にバンプを形成する技術としては、はん
だをめつきする方法や、メタルマスクを用い蒸着して形
成する方法、あるいは金等の金属ワイヤをボンデイング
して形成するスタツドバンプによる方法等がある。この
うち金属としてはんだを用いる方法では、基板へ位置合
わせして加熱溶融接続（リフロー）すると、溶融したは
んだの表面張力によりチツプの位置ずれが解消されるい
わゆるセルフアライメント効果が利用できる。これによ
り、はんだを用いてチツプを高精度でかつ微細な間隔で
接続できる。
ツプという）上にバンプを形成する技術としては、はん
だをめつきする方法や、メタルマスクを用い蒸着して形
成する方法、あるいは金等の金属ワイヤをボンデイング
して形成するスタツドバンプによる方法等がある。この
うち金属としてはんだを用いる方法では、基板へ位置合
わせして加熱溶融接続（リフロー）すると、溶融したは
んだの表面張力によりチツプの位置ずれが解消されるい
わゆるセルフアライメント効果が利用できる。これによ
り、はんだを用いてチツプを高精度でかつ微細な間隔で
接続できる。
【０００４】ところで近年半導体の集積度が向上し、チ
ツプの入出力用電極いわゆるパツドの数も増加の一途を
辿つている。このためパツド配列の微細化に関しては、
技術が開発されて、すでにパツド相互のピツチが 100
〔μｍ〕程度以下で配列されたＬＳＩが出現してきてい
る。
ツプの入出力用電極いわゆるパツドの数も増加の一途を
辿つている。このためパツド配列の微細化に関しては、
技術が開発されて、すでにパツド相互のピツチが 100
〔μｍ〕程度以下で配列されたＬＳＩが出現してきてい
る。
【０００５】フリツプチツプ法やＴＡＢ（Tape Automat
ed Bonding）法では、リフロー後のチツプと基板とをパ
ツドで確実に接続するため、いわゆる信頼性を確保する
ため、ある程度以上の高さを有するパンプが必要であ
る。例えば、半導体シリコンのチツプを有機基板上にフ
リツプチツプ法によりマウントする場合、信頼性を確保
するには、最低80〔μｍ〕程度の高さを有するバンプが
必要となる。
ed Bonding）法では、リフロー後のチツプと基板とをパ
ツドで確実に接続するため、いわゆる信頼性を確保する
ため、ある程度以上の高さを有するパンプが必要であ
る。例えば、半導体シリコンのチツプを有機基板上にフ
リツプチツプ法によりマウントする場合、信頼性を確保
するには、最低80〔μｍ〕程度の高さを有するバンプが
必要となる。
【０００６】
【発明が解決しようとする課題】ところが従来のはんだ
をめつきする方法やメタルマスクを用いて蒸着する方法
では、この信頼性を確保する際に必要なバンプの高さと
形成ピツチとを双方とも満足することが困難であるとい
う問題があつた。
をめつきする方法やメタルマスクを用いて蒸着する方法
では、この信頼性を確保する際に必要なバンプの高さと
形成ピツチとを双方とも満足することが困難であるとい
う問題があつた。
【０００７】この問題を解決するため、フオトリソグラ
フイ技術を用いてバンプを形成することが考えられる。
この方法によれば、信頼性を確保する際に必要なバンプ
の高さと形成ピツチとを双方とも満足することができ
る。ところがこの方法では従来法に比して工程が複雑化
する等の欠点があつた。
フイ技術を用いてバンプを形成することが考えられる。
この方法によれば、信頼性を確保する際に必要なバンプ
の高さと形成ピツチとを双方とも満足することができ
る。ところがこの方法では従来法に比して工程が複雑化
する等の欠点があつた。
【０００８】本発明は以上の点を考慮してなされたもの
で、基板上に微細なピツチで配された所定位置上に一定
以上の高さの均一な金属層を再現性良く形成する際の工
程を簡略化し得る金属層形成方法を提案しようとするも
のである。
で、基板上に微細なピツチで配された所定位置上に一定
以上の高さの均一な金属層を再現性良く形成する際の工
程を簡略化し得る金属層形成方法を提案しようとするも
のである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基板（２）面上の所定位置（４）
に金属層（５）を形成する金属層形成方法において、基
板（２）面上に第１のレジスト層（３）を形成し、第１
のレジスト層（３）の上に重ねて所定の材質でなる中間
層（６）を形成し、中間層（６）の上に重ねて第２のレ
ジスト層（７）を形成し、露光した第２のレジスト層
（７）を現像手段で現像して所定位置（４）上に開孔す
ると同時に、開孔して露出した中間層（６）を当該現像
手段で開孔し、開孔した中間層（６）を介して露光した
第１のレジスト層（３）を現像して所定位置（４）上に
開孔し、第２のレジスト層（７）上及び所定位置（４）
上に金属層（５）を形成し、第１のレジスト層（３）上
の金属層（５）を第１のレジスト層（３）と共に剥離し
て、所定位置（４）上に形成した金属層（５）を残す。
め本発明においては、基板（２）面上の所定位置（４）
に金属層（５）を形成する金属層形成方法において、基
板（２）面上に第１のレジスト層（３）を形成し、第１
のレジスト層（３）の上に重ねて所定の材質でなる中間
層（６）を形成し、中間層（６）の上に重ねて第２のレ
ジスト層（７）を形成し、露光した第２のレジスト層
（７）を現像手段で現像して所定位置（４）上に開孔す
ると同時に、開孔して露出した中間層（６）を当該現像
手段で開孔し、開孔した中間層（６）を介して露光した
第１のレジスト層（３）を現像して所定位置（４）上に
開孔し、第２のレジスト層（７）上及び所定位置（４）
上に金属層（５）を形成し、第１のレジスト層（３）上
の金属層（５）を第１のレジスト層（３）と共に剥離し
て、所定位置（４）上に形成した金属層（５）を残す。
【００１０】
【作用】基板（２）上に第１のレジスト層（３）と、中
間層（６）と、第２のレジスト層（７）とを順次重ねて
形成し、露光した第２のレジスト層（７）を現像して開
孔するとき中間層（６）を同時に開孔して、第１のレジ
スト層（３）のマスクとして形成することによつて、マ
スク合わせの回数が減少し、基板（２）上に微細なピツ
チで配された所定位置（４）上に一定以上の高さの均一
な金属層（５）を再現性良く形成する際の工程を一段と
簡略化し得る。
間層（６）と、第２のレジスト層（７）とを順次重ねて
形成し、露光した第２のレジスト層（７）を現像して開
孔するとき中間層（６）を同時に開孔して、第１のレジ
スト層（３）のマスクとして形成することによつて、マ
スク合わせの回数が減少し、基板（２）上に微細なピツ
チで配された所定位置（４）上に一定以上の高さの均一
な金属層（５）を再現性良く形成する際の工程を一段と
簡略化し得る。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】図１において、１は全体として半導体シリ
コンウエハ（図示せず）上に形成された複数のチツプに
フオトリソグラフイ法によりバンプをそれぞれ形成する
ときの各層の形成状態及び加工状態を示す。
コンウエハ（図示せず）上に形成された複数のチツプに
フオトリソグラフイ法によりバンプをそれぞれ形成する
ときの各層の形成状態及び加工状態を示す。
【００１３】チツプの半導体シリコン基板２の上には、
厚いポジ型レジスト層３が厚く形成される。これにより
レジスト層３は、下地のシリコン基板２上の凹凸を平坦
化し、後工程での開孔いわゆるパターニングを容易にさ
せる。レジスト層３の厚さは、パツド４上に形成してリ
フトオフできるはんだ蒸着層５の厚さを決定する。
厚いポジ型レジスト層３が厚く形成される。これにより
レジスト層３は、下地のシリコン基板２上の凹凸を平坦
化し、後工程での開孔いわゆるパターニングを容易にさ
せる。レジスト層３の厚さは、パツド４上に形成してリ
フトオフできるはんだ蒸着層５の厚さを決定する。
【００１４】レジスト層３の上には、アルカリ性の現像
液に溶けるもの例えばアルミニウムの薄いメタル層６が
蒸着される。メタル層６の上には、ネガ型レジスト層７
がレジスト層３に比して薄く形成される。メタル層６
は、レジスト層７をアルカリ性の現像液で現像する工程
においてレジスト層７と同時にエツチングされる。これ
によりメタル層６は、レジスト層３を全面露光する際の
マスクに形成される。
液に溶けるもの例えばアルミニウムの薄いメタル層６が
蒸着される。メタル層６の上には、ネガ型レジスト層７
がレジスト層３に比して薄く形成される。メタル層６
は、レジスト層７をアルカリ性の現像液で現像する工程
においてレジスト層７と同時にエツチングされる。これ
によりメタル層６は、レジスト層３を全面露光する際の
マスクに形成される。
【００１５】レジスト層７はネガ型であることにより、
現像後の開口部８にはオーバーハング構造が形成され
る。従つてレジスト用エツチング液が浸入し易く、はん
だ蒸着後の不要な層は非常に容易にリフトオフされる。
メタル層６は、現像時間を調節することにより、回り込
みエツチングされる。これによりレジスト層３及び７の
間に適切なスペース９が形成される。このスペース９
は、レジスト用エツチング液の浸透を著しく助長する。
これにより不要な層は完全に再現性良く短時間でリフト
オフされる。
現像後の開口部８にはオーバーハング構造が形成され
る。従つてレジスト用エツチング液が浸入し易く、はん
だ蒸着後の不要な層は非常に容易にリフトオフされる。
メタル層６は、現像時間を調節することにより、回り込
みエツチングされる。これによりレジスト層３及び７の
間に適切なスペース９が形成される。このスペース９
は、レジスト用エツチング液の浸透を著しく助長する。
これにより不要な層は完全に再現性良く短時間でリフト
オフされる。
【００１６】半導体シリコン基板２の上に例えばアルミ
ニウムで形成されたパツド４上には、通常のフオトリソ
グラフイ工程によりＢＬＭ（Ball Limiting Metal ）層
１０が形成される。ＢＬＭ層１０の上にはバンプ１１用
はんだ蒸着層５が形成される。ＢＬＭ層１０は、バンプ
１１とパツド４とが相互に金属拡散することを防止す
る。
ニウムで形成されたパツド４上には、通常のフオトリソ
グラフイ工程によりＢＬＭ（Ball Limiting Metal ）層
１０が形成される。ＢＬＭ層１０の上にはバンプ１１用
はんだ蒸着層５が形成される。ＢＬＭ層１０は、バンプ
１１とパツド４とが相互に金属拡散することを防止す
る。
【００１７】以上の構成において、図２に示すように、
まず半導体シリコン基板２上には、配線層１２及びパツ
ド４が順次形成されていると共に、パツド４以外の半導
体シリコン基板２の表面はオーバパツシベーシヨン膜１
３で被覆されているものとする。半導体シリコン基板２
の上には、実際上、以下の工程で各層が形成される。
まず半導体シリコン基板２上には、配線層１２及びパツ
ド４が順次形成されていると共に、パツド４以外の半導
体シリコン基板２の表面はオーバパツシベーシヨン膜１
３で被覆されているものとする。半導体シリコン基板２
の上には、実際上、以下の工程で各層が形成される。
【００１８】すなわち図３に示すように、厚いレジスト
層３は例えばスピンコート法により所望の厚み（例えば
10〜50〔μｍ〕程度）に形成される。続いて、例えばア
ルミニウムのメタル層６が薄く（例えば 100〜30〔nm〕
程度）蒸着される。続いて、レジスト層７が薄く形成さ
れる。
層３は例えばスピンコート法により所望の厚み（例えば
10〜50〔μｍ〕程度）に形成される。続いて、例えばア
ルミニウムのメタル層６が薄く（例えば 100〜30〔nm〕
程度）蒸着される。続いて、レジスト層７が薄く形成さ
れる。
【００１９】続いて、図４に示すように、マスク合わ
せ、露光及び現像工程によつてレジスト層７はパターニ
ングされる。このとき開口部８は、上端側の直径がパツ
ド４に比して小さく形成される。また簡便にリフトオフ
し得るよう現像時間を調整して、回り込み部分すなわち
スペース９が形成される。ポストベーキング（Postbaki
ng）の後、半導体シリコン基板２は全面露光及び現像さ
れる。これによりレジスト層３は図５に示すように、パ
ツド４上及びパツド４の周辺部のオーバパツシベーシヨ
ン膜１３までパターニングされる。
せ、露光及び現像工程によつてレジスト層７はパターニ
ングされる。このとき開口部８は、上端側の直径がパツ
ド４に比して小さく形成される。また簡便にリフトオフ
し得るよう現像時間を調整して、回り込み部分すなわち
スペース９が形成される。ポストベーキング（Postbaki
ng）の後、半導体シリコン基板２は全面露光及び現像さ
れる。これによりレジスト層３は図５に示すように、パ
ツド４上及びパツド４の周辺部のオーバパツシベーシヨ
ン膜１３までパターニングされる。
【００２０】このときレジスト層７は、ネガ型であるた
め、レジスト層３の露光及び現像工程を通しても、若干
の膜減りがあるだけで殆ど影響されない。またレジスト
層３の露光のとき、アルミニウムのメタル層６は、光を
遮断し、レジスト層３をパターニングするマスクとして
そのまま使われる。このため再度マスクを用いてマスク
合わせする必要がなく、セルフアライン（Self-align）
的にパターニングが完了する。
め、レジスト層３の露光及び現像工程を通しても、若干
の膜減りがあるだけで殆ど影響されない。またレジスト
層３の露光のとき、アルミニウムのメタル層６は、光を
遮断し、レジスト層３をパターニングするマスクとして
そのまま使われる。このため再度マスクを用いてマスク
合わせする必要がなく、セルフアライン（Self-align）
的にパターニングが完了する。
【００２１】レジスト３の現像工程においてもメタル層
６はエツチングされ後退する。この後退量を当初から考
慮しておくことにより、厚いはんだ蒸着層５をリフトオ
フするのに好適なパターニング形状を得ることができ
る。
６はエツチングされ後退する。この後退量を当初から考
慮しておくことにより、厚いはんだ蒸着層５をリフトオ
フするのに好適なパターニング形状を得ることができ
る。
【００２２】続いて、図６に示すように、半導体シリコ
ン基板２の全面には、ＢＬＭ層として例えばクロム１０
Ａ、銅１０Ｂ、金１０Ｃが順次蒸着される。続いてはん
だ蒸着層５が全面に蒸着される。続いて、図７に示すよ
うに、半導体シリコン基板２は、冷却後、リフトオフ用
の剥離液もしくはアセトン等の有機溶剤に浸透されて、
不要な層がリフトオフされる。この後、半導体シリコン
基板２は、例えばＩＰＡによつて洗浄及び乾燥される。
ン基板２の全面には、ＢＬＭ層として例えばクロム１０
Ａ、銅１０Ｂ、金１０Ｃが順次蒸着される。続いてはん
だ蒸着層５が全面に蒸着される。続いて、図７に示すよ
うに、半導体シリコン基板２は、冷却後、リフトオフ用
の剥離液もしくはアセトン等の有機溶剤に浸透されて、
不要な層がリフトオフされる。この後、半導体シリコン
基板２は、例えばＩＰＡによつて洗浄及び乾燥される。
【００２３】続いて、図８に示すように、半導体シリコ
ン基板２は、プレート型ヒータ等によつて加熱される。
これによりはんだ蒸着層５は溶融してウエツトバツク
し、表面張力によつてほぼ球状のバンプ１１に形成され
る。
ン基板２は、プレート型ヒータ等によつて加熱される。
これによりはんだ蒸着層５は溶融してウエツトバツク
し、表面張力によつてほぼ球状のバンプ１１に形成され
る。
【００２４】以上の構成によれば、半導体シリコン基板
２上にポジ型レジスト層３と、アルカリ性現像液に溶け
るメタル層６と、ネガ型レジスト層７とを順次重ねて形
成し、露光したレジスト層７を現像してパターニングす
るときメタル層６を同時にパターニングして、レジスト
層３のマスクとして形成することによつて、マスク合わ
せの回数が減少し、半導体シリコン基板２上のパツド４
上にバンプ１１を形成する際の工程を一段と簡略化でき
る。
２上にポジ型レジスト層３と、アルカリ性現像液に溶け
るメタル層６と、ネガ型レジスト層７とを順次重ねて形
成し、露光したレジスト層７を現像してパターニングす
るときメタル層６を同時にパターニングして、レジスト
層３のマスクとして形成することによつて、マスク合わ
せの回数が減少し、半導体シリコン基板２上のパツド４
上にバンプ１１を形成する際の工程を一段と簡略化でき
る。
【００２５】またフオトリソグラフイ法を用いて再現性
が良い厚いはんだ蒸着層５をバンプ４上に高精度で形成
していることにより、非常に微細なピツチで形成された
パツド４上に一定以上の高さの均一なバンプ１１を容易
に形成することができる。
が良い厚いはんだ蒸着層５をバンプ４上に高精度で形成
していることにより、非常に微細なピツチで形成された
パツド４上に一定以上の高さの均一なバンプ１１を容易
に形成することができる。
【００２６】さらにリフトオフに際しレジスト３に剥離
剤が十分浸透するに十分なオーバハング形状とスペーサ
構造が形成されることにより、再現性に優れたはんだ層
５を迅速にリフトオフ形成できる。さらに蒸着法によつ
てバンプ１１を形成することにより、異元素の混入を少
なくすることができ、信頼性が高いバンプ１１を形成で
きる。
剤が十分浸透するに十分なオーバハング形状とスペーサ
構造が形成されることにより、再現性に優れたはんだ層
５を迅速にリフトオフ形成できる。さらに蒸着法によつ
てバンプ１１を形成することにより、異元素の混入を少
なくすることができ、信頼性が高いバンプ１１を形成で
きる。
【００２７】なお上述の実施例においては、通常のはん
だ蒸着層５でなるバンプ１１を形成する場合について述
べたが、本発明はこれに限らず、バンプ１１は、任意の
組成のはんだ合金で形成しても良い。また金、銀、プラ
チナ、インジウム、パラジウム等の任意の金属、任意の
組成の合金のバンプを形成する場合にも適用し得る。こ
の場合にも上述と同様の効果を得ることができる。
だ蒸着層５でなるバンプ１１を形成する場合について述
べたが、本発明はこれに限らず、バンプ１１は、任意の
組成のはんだ合金で形成しても良い。また金、銀、プラ
チナ、インジウム、パラジウム等の任意の金属、任意の
組成の合金のバンプを形成する場合にも適用し得る。こ
の場合にも上述と同様の効果を得ることができる。
【００２８】また上述の実施例においては、蒸着法によ
つてはんだ蒸着層５を形成する場合について述べたが、
本発明はこれに限らず、バンプとして形成する金属に応
じてスパツタ法、電子ビーム蒸着法、ＣＶＤ法等の任意
の方法で金属層を形成する場合にも適用できる。
つてはんだ蒸着層５を形成する場合について述べたが、
本発明はこれに限らず、バンプとして形成する金属に応
じてスパツタ法、電子ビーム蒸着法、ＣＶＤ法等の任意
の方法で金属層を形成する場合にも適用できる。
【００２９】さらに上述の実施例においては、半導体シ
リコン基板２面上に形成したパツド４上にはんだ蒸着層
５を形成する場合について述べたが、本発明はこれに限
らず、半導体に代えて、絶縁物でなる基板上に任意の金
属層を形成する場合にも適用できる。
リコン基板２面上に形成したパツド４上にはんだ蒸着層
５を形成する場合について述べたが、本発明はこれに限
らず、半導体に代えて、絶縁物でなる基板上に任意の金
属層を形成する場合にも適用できる。
【００３０】さらに上述の実施例においては、レジスト
３及び７に挟まれる中間層としてアルミニウムのメタル
層６を形成する場合について述べたが、本発明はこれに
限らず、中間層の材質は上層のレジストと同時にパター
ニングし得るものであれば良く、例えばＷＳｉ、ＴｉＳ
ｉ等のシリサイド化合物や、ＳｉＯ2 、Ｓｉ3 Ｎ4 等の
絶縁物を中間層として使用する場合にも適用できる。
３及び７に挟まれる中間層としてアルミニウムのメタル
層６を形成する場合について述べたが、本発明はこれに
限らず、中間層の材質は上層のレジストと同時にパター
ニングし得るものであれば良く、例えばＷＳｉ、ＴｉＳ
ｉ等のシリサイド化合物や、ＳｉＯ2 、Ｓｉ3 Ｎ4 等の
絶縁物を中間層として使用する場合にも適用できる。
【００３１】
【発明の効果】上述のように本発明によれば、基板上に
第１のレジスト層と、中間層と、第２のレジスト層とを
順次重ねて形成し、露光した第２のレジスト層を現像し
てパターニングするとき中間層を同時にパターニングし
て、第１のレジスト層のマスクとして形成することによ
つて、マスク合わせの回数が減少し、基板上に微細なピ
ツチで配された所定位置上に一定以上の高さの均一な金
属層を再現性良く形成する際の工程を一段と簡略化し得
る金属層形成方法を実現せきる。
第１のレジスト層と、中間層と、第２のレジスト層とを
順次重ねて形成し、露光した第２のレジスト層を現像し
てパターニングするとき中間層を同時にパターニングし
て、第１のレジスト層のマスクとして形成することによ
つて、マスク合わせの回数が減少し、基板上に微細なピ
ツチで配された所定位置上に一定以上の高さの均一な金
属層を再現性良く形成する際の工程を一段と簡略化し得
る金属層形成方法を実現せきる。
【図１】本発明による金属層形成方法の一実施例により
シリコンウエハ上に形成された各層の形成状態及び加工
状態を示す断面図である。
シリコンウエハ上に形成された各層の形成状態及び加工
状態を示す断面図である。
【図２】処理前の半導体シリコン基板の状態を示す断面
図である。
図である。
【図３】半導体シリコン基板上に形成されたポジ型レジ
スト層、メタル層及びネガ型レジスト層を示す断面図で
ある。
スト層、メタル層及びネガ型レジスト層を示す断面図で
ある。
【図４】同時にパターニングされたネガ型レジスト層及
びメタル層を示す断面図である。
びメタル層を示す断面図である。
【図５】パターニングされたポジ型レジスト層を示す断
面図である。
面図である。
【図６】全面に形成されたはんだ蒸着層を示す断面図で
ある。
ある。
【図７】不要なはんだ層が剥離されてパツド上に残され
たはんだ層を示す断面図である。
たはんだ層を示す断面図である。
【図８】リフローされて球状に形成されたバンプを示す
断面図である。
断面図である。
２……半導体シリコン基板、３……ポジ型レジスト層、
４……パツド、５……はんだ蒸着層、６……メタル層、
７……ネガ型レジスト層、８……開口部、９……スペー
ス、１０……ＢＬＭ層、１１……バンプ、１２……配線
層、１３……オーバパツシベーシヨン膜。
４……パツド、５……はんだ蒸着層、６……メタル層、
７……ネガ型レジスト層、８……開口部、９……スペー
ス、１０……ＢＬＭ層、１１……バンプ、１２……配線
層、１３……オーバパツシベーシヨン膜。
Claims (9)
- 【請求項１】基板面上の所定位置に金属層を形成する金
属層形成方法において、 上記基板面上に第１のレジスト層を形成し、 上記第１のレジスト層の上に重ねて所定の材質でなる中
間層を形成し、 上記中間層の上に重ねて第２のレジスト層を形成し、 露光した上記第２のレジスト層を現像手段で現像して上
記所定位置上に開孔すると同時に、当該開孔して露出し
た上記中間層を当該現像手段で開孔し、 上記開孔した中間層を介して露光した第１のレジスト層
を現像して上記所定位置上に開孔し、 上記第２のレジスト層上及び上記所定位置上に上記金属
層を形成し、 上記第１のレジスト層上の上記金属層を上記第１のレジ
スト層と共に剥離して、上記所定位置上に形成した上記
金属層を残すことを特徴とする金属層形成方法。 - 【請求項２】上記第１のレジスト層は、ポジ型でなり、 上記第２のレジスト層は、ネガ型でなることを特徴とす
る請求項１に記載の金属層形成方法。 - 【請求項３】上記基板は、材質が半導体でなることを特
徴とする請求項１に記載の金属層形成方法。 - 【請求項４】上記基板は、材質が絶縁物でなることを特
徴とする請求項１に記載の金属層形成方法。 - 【請求項５】上記所定位置は、上記基板面上に形成され
た電極でなることを特徴とする請求項１に記載の金属層
形成方法。 - 【請求項６】上記金属は、上記所定位置の部材と当該金
属との相互拡散を防止する拡散防止部材が上記第２のレ
ジスト層上及び上記所定位置上に形成された後、当該拡
散防止部材に重ねて形成されることを特徴とする請求項
１に記載の金属層形成方法。 - 【請求項７】上記中間層は、材質がアルカリ溶液に溶け
る金属でなることを特徴とする請求項１に記載の金属層
形成方法。 - 【請求項８】上記中間層は、材質がシリサイド化合物で
なることを特徴とする請求項１に記載の金属層形成方
法。 - 【請求項９】上記中間層は、材質が絶縁物でなることを
特徴とする請求項１に記載の金属層形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6187709A JPH0831836A (ja) | 1994-07-18 | 1994-07-18 | 金属層形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6187709A JPH0831836A (ja) | 1994-07-18 | 1994-07-18 | 金属層形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831836A true JPH0831836A (ja) | 1996-02-02 |
Family
ID=16210803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6187709A Pending JPH0831836A (ja) | 1994-07-18 | 1994-07-18 | 金属層形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831836A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127234A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社アルバック | レジスト構造体の製造方法 |
| JP2016127235A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社アルバック | マイクロバンプの製造方法 |
| JP2019125695A (ja) * | 2018-01-16 | 2019-07-25 | 株式会社アルバック | 半導体装置及びその製造方法 |
-
1994
- 1994-07-18 JP JP6187709A patent/JPH0831836A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127234A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社アルバック | レジスト構造体の製造方法 |
| JP2016127235A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社アルバック | マイクロバンプの製造方法 |
| JP2019125695A (ja) * | 2018-01-16 | 2019-07-25 | 株式会社アルバック | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5137845A (en) | Method of forming metal contact pads and terminals on semiconductor chips | |
| KR100376357B1 (ko) | 반도체장치 | |
| US6387793B1 (en) | Method for manufacturing precision electroplated solder bumps | |
| JP3549208B2 (ja) | 集積再分配経路設定導体、はんだバイプならびにそれらにより形成された構造を形成する方法 | |
| EP1032030B1 (en) | Flip chip bump bonding | |
| US6759319B2 (en) | Residue-free solder bumping process | |
| US6954001B2 (en) | Semiconductor device including a diffusion layer | |
| JPH11297873A (ja) | 半導体装置およびその製造方法 | |
| US6440836B1 (en) | Method for forming solder bumps on flip chips and devices formed | |
| US6639314B2 (en) | Solder bump structure and a method of forming the same | |
| JP2009231681A (ja) | 半導体装置およびその製造方法 | |
| US5384283A (en) | Resist protection of ball limiting metal during etch process | |
| JP2000133667A (ja) | 突起電極の形成方法 | |
| US6429046B1 (en) | Flip chip device and method of manufacture | |
| JPH0831836A (ja) | 金属層形成方法 | |
| JP2730492B2 (ja) | 半導体装置 | |
| US5396702A (en) | Method for forming solder bumps on a substrate using an electrodeposition technique | |
| US20040110364A1 (en) | Method for making UBM pads and bumps on wafer | |
| JP2020047775A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JP3528365B2 (ja) | 半導体素子のバンプ形成方法と半導体素子 | |
| CN1103119C (zh) | 用于单掩膜c4焊料凸点制造的方法 | |
| KR100417126B1 (ko) | 고밀도 및 고종횡비를 갖는 배선용 범프 형성 방법 | |
| JP2535977B2 (ja) | 電子部品における外部電極の形成方法 | |
| KR960011855B1 (ko) | 반도체장치의 범프 형성방법 |