JPH0831954A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0831954A JPH0831954A JP6167792A JP16779294A JPH0831954A JP H0831954 A JPH0831954 A JP H0831954A JP 6167792 A JP6167792 A JP 6167792A JP 16779294 A JP16779294 A JP 16779294A JP H0831954 A JPH0831954 A JP H0831954A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の電気的信頼性を高め
る。 【構成】 絶縁体４の主面上に積層された半導体層５の
第１素子形成領域と第２素子形成領域とが前記半導体層
５の主面から前記絶縁体４に到達する分離溝１１で互い
に分離され、半導体層５の第１素子形成領域の主面にｐ
チャネルＭＩＳＦＥＴのチャネル形成領域として使用さ
れるｎ型ウエル領域８、前記半導体層５の第２素子形成
領域の主面にｎチャネルＭＩＳＦＥＴのチャネル形成領
域として使用されるｐ型ウエル領域９の夫々が形成さ
れ、かつ前記ｎ型ウエル領域８と絶縁体４との間にｎ型
の第１半導体領域７Ａ(又は７Ａ1 )、前記ｐ型ウエル領
域９と絶縁体４との間にｎ型の第２半導体領域７Ｂの夫
々が形成される半導体集積回路装置において、前記ｎ型
の第１半導体領域７Ａ(又は７Ａ1 )、ｎ型の第２半導体
領域７Ｂの夫々を同一の電位に設定する。
る。 【構成】 絶縁体４の主面上に積層された半導体層５の
第１素子形成領域と第２素子形成領域とが前記半導体層
５の主面から前記絶縁体４に到達する分離溝１１で互い
に分離され、半導体層５の第１素子形成領域の主面にｐ
チャネルＭＩＳＦＥＴのチャネル形成領域として使用さ
れるｎ型ウエル領域８、前記半導体層５の第２素子形成
領域の主面にｎチャネルＭＩＳＦＥＴのチャネル形成領
域として使用されるｐ型ウエル領域９の夫々が形成さ
れ、かつ前記ｎ型ウエル領域８と絶縁体４との間にｎ型
の第１半導体領域７Ａ(又は７Ａ1 )、前記ｐ型ウエル領
域９と絶縁体４との間にｎ型の第２半導体領域７Ｂの夫
々が形成される半導体集積回路装置において、前記ｎ型
の第１半導体領域７Ａ(又は７Ａ1 )、ｎ型の第２半導体
領域７Ｂの夫々を同一の電位に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、絶縁体の主面上に積層された半導体層の第
１素子形成領域と第２素子形成領域とが前記半導体層の
主面から前記絶縁体に到達する分離溝で互いに分離され
る半導体集積回路装置に適用して有効な技術に関するも
のである。
関し、特に、絶縁体の主面上に積層された半導体層の第
１素子形成領域と第２素子形成領域とが前記半導体層の
主面から前記絶縁体に到達する分離溝で互いに分離され
る半導体集積回路装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】本発明者が検討中のＳＲＡＭ（Ｓtatic
Ｒandom Ａccess Ｍemory)は、支持基板の主面上に絶縁
体を介在して半導体層を積層した所謂ＳＯＩ(Ｓilicon
Ｏn Ｉnsulator）構造の半導体基体を主体に構成され
る。この半導体基体のメモリセルアレイ形成領域には複
数のメモリセルが行列状に配置される。
Ｒandom Ａccess Ｍemory)は、支持基板の主面上に絶縁
体を介在して半導体層を積層した所謂ＳＯＩ(Ｓilicon
Ｏn Ｉnsulator）構造の半導体基体を主体に構成され
る。この半導体基体のメモリセルアレイ形成領域には複
数のメモリセルが行列状に配置される。
【０００３】前記メモリセルは、フリップフロップ回路
及び２個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemic
onductor Ｆield Ｅffect Ｔransistor)で構成される。
フリップフロップ回路は、情報蓄積部として構成され、
２個の駆動用ＭＯＳＦＥＴ及び２個の負荷用ＭＯＳＦＥ
Ｔで構成される。２個の負荷用ＭＯＳＦＥＴはｐチャネ
ル導電型で構成され、２個の転送用ＭＯＳＦＥＴ、２個
の駆動用ＭＯＳＦＥＴの夫々はｎチャネル導電型で構成
される。
及び２個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemic
onductor Ｆield Ｅffect Ｔransistor)で構成される。
フリップフロップ回路は、情報蓄積部として構成され、
２個の駆動用ＭＯＳＦＥＴ及び２個の負荷用ＭＯＳＦＥ
Ｔで構成される。２個の負荷用ＭＯＳＦＥＴはｐチャネ
ル導電型で構成され、２個の転送用ＭＯＳＦＥＴ、２個
の駆動用ＭＯＳＦＥＴの夫々はｎチャネル導電型で構成
される。
【０００４】前記２個の負荷用ＭＯＳＦＥＴの夫々は半
導体層のＰ−ＭＯＳ形成領域（第１素子形成領域）に塔
載され、２個の転送用ＭＯＳＦＥＴ、２個の駆動用ＭＯ
ＳＦＥＴの夫々は半導体層のＮ−ＭＯＳ形成領域(第２
素子形成領域)に塔載される。
導体層のＰ−ＭＯＳ形成領域（第１素子形成領域）に塔
載され、２個の転送用ＭＯＳＦＥＴ、２個の駆動用ＭＯ
ＳＦＥＴの夫々は半導体層のＮ−ＭＯＳ形成領域(第２
素子形成領域)に塔載される。
【０００５】このＰ−ＭＯＳ形成領域、Ｎ−ＭＯＳ形成
領域の夫々は、半導体層の素子分離領域の主面からその
深さ方向に向って絶縁体に到達する分離溝で互いに絶縁
分離される。分離溝内には例えば酸化珪素膜からなる絶
縁体が埋め込まれる。
領域の夫々は、半導体層の素子分離領域の主面からその
深さ方向に向って絶縁体に到達する分離溝で互いに絶縁
分離される。分離溝内には例えば酸化珪素膜からなる絶
縁体が埋め込まれる。
【０００６】前記半導体層のＰ−ＭＯＳ形成領域の主面
には、負荷用ＭＯＳＦＥＴのチャネル形成領域として使
用されるｎ型ウエル領域が形成される。また、半導体層
のＰ−ＭＯＳ形成領域のｎ型ウエル領域と絶縁体との間
には、ｎ型ウエル領域に比べて高い不純物濃度に設定さ
れた埋込型のｎ型半導体領域が形成される。
には、負荷用ＭＯＳＦＥＴのチャネル形成領域として使
用されるｎ型ウエル領域が形成される。また、半導体層
のＰ−ＭＯＳ形成領域のｎ型ウエル領域と絶縁体との間
には、ｎ型ウエル領域に比べて高い不純物濃度に設定さ
れた埋込型のｎ型半導体領域が形成される。
【０００７】前記半導体層のＮ−ＭＯＳ形成領域の主面
には、転送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴの夫々
のチャネル形成領域として使用されるｐ型ウエル領域が
形成される。また、半導体層のＮ−ＭＯＳ形成領域のｐ
型ウエル領域と絶縁体との間には埋込型のｎ型半導体領
域が形成される。この埋込型のｎ型半導体領域は、前述
のウエル電位供給用として使用される埋込型のｎ型半導
体領域と同一製造プロセスで形成される。
には、転送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴの夫々
のチャネル形成領域として使用されるｐ型ウエル領域が
形成される。また、半導体層のＮ−ＭＯＳ形成領域のｐ
型ウエル領域と絶縁体との間には埋込型のｎ型半導体領
域が形成される。この埋込型のｎ型半導体領域は、前述
のウエル電位供給用として使用される埋込型のｎ型半導
体領域と同一製造プロセスで形成される。
【０００８】このように構成されるＳＲＡＭは、支持基
板と半導体層との間に形成された絶縁体及び分離溝でＰ
−ＭＯＳ形成領域、Ｎ−ＭＯＳ形成領域の夫々を完全に
分離することができるので、ラッチアップ耐性、動作速
度、集積密度、耐放射線性等を高めることができる。
板と半導体層との間に形成された絶縁体及び分離溝でＰ
−ＭＯＳ形成領域、Ｎ−ＭＯＳ形成領域の夫々を完全に
分離することができるので、ラッチアップ耐性、動作速
度、集積密度、耐放射線性等を高めることができる。
【０００９】
【発明が解決しようとする課題】前記ＳＲＡＭ(半導体
集積回路装置)において、Ｐ−ＭＯＳ形成領域とＮ−Ｍ
ＯＳ形成領域との間(素子形成領域間)を絶縁分離する分
離溝は高集積化に伴って微細化の傾向にあり、分離溝や
この分離溝内に埋め込まれる絶縁体に微小欠陥が生じ易
い。このため、Ｐ−ＭＯＳ形成領域とＮ−ＭＯＳ形成領
域との間においてリーク電流が発生し、負荷用ＭＯＳＦ
ＥＴ、駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴの夫々
の電気的特性が不安定になるので、ＳＲＡＭの電気的信
頼性が低下するという問題があった。
集積回路装置)において、Ｐ−ＭＯＳ形成領域とＮ−Ｍ
ＯＳ形成領域との間(素子形成領域間)を絶縁分離する分
離溝は高集積化に伴って微細化の傾向にあり、分離溝や
この分離溝内に埋め込まれる絶縁体に微小欠陥が生じ易
い。このため、Ｐ−ＭＯＳ形成領域とＮ−ＭＯＳ形成領
域との間においてリーク電流が発生し、負荷用ＭＯＳＦ
ＥＴ、駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴの夫々
の電気的特性が不安定になるので、ＳＲＡＭの電気的信
頼性が低下するという問題があった。
【００１０】本発明の目的は、半導体集積回路装置の電
気的信頼性を高めることが可能な技術を提供することに
ある。
気的信頼性を高めることが可能な技術を提供することに
ある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】絶縁体の主面上に積層された半導体層の第
１素子形成領域と第２素子形成領域とが前記半導体層の
主面から前記絶縁体に到達する分離溝で互いに分離さ
れ、前記半導体層の第１素子形成領域の主面にｐチャネ
ルＭＩＳＦＥＴのチャネル形成領域として使用されるｎ
型ウエル領域、前記半導体層の第２素子形成領域の主面
にｎチャネルＭＩＳＦＥＴのチャネル形成領域として使
用されるｐ型ウエル領域の夫々が形成され、かつ前記半
導体層の第１素子形成領域のｎ型ウエル領域と絶縁体と
の間にｎ型の第１半導体領域、前記半導体層の第２素子
形成領域のｐ型ウエル領域と絶縁体との間にｎ型の第２
半導体領域の夫々が形成された半導体集積回路装置にお
いて、前記ｎ型の第１半導体領域と前記ｎ型の第２半導
体領域とを同一の電位に設定する。
１素子形成領域と第２素子形成領域とが前記半導体層の
主面から前記絶縁体に到達する分離溝で互いに分離さ
れ、前記半導体層の第１素子形成領域の主面にｐチャネ
ルＭＩＳＦＥＴのチャネル形成領域として使用されるｎ
型ウエル領域、前記半導体層の第２素子形成領域の主面
にｎチャネルＭＩＳＦＥＴのチャネル形成領域として使
用されるｐ型ウエル領域の夫々が形成され、かつ前記半
導体層の第１素子形成領域のｎ型ウエル領域と絶縁体と
の間にｎ型の第１半導体領域、前記半導体層の第２素子
形成領域のｐ型ウエル領域と絶縁体との間にｎ型の第２
半導体領域の夫々が形成された半導体集積回路装置にお
いて、前記ｎ型の第１半導体領域と前記ｎ型の第２半導
体領域とを同一の電位に設定する。
【００１４】
【作用】上述した手段によれば、分離溝やこの分離溝内
に埋め込まれる絶縁体に微小欠陥が生じても、ｎ型の第
１半導体領域、ｎ型の第２半導体領域の夫々が同一の電
位に設定されているので、第１素子形成領域と第２素子
形成領域との間におけるリーク電流を防止できる。この
結果、ｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥ
Ｔの夫々の電気的性を安定化することができるので、半
導体集積回路装置の電気的信頼性を高めることができ
る。
に埋め込まれる絶縁体に微小欠陥が生じても、ｎ型の第
１半導体領域、ｎ型の第２半導体領域の夫々が同一の電
位に設定されているので、第１素子形成領域と第２素子
形成領域との間におけるリーク電流を防止できる。この
結果、ｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥ
Ｔの夫々の電気的性を安定化することができるので、半
導体集積回路装置の電気的信頼性を高めることができ
る。
【００１５】
【実施例】以下、本発明の構成について、ＳＲＡＭに本
発明を適用した実施例とともに説明する。
発明を適用した実施例とともに説明する。
【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１７】（実 施 例 １）本発明の実施例１である
ＳＲＡＭの概略構成を図１(要部平面図)に示す。
ＳＲＡＭの概略構成を図１(要部平面図)に示す。
【００１８】図１に示すように、ＳＲＡＭは半導体チッ
プ１のメモリセルアレイ形成領域に複数個のメモリセル
２を配置する。この複数個のメモリセル２は、ワード
線、データ線の夫々の延在方に向って行列状に規則的に
配列される。
プ１のメモリセルアレイ形成領域に複数個のメモリセル
２を配置する。この複数個のメモリセル２は、ワード
線、データ線の夫々の延在方に向って行列状に規則的に
配列される。
【００１９】前記メモリセル２は、図２(等価回路図)に
示すように、第１データ線ＤＬ１、第２データ線ＤＬ２
の夫々とワード線ＷＬとの交差部に配置される。このメ
モリセル２は、２つのインバータ回路からなるフリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Ｍetal Ｉn
sulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)
Ｑｔ１、Ｑｔ２とで構成される。
示すように、第１データ線ＤＬ１、第２データ線ＤＬ２
の夫々とワード線ＷＬとの交差部に配置される。このメ
モリセル２は、２つのインバータ回路からなるフリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Ｍetal Ｉn
sulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)
Ｑｔ１、Ｑｔ２とで構成される。
【００２０】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々は、フリップフロップ回路の一対の入出力端子の夫
々に一方の半導体領域を接続する。転送用ＭＩＳＦＥＴ
Ｑｔ１の他方の半導体領域は第１データ線ＤＬ１に接続
され、そのゲート電極はワード線ＷＬに接続される。転
送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域は第２デー
タ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬ
に接続される。この転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２
の夫々はｎチャネル導電型で構成される。
夫々は、フリップフロップ回路の一対の入出力端子の夫
々に一方の半導体領域を接続する。転送用ＭＩＳＦＥＴ
Ｑｔ１の他方の半導体領域は第１データ線ＤＬ１に接続
され、そのゲート電極はワード線ＷＬに接続される。転
送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域は第２デー
タ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬ
に接続される。この転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２
の夫々はｎチャネル導電型で構成される。
【００２１】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２と、２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル導電型で構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチ
ャネル導電型で構成される。つまり、本実施例のＳＲＡ
Ｍのメモリセル２は完全ＣＭＩＳ（Ｃomplementary Ｍe
tal Ｉnsulator Ｓemiconductor)構造で構成される。
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２と、２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル導電型で構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチ
ャネル導電型で構成される。つまり、本実施例のＳＲＡ
Ｍのメモリセル２は完全ＣＭＩＳ（Ｃomplementary Ｍe
tal Ｉnsulator Ｓemiconductor)構造で構成される。
【００２２】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域同志を
接続し、かつ互いのゲート電極同志を接続する。同様
に、駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱ
ｐ２の夫々は、互いのドレイン領域同志を接続し、かつ
互いのゲート電極同志を接続する。駆動用ＭＩＳＦＥＴ
Ｑｄ１、負荷用ＭＩＳＦＥＴＱｐ１の夫々のドレイン領
域(記憶ノード)は、転送用ＭＩＳＦＥＴＱｔ１の一方の
半導体領域に接続されると共に、駆動用ＭＩＳＦＥＴＱ
ｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々のゲート電極に
接続される。駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳ
ＦＥＴＱｐ２の夫々のドレイン領域(記憶ノード)は、転
送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域に接続され
ると共に、駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦ
ＥＴＱｐ１の夫々のゲート電極に接続される。
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域同志を
接続し、かつ互いのゲート電極同志を接続する。同様
に、駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱ
ｐ２の夫々は、互いのドレイン領域同志を接続し、かつ
互いのゲート電極同志を接続する。駆動用ＭＩＳＦＥＴ
Ｑｄ１、負荷用ＭＩＳＦＥＴＱｐ１の夫々のドレイン領
域(記憶ノード)は、転送用ＭＩＳＦＥＴＱｔ１の一方の
半導体領域に接続されると共に、駆動用ＭＩＳＦＥＴＱ
ｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々のゲート電極に
接続される。駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳ
ＦＥＴＱｐ２の夫々のドレイン領域(記憶ノード)は、転
送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域に接続され
ると共に、駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦ
ＥＴＱｐ１の夫々のゲート電極に接続される。
【００２３】前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々のソース領域は例えば電源電位ＶＥＭ(例えば−
２．５［Ｖ］)に固定される。また、前記負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域は例えば基準
電位ＶＣＣ(例えば０［Ｖ］)に固定される。
夫々のソース領域は例えば電源電位ＶＥＭ(例えば−
２．５［Ｖ］)に固定される。また、前記負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々のソース領域は例えば基準
電位ＶＣＣ(例えば０［Ｖ］)に固定される。
【００２４】前記メモリセル２は、図１に示すように、
半導体チップ１のメモリセルアレイ形成領域内におい
て、フィールド絶縁膜１０で周囲を規定されたＰ−ＭＩ
Ｓ形成領域(第１素子形成領域)６Ａに負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々を塔載し、フィールド絶縁膜１
０で周囲を規定されたＮ−ＭＩＳ形成領域（第２素子形
成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転
送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々を塔載する。こ
のＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ形成領域６Ｂの
夫々は分離溝１１によって互いに絶縁分離される。分離
溝１１は、例えばワード線ＷＬの延在方向に沿って延在
し、各メモリセル２のＰ−ＭＩＳ形成領域６ＡとＮ−Ｍ
ＩＳ形成領域６Ｂとを分離する。
半導体チップ１のメモリセルアレイ形成領域内におい
て、フィールド絶縁膜１０で周囲を規定されたＰ−ＭＩ
Ｓ形成領域(第１素子形成領域)６Ａに負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々を塔載し、フィールド絶縁膜１
０で周囲を規定されたＮ−ＭＩＳ形成領域（第２素子形
成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転
送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々を塔載する。こ
のＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ形成領域６Ｂの
夫々は分離溝１１によって互いに絶縁分離される。分離
溝１１は、例えばワード線ＷＬの延在方向に沿って延在
し、各メモリセル２のＰ−ＭＩＳ形成領域６ＡとＮ−Ｍ
ＩＳ形成領域６Ｂとを分離する。
【００２５】前記半導体チップ１は、図３(図１に示す
Ａ−Ａ切断線で切った断面図)に示すように、支持基板
３の主面上に絶縁体４を介在して半導体層５を積層した
ＳＯＩ構造で構成される。支持基板３は例えば単結晶珪
素基板で形成され、絶縁体４は例えば酸化珪素膜で形成
される。半導体層５は、本実施例に限定されないが、単
結晶珪素基板５Ａの主面上にエピタキシャル層５Ｂを積
層した２層構造で構成される。
Ａ−Ａ切断線で切った断面図)に示すように、支持基板
３の主面上に絶縁体４を介在して半導体層５を積層した
ＳＯＩ構造で構成される。支持基板３は例えば単結晶珪
素基板で形成され、絶縁体４は例えば酸化珪素膜で形成
される。半導体層５は、本実施例に限定されないが、単
結晶珪素基板５Ａの主面上にエピタキシャル層５Ｂを積
層した２層構造で構成される。
【００２６】前記半導体層５のＰ−ＭＩＳ形成領域６Ａ
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａが形成される。このｎ型ウエル領域
８、n+型半導体領域７Ａの夫々は、ワード線ＷＬの延在
方向に沿って延在する。
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａが形成される。このｎ型ウエル領域
８、n+型半導体領域７Ａの夫々は、ワード線ＷＬの延在
方向に沿って延在する。
【００２７】前記半導体層５のＮ−ＭＩＳ形成領域６Ｂ
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n+型半導体領域７Ｂが形成される。このｐ型ウエル領域
９、n+型半導体領域７Ｂの夫々は、ワード線ＷＬの延在
方向に沿って延在する。
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n+型半導体領域７Ｂが形成される。このｐ型ウエル領域
９、n+型半導体領域７Ｂの夫々は、ワード線ＷＬの延在
方向に沿って延在する。
【００２８】前記n+型半導体領域７Ａ、n+型半導体領域
７Ｂの夫々は、半導体チップ１の周辺回路形成領域に塔
載されたバイポーラトランジスタのコレクタ領域である
埋込型の半導体領域と同一の製造プロセスで同時に或は
別々に形成される。
７Ｂの夫々は、半導体チップ１の周辺回路形成領域に塔
載されたバイポーラトランジスタのコレクタ領域である
埋込型の半導体領域と同一の製造プロセスで同時に或は
別々に形成される。
【００２９】前記ｎ型ウエル領域８の主面には負荷用Ｍ
ＩＳＦＥＴＱｐ１が構成される。この負荷用ＭＩＳＦＥ
ＴＱｐ１は、ｎ型ウエル領域(チャネル形成領域)８、ゲ
ート絶縁膜１３、ゲート電極１４、ソース領域及びドレ
イン領域である一対のp+型半導体領域１６で構成され
る。また、ｎ型ウエル領域８の主面には、図示していな
いが、負荷用ＭＩＳＦＥＴＱｐ２が構成される。
ＩＳＦＥＴＱｐ１が構成される。この負荷用ＭＩＳＦＥ
ＴＱｐ１は、ｎ型ウエル領域(チャネル形成領域)８、ゲ
ート絶縁膜１３、ゲート電極１４、ソース領域及びドレ
イン領域である一対のp+型半導体領域１６で構成され
る。また、ｎ型ウエル領域８の主面には、図示していな
いが、負荷用ＭＩＳＦＥＴＱｐ２が構成される。
【００３０】前記ｐ型ウエル領域９の主面には駆動用Ｍ
ＩＳＦＥＴＱｄ１が構成される。この駆動用ＭＩＳＦＥ
ＴＱｄ１は、ｐ型ウエル領域(チャネル形成領域)９、ゲ
ート絶縁膜１３、ゲート電極１４、ソース領域及びドレ
イン領域である一対のn+型半導体領域１５で構成され
る。また、ｐ型ウエル領域９の主面には、図示していな
いが、駆動用ＭＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々が構成される。
ＩＳＦＥＴＱｄ１が構成される。この駆動用ＭＩＳＦＥ
ＴＱｄ１は、ｐ型ウエル領域(チャネル形成領域)９、ゲ
ート絶縁膜１３、ゲート電極１４、ソース領域及びドレ
イン領域である一対のn+型半導体領域１５で構成され
る。また、ｐ型ウエル領域９の主面には、図示していな
いが、駆動用ＭＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々が構成される。
【００３１】前記半導体層５において、Ｐ−ＭＯＳ形成
領域６Ａ、Ｎ−ＭＯＳ形成領域６Ｂの夫々は、半導体層
５の主面からその深さ方向に向って絶縁体４に到達する
分離溝１１で互いに絶縁分離される。この分離溝１１内
には例えば酸化珪素膜で形成された絶縁体１２が埋め込
まれる。つまり、ｎ型ウエル領域８、n+型半導体領域７
Ａの夫々とｐ型ウエル領域９、n+型半導体領域７Ｂの夫
々は分離溝１１及び絶縁体１２で互いに絶縁分離され
る。
領域６Ａ、Ｎ−ＭＯＳ形成領域６Ｂの夫々は、半導体層
５の主面からその深さ方向に向って絶縁体４に到達する
分離溝１１で互いに絶縁分離される。この分離溝１１内
には例えば酸化珪素膜で形成された絶縁体１２が埋め込
まれる。つまり、ｎ型ウエル領域８、n+型半導体領域７
Ａの夫々とｐ型ウエル領域９、n+型半導体領域７Ｂの夫
々は分離溝１１及び絶縁体１２で互いに絶縁分離され
る。
【００３２】前記ｎ型ウエル領域８は例えば０［Ｖ］電
位に固定される。ｐ型ウエル領域９は例えば−２．５
［Ｖ］電位に固定される。n+型半導体領域７Ａ、n+型半
導体領域７Ｂの夫々は例えば０［Ｖ］電位に固定され
る。つまり、n+型半導体領域７Ａ、埋込型のn+型半導体
領域７Ｂの夫々は同一の電位に設定される。
位に固定される。ｐ型ウエル領域９は例えば−２．５
［Ｖ］電位に固定される。n+型半導体領域７Ａ、n+型半
導体領域７Ｂの夫々は例えば０［Ｖ］電位に固定され
る。つまり、n+型半導体領域７Ａ、埋込型のn+型半導体
領域７Ｂの夫々は同一の電位に設定される。
【００３３】前記分離溝１１は例えばドライエッチング
技術で形成される。この分離溝１１の分離幅は、メモリ
セル２の高集積化に伴い、例えば０．５［μｍ］程度に
微細化される。この微細化に伴なって、分離溝１１、こ
の分離溝１１に埋め込まれる絶縁体１２の夫々には微小
欠陥が発生し易いが、前述のように、n+型半導体領域７
Ａ、n+型半導体領域７Ｂの夫々が同一の電位に設定され
ているので、分離溝１１や絶縁体１２に微小欠陥が生じ
ても、Ｐ−ＭＩＳ形成領域６ＡとＮ−ＭＩＳ形成領域６
Ｂとの間におけるリーク電流を防止できる。
技術で形成される。この分離溝１１の分離幅は、メモリ
セル２の高集積化に伴い、例えば０．５［μｍ］程度に
微細化される。この微細化に伴なって、分離溝１１、こ
の分離溝１１に埋め込まれる絶縁体１２の夫々には微小
欠陥が発生し易いが、前述のように、n+型半導体領域７
Ａ、n+型半導体領域７Ｂの夫々が同一の電位に設定され
ているので、分離溝１１や絶縁体１２に微小欠陥が生じ
ても、Ｐ−ＭＩＳ形成領域６ＡとＮ−ＭＩＳ形成領域６
Ｂとの間におけるリーク電流を防止できる。
【００３４】このように、絶縁体４の主面上に積層され
た半導体層５のＰ−ＭＩＳ形成領域(第１素子形成領域)
６ＡとＮ−ＭＩＳ形成領域(第２素子形成領域)６Ｂとが
前記半導体層５の主面から前記絶縁体４に到達する分離
溝１１で互いに分離され、前記半導体層５のＰ−ＭＩＳ
形成領域６Ａの主面に負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ
２の夫々のチャネル形成領域として使用されるｎ型ウエ
ル領域８、前記半導体層５のＮ−ＭＩＳ形成領域６Ｂの
主面に駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域とし
て使用されるｐ型ウエル領域９の夫々が形成され、かつ
前記半導体層５のＰ−ＭＩＳ形成領域６Ａのｎ型ウエル
領域８と絶縁体４との間にn+型半導体領域７Ａ、前記半
導体層５のＮ−ＭＩＳ形成領域６Ｂのｐ型ウエル領域９
と絶縁体４との間にn+型半導体領域７Ｂの夫々が形成さ
れるＳＲＡＭ（半導体集積回路装置）において、前記n+
型半導体領域７Ａと前記n+型半導体領域７Ｂとを同一の
電位に設定する。この構成により、分離溝１１やこの分
離溝１１内に埋め込まれる絶縁体１２に微小欠陥が生じ
ても、n+型半導体領域７Ａ、n+型半導体領域７Ｂの夫々
が同一の電位に設定されているので、Ｐ−ＭＩＳ形成領
域６ＡとＮ−ＭＩＳ形成領域６Ｂとの間におけるリーク
電流を防止できる。この結果、負荷用ＭＩＳＦＥＴＱｐ
１、Ｑｐ２、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送
用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々の電気的特性を安
定化することができるので、半導体集積回路装置の電気
的信頼性を高めることができる。
た半導体層５のＰ−ＭＩＳ形成領域(第１素子形成領域)
６ＡとＮ−ＭＩＳ形成領域(第２素子形成領域)６Ｂとが
前記半導体層５の主面から前記絶縁体４に到達する分離
溝１１で互いに分離され、前記半導体層５のＰ−ＭＩＳ
形成領域６Ａの主面に負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ
２の夫々のチャネル形成領域として使用されるｎ型ウエ
ル領域８、前記半導体層５のＮ−ＭＩＳ形成領域６Ｂの
主面に駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域とし
て使用されるｐ型ウエル領域９の夫々が形成され、かつ
前記半導体層５のＰ−ＭＩＳ形成領域６Ａのｎ型ウエル
領域８と絶縁体４との間にn+型半導体領域７Ａ、前記半
導体層５のＮ−ＭＩＳ形成領域６Ｂのｐ型ウエル領域９
と絶縁体４との間にn+型半導体領域７Ｂの夫々が形成さ
れるＳＲＡＭ（半導体集積回路装置）において、前記n+
型半導体領域７Ａと前記n+型半導体領域７Ｂとを同一の
電位に設定する。この構成により、分離溝１１やこの分
離溝１１内に埋め込まれる絶縁体１２に微小欠陥が生じ
ても、n+型半導体領域７Ａ、n+型半導体領域７Ｂの夫々
が同一の電位に設定されているので、Ｐ−ＭＩＳ形成領
域６ＡとＮ−ＭＩＳ形成領域６Ｂとの間におけるリーク
電流を防止できる。この結果、負荷用ＭＩＳＦＥＴＱｐ
１、Ｑｐ２、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送
用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々の電気的特性を安
定化することができるので、半導体集積回路装置の電気
的信頼性を高めることができる。
【００３５】また、分離溝１１に絶縁体４に到達しない
分離不良が生じても、n+型半導体領域７Ａ、n+型半導体
領域７Ｂの夫々が同一電位に設定されているので、分離
不良が発生した分離溝１１でＰ−ＭＩＳ形成領域６Ａ、
Ｎ−ＭＩＳ形成領域６Ｂの夫々が分離される各メモリセ
ル２の不良を防止することができる。
分離不良が生じても、n+型半導体領域７Ａ、n+型半導体
領域７Ｂの夫々が同一電位に設定されているので、分離
不良が発生した分離溝１１でＰ−ＭＩＳ形成領域６Ａ、
Ｎ−ＭＩＳ形成領域６Ｂの夫々が分離される各メモリセ
ル２の不良を防止することができる。
【００３６】また、Ｐ−ＭＩＳ形成領域６ＡとＮ−ＭＩ
Ｓ形成領域６Ｂとの間におけるリーク電流を防止できる
ので、分離溝１１の更なる微細化を図ることができる。
Ｓ形成領域６Ｂとの間におけるリーク電流を防止できる
ので、分離溝１１の更なる微細化を図ることができる。
【００３７】また、Ｐ−ＭＩＳ形成領域６ＡとＮ−ＭＩ
Ｓ形成領域６Ｂとの間における分離溝１１を浅く形成す
ることができるので、ＳＲＡＭの歩留まりを高めること
ができる。
Ｓ形成領域６Ｂとの間における分離溝１１を浅く形成す
ることができるので、ＳＲＡＭの歩留まりを高めること
ができる。
【００３８】（実 施 例 ２）本発明の実施例２である
ＳＲＡＭのメモリセルの概略構成を図４(断面図)に示
す。
ＳＲＡＭのメモリセルの概略構成を図４(断面図)に示
す。
【００３９】図４に示すように、ＳＲＡＭのメモリセル
は、半導体チップ１のメモリセルアレイ形成領域内にお
いて、フィールド絶縁膜１０で周囲を規定された半導体
層５のＰ−ＭＩＳ形成領域(第１素子形成領域)６Ａに負
荷用ＭＩＳＦＥＴＱｐ１を塔載し、フィールド絶縁膜１
０で周囲を規定された半導体層５のＰ−ＭＩＳ形成領域
（第２素子形成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１
を塔載する。このＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ
形成領域６Ｂの夫々は、半導体層５の主面からその深さ
方向に向って絶縁体４に到達する分離溝１１及びこの分
離溝１１内に埋め込まれた絶縁体１２で互いに絶縁分離
される。
は、半導体チップ１のメモリセルアレイ形成領域内にお
いて、フィールド絶縁膜１０で周囲を規定された半導体
層５のＰ−ＭＩＳ形成領域(第１素子形成領域)６Ａに負
荷用ＭＩＳＦＥＴＱｐ１を塔載し、フィールド絶縁膜１
０で周囲を規定された半導体層５のＰ−ＭＩＳ形成領域
（第２素子形成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１
を塔載する。このＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ
形成領域６Ｂの夫々は、半導体層５の主面からその深さ
方向に向って絶縁体４に到達する分離溝１１及びこの分
離溝１１内に埋め込まれた絶縁体１２で互いに絶縁分離
される。
【００４０】前記半導体層５のＰ−ＭＩＳ形成領域６Ａ
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａが形成される。
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａが形成される。
【００４１】前記半導体層５のＮ−ＭＩＳ形成領域６Ｂ
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n-型半導体領域１７が形成される。このn-型半導体領域
１７は、n+型半導体領域７の不純物濃度に比べて低い不
純物濃度に設定され、例えば単結珪素基板５Ａで構成さ
れる。このように、ｐ型ウエル領域９と絶縁体４との間
にn-型半導体領域１７を形成することにより、n+型半導
体領域１５をエミッタ領域、ｐ型ウエル領域９をベース
領域、n-型半導体領域１７をコレクタ領域とする寄生バ
イポーラトランジスタの寄生動作を防止することができ
る。
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n-型半導体領域１７が形成される。このn-型半導体領域
１７は、n+型半導体領域７の不純物濃度に比べて低い不
純物濃度に設定され、例えば単結珪素基板５Ａで構成さ
れる。このように、ｐ型ウエル領域９と絶縁体４との間
にn-型半導体領域１７を形成することにより、n+型半導
体領域１５をエミッタ領域、ｐ型ウエル領域９をベース
領域、n-型半導体領域１７をコレクタ領域とする寄生バ
イポーラトランジスタの寄生動作を防止することができ
る。
【００４２】前記負荷用ＭＩＳＦＥＴＱｐ１は、そのチ
ャネル形成領域として使用するｎ型ウエル領域８の主面
に構成される。駆動用ＭＩＳＦＥＴＱｄ１は、そのチャ
ネル形成領域として使用するｐ型ウエル領域９の主面に
構成される。
ャネル形成領域として使用するｎ型ウエル領域８の主面
に構成される。駆動用ＭＩＳＦＥＴＱｄ１は、そのチャ
ネル形成領域として使用するｐ型ウエル領域９の主面に
構成される。
【００４３】前記ｎ型ウエル領域８は例えば０［Ｖ］電
位に固定される。ｐ型ウエル領域９は例えば−２．５
［Ｖ］電位に固定される。n+型半導体領域７Ａ、n-型半
導体領域１７の夫々は例えば０［Ｖ］電位に固定され
る。つまり、n+型半導体領域７Ａ、n-型半導体領域１７
の夫々は同一の電位に設定される。
位に固定される。ｐ型ウエル領域９は例えば−２．５
［Ｖ］電位に固定される。n+型半導体領域７Ａ、n-型半
導体領域１７の夫々は例えば０［Ｖ］電位に固定され
る。つまり、n+型半導体領域７Ａ、n-型半導体領域１７
の夫々は同一の電位に設定される。
【００４４】このように、n+型半導体領域７Ａ、n-型半
導体領域１７の夫々を同一の電位に設定することによ
り、前述の実施例１と同様の効果が得られる。
導体領域１７の夫々を同一の電位に設定することによ
り、前述の実施例１と同様の効果が得られる。
【００４５】（実 施 例 ３）本発明の実施例２である
ＳＲＡＭのメモリセルの概略構成を図５(断面図)に示
す。
ＳＲＡＭのメモリセルの概略構成を図５(断面図)に示
す。
【００４６】図５に示すように、ＳＲＡＭのメモリセル
は、半導体チップ１のメモリセルアレイ形成領域内にお
いて、フィールド絶縁膜１０で周囲を規定された半導体
層５のＰ−ＭＩＳ形成領域(第１素子形成領域)６Ａに負
荷用ＭＩＳＦＥＴＱｐ１を塔載し、フィールド絶縁膜１
０で周囲を規定された半導体層５のＰ−ＭＩＳ形成領域
（第２素子形成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１
を塔載する。このＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ
形成領域６Ｂの夫々は、半導体層５の主面からその深さ
方向に向って絶縁体４に到達する分離溝１１及びこの分
離溝１１内に埋め込まれた絶縁体１２で互いに絶縁分離
される。
は、半導体チップ１のメモリセルアレイ形成領域内にお
いて、フィールド絶縁膜１０で周囲を規定された半導体
層５のＰ−ＭＩＳ形成領域(第１素子形成領域)６Ａに負
荷用ＭＩＳＦＥＴＱｐ１を塔載し、フィールド絶縁膜１
０で周囲を規定された半導体層５のＰ−ＭＩＳ形成領域
（第２素子形成領域）６Ｂに駆動用ＭＩＳＦＥＴＱｄ１
を塔載する。このＰ−ＭＩＳ形成領域６Ａ、Ｎ−ＭＩＳ
形成領域６Ｂの夫々は、半導体層５の主面からその深さ
方向に向って絶縁体４に到達する分離溝１１及びこの分
離溝１１内に埋め込まれた絶縁体１２で互いに絶縁分離
される。
【００４７】前記半導体層５のＮ−ＭＩＳ形成領域６Ｂ
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n-型半導体領域１７が形成される。
の主面にはｐ型ウエル領域９が形成される。また、Ｎ−
ＭＩＳ形成領域６Ｂにおいて、ｐ型ウエル領域９と絶縁
体４との間には、ｐ型ウエル領域９の底面部に接触する
n-型半導体領域１７が形成される。
【００４８】前記半導体層５のＰ−ＭＩＳ形成領域６Ａ
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａ1 が形成される。また、Ｐ−ＭＩＳ
形成領域６Ａにおいて、n+型半導体領域７Ａ1 と絶縁体
４との間にはn-型半導体領域１７が形成される。このn-
型半導体領域１７は、n+型半導体領域７Ａ1 の不純物濃
度に比べて低い不純物濃度に設定され、例えば単結晶珪
素基板５Ａで構成される。
の主面にはｎ型ウエル領域８が形成される。また、Ｐ−
ＭＩＳ形成領域６Ａにおいて、ｎ型ウエル領域８と絶縁
体４との間には、ｎ型ウエル領域８の底面部に接触する
n+型半導体領域７Ａ1 が形成される。また、Ｐ−ＭＩＳ
形成領域６Ａにおいて、n+型半導体領域７Ａ1 と絶縁体
４との間にはn-型半導体領域１７が形成される。このn-
型半導体領域１７は、n+型半導体領域７Ａ1 の不純物濃
度に比べて低い不純物濃度に設定され、例えば単結晶珪
素基板５Ａで構成される。
【００４９】前記n+型半導体領域７Ａ1 、n-型半導体領
域１７の夫々は例えば０［Ｖ］電位に固定される。つま
り、n+型半導体領域７Ａ1 、n-型半導体領域１７の夫々
は同一の電位に設定される。
域１７の夫々は例えば０［Ｖ］電位に固定される。つま
り、n+型半導体領域７Ａ1 、n-型半導体領域１７の夫々
は同一の電位に設定される。
【００５０】このように、n+型半導体領域７Ａ1 、n-型
半導体領域１７の夫々を同一の電位に設定することによ
り、前述の実施例１と同様の効果が得られる。
半導体領域１７の夫々を同一の電位に設定することによ
り、前述の実施例１と同様の効果が得られる。
【００５１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５３】半導体集積回路装置の電気的信頼性を高め
ることができる。
ることができる。
【図１】本発明の実施例１であるＳＲＡＭの要部平面
図。
図。
【図２】前記ＳＲＡＭのメモリセルの等価回路図。
【図３】図１に示すＡ−Ａ切断線で切った断面図。
【図４】本発明の実施例２であるＳＲＡＭの要部断面
図。
図。
【図５】本発明の実施例３であるＳＲＡＭの要部断面
図。
図。
１…半導体チップ、２…メモリセル、３…支持基板、４
…絶縁体、５…半導体層、６Ａ…Ｐ−ＭＩＳ形成領域、
６Ｂ…Ｎ−ＭＩＳ形成領域、７Ａ，７Ｂ…n+型半導体領
域、８…ｎ型ウエル領域、９…ｐ型ウエル領域、１０…
フィールド絶縁膜、１１…分離溝、１２…絶縁体、１３
…ゲート絶縁膜、１４…ゲート電極、１５…n+型半導体
領域、１６…p+型半導体領域、１７…n-型半導体領域。
…絶縁体、５…半導体層、６Ａ…Ｐ−ＭＩＳ形成領域、
６Ｂ…Ｎ−ＭＩＳ形成領域、７Ａ，７Ｂ…n+型半導体領
域、８…ｎ型ウエル領域、９…ｐ型ウエル領域、１０…
フィールド絶縁膜、１１…分離溝、１２…絶縁体、１３
…ゲート絶縁膜、１４…ゲート電極、１５…n+型半導体
領域、１６…p+型半導体領域、１７…n-型半導体領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ａ Ｃ
Claims (3)
- 【請求項１】 絶縁体の主面上に積層された半導体層の
第１素子形成領域と第２素子形成領域とが前記半導体層
の主面から前記絶縁体に到達する分離溝で互いに分離さ
れ、前記半導体層の第１素子形成領域の主面にｐチャネ
ルＭＩＳＦＥＴのチャネル形成領域として使用されるｎ
型ウエル領域、前記半導体層の第２素子形成領域の主面
にｎチャネルＭＩＳＦＥＴのチャネル形成領域として使
用されるｐ型ウエル領域の夫々が形成され、かつ前記半
導体層の第１素子形成領域のｎ型ウエル領域と絶縁体と
の間にｎ型の第１半導体領域、前記半導体層の第２素子
形成領域のｐ型ウエル領域と絶縁体との間にｎ型の第２
半導体領域の夫々が形成される半導体集積回路装置にお
いて、前記ｎ型の第１半導体領域と前記ｎ型の第２半導
体領域とが同一の電位に設定されていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記ｎ型の第２半導体領域は、前記ｎ型
の第１半導体領域に比べて低い不純物濃度に設定されて
いることを特徴とする請求項１に記載の半導体集積回路
装置。 - 【請求項３】 前記半導体層の第１素子形成領域のｎ型
の第１半導体領域と絶縁体との間には、この第１半導体
領域に比べて低い不純物濃度に設定されたｎ型の第３半
導体領域が形成されていることを特徴とする請求項１に
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167792A JPH0831954A (ja) | 1994-07-20 | 1994-07-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167792A JPH0831954A (ja) | 1994-07-20 | 1994-07-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831954A true JPH0831954A (ja) | 1996-02-02 |
Family
ID=15856201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167792A Pending JPH0831954A (ja) | 1994-07-20 | 1994-07-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012528484A (ja) * | 2009-05-28 | 2012-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路デバイス及びその形成方法 |
-
1994
- 1994-07-20 JP JP6167792A patent/JPH0831954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012528484A (ja) * | 2009-05-28 | 2012-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路デバイス及びその形成方法 |
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