JPH0832004B2 - 映像信号のデジタル記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号を１画面分記憶する画像メモリ装
置等のようにアナログの映像信号をA/D変換して記憶す
るための映像信号のデジタル記憶装置に関するものであ
る。

〔従来の技術〕

VTR［video tape recorder］やテレビジョン受信機に
用いられる従来の映像信号のデジタル記憶装置としての
画像メモリ装置を第３図に示す。

NTSC方式の映像信号は、サンプリングクロック発生回
路21とA/D変換回路22とに入力される。サンプリングク
ロック発生回路21では、入力された映像信号の垂直・水
平同期信号とメモリコントロール回路23からの基準信号
とによって１画面分（１フィールド分又は１フレーム
分）のサンプリングクロックを発生する。このサンプリ
ングクロックは、前記A/D変換回路22に送られる。これ
により、A/D変換回路22では、このサンプリングクロッ
クに基づいて映像信号をサンプリングし６ビット量子化
してデジタル信号に変換する。このデジタル信号は、６
ビットずつをパラレルに画像メモリ素子24に送られる。
この際、前記メモリコントロール回路23は、サンプリン
グクロック発生回路21からのクロックに基づいて、先頭
値から１番地ずつ進むアドレスをこの画像メモリ素子24
に送る。従って、画像メモリ素子24では、A/D変換回路2
2から送られて来る６ビットのデジタル信号を順次この
アドレスに記憶して行く。

このようにして記憶された１画面分のデジタル信号の
読み出しの際には、メモリコントロール回路23が再び先
頭値から１番地ずつ進むアドレスを画像メモリ素子24に
順次送る。このため、ラッチ回路25では、メモリコント
ロール回路23からのコントロール信号に基づいて、この
画像メモリ素子24の各アドレスのデジタル信号を順次ラ
ッチし、デコーダ回路26に送り出す。デコーダ回路26
は、送り込まれた６ビットずつのデジタル信号をデコー
ドしてアナログの映像信号に復元する。そして、このデ
コーダ回路26から出力された映像信号がCRT表示装置27
に送られて映像が映し出される。

このような画像メモリ装置は、TVやVTR等におけるス
チル表示や画質改善のために用いられる。

〔発明が解決しようとする課題〕

ここで、NTSC方式における映像信号の水平走査周波数
は、15.734kHzである。ところが、パーソナルコンピュ
ータにおけるCRT表示用の映像信号は、これの２倍の水
平走査周波数を有する31.5kHzのものが主流となってい
る。

このため、従来の画像メモリ装置の構成を用いてこの
パーソナルコンピュータ用の映像信号を記憶させようと
すると、A/D変換回路22や画像メモリ素子24を始めとし
て周辺回路をも含む全ての回路素子を処理周波数の高い
ものにする必要がある。

従って、従来は、記憶しようとするアナログ信号が必
要とするサンプリングクロックの周波数が高くなるほ
ど、これに対応する処理周波数の高い回路素子を用いる
必要があるので、装置が高価になるという問題点を有し
ていた。

〔課題を解決するための手段〕

本発明に係る映像信号のデジタル記憶装置は、上記課
題を解決するために、アナログの映像信号をA/D変換し
て記憶する映像信号のデジタル記憶装置において、入力
されたアナログ映像信号の水平走査周波数のうち予め定
めた第１の周波数あるいは第１の周波数の２倍の周波数
の第２の周波数の何れかを検知し、第１の周波数を検知
したときに第１の判別信号を出力し、第２の周波数を検
知したときに第２の判別信号を出力する水平走査周波数
検知回路と、上記第１の周波数に対応する周波数を有す
るサンプリングクロックを発生するサンプリングクロッ
ク発生回路と、このサンプリングクロックの立ち上がり
に基づいてアナログの映像信号をA/D変換する第1A/D変
換回路と、この第1A/D変換回路から出力されたデジタル
の映像信号を記憶する第１記憶装置と、上記サンプリン
グクロックの立ち下がりに基づいてアナログの映像信号
をA/D変換する第2A/D変換回路と、この第2A/D変換回路
から出力されたデジタルの映像信号を記憶する第２記憶
装置と、上記水平走査周波数検知回路からの第１の判別
信号に基づいて上記第１記憶装置に記憶されたデジタル
の映像信号を書き込み順に読み出すと共に、上記第２の
判別信号に基づいて上記第１記憶装置および第２記憶装
置に記憶されたデジタルの映像信号を書き込み順に交互
に読み出す読出制御回路と、上記読出制御回路により読
み出されたデジタルの映像信号を元の入力されたアナロ
グの映像信号に復元するデコーダ回路とを有することを
特徴としている。

〔作用〕

上記構成の映像信号のデジタル記憶装置によれば、第
1A/D変換回路は、サンプリングクロックの立ち上がりに
基づいて変換し、第2A/D変換回路は、サンプリングクロ
ックの立ち下がりに基づいて変換するようになっている
ので、第2A/D変換回路におけるサンプリングは、第1A/D
変換回路における各サンプリング間隔のほぼ中央のタイ
ミングで行うことができる。

また、上記サンプリングクロックは、第１の周波数に
対応する周波数をしているので、第１の周波数の２倍の
第２の周波数の水平走査周波数を有する映像信号をサン
プリングできる。つまり、第１及び第2A/D変換回路によ
って、本来必要とするサンプリングクロックの1/2の周
波数でサンプリングできるので、第１の周波数に対応し
たサンプリングクロックによって、第１の周波数の２倍
の第２の周波数の水平走査周波数を有する映像信号をサ
ンプリングすることができる。

また、サンプリングクロック発生回路によって発生す
るサンプリングクロックは、第１の周波数に対応した周
波数を有しているので、第１の周波数の水平走査周波数
を有する映像信号を第1A/D変換によって変換することが
できる。

また、読出制御回路は、水平走査周波数検知回路から
の第１の判別信号に基づいて上記第１記憶装置に記憶さ
れたデジタルの映像信号を書き込み順に読み出すと共
に、上記第２の判別信号に基づいて上記第１記憶装置お
よび第２記憶装置に記憶されたデジタルの映像信号を書
き込み順に交互に読み出すようになっているので、異な
る水平走査周波数を有する映像信号を自動的に判別して
読み出すことができる。

さらに、第１記憶装置と第２記憶装置とは、読出制御
回路の制御信号によって個別に制御されるので、サンプ
リングクロックと同じ処理周波数で書き込み処理を行な
うことができる。そして、読出制御回路によって各記憶
装置から読み出したデジタル信号を一旦ラッチしておい
て、ここから交互に取り出して繋ぎ合わせるようにすれ
ば、サンプリングクロックと同じ処理周波数で各記憶装
置における読み出し処理を行うことができる。

したがって、本発明のデジタル記憶装置は、記憶され
る映像信号が本来必要とするサンプリングクロックの２
分の１の周波数に基づいて各回路素子における処理を行
なうことができるので、処理周波数の低い回路素子を使
用して、製造に係る費用を低減させることができる。

以上のことから、本発明のデジタル記憶装置は、例え
ば、第１の周波数の水平走査周波数を有する映像信号と
してNTSC方式の映像信号におけるサンプリングクロック
と同じ低い処理周波数の、安価な回路素子を使用し、NT
SC方式の映像信号のみならず、この第１の周波数の２倍
の第２の周波数の水平走査周波数を有する映像信号とし
てパーソナルコンピュータ用の映像信号の記憶も自動的
に判別して記憶することができる。つまり、本発明のデ
ジタル記憶装置では、処理周波数の低い回路素子を使用
した安価な装置で、異なる水平走査周波数を有する映像
信号を自動的に判別して記憶することができる。

なお、第2A/D変換回路は、サンプリングクロック発生
回路が発するサンプリングクロックを反転して逆相のサ
ンプリングクロックに基づいてサンプリングを行うよう
にすれば、第1A/D変換回路に用いたパルスの立ち上がり
でサンプリングを行うA/D変換回路と同じものを使用す
ることができる。即ち、この場合の第2A/D変換回路は、
逆相のサンプリングクロックを発生する回路（インバー
タ回路であってもよい）とパルスの立ち上がりでサンプ
リングを行うA/D変換回路とによって構成されることに
なる。また、パルスの立ち下がりでサンプリングを行う
２個のA/D変換回路を用いる場合には、この逆相のサン
プリングクロックを第1A/D変換回路で用いるようにすれ
ばよい。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明
すれば、以下の通りである。

本実施例は、NTSC方式による水平走査周波数が15.734
kHz（第１の周波数）の映像信号と、パーソナルコンピ
ュータ等で用いる水平走査周波数が31.5kHz（第１の周
波数）の映像信号とを１画面分記憶することができる映
像信号のデジタル記憶装置としての画像メモリ装置につ
いて示す。

映像信号は、水平走査周波数検知回路１並びに第1A/D
変換回路２及び第2A/D変換回路３に送られるようになっ
ている。水平走査周波数検知回路１は、入力された映像
信号から垂直・水平同期信号を分離する。また、水平走
査周波数検知回路１は、この映像信号の水平走査周波数
が15.734kHzであるか31.5kHzであるかの判別を行う。つ
まり、水平走査周波数検知回路１は、入力されたアナロ
グの映像信号の水平走査周波数が15.734kHzであるか31.
5kHzであるかを検知し、15.734kHzが検知されれば第１
の判別信号を出力し、31.5kHzが検知されれば第２の判
別信号を出力するようになっている。この水平走査周波
数検知回路１で分離された垂直・水平同期信号の出力端
子は、サンプリングクロック発生回路４に接続されてい
る。また、この水平走査周波数検知回路１が判別した判
別信号の出力端子は、メモリコントロール回路５に接続
されている。このメモリコントロール回路５は、入力さ
れた判別信号に基づいて、サンプリングクロック発生回
路４に基準信号を送り込むようになっている。サンプリ
ングクロック発生回路４は、この基準信号と垂直・水平
同期信号に基づいて方形波状の正相のサンプリングクロ
ックと逆相のサンプリングクロックとを発生する。逆相
のサンプリングクロックは、正相のサンプリングクロッ
クを反転させたものである。このサンプリングクロック
発生回路４は、また、これらのサンプリングクロックと
同じ周波数のクロック信号をメモリコントロール回路５
に送り込むようになっている。メモリコントロール回路
５は、このクロック信号に基づいて、先頭値から１番地
ずつ進むアドレス信号と、後に説明する第１ラッチ回路
８、第２ラッチ回路９及び切換スイッチ10の各コントロ
ール信号とを発生する。

サンプリングクロック発生回路４が発生する正相のサ
ンプリングクロックの出力端子は、前記第1A/D変換回路
２のクロック入力に接続している。また、逆相のサンプ
リングクロックの出力端子は、前記第2A/D変換回路３の
クロック入力に接続している。各A/D変換回路２・３
は、これら正相・逆相のサンプリングクロックの立ち上
がりのタイミングで、入力された映像信号をそれぞれサ
ンプリングし６ビットの量子化を行うことによりA/D変
換する回路である。従って、映像信号は、実質的にこの
サンプリングクロックの２倍の周波数でサンプリングさ
れることになる。これらのA/D変換回路２・３でA/D変換
したデジタル信号の６ビットパラレル出力端子は、それ
ぞれ第１画像メモリ素子６及び第２画像メモリ素子７に
接続している。

画像メモリ素子６・７は、それぞれNTSC方式における
映像信号の１画面分のデジタル信号を記憶することがで
きる記憶素子である。前記メモリコントロール回路５が
発生するアドレス信号の各出力端子は、これらの画像メ
モリ素子６・７のアドレス入力にそれぞれ接続してい
る。従って、各画像メモリ素子６・７は、このアドレス
信号に基づいて、入力される６ビットのデジタル信号を
順次書き込み記憶することになる。これらの画像メモリ
素子６・７の６ビットパラレル出力端子は、それぞれ第
１ラッチ回路８及び第２ラッチ回路９に接続している。
なお、これらの画像メモリ素子６・７の入出力はバス形
式とすることもできる。

ラッチ回路８・９は、それぞれ６ビットのデジタル信
号をラッチする回路である。前記メモリコントロール回
路５が発生する第１ラッチ回路８及び第２ラッチ回路９
のコントロール信号の各出力端子は、これらのラッチ回
路８・９のコントロール端子にそれぞれ接続している。
従って、各ラッチ回路８・９は、これらのコントロール
信号の立ち上がりのタイミングで、画像メモリ素子６・
７から読み出したデジタル信号をラッチする。これらの
ラッチ回路８・９の６ビットパラレル出力端子は、切換
スイッチ10の２系統の切換入力にそれぞれ接続してい
る。

切換スイッチ10は、２系統の６ビットパラレル入力の
いずれかを切り換えて出力する回路である。そして、前
記メモリコントロール回路５が発生する切換スイッチ10
のコントロール信号の出力端子がこの切換スイッチ10の
コントロール端子に接続している。従って、切換スイッ
チ10は、このコントロール信号に基づいて、このコント
ロール信号が“H"レベルの場合に第１ラッチ回路８にラ
ッチされたデジタル信号を出力し、“L"レベルの場合に
第２ラッチ回路９にラッチされたデジタル信号を出力す
ることになる。この切換スイッチ10の６ビットパラレル
出力端子は、デコーダ回路11に接続している。

したがって、上記のメモリコントロール回路５と、第
１ラッチ回路８と、第２ラッチ回路９と、切換スイッチ
10とによって、上記の各画像メモリ素子６・７に記憶さ
れたデジタル信号を書き込み順に読み出す読出制御回路
を構成している。

上記デコーダ回路11は、入力されるデジタル信号を順
次デコードしてアナログ信号の映像信号に復元する回路
である。このデコーダ回路11の出力端子は、CRT表示装
置12に接続されている。なお、切換スイッチ10がサンプ
リングクロックと同じ周波数のコントロール信号におけ
る“H"レベルと“L"レベルでデジタル信号を出力する場
合、このデコーダ回路11については、サンプリングクロ
ックの２倍の周波数でデコード処理を行う必要がある。

CRT表示装置12は、入力されたアナログ信号の映像信
号をCRTの画面に表示するための装置である。なお、こ
のCRT表示装置12も、入力される映像信号に応じて水平
走査周波数を切り換えるようになっている。

上記構成の画像メモリ装置の動作を第２図に基づいて
説明する。

入力された映像信号の水平走査周波数が31.5kHzのパ
ーソナルコンピュータ用のものである場合には、水平走
査周波数検知回路１がこれを判別して、メモリコントロ
ール回路５にこの旨の判別信号を発する。

第1A/D変換回路２は、正相のサンプリングクロックの
立ち上がりに基づいて映像信号のA/D変換を行う。従っ
て、この映像信号をサンプリングクロックの２倍の周波
数でサンプリングを行った場合における０番目、２番
目、４番目…のように偶数番目のデジタル信号が第１画
像メモリ素子６に記憶される。また、第2A/D変換回路３
は、逆相のサンプリングクロックの立ち上がりに基づい
て同じ映像信号のA/D変換を行う。従って、この映像信
号をサンプリングクロックの２倍の周波数でサンプリン
グを行った場合における１番目、３番目、５番目…のよ
うに奇数番目のデジタル信号が第２画像メモリ素子７に
記憶される。そして、これらの偶数番目及び奇数番目の
デジタル信号は、メモリコントロール回路５からのアド
レス信号に基づいて、それぞれ各画像メモリ素子６・７
の先頭アドレスから順に書き込まれる。なお、各画像メ
モリ素子６・７に送られるアドレス信号は、同じ番地の
ものでよいが、書き込みのタイミングが異なるので、第
２画像メモリ素子７に送る方の位相を遅らせておく。

このようにして各画像メモリ素子６・７に記憶された
デジタル信号を読み出す場合には、メモリコントロール
回路５が再び先頭値から１ずつ進むアドレス信号を発す
ると共に、第１ラッチ回路８及び第２ラッチ回路９並び
に切換スイッチ10の各コントロール信号を発する。第２
画像メモリ素子７に送るアドレス信号の位相を遅らせる
のは、書き込みの場合と同様である。第１ラッチ回路８
のコントロール信号は、サンプリングクロックと同じ周
波数の方形波状である。また、第２ラッチ回路９のコン
トロール信号は、この第１ラッチ回路８のコントロール
信号を反転したものである。各ラッチ回路８・９は、そ
れぞれこれらのコントロール信号の立ち上がりでラッチ
動作を行う。さらに、切換スイッチ10のコントロール信
号は、第１ラッチ回路８のコントロール信号の位相を90
°遅らせたものである。

そして、まずアドレス信号に基づいて、各画像メモリ
素子６・７に記憶されたデジタル信号が書き込み順に交
互に読み出される。すると、ラッチ回路８・９のコント
ロール信号に基づいて、この読み出されたデジタル信号
が交互に各ラッチ回路８・９にラッチされる。そして、
切換スイッチ10のコントロール信号に基づいて、ラッチ
された各デジタル信号が交互にこの切換スイッチ10から
順次出力されることになる。

従って、例えば切換スイッチ10のコントロール信号が
“H"レベルのときに０番目のデジタル信号が出力される
と、次の“L"レベルのときには１番目のデジタル信号が
出力され、さらに“H"レベルになると２番目のデジタル
信号が出力され、以下順次サンプリング順にデジタル信
号が出力されるので、元の映像信号をサンプリングクロ
ックの２倍の周波数でA/D変換した場合と同じデジタル
信号を得ることができる。また、ここまでの各回路の処
理動作は、全てサンプリングクロックと同じ処理周波数
による。

入力された映像信号の水平走査周波数が15.734kHzのN
TSC方式によるものである場合には、水平走査周波数検
知回路１がこれを判別して、メモリコントロール回路５
にこの旨の判別信号を発する。すると、このメモリコン
トロール回路５は、切換スイッチ10に常に“H"レベルの
コントロール信号を発して、第１ラッチ回路８にラッチ
されたデジタル信号のみを出力させるようにする。ま
た、第２画像メモリ素子７に対する位相の遅れたアドレ
ス信号も不要となり、サンプリングクロック発生回路４
も逆相のサンプリングクロックを第2A/D変換回路３に送
らなくなる。従って、この場合には、第３図に示す従来
の画像メモリ装置と同様に動作する。

以上のように本実施例の画像メモリ装置では、入力さ
れた映像信号が水平走査周波数が15.734kHzのNTSC方式
のものであれば、第1A/D変換回路２のみでA/D変換し、
画像メモリ素子６に記憶するようになっており、また、
入力された映像信号が水平走査周波数が31.5kHzのパー
ソナルコンピュータ用のものであれば、第1A/D変換回路
２および第2A/D変換回路３でA/D変換し、画像メモリ素
子６および画像メモリ素子７に記憶するようになってい
る。そして、水平走査周波数がNTSC方式の場合には、画
素メモリ素子６から書き込み順に読み出し、また、水平
走査周波数がパーソナルコンピュータ用のものであれ
ば、画素メモリ６・７から書き込み順に交互に読み出す
ようになっている。つまり、入力されたアナログの映像
信号は、異なる水平走査周波数を有していても、自動的
に判別されて記憶され、読み出される。

従って、本実施例の画像メモリ装置は、デコーダ回路
11及びCRT表示装置12を除いて、全ての回路をNTSC方式
の映像信号におけるサンプリングクロックと同じ低い処
理周波数のもので構成しながら、NTSC方式の映像信号の
みならず、水平走査周波数が２倍になるパーソナルコン
ピュータ用の映像信号の１画面分の記憶も自動的に判別
して行うことができる。

〔発明の効果〕

本発明に係るアナログ信号のデジタル記憶装置は、以
上のように、アナログの映像信号をA/D変換して記憶す
る映像信号のデジタル記憶装置において、入力されたア
ナログの映像信号の水平走査周波数のうち予め定めた第
１の周波数あるいは第１の周波数の２倍の周波数の第２
の周波数の何れかを検知し、第１の周波数を検知したと
きに第１の判別信号を出力し、第２の周波数を検知した
ときに第２の判別信号を出力する水平走査周波数検知回
路と、上記第１の周波数に対応する周波数を有するサン
プリングクロックを発生するサンプリングクロック発生
回路と、このサンプリングクロックの立ち上がりに基づ
いてアナログの映像信号をA/D変換する第1A/D変換回路
と、この第1A/D変換回路から出力されたデジタルの映像
信号を記憶する第１記憶装置と、上記サンプリングクロ
ックの立ち下がりに基づいてアナログの映像信号をA/D
変換する第2A/D変換回路と、この第2A/D変換回路から出
力されたデジタルの映像信号を記憶する第２記憶装置
と、上記水平走査周波数検知回路からの第１の判別信号
に基づいて上記第１記憶装置に記憶されたデジタルの映
像信号を書き込み順に読み出すと共に、上記第２の判別
信号に基づいて上記第１記憶装置および第２記憶装置に
記憶されたデジタルの映像信号を書き込み順に交互に読
み出す読出制御回路と、上記読出制御回路により読み出
されたデジタルの映像信号を元の入力されたアナログの
映像信号に復元するデコーダ回路とを有する構成をなし
ている。

これにより、異なる水平走査周波数を有する映像信号
を自動的に判別して、記憶し読み出すことができ、しか
も記憶される映像信号が本来必要とするサンプリングク
ロックの２分の１の周波数に基づいて処理を行うことか
できるので、処理周波数の低い回路素子を使用すること
ができる。

従って、本発明のデジタル記憶装置は、処理周波数の
低いA/D変換回路や記憶装置を用いることができるの
で、装置のコストダウンを図ることができるという効果
を奏する。また、映像信号が高い周波数によるサンプリ
ングを必要とする場合にも、回路の動作マージンが向上
するので、装置の信頼性を高めることができるという効
果を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図は画像メモリ装置のブロック図、第２図は画
像メモリ装置の各信号波形を示すタイムチャートであ
る。第３図は従来例を示すものであって、画像メモリ装
置のブロック図である。 １は水平走査周波数検知回路、２は第1A/D変換回路、３
は第2A/D変換回路、４はサンプリングクロック発生回
路、５はメモリコントロール回路（読出制御回路）、６
は第１画像メモリ素子（第１記憶回路）、７は第２画像
メモリ素子（第２記憶回路）、８は第１ラッチ回路（読
出制御回路）、９は第２ラッチ回路（読出制御回路）、
10は切換スイッチ（読出制御回路）、11はデコーダ回路
である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログの映像信号をA/D変換して記憶す
   る映像信号のデジタル記憶装置において、 入力されたアナログの映像信号の水平走査周波数のうち
   予め定めた第１の周波数あるいは第１の周波数の２倍の
   周波数の第２の周波数の何れかを検知し、第１の周波数
   を検知したときに第１の判別信号を出力し、第２の周波
   数を検知したときに第２の判別信号を出力する水平走査
   周波数検知回路と、 上記第１の周波数に対応した周波数を有するサンプリン
   グクロックを発生するサンプリングクロック発生回路
   と、 このサンプリングクロックの立ち上がりに基づいてアナ
   ログの映像信号をA/D変換する第1A/D変換回路と、 この第1A/D変換回路から出力されたデジタルの映像信号
   を記憶する第１記憶装置と、 上記サンプリングクロックの立ち下がりに基づいてアナ
   ログの映像信号をA/D変換する第2A/D変換回路と、 この第2A/D変換回路から出力されたデジタルの映像信号
   を記憶する第２記憶装置と、 上記水平走査周波数検知回路からの第１の判別信号に基
   づいて上記第１記憶装置に記憶されたデジタルの映像信
   号を書き込み順に読み出すと共に、上記第２の判別信号
   に基づいて上記第１記憶装置および第２記憶装置に記憶
   されたデジタルの映像信号を書き込み順に交互に読み出
   す読出制御回路と、 上記読出制御回路により読み出されたデジタルの映像信
   号を元の入力されたアナログの映像信号に復元するデコ
   ーダ回路とを有することを特徴とする映像信号のデジタ
   ル記憶装置。