JPH08320670A - マトリクス型画像表示装置用駆動回路 - Google Patents

Abstract

(57)【要約】 【構成】 画像信号線Ｈの画像信号をスイッチトランジ
スタＳＷをＯＮすることによって容量性負荷Ｃに書込
み、その容量性負荷Ｃの端子電圧を階調信号としてアク
ティブマトリクス型液晶表示装置のＴＦＴへ与える駆動
回路２１において、トランジスタＳＷのＯＮ時にそのチ
ャネル部に発生する電荷を、サンプリングＯＦＦ時に吸
収する電荷補償用トランジスタＱを設け、そのトランジ
スタＱを遅延回路Ｄで遅延して制御する。 【効果】 バッファＢおよびインバータＩＮの特性のば
らつきなどによって動作タイミングにずれが生じても、
トランジスタＳＷのＯＦＦ時にはトランジスタＱはＯＦ
Ｆとなっており、前記電荷を吸収して、負荷Ｃの端子間
電圧、すなわち画素駆動用のＴＦＴへの階調信号の変動
を抑えて、ちらつきを防止することができる。また、従
来に比べて遅延回路Ｄを付加するだけの簡便な構成で実
現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置などの画
素電極がマトリクス配列された画像表示装置において、
画素電極に印加すべき表示画像に対応した階調信号を出
力するための回路に関し、特に低温で成膜される多結晶
シリコンを用いる駆動回路に関する。

【０００２】

【従来の技術】前記マトリクス型画像表示装置の一例と
して、たとえばＴＦＴ（Thin Film Transistor）液晶表
示装置は、マトリクス配列された各画素電極を駆動する
ために、相互に直交配列された複数の走査信号線とデー
タ信号線との各交点に前記ＴＦＴが形成され、このＴＦ
Ｔが前記走査信号線からの選択信号によってＯＮされて
いる期間だけデータ信号線からの階調信号をサンプルホ
ールド用のコンデンサに蓄積し、そのコンデンサの端子
間電圧を画素電極に印加することによって画像表示を行
なうものである。したがって、時間軸方向に連続する画
像信号を所定の周期で離散化して、空間的な一次元方向
に並べ替えて、階調信号として前記データ信号線へ出力
する駆動回路が必要となる。

【０００３】図９は、そのようなマトリクス型画像表示
装置に階調信号を出力するための典型的な従来技術の駆
動回路１の一部分の構成を示すブロック図である。シフ
トレジスタなどで実現される走査回路２からは、複数の
サンプリング信号線ｓ１，ｓ２，…（総称するときには
参照符ｓで示す）へ、前記所定周期毎に、かつ各サンプ
リング信号線ｓ間で相互にＯＮ期間が重複することのな
いように、サンプリング信号が順次出力される。

【０００４】前記各サンプリング信号線ｓのサンプリン
グ信号は、それぞれバッファｂ１，ｂ２，…（総称する
ときには参照符ｂで示す）を介して、スイッチトランジ
スタｓｗ１，ｓｗ２，…（総称するときには参照符ｓｗ
で示す）のゲートに与えられる。前記サンプリング信号
のＯＮ期間に、スイッチトランジスタｓｗを介して、画
像信号線ｈの電圧が、データ信号線に寄生している容量
性負荷ｃ１，ｃ２，…（総称するときには参照符ｃで示
す）に書込まれてゆく。

【０００５】前記各スイッチトランジスタｓｗに関連し
て、電荷補償用トランジスタｑ１，ｑ２，…（総称する
ときには参照符ｑで示す）が設けられている。前記スイ
ッチトランジスタｓｗのゲートは前記サンプリング信号
線ｓからバッファｂを介して走査回路２に接続され、ド
レインは画像信号線ｈに接続され、ソースは容量性負荷
ｃに接続されている。一方、前記電荷補償用トランジス
タｑのゲートは、インバータｉｎ１，ｉｎ２，…（総称
するときには参照符ｉｎで示す）をそれぞれ介してサン
プリング信号線ｓに接続され、ドレインおよびソースは
前記スイッチトランジスタｓｗと容量性負荷ｃとを接続
するラインｋ１，ｋ２，…に接続されている。各容量性
負荷ｃの端子電圧が、前記階調信号として、図示しない
データ信号線を介して画素駆動用のＴＦＴに出力され
る。

【０００６】上述のように構成された駆動回路１におい
て、前記スイッチトランジスタｓｗには、図１０（ａ）
で示すように、該スイッチトランジスタｓｗが導通して
いる間にチャネル部に電荷が生じる。図１０（ｂ）で示
すようにスイッチトランジスタｓｗが遮断すると、前記
電荷のほぼ半分は画像信号線ｈを介して、低インピーダ
ンスである前記画像信号源側に流れて除去され、残余の
電荷はハイインピーダンスの容量性負荷ｃ側に流れるこ
とになる。

【０００７】このため、従来から、前記電荷補償用トラ
ンジスタｑを設けて、スイッチトランジスタｓｗから容
量性負荷ｃへ流入しようとする電荷を、該電荷補償用ト
ランジスタｑのチャネル部に吸収するようにしている。
こうして、容量性負荷ｃに蓄えられる電荷をスイッチト
ランジスタｓｗのＯＦＦタイミングの前後で一定に保持
し、表示画像のちらつきを抑えることができる。

【０００８】

【発明が解決しようとする課題】上述のような従来技術
の駆動回路１では、対を成すスイッチトランジスタｓｗ
および電荷補償用トランジスタｑは、サンプリング信号
線ｓから与えられるサンプリング信号によってＯＮ／Ｏ
ＦＦ駆動されるので、バッファｂを介する図１１（ａ）
で示すようなスイッチトランジスタｓｗに与えられるサ
ンプリング信号に対して、インバータｉｎを介して電荷
補償用トランジスタｑに与えられるサンプリング信号に
は、バッファｂおよびインバータｉｎを構成するトラン
ジスタの特性のばらつき等から、図１１（ｂ）で示すよ
うに位相差が生じることがある。

【０００９】すなわち、前記スイッチトランジスタｓｗ
へのサンプリング信号に同期した参照符α１で示す信号
に対して、参照符α２で示す信号のように進みが生じた
り、参照符α３で示す信号のように遅れが生じたりす
る。特に、参照符α２で示すように、電荷補償用トラン
ジスタｑへのサンプリング信号の立上がりタイミングが
スイッチトランジスタｓｗへのサンプリング信号の立下
がりタイミングよりも速いときには、スイッチトランジ
スタｓｗのＯＦＦタイミングには、既に電荷補償用トラ
ンジスタｑには階調信号による電荷が蓄積されている。

【００１０】したがって、前記図１０（ａ）で示すよう
なスイッチトランジスタｓｗに生じた電荷は、直接、容
量性負荷ｃに流込んでしまい、前記階調信号の最大振幅
によってレベルの異なる前記ちらつきが発生してしまう
という問題がある。すなわち、階調信号の最大振幅が小
さい程、電荷による影響が大きく、ちらつきのレベルが
高くなる。

【００１１】特に、スイッチトランジスタｓｗの半導体
層が多結晶シリコンによって形成されているときには、
同じ容量の容量性負荷ｃを駆動するにあたって、前記デ
ータ信号のレベルに対するちらつきのレベルのばらつき
が非常に大きくなる。これは、多結晶シリコンが単結晶
シリコンと比較して電子移動度が低いことなどに起因し
て、前記同じ容量の容量性負荷ｃを駆動するにあたっ
て、チャネル部の面積が大きく、かつ特性のばらつきも
大きくなってしまうためである。

【００１２】このため、このような不具合を解消するた
めの他の従来技術が、特開平４−１７９９９６号公報で
示されている。

【００１３】図１２は、前記他の従来技術の駆動回路１
１の一部分の構成を示すブロック図であり、前述の図９
で示す構成に類似し、対応する部分には同一の参照符を
付してその説明を省略する。この駆動回路１１では、各
スイッチトランジスタｓｗは、対応するサンプリング信
号線ｓからのサンプリング信号によって、ＯＮ／ＯＦＦ
駆動される。しかしながら、電荷補償用トランジスタｑ
では、次段のスイッチトランジスタのためのサンプリン
グ信号線、すなわち電荷補償用トランジスタｑ１の場合
にはサンプリング信号線ｓ２のサンプリング信号がイン
バータｉｎ１で反転されて、ＯＮ／ＯＦＦ駆動に用いら
れる。

【００１４】このため、たとえばサンプリング信号線ｓ
１のサンプリング信号が図１３（ａ）で示されるとき、
サンプリング信号線ｓ２のサンプリング信号は、図１３
（ｂ）で示されるように、前記サンプリング信号線ｓ１
のサンプリング信号線のＯＮ期間ｗ１内に立上がり、Ｏ
Ｎ期間が重複する必要がある。これによって、図１３
（ｃ）で示すように、サンプリング信号に同期した参照
符β１で示す信号に対して、参照符β２で示すように進
みが生じても、また参照符β３で示すように遅れが生じ
ても、電荷補償用トランジスタｑへのサンプリング信号
の立上がりタイミングをスイッチトランジスタｓｗへの
サンプリング信号の立下がりタイミングよりも確実に遅
らせて、前記電荷を吸収することが可能となる。

【００１５】しかしながら、この従来技術では、隣接し
たサンプリング信号線ｓ間でサンプリング信号のＯＮ期
間を重複させるために、図１４（ａ）で示すような画像
信号を、図１４（ｂ）および図１４（ｃ）で示すよう
に、前記サンプリング信号に対応して分割し、かつそれ
に合せてサンプリング信号線ｓを複数、図１２では２つ
のグループに区分し、その２つのグループ毎に専用の画
像信号線ｈ１，ｈ２を介して画像信号を送信する必要が
ある。したがって、画像信号を処理する外部回路の回路
規模が大きくなるという新たな問題が生じる。

【００１６】本発明の目的は、簡単な構成で、信号線に
出力すべき階調信号をサンプリングするスイッチング素
子に発生した電荷を確実に除去し、表示画像へのちらつ
きの発生を抑えることができるマトリクス型画像表示装
置用駆動回路を提供することである。

【００１７】

【課題を解決するための手段】請求項１の発明に係るマ
トリクス型画像表示装置用駆動回路は、マトリクス配列
された画素電極に対応して形成された複数の各信号線
に、前記画素電極へ印加すべき表示画像に対応した階調
信号を出力するマトリクス型画像表示装置用駆動回路に
おいて、前記各信号線に個別的に対応して設けられ、前
記階調信号を出力する容量性負荷と、前記容量性負荷に
個別的に対応して設けられ、サンプリング信号がＯＮで
ある期間だけ、前記表示画像に対応した画像信号を容量
性負荷に与える第１のスイッチング素子と、前記各信号
線毎に相互にＯＮ期間が重複しないようにサンプリング
タイミングを規定するための前記サンプリング信号を出
力してゆく走査回路と、前記サンプリング信号を、該サ
ンプリング信号のＯＮ期間より短い予め定める時間だけ
遅延して出力する遅延手段と、前記第１のスイッチング
素子と容量性負荷との間のラインにソース電極およびド
レイン電極が接続され、前記遅延手段からのサンプリン
グ信号に応答して、第１のスイッチング素子とは反転し
たスイッチング動作を行う第２のスイッチング素子とを
含むことを特徴とする。

【００１８】また請求項２の発明に係るマトリクス型画
像表示装置用駆動回路では、前記遅延手段は、前記サン
プリング信号を前記予め定める時間だけ遅延した遅延信
号を作成する遅延信号作成手段と、前記遅延信号に応答
してサンプリング信号をラッチするラッチ手段とを備え
ることを特徴とする。

【００１９】さらにまた請求項３の発明に係るマトリク
ス型画像表示装置用駆動回路では、前記遅延手段は、相
互に縦続接続された偶数個のインバータであることを特
徴とする。

【００２０】また請求項４の発明に係るマトリクス型画
像表示装置用駆動回路は、マトリクス配列された画素電
極に対応して形成された複数の各信号線に、前記画素電
極へ印加すべき表示画像に対応した階調信号を出力する
マトリクス型画像表示装置用駆動回路において、前記各
信号線に個別的に対応して設けられ、前記階調信号を出
力する容量性負荷と、前記容量性負荷に個別的に対応し
て設けられ、サンプリング信号がＯＮである期間だけ、
前記表示画像に対応した画像信号を容量性負荷に与える
第１のスイッチング素子と、前記各信号線を複数のグル
ープに区分し、各グループ毎に設けられる走査回路であ
って、各グループ内では相互にＯＮ期間が重複すること
なく、かつグループ間では相互に前記ＯＮ期間よりも短
い予め定める時間だけ位相がずれて、サンプリングタイ
ミングを規定するための前記サンプリング信号を出力し
てゆく、そのような走査回路と、前記第１のスイッチン
グ素子と容量性負荷との間のラインにソース電極および
ドレイン電極が接続され、後段側で、かつ他のグループ
の第１のスイッチング素子のためのサンプリング信号に
応答して、第１のスイッチング素子とは反転したスイッ
チング動作を行う第２のスイッチング素子とを含むこと
を特徴とする。

【００２１】さらにまた請求項５の発明に係るマトリク
ス型画像表示装置用駆動回路では、前記第１のスイッチ
ング素子および第２のスイッチング素子を構成する半導
体中の不純物種およびその濃度が同じであるときには、
前記第２のスイッチング素子のチャネル部の面積が第１
のスイッチング素子のチャネル部の面積の半分以下であ
ることを特徴とする。

【００２２】また請求項６の発明に係るマトリクス型画
像表示装置用駆動回路では、前記第１のスイッチング素
子および第２のスイッチング素子を構成する半導体は、
多結晶シリコンであることを特徴とする。

【００２３】

【作用】請求項１の発明に従えば、液晶表示装置などの
画像表示装置のために用いられ、マトリクス配列された
画素電極に対応して形成された複数の各信号線に対し
て、第１のスイッチング素子がサンプリング信号によっ
てＯＮされている期間中に表示画像に対応した画像信号
を容量性負荷に書込み、その容量性負荷の端子電圧を階
調信号として出力するようにした駆動回路において、前
記第１のスイッチング素子のＯＮ期間中に、該第１のス
イッチング素子のチャネル部に発生した電荷を、該第１
のスイッチング素子のＯＦＦタイミングで除去するにあ
たって、まず、走査回路からは、各信号線毎に相互にＯ
Ｎ期間が重複しないようにサンプリングタイミングを規
定するためのサンプリング信号を出力しておく。

【００２４】また、第１のスイッチング素子と容量性負
荷との間のラインに第２のスイッチング素子のソース電
極およびドレイン電極を接続しておく。前記第２のスイ
ッチング素子は、インバータなどを備えて構成されてお
り、前記サンプリング信号に対して第１のスイッチング
素子とは反転したスイッチング動作を行う。さらにま
た、この第２のスイッチング素子へのサンプリング信号
を、遅延手段によって、該サンプリング信号のＯＮ期間
より短い予め定める時間だけ遅延して入力する。

【００２５】したがって、遅延手段での前記予め定める
時間を第１のスイッチング素子と第２のスイッチング素
子との動作タイミングのずれなどに対応して設定するこ
とによって、第１のスイッチング素子のサンプリングタ
イミングに対して第２のスイッチング素子のサンプリン
グタイミングは確実に遅延することになり、第１のスイ
ッチング素子のＯＦＦタイミングでは第２のスイッチン
グ素子は確実にＯＦＦ状態であり、第１のスイッチング
素子のＯＮ期間中にそのチャネル部に発生した電荷を、
該第１のスイッチング素子のＯＦＦタイミングで第２の
スイッチング素子のチャネル部に吸収させることができ
る。これによって、前記階調信号の最大振幅の大小に拘
わらず、該階調信号は前記画像信号のレベルのみに対応
したものとなり、表示画像のちらつきを防止することが
できる。

【００２６】また、このようなちらつきの防止を実現す
るにあたって、前記画像信号線数の増加を招くことはな
く、簡便な構成で実現することができる。

【００２７】また請求項２の発明に従えば、前記遅延手
段を、前記サンプリング信号を前記予め定める時間だけ
遅延した遅延信号を作成する遅延信号作成手段と、その
遅延信号に応答してサンプリング信号をラッチするラッ
チ手段とを備えて構成する。

【００２８】したがって、遅延信号作成手段での遅延時
間を所望とする値に設定するだけで、前記動作タイミン
グのずれなどに対応して、前記予め定める時間の微調整
を容易に行うことができる。

【００２９】さらにまた請求項３の発明に従えば、前記
遅延手段を、相互に縦続接続された偶数個のインバータ
で構成する。すなわち、たとえば１段のインバータで数
ｎｓｅｃの遅延が可能であり、該インバータを偶数個縦
続接続して所望とする遅延時間を設定することができ
る。

【００３０】したがって、簡便な構成で所望とする遅延
時間を得ることができる。

【００３１】また請求項４の発明に従えば、液晶表示装
置などの画像表示装置のために用いられ、マトリクス配
列された画素電極に対応して形成された複数の各信号線
に対して、第１のスイッチング素子がサンプリング信号
によってＯＮされている期間中に表示画像に対応した画
像信号を容量性負荷に書込み、その容量性負荷の端子電
圧を階調信号として出力するようにした駆動回路におい
て、前記第１のスイッチング素子のＯＮ期間中に、該第
１のスイッチング素子のチャネル部に発生した電荷を、
該第１のスイッチング素子のＯＦＦタイミングで除去す
るにあたって、まず、前記各信号線を複数のグループ、
たとえば偶数番目の信号線と、奇数番目の信号線とのよ
うな２つのグループや、さらに多数、たとえば４つのグ
ループに区分し、それらのグループ毎に個別に走査回路
を設けておく。

【００３２】また、この走査回路から出力されるサンプ
リング信号は、各グループ内では相互にＯＮ期間が重複
することなく、かつグループ間では前記ＯＮ期間よりも
短い予め定める時間、たとえば前記２つのグループであ
るときにはＯＮ期間の１／２の期間、また前記４つのグ
ループであるときには、順次、ＯＮ期間の１／４の期間
だけ位相がずれて重複するようにしておく。さらにま
た、第１のスイッチング素子と容量性負荷との間のライ
ンに第２のスイッチング素子のソース電極およびドレイ
ン電極を接続しておく。前記第２のスイッチング素子
は、インバータなどを備えて構成されており、前記サン
プリング信号に対して第１のスイッチング素子とは反転
したスイッチング動作を行う。この第２のスイッチング
素子へは、該第２のスイッチング素子が対応する第１の
スイッチング素子の後段側で、かつ他のグループの第１
のスイッチング素子へのサンプリング信号が入力され
る。

【００３３】したがって、前記予め定める時間を第１の
スイッチング素子と第２のスイッチング素子との動作タ
イミングのずれなどに対応して設定することによって、
たとえば４つのグループに区分した場合には、順次、位
相がＯＮ期間の１／４の期間ずつずれて出力されるサン
プリング信号に対して、１／４、２／４または３／４の
うち、最も適した位相遅れ期間を有するサンプリング信
号を選択することによって、第１のスイッチング素子の
サンプリングタイミングに対して第２のスイッチング素
子のサンプリングタイミングは確実に遅延することにな
り、第１のスイッチング素子のＯＦＦタイミングでは第
２のスイッチング素子を確実にＯＦＦ状態として、第１
のスイッチング素子のＯＮ期間中にそのチャネル部に発
生した電荷を、第２のスイッチング素子に吸収させるこ
とができる。これによって、前記階調信号の最大振幅に
拘わらず、該階調信号は画像信号のレベルのみに対応し
たものとなり、表示画像のちらつきを防止することがで
きる。

【００３４】また、このようなちらつきの防止を実現す
るにあたって、前記走査回路をグループ毎に設ける必要
が生じるけれども、画素数の増大に対して走査回路の動
作周波数を低くするために、走査回路を複数設け、各走
査回路間で相互にずれて動作させる場合があり、本発明
はこのような場合に、特別な構成を設ける必要がなく、
簡便な構成で実現することができる。また、この場合、
たとえば図１２で示す従来技術では、走査回路を２つに
した場合には、画像信号線は４本必要であるけれども、
本発明では２本のままとすることができ、画像信号線数
を削減することができるとともに、画像信号を処理する
画像処理回路などの外部回路も削減することができる。

【００３５】さらにまた請求項５の発明に従えば、第１
のスイッチング素子および第２のスイッチング素子を構
成する半導体中の不純物種およびその濃度が同じである
とき、すなわちこれら第１および第２のスイッチング素
子のＯＮ期間中にチャネル部に発生する電荷の、チャネ
ル部の単位面積当りの量が同じであるときには、第２の
スイッチング素子のチャネル部の面積を第１のスイッチ
ング素子のチャネル部の面積の半分以下とする。

【００３６】一方、第１のスイッチング素子のＯＮ時に
そのチャネル部に蓄積された電荷は、理論的には、画像
信号を供給する画像信号源側と、第２のトランジスタ側
とにそれぞれ半分ずつ流れることになる。しかしなが
ら、実際にはサンプリング信号が過渡的に変化するため
に、第１のスイッチング素子がＯＦＦ状態となるまでに
僅かな遅延時間が存在し、このためハイインピーダンス
の第２のスイッチング素子側に流れた電荷が、該第１の
スイッチング素子を介してローインピーダンスの画像信
号源側へ流れることがある。したがって、このように第
２のスイッチング素子のチャネル部の面積を第１のスイ
ッチング素子のチャネル部の面積の半分以下とすること
によって、第２のスイッチング素子のチャネル部の面積
を不必要に大きくすることはなく、最も高い効果を得る
ことができる。

【００３７】また請求項６の発明に従えば、第１のスイ
ッチング素子および第２のスイッチング素子を構成する
半導体を多結晶シリコンとする。

【００３８】したがって、単結晶シリコンなどに比べて
電子移動度などが低く、同じ容量の容量性負荷を駆動す
るにあたって、チャネル部の面積が大きく、かつ特性の
ばらつきも大きくなってしまうこのような多結晶シリコ
ンの場合に、本発明は特に顕著な効果を得ることができ
る。

【００３９】

【実施例】本発明の第１の実施例について、図１〜図４
に基づいて説明すれば以下のとおりである。

【００４０】図１は、マトリクス型画像表示装置に階調
信号を出力するための本発明の第１の実施例の駆動回路
２１の一部分の構成を示すブロック図である。シフトレ
ジスタなどで実現される走査回路２２からは、複数のサ
ンプリング信号線Ｓ１，Ｓ２，…（総称するときには参
照符Ｓで示す）へ、前記所定周期毎に、かつ各サンプリ
ング信号線Ｓ間で相互にＯＮ期間が重複することのない
ように、サンプリング信号が順次出力される。

【００４１】前記各サンプリング信号線Ｓのサンプリン
グ信号は、それぞれバッファＢ１，Ｂ２，…（総称する
ときには参照符Ｂで示す）を介して、Ｎチャネルのスイ
ッチトランジスタＳＷ１，ＳＷ２，…（総称するときに
は参照符ＳＷで示す）のゲートに与えられる。前記サン
プリング信号のＯＮ期間に、スイッチトランジスタＳＷ
を介して、画像信号線Ｈの電圧が、データ信号線に寄生
している容量性負荷Ｃ１，Ｃ２，…（総称するときには
参照符Ｃで示す）に書込まれてゆく。

【００４２】前記各スイッチトランジスタＳＷに関連し
て、Ｎチャネルの電荷補償用トランジスタＱ１，Ｑ２，
…（総称するときには参照符Ｑで示す）が設けられてい
る。前記スイッチトランジスタＳＷのゲートは前記サン
プリング信号線ＳからバッファＢを介して走査回路２２
に接続され、ドレインは画像信号線Ｈに接続され、ソー
スは容量性負荷Ｃに接続されている。一方、前記電荷補
償用トランジスタＱのゲートは、遅延回路Ｄ１，Ｄ２，
…（総称するときには参照符Ｄで示す）およびインバー
タＩＮ１，ＩＮ２，…（総称するときには参照符ＩＮで
示す）をそれぞれ介してサンプリング信号線Ｓに接続さ
れ、ドレインおよびソースは前記スイッチトランジスタ
ＳＷと容量性負荷Ｃとを接続するラインＫ１，Ｋ２，…
に接続されている。各容量性負荷Ｃの端子電圧が、前記
階調信号として、図示しないデータ信号線を介して画素
駆動用のＴＦＴに出力される。

【００４３】上述のように構成された駆動回路２１にお
いて、遅延回路Ｄは、インバータＩＮによって極性が反
転されたサンプリング信号を、該サンプリング信号のＯ
Ｎ期間Ｗ１よりも短い予め定める時間Ｗ２だけ遅延し
て、電荷補償用トランジスタＱのゲートに与える。した
がって、前記サンプリング信号線Ｓへのサンプリング信
号によるスイッチトランジスタＳＷの動作が図２（ａ）
で示されるとき、電荷補償用トランジスタＱの動作は図
２（ｂ）で示されるようになる。

【００４４】一方、前記走査回路２２からのサンプリン
グ信号に対して、バッファＢおよびインバータＩＮを構
成するトランジスタの特性のばらつきなどによって、時
間Ｗ３の範囲で変動を生じる。すなわち、走査回路２２
からのサンプリング信号をインバータＩＮによってその
まま反転して、かつ遅延回路Ｄによって時間Ｗ２だけ遅
延すると参照符γ１で示すような信号となるのに対し
て、前記特性のばらつきによって、参照符γ２で示すよ
うに進みが生じたり、参照符γ３で示すように遅れが生
じたりする。このため、前記時間Ｗ２は、参照符γ１で
示す信号を基準として、時間Ｗ３の範囲で変動が生じて
も、前記サンプリング信号が確実にＯＦＦに立下がって
から、電荷補償用トランジスタＱへのサンプリング信号
をＯＮに立上げることができる時間、たとえばＷ１／２
に選ばれる。

【００４５】これによって、前記図１０（ａ）で示すよ
うにスイッチトランジスタＳＷのチャネルに発生した電
荷は、そのＯＦＦタイミングで、図１０（ｂ）で示すよ
うに電荷補償用トランジスタＱに確実に吸収される。し
たがって、画像信号線Ｈへ出力される階調信号の最大振
幅が小さくても、前記電荷による容量性負荷Ｃへの影響
が無くなり、スイッチトランジスタＳＷのＯＦＦタイミ
ングの前後での容量性負荷Ｃの電圧変動、すなわち表示
画像のちらつきを防止することができる。また、このよ
うなちらつきの防止を、前記図９で示す従来技術と比較
して、遅延回路Ｄを付加するだけの簡便な構成で実現す
ることができる。

【００４６】また、トランジスタＳＷ，Ｑは、不純物種
およびその濃度が等しい多結晶シリコンによって形成さ
れる。一方、スイッチトランジスタＳＷに蓄積された電
荷は、そのＯＦＦ時に、理論的には、画像信号線Ｈ側と
電荷補償用トランジスタＱ側とにそれぞれ半分ずつ流れ
ることになる。しかしながら、実際には、サンプリング
信号が過渡的に変化するために、スイッチトランジスタ
ＳＷがＯＦＦとなり始めてから完全にＯＦＦとなるまで
には遅延時間が存在し、ハイインピーダンスである電荷
補償用トランジスタＱ側へ流れた電荷が、該スイッチト
ランジスタＳＷを介して、ローインピーダンスの画像信
号線Ｈ側へ流れることがある。

【００４７】このため本発明では、上述のように不純物
種およびその濃度が等しいと、電荷補償用トランジスタ
Ｑのチャネル部の面積をスイッチトランジスタＳＷのチ
ャネル部の面積の半分以下として、該電荷補償用トラン
ジスタＱのチャネル部の面積を不必要に大きくすること
なく、容量性負荷Ｃへの電荷の流入を防止している。

【００４８】さらにまたこのような構成は、液晶パネル
の画像表示部と同一基板上に、該駆動回路２１がモノシ
リックに形成される場合に特に大きな効果を得ることが
できる。すなわち、このような構成の場合には、前記ト
ランジスタＳＷ，Ｑは、前記多結晶シリコンによって形
成されるので、単結晶シリコンなどに比べて電子移動度
が低いことなどに起因して、同じ容量の容量性負荷Ｃを
駆動するにあたって、チャネル部の面積が大きく、した
がって蓄積される電荷が多く、かつトランジスタの特性
のばらつきも大きいためである。

【００４９】なお、前記遅延回路Ｄは、具体的には、た
とえばＣＭＯＳ（相補型金属酸化膜半導体）構造の電界
効果トランジスタなどから成る偶数個のインバータＧ
１，Ｇ２，…Ｇ（２ｎ）（ｎは自然数）が、図３で示す
ように相互に縦続接続されて構成されても良い。この場
合、たとえば１個のインバータで数ｎｓｅｃの遅延が可
能であり、したがって前記時間Ｗ２に対応した所望とす
る遅延時間分の偶数個のインバータを組合わせることに
よって、容易に遅延回路Ｄを構成することができる。

【００５０】また、前記遅延回路Ｄの他の例として、図
４に示すように、各電荷補償用トランジスタＱに個別的
に対応して、Ｄフィリップフロップなどで実現されるラ
ッチ回路Ｆを設け、それらのラッチタイミングを制御信
号発生回路２５によって制御するようにしても良い。

【００５１】すなわち、制御信号発生回路２５には、前
記走査回路２２から各サンプリング信号線Ｓ１，Ｓ２，
…へサンプリング信号が出力される度毎に、サンプリン
グタイミング信号が入力されており、この制御信号発生
回路２５は、サンプリングタイミング信号の立上がりタ
イミングから前記時間Ｗ２だけ遅延した後に制御信号線
２６へ制御信号を出力する。各ラッチ回路Ｆは、前記制
御信号のタイミングでインバータＩＮからの反転された
サンプリング信号をラッチして保持する。

【００５２】したがって、制御信号発生回路２５での遅
延時間をインバータＩＮの特性などに合せて微調整する
ことが可能となる。

【００５３】本発明の第２の実施例について、図５に基
づいて説明すれば以下のとおりである。

【００５４】図５は、本発明の第２の実施例の駆動回路
３１の一部分の構成を示すブロック図である。この実施
例は前述の実施例に類似し、対応する部分には同一の参
照符号を付して、その説明を省略する。

【００５５】注目すべきは、前述の駆動回路２１がスイ
ッチトランジスタＳＷをｎ型の電界効果トランジスタだ
けで構成した、いわゆるＮＭＯＳ構造であるけれども、
この液晶表示装置３１は、ｎ型のスイッチトランジスタ
ＳＷ１，ＳＷ２，…に、それぞれインバータＩＮ１，Ｉ
Ｎ２，…からのサンプリング信号によって駆動されるｐ
型のスイッチトランジスタＳＷａ１，ＳＷａ２，…を並
列に接続した、いわゆるＣＭＯＳ構造である。またこれ
に対応して、電荷補償用トランジスタＱ１，Ｑ２，…に
は、それぞれ電荷補償用トランジスタＱａ１，Ｑａ２，
…が並列に接続され、さらに各電荷補償用トランジスタ
Ｑａ１，Ｑａ２，…には、バッファＢ１，Ｂ２，…を介
するサンプリング信号が、遅延回路Ｄａ１，Ｄａ２，…
を介してそれぞれ入力されている。

【００５６】このように、前記スイッチトランジスタの
導電形式は、各スイッチトランジスタに要求されるスイ
ッチングの閾値電圧や電子移動度、または製造プロセス
などに基づいて最適な形式が用いられてもよい。

【００５７】本発明の第３の実施例について、図６に基
づいて説明すれば以下のとおりである。

【００５８】図６は、本発明の第３の実施例の駆動回路
４１の一部分の構成を示すブロック図である。この駆動
回路４１では、複数のスイッチトランジスタＳＷは、サ
ンプリング方向（図６の左方から右方）に対して、奇数
番目と偶数番目との２つのグループに区分されており、
奇数番目のスイッチトランジスタＳＷ１，ＳＷ３，…に
は、走査回路２２ａからサンプリング信号線Ｓａ１，Ｓ
ａ３，…をそれぞれ介してサンプリング信号が供給さ
れ、これに対して偶数番目のスイッチトランジスタＳＷ
２，ＳＷ４，…には、走査回路２２ｂからサンプリング
信号線Ｓｂ１，Ｓｂ４，…をそれぞれ介してサンプリン
グ信号が入力される。

【００５９】また、電荷補償用トランジスタＱのゲート
へは、該電荷補償用トランジスタＱが対応するスイッチ
トランジスタＳＷよりも後段側で、かつ他のグループの
スイッチトランジスタのためのサンプリング信号がイン
バータＩＮを介して入力されている。さらにまた、走査
回路２２ａからサンプリング信号線Ｓａ１，Ｓａ３，…
に出力されるサンプリング信号に対して、走査回路２２
ｂからサンプリング信号線Ｓｂ２，Ｓｂ４，…に出力さ
れるサンプリング信号は、前記時間Ｗ２だけずれて相互
に重複し、かつ各グループ内では、相互に重複しないよ
うに設定されている。

【００６０】したがって、或るスイッチトランジスタ、
たとえばＳＷ１の動作が前記図２（ａ）で示されると
き、そのスイッチトランジスタＳＷ１に対応する電荷補
償用トランジスタＱ１の動作は、図２（ｂ）で示すよう
に、時間Ｗ２だけ遅延されることになり、スイッチトラ
ンジスタＳＷ１のＯＦＦタイミングでは電荷補償用トラ
ンジスタＱ１はＯＦＦ状態であり、スイッチトランジス
タＳＷ１のＯＮ期間中に発生した電荷を確実に吸収して
除去することができる。

【００６１】なお、この実施例のようにスイッチトラン
ジスタＳＷを２つの走査回路２２ａ，２２ｂで駆動する
ようにした場合には、２本の画像信号線Ｈ１，Ｈ２が必
要となり、図示しない画像信号源はそれらの画像信号線
Ｈ１，Ｈ２に対応するグループの走査回路２２ａまたは
２２ｂからのサンプリング信号に同期して画像信号を出
力する必要がある。

【００６２】但し、このような構成は、たとえば画素数
の増大などに伴って複数の走査回路を設け、走査回路の
動作周波数を抑える場合に従来から用いられる手法であ
り、本実施例と前述の図１２で示す従来技術とを比較す
ると、本実施例のように走査回路を２つ設けた場合に
は、従来技術の場合には画像信号線は４本必要となるの
に対して、本実施例では２本とすることができる。同様
に、各スイッチトランジスタＳＷを３つのグループに区
分した場合には、従来技術ではデータ信号線が６本必要
となるのに対して、本実施例では３本に抑えることがで
きる。こうして、従来技術に比較して、画像信号線数を
削減することができる。またこれによって、画像信号を
処理する画像信号処理回路などの外部回路も、従来技術
に比べて削減することができる。

【００６３】本発明の第４の実施例について、図７に基
づいて説明すれば以下のとおりである。

【００６４】図７は、本発明の第４の実施例の駆動回路
４１ａの一部分の構成を示すブロック図である。この実
施例では、スイッチトランジスタＳＷは４つのグループ
に区分されており、各グループ毎の走査回路２２ａ，２
２ｂ，２２ｃ，２２ｄが設けられている。前記サンプリ
ング方向に対して、第（４ｉ＋１）番目（ｉ＝０，１，
２，…）のスイッチトランジスタＳＷ（４ｉ＋１）は、
走査回路２２ａによって、順次選択的に駆動され、画像
信号線Ｈ１の画像信号を容量性負荷Ｃ（４ｉ＋１）へ与
える。同様に、スイッチトランジスタＳＷ（４ｉ＋
２），ＳＷ（４ｉ＋３），ＳＷ（４（ｉ＋１））は、そ
れぞれ走査回路２２ｂ、２２ｃ、２２ｄによって、順次
選択的に駆動され、画像信号線Ｈ２，Ｈ３，Ｈ４の画像
信号を容量性負荷Ｃ（４ｉ＋２），Ｃ（４ｉ＋３），Ｃ
（４（ｉ＋１））へ与える。

【００６５】各走査回路２２ａ，２２ｂ，２２ｃ，２２
ｄは、グループ内では相互にＯＮ期間Ｗ１が重複しない
ように、かつグループ間ではＯＮ期間Ｗ１の１／４の期
間ずつずれて、サンプリング信号を出力する。また、各
電荷補償用トランジスタＱは、対応するスイッチトラン
ジスタＳＷよりも後段側で、かつ他のグループ（本実施
例では、前記サンプリング方向に２グループだけ後方の
グループ）のスイッチトランジスタのためのサンプリン
グ信号によって駆動される。

【００６６】このようにスイッチトランジスタＳＷが複
数のグループに区分されるときには、前記時間Ｗ３の範
囲で変動が生じても、スイッチトランジスタＳＷのＯＦ
Ｆタイミングで電荷補償用トランジスタＱを確実にＯＦ
Ｆ状態とすることができるサンプリング信号であれば、
その電荷補償用トランジスタＱの対応するスイッチトラ
ンジスタＳＷよりも後段側で、かつ任意の他のグループ
のサンプリング信号が、該電荷補償用トランジスタＱの
駆動のために用いられてもよい。

【００６７】本発明の第５の実施例について、図８に基
づいて説明すれば以下のとおりである。

【００６８】図８は、本発明の第５の実施例の駆動回路
５１の一部分の構成を示すブロック図である。この実施
例は、前記図６で示すような次段のスイッチトランジス
タのためのサンプリング信号を用いて電荷補償用トラン
ジスタＱを制御するための構造を、前記図５で示すよう
なＣＭＯＳ構造に用いたものである。また、ＰＭＯＳ構
造にも前記図６で示すような構造を用いることができ
る。

【００６９】本発明は、液晶表示装置に限らず、たとえ
ばアナログ信号を時間経過に伴って複数のサンプルホー
ルド回路に順次ホールドさせてゆくような構成におい
て、好適に実施することができる。

【００７０】

【発明の効果】請求項１の発明に係るマトリクス型画像
表示装置用駆動回路は、以上のように、マトリクス配列
された画素電極に対応して形成された複数の信号線に対
して、表示画像に対応した階調信号を出力する駆動回路
において、前記階調信号を出力する容量性負荷に画像信
号を書込む第１のスイッチング素子のＯＮ期間にそのチ
ャネル部で発生した電荷を吸収するために、該第１のス
イッチング素子と容量性負荷との間に、第１のスイッチ
ング素子とは反転した動作を行なう第２のスイッチング
素子を設け、この第２のスイッチング素子の動作を、遅
延手段によって、前記第１のスイッチング素子のＯＦＦ
タイミングでは確実に該第２のスイッチング素子がＯＦ
Ｆとなっているようにする。

【００７１】それゆえ、第１のスイッチング素子のＯＮ
期間に発生した電荷がＯＦＦタイミングで流出しても第
２のスイッチング素子のチャネル部で蓄積することがで
き、前記電荷が容量性負荷へ流込むことによる表示画像
のちらつきを抑えることができるとともに、このような
ちらつきの防止を簡便な構成で実現することができる。

【００７２】また請求項２の発明に係るマトリクス型画
像表示装置用駆動回路は、以上のように、第１のスイッ
チング素子へのためのサンプリング信号を遅延して第２
のスイッチング素子に与える遅延手段を、前記サンプリ
ング信号をラッチするラッチ手段と、そのラッチ手段で
のラッチタイミングを任意に設定可能な遅延信号作成手
段とを備えて構成する。

【００７３】それゆえ、第１のスイッチング素子と第２
のスイッチング素子との動作タイミングのずれに対応し
て、確実に該第２のスイッチング素子のＯＮタイミング
を第１のスイッチング素子のＯＦＦタイミング以降とで
きるような、所望とする遅延時間を容易に微調整して得
ることができる。

【００７４】さらにまた請求項３の発明に係るマトリク
ス型画像表示装置用駆動回路は、以上のように、前記遅
延手段を、相互に縦続接続された偶数個のインバータに
よって構成する。

【００７５】それゆえ、１段のインバータでは、たとえ
ば数ｎｓｅｃの遅延が可能であり、所望とする遅延時間
に対応した偶数個だけインバータを接続することによっ
て、前記サンプリング信号と同一極性の信号で、かつサ
ンプリング信号に対して所望とする時間だけ遅延した信
号を、簡単な構成で作成することができる。

【００７６】また請求項４の発明に係るマトリクス型画
像表示装置用駆動回路は、以上のように、マトリクス配
列された画素電極に対応して形成された複数の信号線に
対して、表示画像に対応した階調信号を出力する駆動回
路において前記各信号線に対応する容量性負荷へ画像信
号をサンプリングして与えるための走査回路を複数設
け、各走査回路からのサンプリング信号を、その走査回
路に対応したグループでは、相互にＯＮ期間が重複する
ことなく、かつグループ間では相互にＯＮ期間よりも短
い予め定める時間だけ位相がずれて重複するようにして
おき、第１のスイッチング素子のＯＮ期間にチャネル部
で発生した電荷を吸収して除去するための第２のスイッ
チング素子を、後段側で、かつ他のグループの第１のス
イッチング素子への走査回路からのサンプリング信号で
駆動する。

【００７７】それゆえ、第１のスイッチング素子と第２
のスイッチング素子との動作タイミングのずれなどに対
応して遅延時間を設定しておくことによって、第１のス
イッチング素子のＯＦＦタイミングには第２のスイッチ
ング素子は確実にＯＦＦ状態となっており、第１のスイ
ッチング素子から流出する電荷を確実に第２のスイッチ
ング素子で吸収し、表示画像のちらつきを抑えることが
可能となる。また、走査回路が複数必要となるけれど
も、画素数の増大などに対して該走査回路の動作周波数
を低くすることができるように走査回路を複数設ける場
合があり、このような場合に、画像信号線数および画像
処理のための外部回路などの構成の増加を招くことな
く、第２のスイッチング素子の遅延動作を行うことがで
きる。

【００７８】さらにまた請求項５の発明に係るマトリク
ス型画像表示装置用駆動回路は、以上のように、第１の
スイッチング素子および第２のスイッチング素子を構成
する半導体中の不純物種およびその濃度が同じであると
き、すなわち前記ＯＮ期間にチャネル部に発生する電荷
の、チャネル部の単位面積当りの量が等しいときには、
第２のスイッチング素子のチャネル部の面積を第１のス
イッチング素子のチャネル部の面積の半分以下とする。

【００７９】それゆえ、第１のスイッチング素子のチャ
ネル部に発生した電荷のほぼ半分が画像信号を供給する
低インピーダンスの画像信号源側で吸収されるので、第
２のスイッチング素子のチャネル部の面積は、該第２の
スイッチング素子側へ流込んでくる電荷の量に最適な面
積となり、該チャネル部の面積を不必要に大きくするこ
となく、前記電荷を確実に吸収することができる。

【００８０】また請求項６の発明に係るマトリクス型画
像表示装置用駆動回路は、以上のように、第１のスイッ
チング素子および第２のスイッチング素子を構成する半
導体を多結晶シリコンとする。

【００８１】それゆえ、単結晶シリコンなどに比べて電
子移動度が低いことなどに起因してチャネル部に広い面
積が必要となり、したがってそのチャネル部に蓄積され
る電荷の量が多くなってしまうこのような多結晶シリコ
ンの半導体において、本発明は特に顕著な効果を奏する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の駆動回路の一部分の構
成を示すブロック図である。

【図２】図１で示す駆動回路の動作を説明するための波
形図である。

【図３】図１で示す駆動回路に用いられる遅延回路の具
体的構成の一実施例を示すブロック図である。

【図４】図１で示す駆動回路における遅延回路の他の実
施例を示すブロック図である。

【図５】本発明の第２の実施例の駆動回路の一部分の構
成を示すブロック図である。

【図６】本発明の第３の実施例の駆動回路の一部分の構
成を示すブロック図である。

【図７】本発明の第４の実施例の駆動回路の一部分の構
成を示すブロック図である。

【図８】本発明の第５の実施例の駆動回路の一部分の構
成を示すブロック図である。

【図９】典型的な従来技術の駆動回路の一部分の構成を
示すブロック図である。

【図１０】図９で示す駆動回路における問題点を説明す
るための電気回路図である。

【図１１】図９で示す駆動回路の動作を説明するための
波形図である。

【図１２】他の従来技術の駆動回路の一部分の構成を示
すブロック図である。

【図１３】図１２で示す駆動回路の動作を説明するため
の波形図である。

【図１４】図１２で示す駆動回路の動作を説明するため
の波形図である。

【符号の説明】

２１ 駆動回路 ２２ 走査回路 ２５ 制御信号発生回路（遅延信号作成手段） ２６ 制御信号線 ３１ 駆動回路 ４１ 駆動回路 ４１ａ 駆動回路 ５１ 駆動回路 Ｂ バッファ Ｃ 容量性負荷 Ｄ 遅延回路 Ｆ ラッチ回路 Ｇ インバータ Ｈ 画像信号線 ＩＮ インバータ（第２のスイッチング素子） Ｑ 電荷補償用トランジスタ（第２のスイッチング素
子） Ｓ サンプリング信号線 ＳＷ スイッチトランジスタ（第１のスイッチング素
子）

Claims (6)

【特許請求の範囲】
1. 【請求項１】マトリクス配列された画素電極に対応して
   形成された複数の各信号線に、前記画素電極へ印加すべ
   き表示画像に対応した階調信号を出力するマトリクス型
   画像表示装置用駆動回路において、 前記各信号線に個別的に対応して設けられ、前記階調信
   号を出力する容量性負荷と、 前記容量性負荷に個別的に対応して設けられ、サンプリ
   ング信号がＯＮである期間だけ、前記表示画像に対応し
   た画像信号を容量性負荷に与える第１のスイッチング素
   子と、 前記各信号線毎に相互にＯＮ期間が重複しないようにサ
   ンプリングタイミングを規定するための前記サンプリン
   グ信号を出力してゆく走査回路と、 前記サンプリング信号を、該サンプリング信号のＯＮ期
   間より短い予め定める時間だけ遅延して出力する遅延手
   段と、 前記第１のスイッチング素子と容量性負荷との間のライ
   ンにソース電極およびドレイン電極が接続され、前記遅
   延手段からのサンプリング信号に応答して、第１のスイ
   ッチング素子とは反転したスイッチング動作を行う第２
   のスイッチング素子とを含むことを特徴とするマトリク
   ス型画像表示装置用駆動回路。
2. 【請求項２】前記遅延手段は、前記サンプリング信号を
   前記予め定める時間だけ遅延した遅延信号を作成する遅
   延信号作成手段と、前記遅延信号に応答してサンプリン
   グ信号をラッチするラッチ手段とを備えることを特徴と
   する請求項１記載のマトリクス型画像表示装置用駆動回
   路。
3. 【請求項３】前記遅延手段は、相互に縦続接続された偶
   数個のインバータであることを特徴とする請求項１記載
   のマトリクス型画像表示装置用駆動回路。
4. 【請求項４】マトリクス配列された画素電極に対応して
   形成された複数の各信号線に、前記画素電極へ印加すべ
   き表示画像に対応した階調信号を出力するマトリクス型
   画像表示装置用駆動回路において、 前記各信号線に個別的に対応して設けられ、前記階調信
   号を出力する容量性負荷と、 前記容量性負荷に個別的に対応して設けられ、サンプリ
   ング信号がＯＮである期間だけ、前記表示画像に対応し
   た画像信号を容量性負荷に与える第１のスイッチング素
   子と、 前記各信号線を複数のグループに区分し、各グループ毎
   に設けられる走査回路であって、各グループ内では相互
   にＯＮ期間が重複することなく、かつグループ間では相
   互に前記ＯＮ期間よりも短い予め定める時間だけ位相が
   ずれて、サンプリングタイミングを規定するための前記
   サンプリング信号を出力してゆく、そのような走査回路
   と、 前記第１のスイッチング素子と容量性負荷との間のライ
   ンにソース電極およびドレイン電極が接続され、後段側
   で、かつ他のグループの第１のスイッチング素子のため
   のサンプリング信号に応答して、第１のスイッチング素
   子とは反転したスイッチング動作を行う第２のスイッチ
   ング素子とを含むことを特徴とするマトリクス型画像表
   示装置用駆動回路。
5. 【請求項５】前記第１のスイッチング素子および第２の
   スイッチング素子を構成する半導体中の不純物種および
   その濃度が同じであるときには、前記第２のスイッチン
   グ素子のチャネル部の面積が第１のスイッチング素子の
   チャネル部の面積の半分以下であることを特徴とする請
   求項１〜４のいずれかに記載のマトリクス型画像表示装
   置用駆動回路。
6. 【請求項６】前記第１のスイッチング素子および第２の
   スイッチング素子を構成する半導体は、多結晶シリコン
   であることを特徴とする請求項１〜５のいずれかに記載
   のマトリクス型画像表示装置用駆動回路。