JPH0832080A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH0832080A JPH0832080A JP18626494A JP18626494A JPH0832080A JP H0832080 A JPH0832080 A JP H0832080A JP 18626494 A JP18626494 A JP 18626494A JP 18626494 A JP18626494 A JP 18626494A JP H0832080 A JPH0832080 A JP H0832080A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- impurity
- low
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 34
- 150000002500 ions Chemical class 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 239000010407 anodic oxide Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000007743 anodising Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 2
- 239000010408 film Substances 0.000 abstract description 147
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- 239000010409 thin film Substances 0.000 abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- 239000010703 silicon Substances 0.000 abstract description 26
- 238000005468 ion implantation Methods 0.000 abstract description 16
- 239000002019 doping agent Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 51
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 230000001133 acceleration Effects 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 20
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 18
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000002425 crystallisation Methods 0.000 description 10
- 230000008025 crystallization Effects 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 238000002048 anodisation reaction Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910052697 platinum Inorganic materials 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 6
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 235000002906 tartaric acid Nutrition 0.000 description 6
- 239000011975 tartaric acid Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 238000005984 hydrogenation reaction Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 241000283986 Lepus Species 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000003197 catalytic effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 3
- 229910052706 scandium Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は低濃度ドレイン領域（Ｌ
ＤＤ）を有する半導体装置の作製方法に関する。特に、
酸化物被膜に覆われたゲイト電極を有する薄膜トランジ
スタ（ＴＦＴ）の作製方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a low concentration drain region (L
A method for manufacturing a semiconductor device having DD). In particular,
The present invention relates to a method for manufacturing a thin film transistor (TFT) having a gate electrode covered with an oxide film.
【０００２】[0002]
【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置やイメージセンサー等の駆動の目的で、薄膜
トランジスタ（ＴＦＴ）を形成することが知られてい
る。特に最近は、高速動作の必要から、非晶質珪素を活
性層に用いた非晶質珪素ＴＦＴにかわって、より移動度
の高い結晶珪素ＴＦＴが開発されている。2. Description of the Related Art It has been conventionally known to form a thin film transistor (TFT) for the purpose of driving an active matrix type liquid crystal display device, an image sensor or the like. In particular, recently, because of the need for high-speed operation, a crystalline silicon TFT having higher mobility has been developed in place of the amorphous silicon TFT using amorphous silicon for the active layer.
【０００３】アクティブマトリクス型の液晶表示装置の
各画素領域に薄膜トランジスタを駆動素子として利用す
るには、薄膜トランジスタのＯＦＦ電流の値が小さいこ
とが必要とされる。ＯＦＦ電流とは、薄膜トランジスタ
がＯＦＦの状態において、ソース／ドレイン間に流れて
しまう電流のことである。このＯＦＦ電流の値が大きい
と、画素のに保持されている電荷が減少していってしま
い、所定の時間画面表示を保持できなくなってしまう。
ＯＦＦ電流が生じてしまう原因は、活性層を構成する薄
膜半導体が多結晶構造や微結晶構造を有していることに
起因する。In order to use a thin film transistor as a driving element in each pixel region of an active matrix liquid crystal display device, it is necessary that the OFF current value of the thin film transistor is small. The OFF current is a current that flows between the source and the drain when the thin film transistor is OFF. When the value of the OFF current is large, the electric charge held in the pixel decreases, and the screen display cannot be held for a predetermined time.
The cause of the OFF current is that the thin film semiconductor forming the active layer has a polycrystalline structure or a microcrystalline structure.
【０００４】例えばＮチャネル型の薄膜トランジスタが
ＯＦＦの状態において、ゲイト電極には負の電圧が加え
られる。この場合、チャネル形成領域のゲイト絶縁膜と
接する領域はＰ型となる。従って、ソース／ドレイン間
においては、ＰＮ接合が形成され、電流はほとんど流れ
ないはずとなる。しかし、活性層が多結晶構造や微結晶
構造を有する珪素薄膜で構成される場合、結晶粒界を介
してのキャリア（電荷）の移動が生じてしまう。これは
ＯＦＦ電流が生じてしまう原因である。For example, when the N-channel type thin film transistor is OFF, a negative voltage is applied to the gate electrode. In this case, the region of the channel formation region that is in contact with the gate insulating film is P-type. Therefore, a PN junction is formed between the source / drain and almost no current should flow. However, when the active layer is composed of a silicon thin film having a polycrystalline structure or a microcrystalline structure, carriers (charges) move through the crystal grain boundaries. This is the cause of the OFF current.
【０００５】このようなＯＦＦ電流を小さくするための
構成として、ＬＤＤ（ライトドープドレイン）構造やオ
フセットゲイト構造が知られている。これは、主にチャ
ネル形成領域とドレイン領域との界面およびその近傍に
おける電界強度を小さくし、その領域における結晶粒界
を介したキャリアの移動を抑制することを目的とするも
のである。An LDD (lightly doped drain) structure and an offset gate structure are known as a structure for reducing such an OFF current. This is mainly intended to reduce the electric field strength at the interface between the channel formation region and the drain region and in the vicinity thereof, and to suppress the movement of carriers through the crystal grain boundaries in that region.
【０００６】しかし、公知の半導体集積回路技術とは異
なって、ＴＦＴには解決すべき問題が多く存在し、必要
とするＬＤＤ構造やオフセットゲイト構造を得ることは
困難であるという問題がある。特に、ＴＦＴをガラス基
板等の絶縁基板上に形成せんとする場合、基板が静電的
に帯電してしまうので、反応性イオン異方性エッチング
が十分機能せず、エッチングが不安定になってしまうと
いう問題がある。例えば、微細なパターンを制御性よく
形成することが困難であるという問題がある。However, unlike the known semiconductor integrated circuit technology, there are many problems to be solved in the TFT, and it is difficult to obtain the required LDD structure and offset gate structure. In particular, when the TFT is formed on an insulating substrate such as a glass substrate, the substrate is electrostatically charged, so reactive ion anisotropic etching does not function sufficiently and etching becomes unstable. There is a problem that it ends up. For example, there is a problem that it is difficult to form a fine pattern with good controllability.
【０００７】図７には、現在まで用いられているＬＤＤ
を作製する代表的なプロセスの断面図を示す。まず、基
板７０１上に下地膜７０２を形成し、活性層を結晶珪素
７０３によって形成する。そして、この活性層上に酸化
珪素等の材料によって絶縁被膜７０４を形成する。（図
７（Ａ））FIG. 7 shows an LDD used up to now.
6A to 6D are cross-sectional views of a typical process for manufacturing the. First, a base film 702 is formed over a substrate 701, and an active layer is formed using crystalline silicon 703. Then, an insulating film 704 is formed on the active layer with a material such as silicon oxide. (Figure 7 (A))
【０００８】次に、ゲイト電極７０５が多結晶珪素（燐
等の不純物がドーピングされている）やタンタル、チタ
ン、アルミニウム等で形成される。さらに、このゲイト
電極をマスクとして、イオンドーピング等の手段によっ
て不純物元素（リンやホウ素）を導入し、自己整合的に
ドーズ量の少ない低濃度ドレイン領域（ＬＤＤ）７０
６、７０７が活性層７０３に形成される。不純物が導入
されなかったゲイト電極の下の活性層領域はチャネル形
成領域となる。そして、レーザーもしくはフラッシュラ
ンプ等の熱源によって、ドーピングされた不純物の活性
化がおこなわれる。（図７（Ｂ））Next, a gate electrode 705 is formed of polycrystalline silicon (doped with impurities such as phosphorus), tantalum, titanium, aluminum or the like. Further, by using this gate electrode as a mask, an impurity element (phosphorus or boron) is introduced by means such as ion doping, and the low-concentration drain region (LDD) 70 with a small dose amount is self-aligned.
6, 707 are formed in the active layer 703. The active layer region below the gate electrode where no impurities are introduced becomes a channel formation region. Then, the doped impurities are activated by a heat source such as a laser or a flash lamp. (Fig. 7 (B))
【０００９】次に、プラズマＣＶＤ、ＬＰＣＶＤ等の手
段によって酸化珪素等の絶縁膜７０８を形成（図７
（Ｃ））し、これを異方性エッチングすることによっ
て、ゲイト電極の側面に隣接して側壁７０９を形成す
る。（図７（Ｄ）） そして、再び、イオンドーピング等の手段によって不純
物元素を導入し、ゲイト電極７０５および側壁７０９を
マスクとして自己整合的に十分な高濃度の不純物領域
（ソース／ドレイン領域）７１０、７１１が活性層７０
３に形成される。そして、レーザーもしくはフラッシュ
ランプ等の熱源によって、ドーピングされた不純物の活
性化がおこなわれる。（図７（Ｅ）） 最後に、層間絶縁物７１２を形成し、さらに、層間絶縁
物を通して、ソース／ドレイン領域にコンタクトホール
を形成し、アルミニウム等の金属材料によって、ソース
／ドレインに接続する配線・電極７１３、７１４を形成
する。（図７（Ｆ））Next, an insulating film 708 of silicon oxide or the like is formed by means of plasma CVD, LPCVD or the like (FIG. 7).
(C)) and anisotropically etch it to form a sidewall 709 adjacent to the side surface of the gate electrode. (FIG. 7D) Then, again, an impurity element is introduced by a means such as ion doping, and the impurity regions (source / drain regions) 710 having a sufficiently high concentration in a self-aligned manner by using the gate electrode 705 and the sidewalls 709 as a mask. , 711 is the active layer 70
3 is formed. Then, the doped impurities are activated by a heat source such as a laser or a flash lamp. (FIG. 7 (E)) Finally, an interlayer insulator 712 is formed, contact holes are further formed in the source / drain regions through the interlayer insulator, and a wiring is connected to the source / drain by a metal material such as aluminum. -Form electrodes 713 and 714. (Figure 7 (F))
【００１０】[0010]
【発明が解決しようとする課題】以上の方法は従来の半
導体集積回路におけるＬＤＤ作製プロセスをそのまま踏
襲したものであって、ガラス基板上のＴＦＴ作製プロセ
スにはそのまま適用することの困難な工程や、あるいは
生産性の面で好ましくない工程がある。The above method follows the LDD manufacturing process in the conventional semiconductor integrated circuit as it is, and it is difficult to directly apply it to the TFT manufacturing process on the glass substrate. Alternatively, there are processes that are not preferable in terms of productivity.
【００１１】それは側壁の形成の困難さである。絶縁膜
７０８の厚さは０．５〜２μｍもある。通常、基板上に
設けられる下地膜７０２の厚さは１０００〜３０００Å
であるので、このエッチング工程において誤って、下地
膜をエッチングしてしまって、基板が露出することがよ
くあり、歩留りが低下した。ＴＦＴの作製に用いられる
基板は珪素半導体にとって有害な元素が多く含まれてい
るので、このような不良は極力避けることが必要とされ
る。また、側壁の幅を均一に仕上げることも難しいこと
であった。これは反応性イオンエッチング（ＲＩＥ）等
のプラズマドライエッチングの際に、半導体集積回路で
用いられる珪素基板とは異なって、基板表面が絶縁性で
あるためにプラズマの微妙な制御が困難であるからであ
る。It is the difficulty of forming the sidewalls. The thickness of the insulating film 708 is 0.5 to 2 μm. Usually, the thickness of the base film 702 provided on the substrate is 1000 to 3000Å
Therefore, in this etching process, the base film is often mistakenly etched to expose the substrate, and the yield is lowered. Since the substrate used for manufacturing the TFT contains many elements harmful to the silicon semiconductor, it is necessary to avoid such defects as much as possible. It was also difficult to finish the width of the side wall uniformly. This is because, in plasma dry etching such as reactive ion etching (RIE), unlike a silicon substrate used in a semiconductor integrated circuit, it is difficult to finely control the plasma because the substrate surface is insulative. Is.
【００１２】しかも、ＬＤＤは高抵抗のため、その幅を
可能な限り狭くする必要があるが、上記のばらつきのた
めに量産化が困難であり、この自己整合的（すなわち、
フォトリソグラフィー法を用いることなく位置を決め
る）プロセスをいかに制御しやすくおこなうかが課題で
あった。Moreover, since the LDD has a high resistance, it is necessary to make the width as narrow as possible, but it is difficult to mass-produce due to the above-mentioned variation, and this self-alignment (that is,
The challenge was how to easily control the process of determining the position without using the photolithography method.
【００１３】そこで 本発明は、上記のような問題を解
決し、よりプロセスを簡略化して、ＬＤＤを形成する方
法に関する。具体的には、下記に示す課題の少なくとも
１つを解決することを特徴とする。 （１）制御性よく、ＬＤＤ構造を有する薄膜トランジス
タを作製する。 （２）ＯＦＦ電流の小さい薄膜トランジスタを生産性に
優れた作製方法で提供する。 （３）ＯＦＦ電流の小さい薄膜トランジスタを提供す
る。 （４）従来のＬＤＤ構造やオフセットゲイト構造では得
られなかった特性を有する薄膜トランジスタを提供す
る。Therefore, the present invention relates to a method for forming the LDD by solving the above problems and further simplifying the process. Specifically, it is characterized by solving at least one of the following problems. (1) A thin film transistor having an LDD structure is manufactured with good controllability. (2) To provide a thin film transistor with a small OFF current by a manufacturing method with excellent productivity. (3) To provide a thin film transistor with a small OFF current. (4) To provide a thin film transistor having characteristics that cannot be obtained by the conventional LDD structure or offset gate structure.
【００１４】[0014]
【課題を解決するための手段】本明細書で開示する主要
な構成の一つは、酸化物被膜に覆われたゲイト電極を有
するＴＦＴにおいて、ゲイト電極をマスクとし、基板に
対して斜方向から自己整合的に低ドーズ量の不純物を導
入して、低濃度不純物領域を形成する工程と、基板に対
して垂直方向から自己整合的に高ドーズ量の不純物を導
入して、高濃度不純物領域を形成する工程とを有し、前
記酸化物被膜の下部に、低濃度ドレイン領域（ＬＤＤ）
を形成することを特徴とする。One of the main constitutions disclosed in the present specification is to provide a TFT having a gate electrode covered with an oxide film, using the gate electrode as a mask, and observing the substrate obliquely. Introducing a low-dose impurity in a self-aligned manner to form a low-concentration impurity region, and introducing a high-dose impurity in a self-aligned manner from the direction perpendicular to the substrate to form a high-concentration impurity region. And forming a low concentration drain region (LDD) under the oxide film.
Is formed.
【００１５】上記構成の具体的な例を図３に示す。図３
に示す薄膜トランジスタの作製工程においては、以下に
示す構成が示されている。即ち、（Ｂ）の工程で酸化膜
３０７で覆われたゲイト電極３０６を形成する。そし
て、このゲイト電極３０６とその周囲の酸化膜３０７と
をマスクとして（Ｃ）の工程において不純物イオン（こ
こでは燐イオン）を低ドーズ量で斜め方向から注入し、
低濃度不純物領域３０８を形成する。ここでいう低ドー
ズ量としては、１×１０13〜５×１０14ｃｍ-2のドーズ
量とすることが望ましい。A concrete example of the above configuration is shown in FIG. FIG.
In the manufacturing process of the thin film transistor shown in, the following configuration is shown. That is, in the step (B), the gate electrode 306 covered with the oxide film 307 is formed. Then, with the gate electrode 306 and the oxide film 307 around it as a mask, impurity ions (phosphorus ions here) are obliquely implanted at a low dose in the step (C),
A low concentration impurity region 308 is formed. The low dose here is preferably 1 × 10 13 to 5 × 10 14 cm -2 .
【００１６】そして（Ｄ）の工程において、垂直方向か
ら高ドーズ量の不純物を導入して、高濃度領域３０９を
形成する。ここでいう高ドーズ量としては、１０14〜５
×１０15ｃｍ-2とすることが望ましい。Then, in the step (D), a high-dose impurity is introduced from the vertical direction to form the high-concentration region 309. The high dose here is 10 14 to 5
It is desirable to set it to 10 15 cm -2 .
【００１７】上記（Ｄ）の工程を施す結果、ゲイト電極
周囲の酸化膜３０７の下部における活性層中に低濃度不
純物領域を形成することができる。この低濃度不純物領
域のドレイン側に存在するものがＬＤＤ（ライトドープ
ドレイン領域）となる。As a result of performing the step (D), a low concentration impurity region can be formed in the active layer below the oxide film 307 around the gate electrode. The LDD (lightly doped drain region) is present on the drain side of the low concentration impurity region.
【００１８】本明細書で開示する他の発明の構成は、活
性層と、該活性層上に形成されたゲイト絶縁膜と、該ゲ
イト絶縁膜上に形成されたゲイト電極と、を有し、前記
ゲイト電極の側面には当該ゲイト電極を構成する材料を
酸化させた絶縁層が形成されており前記絶縁層の下部に
対応する前記活性層領域には、低濃度不純物領域が形成
されていることを特徴とする。Another structure of the invention disclosed in the present specification has an active layer, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film. An insulating layer formed by oxidizing a material forming the gate electrode is formed on a side surface of the gate electrode, and a low-concentration impurity region is formed in the active layer region corresponding to a lower portion of the insulating layer. Is characterized by.
【００１９】上記構成の具体的な例として図３に示す構
成を挙げることができる。図３において、３０４で示さ
れるのが薄膜トランジスタを構成する主要な要素である
活性層である。そして３０５がゲイト絶縁膜である。そ
して３０６がゲイト電極であり、３０７がゲイト電極３
０７を陽極酸化工程において酸化させることによって得
られる絶縁層である。また３１０が低濃度不純物領域で
あり、ドレイン領域側のものがＬＤＤ（ライトドレイ
ン）領域として機能する。As a concrete example of the above configuration, the configuration shown in FIG. 3 can be cited. In FIG. 3, 304 is an active layer which is a main element constituting the thin film transistor. 305 is a gate insulating film. 306 is a gate electrode, and 307 is a gate electrode 3.
It is an insulating layer obtained by oxidizing 07 in the anodizing step. Further, 310 is a low concentration impurity region, and the drain region side functions as an LDD (write drain) region.
【００２０】他の発明の構成は、該活性層上に形成され
たゲイト絶縁膜と、該ゲイト絶縁膜上に形成されたゲイ
ト電極と、を有し、前記ゲイト電極の側面には当該ゲイ
ト電極を構成する材料を酸化させた酸化物被膜が形成さ
れており前記酸化物被膜の下部に対応する前記活性層領
域には、低濃度不純物領域が形成されており、前記活性
層領域のソースおよびドレイン領域を構成する領域の表
面には、金属層が形成されていることを特徴とする。According to another aspect of the present invention, there is provided a gate insulating film formed on the active layer and a gate electrode formed on the gate insulating film, and the gate electrode is provided on a side surface of the gate electrode. An oxide film is formed by oxidizing a material forming the oxide film, and a low-concentration impurity region is formed in the active layer region corresponding to a lower portion of the oxide film, and a source and a drain of the active layer region are formed. A metal layer is formed on the surface of the region forming the region.
【００２１】他の発明の構成は、酸化物被膜に覆われた
ゲイト電極を有するＴＦＴの作製工程において、ゲイト
電極をマスクとし、基板に対して斜方向から不純物を導
入する工程と、いて、ソースおよびドレイン領域に対応
する活性層表面に金属層を形成する工程と、を有し、前
記不純物を導入する工程において、前記酸化物被膜下の
活性層中に不純物領域が形成されることを特徴とする。According to another aspect of the invention, in the manufacturing process of the TFT having the gate electrode covered with the oxide film, the gate electrode is used as a mask and impurities are obliquely introduced into the substrate. And a step of forming a metal layer on the surface of the active layer corresponding to the drain region, wherein in the step of introducing the impurity, an impurity region is formed in the active layer under the oxide film. To do.
【００２２】本明細書で開示する発明において、低濃度
不純物領域（低濃度ドレイン領域（ＬＤＤ）となる）を
形成するには、斜方向から低ドーズ量の不純物を導入す
ることによって行う。この斜方向から不純物を導入する
方法として、回転斜めイオン注入を用いることが出来
る。In the invention disclosed in this specification, a low-concentration impurity region (which becomes a low-concentration drain region (LDD)) is formed by introducing a low-dose impurity from an oblique direction. Rotational oblique ion implantation can be used as a method for introducing impurities from this oblique direction.
【００２３】この回転斜めイオン注入は、図１に示す装
置を用いる。図１に示す装置は、チャンバー１０１とそ
の内部に配置されたサンプルホルダー（基板ホルダー）
１０２、アノード電極１０３、アノード電極１０３に高
電圧を供給するための電源１０４、グリッド電極１０５
を有している。サンプルホルダー１０２は斜方向からの
イオン注入が可能となるように、角度θが自在に変化で
きる。また、サンプルホルダーには回転機構が備わって
おり、イオン注入の際に回転できるようになっている。This rotary oblique ion implantation uses the apparatus shown in FIG. The apparatus shown in FIG. 1 includes a chamber 101 and a sample holder (substrate holder) arranged inside the chamber 101.
102, an anode electrode 103, a power supply 104 for supplying a high voltage to the anode electrode 103, a grid electrode 105
have. The angle θ of the sample holder 102 can be freely changed so that ions can be implanted from an oblique direction. In addition, the sample holder is equipped with a rotation mechanism so that it can rotate during ion implantation.
【００２４】また、アノード電極１０３には最大で１０
０ｋＶの電圧が印加される。この高電圧によって、グリ
ッド電極１０５の近傍においてＲＦ放電等によってイオ
ン化された不純物イオン１０６は、サンプルホルダー１
０２上に配置された基板１０７（サンプル）の方向に加
速される。その結果、基板には加速された不純物イオン
が打ち込まれることになる。The anode electrode 103 has a maximum of 10
A voltage of 0 kV is applied. Due to this high voltage, the impurity ions 106 ionized by the RF discharge or the like in the vicinity of the grid electrode 105 are removed from the sample holder 1.
02 is accelerated in the direction of the substrate 107 (sample). As a result, accelerated impurity ions are implanted into the substrate.
【００２５】この回転斜めイオン注入の概念図を図２に
示す。サンプルホルダーに取りつけられた基板上のＴＦ
Ｔは図２（Ａ）のようにドーピングされるイオンに対し
てθの傾きを持っている。この傾きθによって不純物が
導入される奥行きが決定される。本発明においては、こ
の傾きθは３０度以上が好ましい。この角度θを持って
いるために、２０１に示される領域は、ゲイト電極の下
部までドーピングされる。FIG. 2 shows a conceptual diagram of this rotary oblique ion implantation. TF on the substrate attached to the sample holder
T has an inclination of θ with respect to the ion to be doped as shown in FIG. This inclination θ determines the depth into which impurities are introduced. In the present invention, this inclination θ is preferably 30 degrees or more. Due to having this angle θ, the region indicated by 201 is doped to the lower part of the gate electrode.
【００２６】しかし、２０２の領域においてはゲイト電
極の影になって、ゲイト電極に達しない所までしかドー
ピングされない。そこで、図２（Ｂ）のようにサンプル
ホルダーを１８０度回転させ、２０１の領域もゲイト電
極の下部までドーピングをおこなう。このようにして、
低ドーズ量のイオンドーピングをおこなう。ここで、サ
ンプルホルダーを１８０度回転してドーピングをおこな
ってもよいが、サンプルホルダーを回転させながらドー
ピングをおこなえば、より簡単に同様の効果が得られ
る。また、本明細書において、回転斜めイオン注入は図
２（Ｃ）のように示す。However, in the region 202, the shadow is behind the gate electrode, and the doping is performed only up to the point where the gate electrode is not reached. Therefore, as shown in FIG. 2B, the sample holder is rotated 180 degrees, and the region 201 is also doped to the lower part of the gate electrode. In this way,
Ion doping with low dose is performed. Here, the sample holder may be rotated by 180 degrees to perform the doping, but if the doping is performed while rotating the sample holder, the same effect can be obtained more easily. Further, in this specification, the rotation oblique ion implantation is shown as in FIG.
【００２７】このように、回転斜めイオン注入をおこな
うことによって、容易でしかも画一的に一定の奥行きま
でドーピンングされた低濃度不純物領域を形成すること
が出来る。以上のようにして低ドーズ量のイオンドーピ
ングをおこなった後、高ドーズ量のイオンドーピングを
おこなう。この際には、ＴＦＴに対して垂直方向から不
純物の注入をおこなう。このようにして、先の工程にお
いて低ドーズ量のイオンドーピングがおこなわれたゲイ
ト電極の下部には、高ドーズ量のイオンドーピングがお
こなわれずに、低濃度不純物領域が形成される。As described above, by performing the rotary oblique ion implantation, it is possible to easily and uniformly form the low-concentration impurity region that is uniformly doped to a certain depth. After the low dose ion doping is performed as described above, the high dose ion doping is performed. At this time, impurities are injected from the direction perpendicular to the TFT. In this way, a low-concentration impurity region is formed in the lower portion of the gate electrode, which has been ion-doped with a low dose in the previous step, without being ion-doped with a high dose.
【００２８】なお、酸化物被膜に覆われたゲイト電極を
有する薄膜トランジスタにおいて、低濃度不純物領域を
形成する場合、不純物を注入する入射角を制御すること
によって、陽極酸化物の下部にのみ低濃度不純物領域を
形成することも可能であるし、チャネル形成領域に重な
って低濃度不純物領域を形成することも可能である。In a thin film transistor having a gate electrode covered with an oxide film, when forming a low concentration impurity region, by controlling the incident angle at which the impurity is injected, the low concentration impurity is formed only under the anodic oxide. A region can be formed, or a low-concentration impurity region can be formed so as to overlap with the channel formation region.
【００２９】従って、ＬＤＤを形成することも可能であ
るし、また、Ｏｖｅｒｌａｐ ＬＤＤを形成することも
可能である。ここで、Ｏｖｅｒｌａｐ ＬＤＤとは図４
に示されるＬＤＤのように、ゲイト電極の下部にまでＬ
ＤＤ領域（４１５で示される）が形成されているものを
いう。即ち、Ｏｖｅｒｌａｐ ＬＤＤの場合、従来であ
ればチャネル形成領域となる領域に一部にＬＤＤ領域が
形成される構成となる。Therefore, it is possible to form an LDD and also an Overlap LDD. Here, the Overlap LDD is shown in FIG.
Like the LDD shown in, the L is extended to the bottom of the gate electrode.
The DD region (indicated by 415) is formed. That is, in the case of the Overlap LDD, the LDD region is partially formed in the region that will be the channel formation region in the conventional case.
【００３０】[0030]
【作用】本発明では、斜方向より低濃度不純物領域を形
成することに特徴がある。従来、ＬＤＤ領域の幅を制御
する際、ゲイト電極側面の側壁の制御によっておこなわ
れていたが、側壁の幅の制御は困難であった。しかし、
本発明において、不純物を導入する際の入射角を変化さ
せることによって、極めて能率的にＬＤＤ領域の幅を制
御することが可能である。このように、ＬＤＤ領域の幅
が制御できるため、酸化物被膜に覆われたゲイト電極を
有するＴＦＴにおいて、本発明をおこなうことによっ
て、酸化物の下部にのみＬＤＤを形成することも可能で
あるし、ゲイト電極の下部からＯｖｅｒｌａｐ ＬＤＤ
を形成することも可能となる。The present invention is characterized in that the low concentration impurity region is formed in the oblique direction. Conventionally, the width of the LDD region is controlled by controlling the side wall on the side surface of the gate electrode, but it is difficult to control the width of the side wall. But,
In the present invention, it is possible to control the width of the LDD region very efficiently by changing the incident angle when introducing the impurities. Since the width of the LDD region can be controlled in this way, it is possible to form the LDD only under the oxide by performing the present invention in a TFT having a gate electrode covered with an oxide film. , Overlap LDD from the bottom of the gate electrode
Can also be formed.
【００３１】特に、低濃度不純物領域となる領域を制御
性良く形成することができるので、必要とする特性（特
にＯＦＦ電流特性）を有した薄膜トランジスタを得るこ
とができる。In particular, the region to be the low-concentration impurity region can be formed with good controllability, so that a thin film transistor having required characteristics (particularly OFF current characteristics) can be obtained.
【００３２】[0032]
〔実施例１〕本実施例を図３に示す。本実施例は、本発
明により低濃度ドレイン領域（ＬＤＤ）を有するＮチャ
ネル型薄膜トランジスタ（ＴＦＴ）を形成した例であ
る。まず、基板３０１（コーニング７０５９、１００ｍ
ｍ×１００ｍｍ）上に下地酸化膜３０２として、酸化珪
素膜をプラズマＣＶＤ法によって１０００〜５０００
Å、例えば、４０００Åに成膜した。この酸化珪素膜
は、ガラス基板からの不純物の拡散を防ぐものである。[Embodiment 1] This embodiment is shown in FIG. This embodiment is an example of forming an N-channel thin film transistor (TFT) having a low concentration drain region (LDD) according to the present invention. First, the substrate 301 (Corning 7059, 100m
(m × 100 mm) as a base oxide film 302, a silicon oxide film is formed by a plasma CVD method to a thickness of 1000 to 5000
The film was formed at Å, for example, 4000 Å. This silicon oxide film prevents diffusion of impurities from the glass substrate.
【００３３】そして、活性層を形成するための非晶質珪
素膜３０３をプラズマＣＶＤ法やＬＰＣＶＤ法により３
００〜１５００Åに形成した。ここでは、プラズマＣＶ
Ｄ法によって５００Åに形成した。この後、熱アニール
やレーザーアニールを施して結晶化せしめてもよい。こ
のとき、非晶質珪素膜の結晶化を促進させるためにニッ
ケル等の触媒元素を添加しても構わない。（図３
（Ａ）） 次に、この非晶質珪素膜をパターニングして、島状珪素
膜３０４を形成した。この島状珪素膜３０４はＴＦＴの
活性層を構成する。そして、ゲイト絶縁膜３０５とし
て、厚さ２００〜１５００Å、ここでは１０００Åの酸
化珪素膜をプラズマＣＶＤ法によって形成した。Then, an amorphous silicon film 303 for forming an active layer is formed by plasma CVD method or LPCVD method.
It formed in the range of 00 to 1500Å. Here, plasma CV
It was formed to 500Å by the D method. Thereafter, thermal annealing or laser annealing may be performed for crystallization. At this time, a catalytic element such as nickel may be added to promote crystallization of the amorphous silicon film. (Fig. 3
(A)) Next, the amorphous silicon film was patterned to form an island-shaped silicon film 304. The island-shaped silicon film 304 constitutes the active layer of the TFT. Then, as the gate insulating film 305, a silicon oxide film having a thickness of 200 to 1500 Å, here 1000 Å, was formed by the plasma CVD method.
【００３４】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
リング法によって形成して、これをパターニングしてゲ
イト電極３０６を形成した。次に基板をｐＨ≒７、１〜
３％の酒石酸のエチレングリコール溶液に浸し、白金を
陰極、このアルミニウム電極を陽極として、陽極酸化を
おこなった。陽極酸化は、最初一定電流で２２０Ｖまで
電圧を上げ、その状態で１時間保持して終了させた。こ
のようにして、厚さ２５００Åの陽極酸化物３０７を形
成した。（図３（Ｂ））Then, an aluminum (containing 1 wt% Si or 0.1-0.3 wt% Sc) film having a thickness of 1000 Å to 3 μm, for example 5000 Å, is formed by a sputtering method, and is patterned. The gate electrode 306 was formed. Next, set the substrate to pH ≈ 7, 1-
It was immersed in a 3% ethylene glycol solution of tartaric acid and anodized using platinum as a cathode and this aluminum electrode as an anode. The anodization was completed by first raising the voltage to 220 V with a constant current and then maintaining that state for 1 hour. Thus, the anodic oxide 307 having a thickness of 2500 Å was formed. (FIG. 3 (B))
【００３５】その後、イオンドーピング法によって、島
状珪素膜３０４にゲイト電極部をマスクとして自己整合
的に不純物として燐を導入した。ドーピングガスとして
はフォスフィン（ＰＨ4 ）を用いた。まず、図２に示し
た回転斜めイオン注入によって低ドーズ量のドーピング
をおこなった。この場合のドーズ量は１×１０13〜５×
１０14原子／ｃｍ2 、加速電圧は１０〜９０ｋＶ、例え
ば、ドーズ量を５×１０13原子／ｃｍ2 、加速電圧を８
０ｋＶとした。この結果、低濃度不純物領域３０８が形
成された。（図３（Ｃ））After that, phosphorus was introduced into the island-shaped silicon film 304 as an impurity in a self-aligned manner by ion doping using the gate electrode portion as a mask. Phosphine (PH 4 ) was used as the doping gas. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. The dose amount in this case is 1 × 10 13 to 5 ×
10 14 atoms / cm 2 , acceleration voltage is 10 to 90 kV, for example, dose is 5 × 10 13 atoms / cm 2 , and acceleration voltage is 8.
It was set to 0 kV. As a result, the low concentration impurity region 308 was formed. (Fig. 3 (C))
【００３６】次に、高ドーズ量のイオンドーピングを垂
直方向からおこなった。このとき、先におこなったドー
ズ量より１〜３桁多いことが望ましい。本実施例におい
ては、先のドーズ量の４０倍の２×１０15原子／ｃｍ
2 、加速電圧を８０ｋＶとした。この結果、高濃度不純
物領域３０９が形成された。以上の工程により、ゲイト
電極下部に低濃度不純物領域が残り、低濃度ドレイン領
域（ＬＤＤ）３１０が形成さた。（図３（Ｄ））Next, high-dose ion doping was performed in the vertical direction. At this time, it is desirable that the dose amount is 1 to 3 digits larger than the dose amount previously performed. In this embodiment, 2 × 10 15 atoms / cm, which is 40 times the previous dose amount.
2. The acceleration voltage was 80 kV. As a result, the high concentration impurity region 309 was formed. Through the above steps, the low-concentration impurity region remains under the gate electrode, and the low-concentration drain region (LDD) 310 is formed. (Fig. 3 (D))
【００３７】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピ
ングされた不純物領域３０９、３１０の活性化をおこな
った。この際、レーザー照射は垂直方向から照射するの
ではなく、ＬＤＤを形成する際のドーピングと同様に斜
方向からおこなった。レーザーのエネルギー密度は２０
０〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍ
Ｊ／ｃｍ2 が適当であった。この工程は熱アニールによ
っておこなってもよい。Furthermore, a KrF excimer laser (wavelength 2
The doped impurity regions 309 and 310 were activated by irradiation with 48 nm and a pulse width of 20 nsec. At this time, the laser irradiation was not performed in the vertical direction, but was performed in the oblique direction similarly to the doping at the time of forming the LDD. Laser energy density is 20
0 to 400 mJ / cm 2 , preferably 250 to 300 m
J / cm 2 was suitable. This step may be performed by thermal annealing.
【００３８】次に、層間絶縁膜３１１として，プラズマ
ＣＶＤ法によって酸化珪素膜を厚さ３０００Åに成膜し
た。そして、層間絶縁膜３１１、ゲイト絶縁膜３０５の
エッチングをおこなって、ＴＦＴのソース／ドレインに
コンタクトホール形成した。そして、アルミニウム膜を
スパッタリング法によって成膜し、パターニングをおこ
なってソース／ドレイン電極３１２を形成した。（図３
（Ｅ）） 以上のような工程により、Ｎチャネル型のＬＤＤを有す
るＴＦＴを作製した。なお、ＴＦＴ形成後、不純物領域
の活性化のために、さらに２００〜４００℃で水素化処
理をおこなってもよい。なおＬＤＤの作成において、低
濃度不純物領域３０８を形成する際に、不純物を注入す
る入射角を制御することによって、本実施例のように、
陽極酸化物３０７の下部にのみＬＤＤを形成することも
可能であるし、また、ゲイト電極の下部にまで低濃度不
純物領域が形成されたＯｖｅｒｌａｐ ＬＤＤを形成す
ることも可能である。Next, as the interlayer insulating film 311, a silicon oxide film was formed to a thickness of 3000 Å by the plasma CVD method. Then, the interlayer insulating film 311 and the gate insulating film 305 were etched to form contact holes in the source / drain of the TFT. Then, an aluminum film was formed by a sputtering method and patterned to form source / drain electrodes 312. (Fig. 3
(E)) Through the above steps, a TFT having an N-channel LDD was manufactured. Note that after the TFT is formed, hydrogenation treatment may be further performed at 200 to 400 ° C. in order to activate the impurity regions. In forming the LDD, when the low-concentration impurity region 308 is formed, by controlling the incident angle at which impurities are injected, as in this embodiment,
It is possible to form the LDD only under the anodic oxide 307, or it is possible to form the Overlap LDD in which the low-concentration impurity region is formed even under the gate electrode.
【００３９】〔実施例２〕本実施例を図４に示す。本実
施例は同一基板上に、本発明を用いてＯｖｅｒｌａｐ
ＬＤＤを有するＮチャネル型ＴＦＴと、同じくＬＤＤを
持たないＮチャネル型ＴＦＴを形成した例である。ま
ず、基板４０１（コーニング７０５９）上に実施例１と
同様に下地酸化膜４０２として、酸化珪素膜をプラズマ
ＣＶＤ法によって３０００Åに成膜した。そして、活性
層を形成するための非晶質珪素膜をプラズマＣＶＤ法に
よって５００Åに形成した。この後、これを５５０〜６
００℃の還元雰囲気に８〜２４時間放置して、結晶化せ
しめた。この際には、ニッケル等の結晶化を助長する触
媒元素を微量添加しても構わない。（図４（Ａ））[Embodiment 2] This embodiment is shown in FIG. In this embodiment, an Overlap is formed by using the present invention on the same substrate.
This is an example in which an N-channel TFT having LDD and an N-channel TFT having no LDD are formed. First, a silicon oxide film was formed as a base oxide film 402 on the substrate 401 (Corning 7059) by the plasma CVD method to a thickness of 3000 Å in the same manner as in Example 1. Then, an amorphous silicon film for forming an active layer was formed to 500 Å by plasma CVD method. After this, this is 550-6
It was left to stand in a reducing atmosphere at 00 ° C. for 8 to 24 hours for crystallization. At this time, a trace amount of a catalyst element such as nickel that promotes crystallization may be added. (Fig. 4 (A))
【００４０】次に、この結晶性珪素膜４０３をパターニ
ングして、島状珪素膜４０４、４０５を形成した。この
島状珪素膜４０４、４０５はＴＦＴの活性層を構成す
る。そして、ゲイト絶縁膜４０６として、厚さ８００Å
の酸化珪素膜をプラズマＣＶＤ法によって形成した。そ
の後、厚さ６０００Åのアルミニウム（１ｗｔ％のＳ
ｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含む）膜を
スパッタリング法によって形成して、これをパターニン
グしてゲイト電極４０７、４０８を形成した。次に基板
をｐＨ≒７、１〜３％の酒石酸を含むエチレングリコー
ル溶液に浸し、白金を陰極、このアルミニウム電極を陽
極として、陽極酸化をおこなった。陽極酸化は、最初一
定電流で２２０Ｖまで電圧を上げ、その状態で１時間保
持して終了させた。このようにして、厚さ２５００Åの
陽極酸化物４０９、４１０を形成した。（図４（Ｂ））Next, the crystalline silicon film 403 was patterned to form island-shaped silicon films 404 and 405. The island-shaped silicon films 404 and 405 form the active layer of the TFT. Then, as the gate insulating film 406, the thickness is 800 Å
Was formed by the plasma CVD method. After that, aluminum with a thickness of 6000Å (1 wt% S
A film containing i or 0.1 to 0.3 wt% of Sc) was formed by a sputtering method and patterned to form gate electrodes 407 and 408. Next, the substrate was immersed in an ethylene glycol solution containing tartaric acid at pH≈7 and 1 to 3%, and anodization was performed using platinum as a cathode and this aluminum electrode as an anode. The anodization was completed by first raising the voltage to 220 V with a constant current and then maintaining that state for 1 hour. Thus, anodic oxides 409 and 410 having a thickness of 2500Å were formed. (Fig. 4 (B))
【００４１】その後、イオンドーピング法によって、島
状珪素膜にゲイト電極部をマスクとして自己整合的に不
純物として燐を導入した。まず、ＬＤＤを持たないＮチ
ャネル型ＴＦＴを構成する領域をフォトレジストのマス
ク４１１で覆って、Ｏｖｅｒｌａｐ ＬＤＤを有するＮ
チャネル型ＴＦＴを構成する領域に燐を導入した。この
時、図２に示した回転斜めイオン注入によって低ドーズ
量ののドーピングをおこなった。このときイオン注入の
入射角は、低濃度不純物領域がゲイト電極下部にまで、
形成されるように大きくした。この場合のドーズ量は１
×１０13〜５×１０14原子／ｃｍ2 、加速電圧は１０〜
９０ｋＶ、例えば、ドーズ量を４×１０13原子／ｃｍ
2 、加速電圧を８０ｋＶとした。この結果、低濃度不純
物領域４１２が形成された。（図４（Ｃ））After that, phosphorus was introduced into the island-shaped silicon film as an impurity in a self-aligning manner by an ion doping method using the gate electrode portion as a mask. First, a region that constitutes an N-channel TFT having no LDD is covered with a photoresist mask 411, and an N having an Overlap LDD is formed.
Phosphorus was introduced into the region forming the channel type TFT. At this time, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. At this time, the incident angle of ion implantation is such that the low-concentration impurity region reaches below the gate electrode.
Enlarged to form. The dose amount in this case is 1
× 10 13 to 5 × 10 14 atoms / cm 2 , the acceleration voltage is 10
90 kV, for example, a dose amount of 4 × 10 13 atoms / cm
2. The acceleration voltage was 80 kV. As a result, the low concentration impurity region 412 was formed. (Fig. 4 (C))
【００４２】次に、ＬＤＤを持たないＮチャネル型ＴＦ
Ｔを構成する領域を覆っていたフォトレジストのマスク
４１１を取り除いて、高ドーズ量のイオンドーピングを
垂直方向からおこなった。このとき、先におこなったド
ーズ量より１〜３桁多いことが望ましい。本実施例にお
いては、先のドーズ量の５０倍の２×１０15原子／ｃｍ
2 、加速電圧を８０ｋＶとした。この結果、高濃度不純
物領域４１３、４１４が形成された。以上の工程によ
り、Ｏｖｅｒｌａｐ ＬＤＤ４１５を有するＮ型不純物
領域（ソース／ドレイン領域）、および、ＬＤＤを持た
ないＮ型不純物領域が形成された。（図４（Ｄ））Next, an N-channel type TF without LDD
The photoresist mask 411 covering the region forming T was removed, and high-dose ion doping was performed in the vertical direction. At this time, it is desirable that the dose amount is 1 to 3 digits larger than the dose amount previously performed. In this embodiment, the dose is 50 times as large as 2 × 10 15 atoms / cm 3.
2. The acceleration voltage was 80 kV. As a result, high concentration impurity regions 413 and 414 were formed. Through the above steps, the N-type impurity region (source / drain region) having the Overlap LDD 415 and the N-type impurity region having no LDD were formed. (Fig. 4 (D))
【００４３】さらに、本実施例においては、基板の裏面
からレーザー照射を施して、ドーピングされた不純物領
域４１３、４１４、４１５の活性化をおこなった。この
際、ＫｒＦエキシマレーザー（波長２４８ｎｍ、パルス
幅２０ｎｓｅｃ）を用いると、基板にレーザー光が吸収
されてしまって不純物領域までレーザー光が達しないの
で、波長の異なるＸｅＣｌエキシマレーザー（波長３０
８ｎｍ、パルス幅３０ｎｓｅｃ）や、ＸｅＦエキシマレ
ーザー（波長３５３ｎｍ、パルス幅４０ｎｓｅｃ）を使
用すればよい。本実施例においては、ＸｅＣｌエキシマ
レーザーを使用した。ここでは、レーザーのエネルギー
密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０
〜３５０ｍＪ／ｃｍ2 が適当であった。この工程は熱ア
ニールによっておこなってもよい。Further, in this embodiment, laser irradiation is performed from the back surface of the substrate to activate the doped impurity regions 413, 414, 415. At this time, if a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) is used, the laser light is absorbed by the substrate and does not reach the impurity region. Therefore, XeCl excimer lasers (wavelength 30 nm) are used.
8 nm, pulse width 30 nsec) or XeF excimer laser (wavelength 353 nm, pulse width 40 nsec) may be used. In this example, a XeCl excimer laser was used. Here, the energy density of the laser is 200 to 400 mJ / cm 2 , preferably 250.
˜350 mJ / cm 2 was suitable. This step may be performed by thermal annealing.
【００４４】次に、層間絶縁膜４１６として，プラズマ
ＣＶＤ法によって酸化珪素膜を厚さ３０００Åに成膜し
た。そして、層間絶縁膜４１６、ゲイト絶縁膜４０６の
エッチングをおこなってＴＦＴのソース／ドレインにコ
ンタクトホール形成した。そして、アルミニウム膜をス
パッタリング法によって成膜し、パターニングをおこな
ってソース／ドレイン電極４１７を形成した。（図４
（Ｅ）） 以上のような工程により、同一基板上に、Ｏｖｅｒｌａ
ｐ ＬＤＤを有するＮチャネル型ＴＦＴと、同じくＬＤ
Ｄを持たないＮチャネル型ＴＦＴを作製した。なお、Ｔ
ＦＴ形成後、不純物領域の活性化のために、さらに２０
０〜４００℃で水素化処理をおこなってもよい。Next, as the interlayer insulating film 416, a silicon oxide film was formed to a thickness of 3000 Å by the plasma CVD method. Then, the interlayer insulating film 416 and the gate insulating film 406 were etched to form contact holes in the source / drain of the TFT. Then, an aluminum film was formed by a sputtering method and patterned to form the source / drain electrodes 417. (Fig. 4
(E)) With the above process, Overla is formed on the same substrate.
N-channel TFT having p LDD and LD
An N-channel TFT without D was prepared. In addition, T
After forming the FT, an additional 20 times is required to activate the impurity regions.
You may perform a hydrogenation process at 0-400 degreeC.
【００４５】〔実施例３〕本実施例を図５に示す。本実
施例は、本発明を用いて低濃度ドレイン領域（ＬＤＤ）
を有するＮチャネル型ＴＦＴとＬＤＤを持たないＰチャ
ネル型ＴＦＴから構成された相補型回路を形成した例で
ある。まず、基板５０１（コーニング７０５９）上に実
施例１と同様に下地酸化膜５０２として、酸化珪素膜を
プラズマＣＶＤ法によって３０００Åに成膜した。そし
て、活性層を形成するための非晶質珪素膜をプラズマＣ
ＶＤ法によって５００Åに形成した。この後、これを５
５０〜６００℃の還元雰囲気に８〜２４時間放置して、
結晶化せしめた。この際には、ニッケル等の結晶化を助
長する触媒元素を微量添加しても構わない。（図５
（Ａ））[Embodiment 3] This embodiment is shown in FIG. This embodiment uses the present invention to form a lightly doped drain region (LDD).
This is an example of forming a complementary circuit composed of an N-channel TFT having a P-channel TFT and a P-channel TFT having no LDD. First, a silicon oxide film was formed as a base oxide film 502 on the substrate 501 (Corning 7059) as a base oxide film 502 to a thickness of 3000 Å by a plasma CVD method. Then, the amorphous silicon film for forming the active layer is plasma C
It was formed to 500Å by the VD method. After this, this is 5
Leave in a reducing atmosphere at 50-600 ° C for 8-24 hours,
Crystallized. At this time, a trace amount of a catalyst element such as nickel that promotes crystallization may be added. (Fig. 5
(A))
【００４６】次に、この結晶性珪素膜５０３をパターニ
ングして、島状珪素膜５０４、５０５を形成した。この
島状珪素膜５０４、５０５はＴＦＴの活性層を構成す
る。そして、ゲイト絶縁膜５０６として、厚さ８００Å
の酸化珪素膜をプラズマＣＶＤ法によって形成した。そ
の後、厚さ６０００Åのアルミニウム（１ｗｔ％のＳ
ｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含む）膜を
スパッタリング法によって形成して、これをパターニン
グしてゲイト電極５０７、５０８を形成した。次に基板
をｐＨ≒７、１〜３％の酒石酸のエチレングリコール溶
液に浸し、白金を陰極、このアルミニウム電極を陽極と
して、陽極酸化をおこなった。陽極酸化は、最初一定電
流で２２０Ｖまで電圧を上げ、その状態で１時間保持し
て終了させた。このようにして、厚さ２５００Åの陽極
酸化物５０９、５１０を形成した。（図５（Ｂ））Next, the crystalline silicon film 503 was patterned to form island-shaped silicon films 504 and 505. The island-shaped silicon films 504 and 505 form the active layer of the TFT. Then, as the gate insulating film 506, the thickness is 800 Å
Was formed by the plasma CVD method. After that, aluminum with a thickness of 6000Å (1 wt% S
A film containing i, or 0.1 to 0.3 wt% of Sc) was formed by a sputtering method and patterned to form gate electrodes 507 and 508. Next, the substrate was immersed in an ethylene glycol solution of tartaric acid having a pH of about 7 to 1 to 3%, and anodization was performed using platinum as a cathode and this aluminum electrode as an anode. The anodization was completed by first raising the voltage to 220 V with a constant current and then maintaining that state for 1 hour. Thus, anodic oxides 509 and 510 having a thickness of 2500 Å were formed. (Fig. 5 (B))
【００４７】その後、イオンドーピング法によって、島
状珪素膜にゲイト電極部をマスクとして自己整合的に不
純物を導入した。まず、Ｐチャネル型ＴＦＴを構成する
領域をフォトレジストのマスク５１１で覆って、ＬＤＤ
を有するＮチャネル型ＴＦＴを構成する領域に燐を導入
した。まず、図２に示した回転斜めイオン注入によって
低ドーズ量のドーピングをおこなった。この場合のドー
ズ量は１×１０13〜５×１０14原子／ｃｍ2 、加速電圧
は１０〜９０ｋＶ、例えば、ドーズ量を２×１０13原子
／ｃｍ2 、加速電圧を８０ｋＶとした。この結果、低濃
度不純物領域５１２が形成された。（図５（Ｃ））After that, impurities were introduced into the island-shaped silicon film by ion doping in a self-aligned manner using the gate electrode portion as a mask. First, an LDD is covered with a photoresist mask 511 to cover a region forming a P-channel TFT.
Phosphorus was introduced into a region forming an N-channel type TFT having a. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. In this case, the dose amount was 1 × 10 13 to 5 × 10 14 atoms / cm 2 , the acceleration voltage was 10 to 90 kV, for example, the dose amount was 2 × 10 13 atoms / cm 2 , and the acceleration voltage was 80 kV. As a result, a low concentration impurity region 512 was formed. (Fig. 5 (C))
【００４８】次に、高ドーズ量のイオンドーピングを垂
直方向からおこなった。このとき、先におこなったドー
ズ量より１〜３桁多いことが望ましい。本実施例におい
ては、先のドーズ量の５０倍の１×１０15原子／ｃｍ
2 、加速電圧を８０ｋＶとした。この結果、高濃度不純
物領域５１３が形成された。以上の工程により、ＬＤＤ
５１５を有するＮ型不純物領域（ソース／ドレイン領
域）が形成された。（図５（Ｄ））Next, high-dose ion doping was performed in the vertical direction. At this time, it is desirable that the dose amount is 1 to 3 digits larger than the dose amount previously performed. In this embodiment, 1 × 10 15 atoms / cm, which is 50 times the previous dose amount.
2. The acceleration voltage was 80 kV. As a result, the high concentration impurity region 513 was formed. Through the above steps, LDD
An N-type impurity region (source / drain region) having 515 was formed. (FIG. 5 (D))
【００４９】その後、Ｐチャネル型ＴＦＴの領域を覆っ
ていたマスク５１１を取り除き、Ｎチャネル型ＴＦＴを
構成する領域をフォトレジストのマスク５１５で覆っ
て、Ｐチャネル型ＴＦＴの領域に硼素を導入した。この
場合のドーズ量は１×１０13〜５×１０15原子／ｃｍ
2 、加速電圧は５〜８０ｋＶ、例えば、ドーズ量を１×
１０15原子／ｃｍ2 、加速電圧を６５ｋＶとした。この
結果、Ｐ型不純物領域５１６（ソース／ドレイン領域）
が形成された。（図５（Ｅ））After that, the mask 511 covering the region of the P-channel type TFT was removed, the region forming the N-channel type TFT was covered with the photoresist mask 515, and boron was introduced into the region of the P-channel type TFT. The dose amount in this case is 1 × 10 13 to 5 × 10 15 atoms / cm 3.
2 , acceleration voltage is 5 ~ 80kV, for example, the dose amount is 1x
The acceleration voltage was 10 15 atoms / cm 2 and 65 kV. As a result, the P-type impurity region 516 (source / drain region)
Was formed. (Fig. 5 (E))
【００５０】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピ
ングされた不純物領域５１３、５１４、５１５の活性化
をおこなった。この際、垂直方向より通常の活性化をお
こなった。レーザーのエネルギー密度は２００〜４００
ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2
が適当であった。この工程は熱アニールによっておこな
ってもよい。Furthermore, a KrF excimer laser (wavelength 2
The doped impurity regions 513, 514, and 515 were activated by irradiation with 48 nm and a pulse width of 20 nsec. At this time, normal activation was performed from the vertical direction. Laser energy density is 200-400
mJ / cm 2, preferably 250~300mJ / cm 2
Was appropriate. This step may be performed by thermal annealing.
【００５１】次に、層間絶縁膜５１７として，プラズマ
ＣＶＤ法によって酸化珪素膜を厚さ３０００Åに成膜し
た。そして、層間絶縁膜５１７、ゲイト絶縁膜５０６の
エッチングをおこなってＴＦＴのソース／ドレインにコ
ンタクトホール形成した。そして、アルミニウム膜をス
パッタリング法によって成膜し、パターニングをおこな
ってソース／ドレイン電極５１８を形成した。以上のよ
うな工程により、ＬＤＤを有するＮチャネル型ＴＦＴと
ＬＤＤを持たないＰチャネル型ＴＦＴから構成された相
補型回路を作製した。Next, as the interlayer insulating film 517, a silicon oxide film was formed to a thickness of 3000 Å by the plasma CVD method. Then, the interlayer insulating film 517 and the gate insulating film 506 were etched to form contact holes in the source / drain of the TFT. Then, an aluminum film was formed by a sputtering method and patterned to form a source / drain electrode 518. Through the above steps, a complementary circuit composed of an N-channel TFT having LDD and a P-channel TFT having no LDD was produced.
【００５２】〔実施例４〕本実施例を図６に示す。本実
施例は、モノシリック型アクティブマトリクス回路に関
するものである。本実施例では、駆動回路には、本発明
を用いて作成した低濃度ドレイン領域（ＬＤＤ）を有す
るＮチャネル型ＴＦＴとＰチャネル型ＴＦＴから構成さ
れた相補型回路を、アクティブマトリクス回路のスイッ
チング素子にはＬＤＤを持たないＰチャネル型ＴＦＴを
用いた。[Embodiment 4] This embodiment is shown in FIG. This embodiment relates to a monolithic active matrix circuit. In this embodiment, in the driving circuit, a complementary circuit including an N-channel TFT and a P-channel TFT having a low-concentration drain region (LDD) formed by using the present invention is used as a switching element of an active matrix circuit. Is a P-channel TFT without LDD.
【００５３】まず、基板６０１（コーニング７０５９）
上に実施例１と同様に下地酸化膜６０２として、酸化珪
素膜をプラズマＣＶＤ法によって２０００Åに成膜し
た。そして、活性層を形成するための非晶質珪素膜をプ
ラズマＣＶＤ法によって５００Åに形成した。この後、
これを５５０〜６００℃の還元雰囲気に８〜２４時間放
置して、結晶化せしめた。次に、この非晶質珪素膜をパ
ターニングして、島状珪素膜を形成した。この島状珪素
膜はＴＦＴの活性層を構成する。そして、ゲイト絶縁膜
６０３として、厚さ１０００Åの酸化珪素膜をプラズマ
ＣＶＤ法によって形成した。First, the substrate 601 (Corning 7059)
As in Example 1, a silicon oxide film was formed as a base oxide film 602 on the surface of 2000 Å by the plasma CVD method. Then, an amorphous silicon film for forming an active layer was formed to 500 Å by plasma CVD method. After this,
This was left to stand in a reducing atmosphere at 550 to 600 ° C. for 8 to 24 hours for crystallization. Next, this amorphous silicon film was patterned to form an island-shaped silicon film. This island-shaped silicon film constitutes the active layer of the TFT. Then, as the gate insulating film 603, a silicon oxide film having a thickness of 1000 Å was formed by the plasma CVD method.
【００５４】その後、厚さ５０００Åのアルミニウム膜
をスパッタリング法によって形成して、これをパターニ
ングしてゲイト電極６０４、６０５、６０６を形成し
た。次に基板をｐＨ≒７、１〜３％の酒石酸のエチレン
グリコール溶液に浸し、白金を陰極、このアルミニウム
電極を陽極として陽極酸化をおこない、厚さ２０００Å
の陽極酸化物６０７、６０８、６０９を形成した。After that, an aluminum film having a thickness of 5000 Å was formed by a sputtering method and patterned to form gate electrodes 604, 605 and 606. Next, the substrate is immersed in an ethylene glycol solution of tartaric acid of pH ≈ 7 and 1 to 3%, anodization is performed using platinum as a cathode and this aluminum electrode as an anode, and a thickness of 2000Å
The anodic oxides 607, 608 and 609 were formed.
【００５５】その後、イオンドーピング法によって、島
状珪素膜にゲイト電極部をマスクとして自己整合的に不
純物を導入した。まず、ＬＤＤを持たないＰチャネル型
ＴＦＴを構成する領域と駆動回路のＮチャネル型ＴＦＴ
を構成する領域をフォトレジストのマスク６１０で覆っ
て、駆動回路のＰチャネル型ＴＦＴを構成する領域に硼
素を導入した。まず、図２に示した回転斜めイオン注入
によって低ドーズ量のドーピングをおこなった。この場
合のドーズ量は１×１０13〜５×１０14原子／ｃｍ2 、
加速電圧は５〜８０ｋＶ、例えば、ドーズ量を３×１０
13原子／ｃｍ2、加速電圧を６０ｋＶとした。この結
果、駆動回路のＰチャネル型ＴＦＴを構成する領域にＰ
型の低濃度不純物領域６１１が形成された。（図６
（Ａ））After that, impurities were introduced into the island-shaped silicon film by ion doping in a self-aligned manner using the gate electrode portion as a mask. First, a region forming a P-channel TFT without LDD and an N-channel TFT of a drive circuit
The region constituting the above was covered with a photoresist mask 610, and boron was introduced into the region constituting the P-channel TFT of the driving circuit. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. The dose amount in this case is 1 × 10 13 to 5 × 10 14 atoms / cm 2 ,
The acceleration voltage is 5 to 80 kV, for example, the dose amount is 3 × 10
It was 13 atoms / cm 2 and the acceleration voltage was 60 kV. As a result, P is formed in the region forming the P-channel TFT of the drive circuit.
A low concentration impurity region 611 of the mold was formed. (FIG. 6
(A))
【００５６】次に、ＬＤＤを持たないＰチャネル型ＴＦ
Ｔを構成する領域を覆っていたフォトレジストのマスク
を取り除き、島状珪素に高ドーズ量の硼素イオンのドー
ピングを垂直方向からおこなった。このとき、先におこ
なったドーズ量より１〜３桁多いことが望ましい。本実
施例においては、先のドーズ量の１００倍の３×１０15
原子／ｃｍ2 、加速電圧を６０ｋＶとした。この結果、
高濃度不純物領域６１２、６１３が形成された。以上の
工程によって、ＬＤＤ６１４を有するＰ型不純物領域
（ソース／ドレイン領域）およびＬＤＤを持たないＰ型
不純物領域（ソース／ドレイン領域）が形成された。
（図６（Ｂ））Next, a P-channel type TF having no LDD
The photoresist mask covering the region forming T was removed, and the island-shaped silicon was doped with a high dose of boron ions in the vertical direction. At this time, it is desirable that the dose amount is 1 to 3 digits larger than the dose amount previously performed. In this embodiment, 3 × 10 15 which is 100 times the previous dose amount is used.
The atom / cm 2 and the acceleration voltage were set to 60 kV. As a result,
High concentration impurity regions 612 and 613 were formed. Through the above steps, the P-type impurity region (source / drain region) having the LDD 614 and the P-type impurity region (source / drain region) having no LDD were formed.
(Fig. 6 (B))
【００５７】つぎに、駆動回路のＮチャネル型ＴＦＴを
構成する領域を覆っていたフォトレジストのマスク６１
０を取り除き、先に不純物を導入したＰチャネル型ＴＦ
Ｔ領域をフォトレジストのマスク６１５で覆った。その
後、駆動回路のＮチャネル型ＴＦＴを構成する領域に燐
を導入した。まず図２に示した回転斜めイオン注入によ
って低ドーズ量のドーピングをおこなった。この場合の
ドーズ量は１×１０13〜５×１０14原子／ｃｍ2 、加速
電圧は１０〜９０ｋＶ、例えば、ドーズ量を３×１０13
原子／ｃｍ2 、加速電圧を７０ｋＶとした。この結果、
駆動回路のＮチャネル型ＴＦＴを構成する領域にＮ型の
低濃度不純物領域６１６が形成された。（図６（Ｃ））Next, a photoresist mask 61 covering the region constituting the N-channel TFT of the drive circuit.
P-channel TF with 0 removed and impurities introduced first
The T region was covered with a photoresist mask 615. After that, phosphorus was introduced into the region of the driving circuit which constitutes the N-channel TFT. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. In this case, the dose amount is 1 × 10 13 to 5 × 10 14 atoms / cm 2 , the acceleration voltage is 10 to 90 kV, for example, the dose amount is 3 × 10 13
The atom / cm 2 and the acceleration voltage were 70 kV. As a result,
An N-type low-concentration impurity region 616 was formed in a region forming an N-channel TFT of the driving circuit. (Fig. 6 (C))
【００５８】次に、高ドーズ量の燐イオンのドーピング
を垂直方向からおこなった。このとき、先におこなった
ドーズ量より１〜３桁多いことが望ましい。本実施例に
おいては、先のドーズ量の１００倍の３×１０15原子／
ｃｍ2 、加速電圧を７０ｋＶとした。この結果、高濃度
不純物領域６１７が形成された。以上の工程により、Ｌ
ＤＤ６１８を有するＮ型不純物領域（ソース／ドレイン
領域）が形成された。（図６（Ｄ）） さらに、ＫｒＦエキシマレーザー（波長２４８ｎｍ、パ
ルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不
純物領域の活性化をおこなった。レーザーのエネルギー
密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０
〜３００ｍＪ／ｃｍ2 が適当であった。Next, high dose phosphorus ion doping was performed from the vertical direction. At this time, it is desirable that the dose amount is 1 to 3 digits larger than the dose amount previously performed. In this example, 100 times the previous dose amount, 3 × 10 15 atoms /
cm 2 , and the acceleration voltage was 70 kV. As a result, a high concentration impurity region 617 was formed. Through the above steps, L
An N-type impurity region (source / drain region) having DD618 was formed. (FIG. 6D) Further, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was irradiated to activate the doped impurity regions. The energy density of the laser is 200 to 400 mJ / cm 2 , preferably 250.
〜300 mJ / cm 2 was suitable.
【００５９】次に、層間絶縁膜６１９として，プラズマ
ＣＶＤ法によって酸化珪素膜を厚さ３０００Åに成膜し
た。そして、層間絶縁膜６１９、ゲイト絶縁膜６０３の
エッチングをおこなってＴＦＴのソース／ドレインにコ
ンタクトホール形成した。そして、アルミニウム膜をス
パッタリング法によって成膜し、パターニングをおこな
ってソース／ドレイン電極６２０を形成した。（図６
（Ｅ））Next, as the interlayer insulating film 619, a silicon oxide film was formed to a thickness of 3000 Å by the plasma CVD method. Then, the interlayer insulating film 619 and the gate insulating film 603 were etched to form contact holes in the source / drain of the TFT. Then, an aluminum film was formed by a sputtering method and patterned to form source / drain electrodes 620. (FIG. 6
(E))
【００６０】その後、パッシベーション膜６２１とし
て、プラズマＣＶＤ法によって窒化珪素膜を厚さ３００
０Å形成し、これと層間絶縁膜６１９、ゲイト絶縁膜６
０３をエッチングして、コンタクトホールを形成し、ア
クティブマトリクス回路のＴＦＴに透明導電膜によって
画素電極６２２を形成した。（図６（Ｆ）） 以上のような工程により、駆動回路には、本発明を用い
て作成したＬＤＤを有するＮチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴから構成された相補型回路を、アクティブ
マトリクス回路のスイッチング素子にはＬＤＤを持たな
いＰチャネル型ＴＦＴを用いた、モノシリック型アクテ
ィブマトリクス回路を作製した。なお、ＴＦＴ形成後、
不純物領域の活性化のために、さらに２００〜４００℃
で水素化処理をおこなってもよい。After that, as the passivation film 621, a silicon nitride film having a thickness of 300 is formed by a plasma CVD method.
0 Å formed, and the inter-layer insulation film 619, gate insulation film 6
03 was etched to form a contact hole, and a pixel electrode 622 was formed on the TFT of the active matrix circuit with a transparent conductive film. (FIG. 6 (F)) Through the steps as described above, the drive circuit is provided with a complementary circuit composed of the N-channel TFT and the P-channel TFT having the LDD formed by using the present invention, and the active matrix circuit. A monolithic active matrix circuit using a P-channel TFT having no LDD as the switching element was manufactured. After the TFT is formed,
Further 200 to 400 ° C. for activation of the impurity region
You may perform a hydrogenation process with.
【００６１】〔実施例５〕本実施例を図８に示す。本実
施例に示す薄膜トランジスタは、ソース／ドレイン領域
として、低不純物領域（比較的低濃度に不純物のドーピ
ングを行った領域）上に窒化チタン膜を形成したものを
用いたことを特徴とする。[Embodiment 5] This embodiment is shown in FIG. The thin film transistor according to this embodiment is characterized in that a titanium nitride film is formed on a low impurity region (a region where impurities are doped at a relatively low concentration) as a source / drain region.
【００６２】まず、基板３０１上に下地酸化膜３０２と
して、酸化珪素膜をプラズマＣＶＤ法によって１０００
〜５０００Å、例えば、４０００Åに成膜した。この酸
化珪素膜は、ガラス基板からの不純物の拡散を防ぐもの
である。First, a silicon oxide film is formed as a base oxide film 302 on the substrate 301 by a plasma CVD method.
The film was formed in a thickness of up to 5000Å, for example, 4000Å. This silicon oxide film prevents diffusion of impurities from the glass substrate.
【００６３】そして、活性層を形成するための非晶質珪
素膜をプラズマＣＶＤ法やＬＰＣＶＤ法により３００〜
１５００Åに形成した。ここでは、プラズマＣＶＤ法に
よって７００Åの厚さに形成した。この後、熱アニール
やレーザーアニールを施して結晶化せしめてもよい。こ
のとき、非晶質珪素膜の結晶化を促進させるためにニッ
ケル等の触媒元素を添加しても構わない。Then, the amorphous silicon film for forming the active layer is formed by the plasma CVD method or the LPCVD method in the range of 300 to 300.
Formed to 1500Å. Here, it is formed to a thickness of 700 Å by the plasma CVD method. Thereafter, thermal annealing or laser annealing may be performed for crystallization. At this time, a catalytic element such as nickel may be added to promote crystallization of the amorphous silicon film.
【００６４】次に、この非晶質珪素膜をパターニングし
て、島状珪素膜３０４を形成した。この島状珪素膜３０
４はＴＦＴの活性層を構成する。そして、ゲイト絶縁膜
３０５として、厚さ２００〜１５００Å、ここでは１０
００Åの酸化珪素膜をプラズマＣＶＤ法によって形成し
た。Next, this amorphous silicon film was patterned to form an island-shaped silicon film 304. This island-shaped silicon film 30
Reference numeral 4 constitutes an active layer of the TFT. The gate insulating film 305 has a thickness of 200 to 1500Å, here 10
A 00Å silicon oxide film was formed by the plasma CVD method.
【００６５】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
リング法によって形成して、これをパターニングしてゲ
イト電極３０６を形成した。次に基板をｐＨ≒７、１〜
３％の酒石酸を含んだエチレングリコール溶液に浸し、
白金を陰極、このアルミニウム電極を陽極として、陽極
酸化をおこなった。陽極酸化は、最初一定電流で２２０
Ｖまで電圧を上げ、その状態で１時間保持して終了させ
た。このようにして、厚さ２５００Åの陽極酸化物３０
７を形成した。（図８（Ａ））Then, an aluminum (containing 1 wt% Si or 0.1-0.3 wt% Sc) film having a thickness of 1000 Å to 3 μm, for example 5000 Å, is formed by the sputtering method, and is patterned. The gate electrode 306 was formed. Next, set the substrate to pH ≈ 7, 1-
Soak in ethylene glycol solution containing 3% tartaric acid,
Anodization was performed using platinum as a cathode and this aluminum electrode as an anode. The anodic oxidation is initially 220 at a constant current.
The voltage was increased to V, and the state was maintained for 1 hour to finish. In this way, the anodic oxide 30 having a thickness of 2500 Å
Formed 7. (Figure 8 (A))
【００６６】その後、イオンドーピング法またはプラズ
マドーピング法によって、活性層である島状珪素膜３０
４にゲイト電極部をマスクとして自己整合的に不純物と
して燐を導入した。ドーピングガスとしてはフォスフィ
ン（ＰＨ4 ）を用いた。まず、図２に示した回転斜めイ
オン注入によって低ドーズ量のドーピングをおこなっ
た。この場合のドーズ量は１×１０14〜５×１０14原子
／ｃｍ2 、加速電圧は１０〜９０ｋＶとすればよい。こ
こではドーズ量を２×１０14原子／ｃｍ2 、加速電圧を
８０ｋＶとした。この結果、低濃度不純物領域３０８が
形成された。またこの工程でチャネル形成領域８０４が
自己整合的に形成される。（図８（Ｂ））After that, the island-shaped silicon film 30 which is an active layer is formed by an ion doping method or a plasma doping method.
Phosphorus was introduced as an impurity in 4 in a self-aligning manner using the gate electrode portion as a mask. Phosphine (PH 4 ) was used as the doping gas. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. In this case, the dose amount may be 1 × 10 14 to 5 × 10 14 atoms / cm 2 , and the acceleration voltage may be 10 to 90 kV. Here, the dose amount was 2 × 10 14 atoms / cm 2 and the acceleration voltage was 80 kV. As a result, the low concentration impurity region 308 was formed. Further, in this step, the channel formation region 804 is formed in a self-aligned manner. (Fig. 8 (B))
【００６７】次に、露呈したゲイト絶縁膜３０５を取り
除いた。こうして図８（Ｃ）に示す状態を得る。さらに
金属膜８００をスパッタ法によって５０〜５００Åの厚
さに成膜した。ここでは金属膜８００としてチタン膜を
２００Åの厚さにスパッタ法で形成した。また、チタン
膜の代わりに、ニッケル、モリブデン、タングステン、
白金、パラジウム等の金属材料を用いることができる。Next, the exposed gate insulating film 305 was removed. Thus, the state shown in FIG. 8C is obtained. Further, a metal film 800 was formed to a thickness of 50 to 500 Å by the sputtering method. Here, as the metal film 800, a titanium film having a thickness of 200 Å was formed by a sputtering method. Also, instead of the titanium film, nickel, molybdenum, tungsten,
A metal material such as platinum or palladium can be used.
【００６８】そして、レーザー光（例えばＫｒＦエキシ
マレーザー）を照射して、ドーピングされた不純物の活
性化と低不純物領域の再結晶化とを行うとともに、金属
膜８００と活性層との界面およびその近傍に金属珪化物
層８０３（この場合は珪化チタン層）を形成した。レー
ザー光の照射密度は、ＫｒＦエキシマレーザーを用いた
場合で、２５０〜３００ｍＪ／ｃｍ2 とすればよい。ま
た、レーザー光の加熱中に試料を２００〜５００℃に加
熱することは効果的である。またレーザー光の照射の代
わりに、強光を照射するのでもよい。（図８（Ｄ））Then, laser light (eg, KrF excimer laser) is irradiated to activate the doped impurities and recrystallize the low-impurity region, and at the interface between the metal film 800 and the active layer and its vicinity. A metal silicide layer 803 (in this case, a titanium silicide layer) was formed on. The irradiation density of the laser light may be 250 to 300 mJ / cm 2 when a KrF excimer laser is used. Further, it is effective to heat the sample to 200 to 500 ° C. while heating the laser light. Further, instead of the laser light irradiation, strong light irradiation may be performed. (Figure 8 (D))
【００６９】金属化合物層８０３を形成した後、過酸化
水素とアンモニアと水とを５：２：２で混合したエッチ
ング液で珪化チタン層８００のエッチングを行った。そ
して、層間絶縁膜として酸化珪素膜３１１を６０００Å
の厚さに成膜した。さらに穴開け公知を経て、ＴＦＴの
ソース／ドレインにコンタクトホール形成した。そし
て、アルミニウム膜をスパッタリング法によって成膜
し、パターニングをおこなってソース／ドレイン電極３
１２を形成した。（図８（Ｅ））After forming the metal compound layer 803, the titanium silicide layer 800 was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at 5: 2: 2. Then, a silicon oxide film 311 is formed as an interlayer insulating film by 6000 Å
Was deposited to a thickness of. Further, through well-known drilling, contact holes were formed in the source / drain of the TFT. Then, an aluminum film is formed by a sputtering method and is patterned to form the source / drain electrodes 3
12 was formed. (Fig. 8 (E))
【００７０】以上のような工程により、Ｎチャネル型の
ＬＤＤを有するＴＦＴを作製した。なお、ＴＦＴ形成
後、不純物領域の活性化のために、さらに２００〜４０
０℃で水素化処理をおこなってもよい。図８（Ｅ）に示
すＴＦＴは、ソース／ドレイン領域が低濃度不純物領域
上に金属珪化物層を有した構成を有し、さらにソース／
ドレイン領域とチャネル形成領域との間に何れか一方が
ＬＤＤ領域として機能する低濃度不純物領域が形成され
た構成を有している。Through the above steps, a TFT having an N-channel LDD was manufactured. After the TFT is formed, 200 to 40% is further added to activate the impurity region.
You may perform a hydrogenation process at 0 degreeC. The TFT shown in FIG. 8E has a structure in which a source / drain region has a metal silicide layer on a low-concentration impurity region.
A low-concentration impurity region, one of which functions as an LDD region, is formed between the drain region and the channel formation region.
【００７１】図８（Ｅ）に示す構成におけるソース／ド
レイン領域は、低濃度にドーピングが行われた不純物領
域ではあるが、その表面に金属珪化物層８００が形成さ
れているので、その抵抗は低く、ソース／ドレイン領域
としての機能を十分果たす。また金属珪化物層８００が
形成されていない低濃度不純物領域３０８（３１０で示
される領域に合致する）は、チャネル形成領域８０４に
隣接した電界集中を緩和するための領域（ドレイン領域
側のこの領域はＬＤＤ（ライトドープ領域）となる）と
して機能する。The source / drain region in the structure shown in FIG. 8E is an impurity region which is lightly doped, but since the metal silicide layer 800 is formed on the surface thereof, its resistance is It is low and sufficiently functions as a source / drain region. The low-concentration impurity region 308 where the metal silicide layer 800 is not formed (matches the region indicated by 310) is a region adjacent to the channel formation region 804 for relaxing electric field concentration (this region on the drain region side). Serves as an LDD (lightly doped region)).
【００７２】本実施例に示すＴＦＴの作製工程は、不純
物イオンの注入が１回であり、またライトドープピング
で済むので、作製工程の簡略化と生産性の向上を得るこ
とができる。In the manufacturing process of the TFT shown in this embodiment, the impurity ions are implanted only once and light doping is sufficient, so that the manufacturing process can be simplified and the productivity can be improved.
【００７３】〔実施例６〕本実施例の作製工程を図９に
示す。本実施例に示す薄膜トランジスタは、ソース／ド
レイン領域の表面にソース／ドレイン領域の低抵抗化
と、ソース／ドレイン電極とソース／ドレイン領域との
コンタクト特性の向上とを果たすための金属珪化物層を
形成したことを特徴とする。[Sixth Embodiment] FIG. 9 shows a manufacturing process of this embodiment. The thin film transistor shown in this embodiment has a metal silicide layer on the surface of the source / drain region for lowering the resistance of the source / drain region and improving the contact characteristics between the source / drain electrode and the source / drain region. It is characterized by being formed.
【００７４】まず、基板３０１上に下地酸化膜３０２と
して、酸化珪素膜をプラズマＣＶＤ法によって１０００
〜５０００Å、例えば、４０００Åに成膜した。この酸
化珪素膜は、ガラス基板からの不純物の拡散を防ぐもの
である。First, a silicon oxide film is formed on the substrate 301 as a base oxide film 302 by plasma CVD to 1000
The film was formed in a thickness of up to 5000Å, for example, 4000Å. This silicon oxide film prevents diffusion of impurities from the glass substrate.
【００７５】そして、活性層を形成するための非晶質珪
素膜をプラズマＣＶＤ法やＬＰＣＶＤ法により３００〜
１５００Åに形成した。ここでは、プラズマＣＶＤ法に
よって１０００Åの厚さに形成した。この後、熱アニー
ルやレーザーアニールを施して結晶化せしめてもよい。
このとき、非晶質珪素膜の結晶化を促進させるためにニ
ッケル等の触媒元素を添加しても構わない。Then, the amorphous silicon film for forming the active layer is formed by the plasma CVD method or the LPCVD method in an amount of 300 to 300 nm.
Formed to 1500Å. Here, it is formed to a thickness of 1000 Å by the plasma CVD method. Thereafter, thermal annealing or laser annealing may be performed for crystallization.
At this time, a catalytic element such as nickel may be added to promote crystallization of the amorphous silicon film.
【００７６】次に、この非晶質珪素膜をパターニングし
て、島状珪素膜３０４を形成した。この島状珪素膜３０
４はＴＦＴの活性層を構成する。そして、ゲイト絶縁膜
３０５として、厚さ２００〜１５００Å、ここでは１０
００Åの酸化珪素膜をプラズマＣＶＤ法によって形成し
た。Next, this amorphous silicon film was patterned to form an island-shaped silicon film 304. This island-shaped silicon film 30
Reference numeral 4 constitutes an active layer of the TFT. The gate insulating film 305 has a thickness of 200 to 1500Å, here 10
A 00Å silicon oxide film was formed by the plasma CVD method.
【００７７】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
リング法によって形成して、これをパターニングしてゲ
イト電極３０６を形成した。次に基板をｐＨ≒７、１〜
３％の酒石酸を含んだエチレングリコール溶液に浸し、
白金を陰極、このアルミニウム電極を陽極として、陽極
酸化をおこなった。陽極酸化は、最初一定電流で２２０
Ｖまで電圧を上げ、その状態で１時間保持して終了させ
た。このようにして、厚さ２５００Åの陽極酸化物３０
７を形成した。（図９（Ａ））Then, an aluminum (containing 1 wt% Si or 0.1-0.3 wt% Sc) film having a thickness of 1000 Å to 3 μm, for example 5000 Å, is formed by the sputtering method and is patterned. The gate electrode 306 was formed. Next, set the substrate to pH ≈ 7, 1-
Soak in ethylene glycol solution containing 3% tartaric acid,
Anodization was performed using platinum as a cathode and this aluminum electrode as an anode. The anodic oxidation is initially 220 at a constant current.
The voltage was increased to V, and the state was maintained for 1 hour to finish. In this way, the anodic oxide 30 having a thickness of 2500 Å
Formed 7. (Fig. 9 (A))
【００７８】その後、イオンドーピング法またはプラズ
マドーピング法によって、活性層である島状珪素膜３０
４にゲイト電極部をマスクとして自己整合的に不純物と
して燐を導入した。ドーピングガスとしてはフォスフィ
ン（ＰＨ4 ）を用いた。まず、図２に示した回転斜めイ
オン注入によって低ドーズ量のドーピングをおこなっ
た。この場合のドーズ量は１×１０14〜５×１０14原子
／ｃｍ2 、加速電圧は１０〜９０ｋＶとすればよい。こ
こではドーズ量を２×１０14原子／ｃｍ2 、加速電圧を
８０ｋＶとした。この結果、低濃度不純物領域３０８が
形成された。またこの工程でチャネル形成領域８０４が
自己整合的に形成された。（図９（Ｂ））After that, the island-shaped silicon film 30 which is an active layer is formed by an ion doping method or a plasma doping method.
Phosphorus was introduced as an impurity in 4 in a self-aligning manner using the gate electrode portion as a mask. Phosphine (PH 4 ) was used as the doping gas. First, low-dose doping was performed by the rotary oblique ion implantation shown in FIG. In this case, the dose amount may be 1 × 10 14 to 5 × 10 14 atoms / cm 2 , and the acceleration voltage may be 10 to 90 kV. Here, the dose amount was 2 × 10 14 atoms / cm 2 and the acceleration voltage was 80 kV. As a result, the low concentration impurity region 308 was formed. Further, in this step, the channel formation region 804 was formed in a self-aligned manner. (Fig. 9 (B))
【００７９】次に、２×１０15ｃｍ-2のドーズ量で燐イ
オンのドーピングをプラズマドーピング法で行う。この
ドーピングは、基板に対して垂直な方向から行った。こ
の工程で、ソース／ドレイン領域として機能する一対の
高濃度不純物領域３０９が形成される。（図９（Ｃ））Next, phosphorus ion doping is performed by a plasma doping method at a dose amount of 2 × 10 15 cm -2 . This doping was performed from the direction perpendicular to the substrate. In this step, a pair of high-concentration impurity regions 309 which function as source / drain regions are formed. (Fig. 9 (C))
【００８０】次に露呈しているゲイト絶縁膜３０５を取
り除いた。こうして図９（Ｄ）に示す状態を得る。さら
に金属膜８００をスパッタ法によって５０〜５００Åの
厚さに成膜した。ここでは金属膜８００としてチタン膜
を２００Åの厚さにスパッタ法で形成した。なおチタン
膜の代わりに、ニッケル、モリブデン、タングステン、
白金、パラジウム等の金属材料を用いることができる。Next, the exposed gate insulating film 305 was removed. Thus, the state shown in FIG. 9D is obtained. Further, a metal film 800 was formed to a thickness of 50 to 500 Å by the sputtering method. Here, as the metal film 800, a titanium film having a thickness of 200 Å was formed by a sputtering method. Instead of the titanium film, nickel, molybdenum, tungsten,
A metal material such as platinum or palladium can be used.
【００８１】そして、レーザー光（例えばＫｒＦエキシ
マレーザー）を照射して、ドーピングされた不純物の活
性化と低不純物領域の再結晶化とを行うとともに、金属
膜８００と活性層との界面およびその近傍に金属珪化物
層８０３（この場合は珪化チタン層）を形成した。レー
ザー光の照射密度は、ＫｒＦエキシマレーザーを用いた
場合で、２５０〜３００ｍＪ／ｃｍ2 とすればよい。ま
た、レーザー光の加熱中に試料を２００〜５００℃に加
熱することは効果的である。またレーザー光の照射の代
わりに、強光を照射するのでもよい。（図９（Ｅ））Then, laser light (eg, KrF excimer laser) is irradiated to activate the doped impurities and recrystallize the low-impurity region, and at the same time, the interface between the metal film 800 and the active layer and its vicinity. A metal silicide layer 803 (in this case, a titanium silicide layer) was formed on. The irradiation density of the laser light may be 250 to 300 mJ / cm 2 when a KrF excimer laser is used. Further, it is effective to heat the sample to 200 to 500 ° C. while heating the laser light. Further, instead of the laser light irradiation, strong light irradiation may be performed. (Fig. 9 (E))
【００８２】金属化合物層８０３を形成した後、過酸化
水素とアンモニアと水とを５：２：２で混合したエッチ
ング液で珪化チタン層８００のエッチングを行った。そ
して、層間絶縁膜として酸化珪素膜３１１を６０００Å
の厚さに成膜した。さらに穴開け公知を経て、ＴＦＴの
ソース／ドレインにコンタクトホール形成した。そし
て、アルミニウム膜をスパッタリング法によって成膜
し、パターニングをおこなってソース／ドレイン電極３
１２を形成した。（図８（Ｆ））After forming the metal compound layer 803, the titanium silicide layer 800 was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at 5: 2: 2. Then, a silicon oxide film 311 is formed as an interlayer insulating film by 6000 Å
Was deposited to a thickness of. Further, through well-known drilling, contact holes were formed in the source / drain of the TFT. Then, an aluminum film is formed by a sputtering method and is patterned to form the source / drain electrodes 3
12 was formed. (Figure 8 (F))
【００８３】以上のような工程により、Ｎチャネル型の
ＬＤＤを有するＴＦＴを作製した。なお、ＴＦＴ形成
後、不純物領域の活性化のために、さらに２００〜４０
０℃で水素化処理をおこなってもよい。図８（Ｅ）に示
すＴＦＴは、３１０がソース／ドレイン領域とチャネル
形成領域との間において電界集中を緩和する領域として
機能する構成を有している。Through the above steps, a TFT having an N-channel LDD was manufactured. After the TFT is formed, 200 to 40% is further added to activate the impurity region.
You may perform a hydrogenation process at 0 degreeC. The TFT shown in FIG. 8E has a structure in which 310 functions as a region for relaxing electric field concentration between the source / drain regions and the channel formation region.
【００８４】[0084]
【発明の効果】従来、低濃度不純物領域を形成後、ゲイ
ト電極の側面に隣接して側壁を形成することによってＬ
ＤＤ領域を形成していたが、この工程は側壁の形成が困
難で、手間がかかるために、歩留りが低く生産性の面で
問題があった。しかし、本発明によって、側壁の形成が
不要となり、通常のＴＦＴ作製におけるイオンドーピン
グ工程において、斜方向からの低濃度不純物の導入、お
よび垂直方向からの高濃度不純物の導入をおこなうだけ
で、容易にＬＤＤを有するＴＦＴを形成できるようにな
り、歩留りの向上に有益である。According to the prior art, after forming the low-concentration impurity region, the sidewall is formed adjacent to the side surface of the gate electrode.
Although the DD region was formed, in this process, it is difficult to form the side wall and it takes time and labor, so that the yield is low and there is a problem in productivity. However, according to the present invention, the formation of the side wall is not required, and in the ion doping process in the usual TFT fabrication, it is possible to easily introduce the low-concentration impurity from the oblique direction and the high-concentration impurity from the vertical direction. It becomes possible to form a TFT having an LDD, which is useful for improving the yield.
【００８５】また、酸化物被膜に覆われたゲイト電極を
有するＴＦＴにおいて、低濃度不純物を形成する際に不
純物を注入する入射角を制御することによって酸化物被
膜の下部にのみＬＤＤを有する構造や、Ｏｖｅｒｌａｐ
ＬＤＤの構造をとるＴＦＴを作製することが出来る。Further, in a TFT having a gate electrode covered with an oxide film, a structure having an LDD only under the oxide film is controlled by controlling an incident angle at which the impurity is injected when forming a low concentration impurity. , Overlap
A TFT having an LDD structure can be manufactured.
【００８６】このように、本明細書で開示する発明を利
用することで、必要とする特性（特にＯＦＦ電流特性）
を有する薄膜トランジスタを生産性良く、高い歩留りで
形成することができる。As described above, by using the invention disclosed in this specification, required characteristics (particularly OFF current characteristics) are obtained.
It is possible to form a thin film transistor having a high productivity with a high yield.
【図１】 ドーピングをおこなう装置を示す。FIG. 1 shows an apparatus for performing doping.
【図２】 斜めイオン注入の概念を示す。FIG. 2 shows the concept of oblique ion implantation.
【図３】 実施例１の薄膜トランジスタの作製工程を示
す。3A to 3C show steps of manufacturing a thin film transistor of Example 1.
【図４】 実施例２の薄膜トランジスタの作製工程を示
す。FIG. 4 shows a process of manufacturing a thin film transistor of Example 2.
【図５】 実施例３の薄膜トランジスタの作製工程を示
す。5A to 5C show steps of manufacturing a thin film transistor of Example 3.
【図６】 実施例４の薄膜トランジスタの作製工程を示
す。6A to 6C show steps of manufacturing a thin film transistor of Example 4.
【図７】 従来法による工程を示す。FIG. 7 shows a process according to a conventional method.
【図８】 実施例５の薄膜トランジスタの作製工程を示
す。8A to 8C show steps of manufacturing a thin film transistor of Example 5.
【図９】 実施例６の薄膜トランジスタの作製工程を示
す。9A to 9C show steps of manufacturing a thin film transistor of Example 6.
１０１・・・・チャンバー １０２・・・・サンプルホルダー １０３・・・・アノード電極 １０４・・・・電源 １０５・・・・グリッド電極 １０６・・・・不純物イオン １０７・・・・基板 １０８・・・・回転機構 ３０１・・・・基板 ３０２・・・・下地酸化膜 ３０３・・・・珪素膜 ３０４・・・・島状珪素膜 ３０５・・・・ゲイト絶縁膜 ３０６・・・・ゲイト電極 ３０７・・・・低濃度不純物領域 ３０８・・・・高濃度不純物領域（ソース／ドレイン領
域） ３０９・・・・低濃度ドレイン領域（ＬＤＤ） ３１０・・・・層間絶縁膜 ３１１・・・・ソース／ドレイン電極101 ... Chamber 102 ... Sample holder 103 ... Anode electrode 104 ... Power supply 105 ... Grid electrode 106 ... Impurity ions 107 ... Substrate 108 ... Rotation mechanism 301 ... Substrate 302 ... Underlayer oxide film 303 ... Silicon film 304 ... Island silicon film 305 ... Gate insulating film 306 ... Gate electrode 307.・ ・ ・ Low concentration impurity region 308 ・ ・ ・ High concentration impurity region (source / drain region) 309 ・ ・ ・ ・ Low concentration drain region (LDD) 310 ・ ・ ・ Interlayer insulating film 311 ・ ・ ・ Source / drain electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｌ (72)発明者 山口 直明 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 須沢 英臣 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H01L 21/265 L (72) Inventor Naoaki Yamaguchi 398 Hase, Atsugi, Kanagawa Prefecture Semiconductor Conductor Research (72) Inventor Hideomi Suzawa 398 Hase, Atsugi-shi, Kanagawa Semi-conductor Energy Laboratory Co., Ltd. (72) Inventor Hidetaka Uochi 398, Hase, Atsugi-shi, Kanagawa Semi-conductor Energy Institute (72) Inventor Takemura Yasuhiko 398 Hase, Atsugi-shi, Kanagawa Inside Semiconductor Energy Laboratory Co., Ltd.
Claims (10)
るＴＦＴにおいて、 ゲイト電極をマスクとし、基板に対して斜方向から自己
整合的に低ドーズ量の不純物を導入して、低濃度不純物
領域を形成する工程と、 基板に対して垂直方向から自己整合的に高ドーズ量の不
純物を導入して、高濃度不純物領域を形成する工程とを
有し、 前記酸化物被膜の下部に、低濃度ドレイン領域（ＬＤ
Ｄ）を形成することを特徴とする半導体装置の作製方
法。1. In a TFT having a gate electrode covered with an oxide film, a low-concentration impurity region is formed by introducing a low-dose impurity in a self-aligned manner obliquely to a substrate using the gate electrode as a mask. And a step of forming a high-concentration impurity region by introducing a high-dose impurity in a self-aligned manner from a direction perpendicular to the substrate, and forming a high-concentration impurity region below the oxide film. Drain region (LD
D) is formed, a method for manufacturing a semiconductor device.
極下部にまでおよぶ低濃度ドレイン領域（Ｏｖｅｒｌａ
ｐ ＬＤＤ）を形成することを特徴とする半導体装置の
作製方法。2. The low-concentration drain region (LDD) according to claim 1, wherein the formed low-concentration drain region (LDD) extends to a lower portion of the gate electrode.
p LDD) is formed.
あることを特徴とする半導体装置の作製方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein an incident angle when introducing a low-concentration impurity is 30 degrees or more.
において、 基板を傾けて、回転させることによって不純物を導入す
ることを特徴とする半導体装置の作製方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein in the step of introducing a low-concentration impurity into the substrate in an oblique direction, the impurity is introduced by tilting and rotating the substrate. .
酸化することによって得られた陽極酸化物であることを
特徴とする半導体装置の作製方法。5. The gate electrode according to claim 1, wherein the gate electrode is composed of a metal electrode, and the oxide covering the gate electrode is an anodic oxide obtained by anodizing the gate electrode. And a method for manufacturing a semiconductor device.
ｍ2 のドーズ量で導入され、 低ドーズ量の不純物は１×１０14〜５×１０15原子／ｃ
ｍ2 のドーズ量で導入されることを特徴とする半導体装
置の作製方法。6. The impurity according to claim 1, wherein the high-dose impurity is 1 × 10 13 to 5 × 10 14 atoms / c.
The impurity introduced at a dose amount of m 2 is 1 × 10 14 to 5 × 10 15 atoms / c.
A method for manufacturing a semiconductor device, which is introduced with a dose amount of m 2 .
料を酸化させた酸化物被膜が形成されており前記絶縁層
の下部に対応する前記活性層領域には、低濃度不純物領
域が形成されていることを特徴とする半導体装置。7. An active layer, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film. The gate electrode is provided on a side surface of the gate electrode. A semiconductor device, wherein an oxide film obtained by oxidizing a constituent material is formed, and a low-concentration impurity region is formed in the active layer region corresponding to a lower portion of the insulating layer.
マスクとして、該遮蔽材料下に対応する活性層に斜め方
向から不純物イオンを注入することを特徴とする半導体
装置の作製方法。8. A method of manufacturing a semiconductor device, comprising: using a shielding material provided around a gate electrode as a mask, implanting impurity ions from an oblique direction into a corresponding active layer below the shielding material.
料を酸化させた酸化物被膜が形成されており前記酸化物
被膜の下部に対応する前記活性層領域には、低濃度不純
物領域が形成されており、 前記活性層領域のソースおよびドレイン領域を構成する
領域の表面には、金属層が形成されていることを特徴と
する半導体装置。9. An active layer, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film. The gate electrode is provided on a side surface of the gate electrode. An oxide film formed by oxidizing a constituent material is formed, and a low-concentration impurity region is formed in the active layer region corresponding to a lower portion of the oxide film. Source and drain regions of the active layer region are formed. A semiconductor device, wherein a metal layer is formed on the surface of the region forming the.
るＴＦＴの作製工程において、 ゲイト電極をマスクとし、基板に対して斜方向から不純
物を導入する工程と、 ソースおよびドレイン領域に対応する活性層表面に金属
層を形成する工程と、 を有し、 前記不純物を導入する工程において、前記酸化物被膜下
の活性層中に不純物領域が形成されることを特徴とする
半導体装置の作製方法。10. A step of manufacturing a TFT having a gate electrode covered with an oxide film, a step of introducing an impurity from a diagonal direction to a substrate using a gate electrode as a mask, and an activity corresponding to a source and drain region. And a step of forming a metal layer on the surface of the layer, wherein in the step of introducing the impurity, an impurity region is formed in the active layer below the oxide film.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626494A JP3326013B2 (en) | 1994-07-14 | 1994-07-14 | Method for manufacturing semiconductor device |
| KR1019950020709A KR100305003B1 (en) | 1994-07-14 | 1995-07-14 | Active matrix type liquid crystal display |
| US08/922,363 US6773971B1 (en) | 1994-07-14 | 1997-09-03 | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US09/526,487 US6507069B1 (en) | 1994-07-14 | 2000-03-15 | Semiconductor device and method of manufacture thereof |
| US09/526,486 US6906383B1 (en) | 1994-07-14 | 2000-03-15 | Semiconductor device and method of manufacture thereof |
| JP2000195353A JP3535453B2 (en) | 1994-07-14 | 2000-06-28 | Semiconductor device |
| JP2000195354A JP3512713B2 (en) | 1994-07-14 | 2000-06-28 | Active matrix type liquid crystal display |
| US11/137,513 US7183614B2 (en) | 1994-07-14 | 2005-05-26 | Semiconductor device and method of manufacture thereof |
| US11/647,179 US7635895B2 (en) | 1994-07-14 | 2006-12-29 | Display device |
| US12/621,537 US8273613B2 (en) | 1994-07-14 | 2009-11-19 | Semiconductor device and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626494A JP3326013B2 (en) | 1994-07-14 | 1994-07-14 | Method for manufacturing semiconductor device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195354A Division JP3512713B2 (en) | 1994-07-14 | 2000-06-28 | Active matrix type liquid crystal display |
| JP2000195353A Division JP3535453B2 (en) | 1994-07-14 | 2000-06-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832080A true JPH0832080A (en) | 1996-02-02 |
| JP3326013B2 JP3326013B2 (en) | 2002-09-17 |
Family
ID=16185245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18626494A Expired - Fee Related JP3326013B2 (en) | 1994-07-14 | 1994-07-14 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326013B2 (en) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243975A (en) * | 1998-12-25 | 2000-09-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2000299469A (en) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2000332257A (en) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
| JP2000340798A (en) * | 1999-03-19 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | Electro-optical device and preparation thereof |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| JP2001195016A (en) * | 1999-10-29 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | Electronic equipment |
| KR100308852B1 (en) * | 1998-12-12 | 2002-10-25 | 엘지.필립스 엘시디 주식회사 | Method of fabricating a thin film transistor |
| KR20030054683A (en) * | 2001-12-26 | 2003-07-02 | 주식회사 하이닉스반도체 | A method for forming a transistor of a semiconductor device |
| EP1049176A3 (en) * | 1999-04-27 | 2005-05-25 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2006032930A (en) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | Doping device |
| JP2006237621A (en) * | 1999-03-23 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2010192936A (en) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Transmission type liquid crystal display device, projector, and digital camera |
| US7821071B2 (en) | 1999-03-23 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8017945B2 (en) | 1999-10-29 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device using light-emitting element |
| JP2012145952A (en) * | 1999-02-23 | 2012-08-02 | Semiconductor Energy Lab Co Ltd | El display device |
| CN109300914A (en) * | 2018-09-27 | 2019-02-01 | 武汉华星光电半导体显示技术有限公司 | Array substrate and manufacturing method thereof |
-
1994
- 1994-07-14 JP JP18626494A patent/JP3326013B2/en not_active Expired - Fee Related
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308852B1 (en) * | 1998-12-12 | 2002-10-25 | 엘지.필립스 엘시디 주식회사 | Method of fabricating a thin film transistor |
| JP2000243975A (en) * | 1998-12-25 | 2000-09-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US9235095B2 (en) | 1999-02-12 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| JP2000299469A (en) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2010192936A (en) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Transmission type liquid crystal display device, projector, and digital camera |
| US8023042B2 (en) | 1999-02-12 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing therefor |
| US8896777B2 (en) | 1999-02-12 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a spacer wherein the spacer has an opening through which a pixel electrode is connected to a first transistor |
| US8994887B2 (en) | 1999-02-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| US9910334B2 (en) | 1999-02-23 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2012145952A (en) * | 1999-02-23 | 2012-08-02 | Semiconductor Energy Lab Co Ltd | El display device |
| US9431431B2 (en) | 1999-02-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2000332257A (en) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
| JP2000340798A (en) * | 1999-03-19 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | Electro-optical device and preparation thereof |
| JP2006237621A (en) * | 1999-03-23 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US7821071B2 (en) | 1999-03-23 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9196632B2 (en) | 1999-03-23 | 2015-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8610182B2 (en) | 1999-03-23 | 2013-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8154059B2 (en) | 1999-03-23 | 2012-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9806096B2 (en) | 1999-03-23 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| EP1049176A3 (en) * | 1999-04-27 | 2005-05-25 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| EP2259328A3 (en) * | 1999-04-27 | 2012-03-14 | Semiconductor Energy Laboratory Co, Ltd. | Electronic device and electronic apparatus |
| US7843407B2 (en) | 1999-04-27 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US7274349B2 (en) | 1999-04-27 | 2007-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US7306980B2 (en) | 1999-09-16 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating thin film transistor |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US8017945B2 (en) | 1999-10-29 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device using light-emitting element |
| JP2001195016A (en) * | 1999-10-29 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | Electronic equipment |
| KR20030054683A (en) * | 2001-12-26 | 2003-07-02 | 주식회사 하이닉스반도체 | A method for forming a transistor of a semiconductor device |
| JP2006032930A (en) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | Doping device |
| CN109300914A (en) * | 2018-09-27 | 2019-02-01 | 武汉华星光电半导体显示技术有限公司 | Array substrate and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3326013B2 (en) | 2002-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3729955B2 (en) | Method for manufacturing semiconductor device | |
| JP3378078B2 (en) | Method for manufacturing semiconductor device | |
| US6589824B2 (en) | Process for fabricating semiconductor device | |
| US6184068B1 (en) | Process for fabricating semiconductor device | |
| JP3376247B2 (en) | Thin film transistor and semiconductor device using thin film transistor | |
| US8273613B2 (en) | Semiconductor device and method of manufacture thereof | |
| JP3326013B2 (en) | Method for manufacturing semiconductor device | |
| US6773971B1 (en) | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions | |
| JP3173760B2 (en) | Method for manufacturing semiconductor device | |
| JPH07335906A (en) | Thin film semiconductor device and manufacturing method thereof | |
| JPH05114724A (en) | Insulated gate type semiconductor device and manufacturing method thereof | |
| JPH07169974A (en) | Semiconductor device and manufacturing method thereof | |
| JPH0869967A (en) | Method for manufacturing semiconductor device | |
| JP3140303B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH08339960A (en) | Preparation of semiconductor device | |
| KR100652216B1 (en) | Polysilicon Liquid Crystal Display Device Manufacturing Method | |
| JPH07169975A (en) | Semiconductor device and manufacturing method thereof | |
| JP4657361B2 (en) | Semiconductor device | |
| JP3512713B2 (en) | Active matrix type liquid crystal display | |
| JP3535453B2 (en) | Semiconductor device | |
| JP4421632B2 (en) | Method for manufacturing semiconductor device | |
| JP4286644B2 (en) | Method for manufacturing semiconductor device | |
| JP4417327B2 (en) | Method for manufacturing semiconductor device | |
| JP3535275B2 (en) | Method for manufacturing semiconductor device | |
| JP2001094108A (en) | Field effect transistor, transistor array substrate, and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |