JPH08320829A - データ処理装置 - Google Patents
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- JPH08320829A JPH08320829A JP7240873A JP24087395A JPH08320829A JP H08320829 A JPH08320829 A JP H08320829A JP 7240873 A JP7240873 A JP 7240873A JP 24087395 A JP24087395 A JP 24087395A JP H08320829 A JPH08320829 A JP H08320829A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/25—Using a specific main memory architecture
- G06F2212/251—Local memory within processor subsystem
- G06F2212/2515—Local memory within processor subsystem being configurable for different purposes, e.g. as cache or non-cache memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/652—Page size control
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリ（ＣＡＣＨＥ−Ｍ）やアド
レス変換バッファ（ＴＬＢ）などの連想メモリをＭＯＶ
命令などのデータ転送命令にてアクセスしてエントリの
無効化などの操作を行うことができるようにする。 【構成】 上記連想メモリは、中央処理装置が管理する
アドレス空間に配置されそのアドレスが指定することに
よってエントリのアクセスが可能にされる。アドレス指
定による書込みに際して、そのアドレスで指定された領
域のエントリが保有する被検索アドレス情報と書込みデ
ータが保有する情報とを比較した結果が一致である場合
に書込み可能とされ、不一致の場合には書込み抑止され
る連想書込みがサポートされる。
レス変換バッファ（ＴＬＢ）などの連想メモリをＭＯＶ
命令などのデータ転送命令にてアクセスしてエントリの
無効化などの操作を行うことができるようにする。 【構成】 上記連想メモリは、中央処理装置が管理する
アドレス空間に配置されそのアドレスが指定することに
よってエントリのアクセスが可能にされる。アドレス指
定による書込みに際して、そのアドレスで指定された領
域のエントリが保有する被検索アドレス情報と書込みデ
ータが保有する情報とを比較した結果が一致である場合
に書込み可能とされ、不一致の場合には書込み抑止され
る連想書込みがサポートされる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリやア
ドレス変換バッファを内蔵するデータ処理装置、特にキ
ャッシュメモリやアドレス変換バッファを一般的なデー
タ転送命令でアクセスする技術、そして仮想記憶におけ
る最小ページサイズを越えてキャッシュメモリのデータ
記憶容量を増大させるための技術に関し、例えばマイク
ロコンピュータに適用して有効な技術に関する。
ドレス変換バッファを内蔵するデータ処理装置、特にキ
ャッシュメモリやアドレス変換バッファを一般的なデー
タ転送命令でアクセスする技術、そして仮想記憶におけ
る最小ページサイズを越えてキャッシュメモリのデータ
記憶容量を増大させるための技術に関し、例えばマイク
ロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】ユーザが実メモリを意識せずに、オペレ
ーティングシステム（以下ＯＳとも記す）がメモリ管理
を行う分野では、データ処理装置はアドレス変換機構を
サポートする必要がある。アドレス変換機構とは仮想記
憶を実現するために中央処理装置により形成された論理
アドレスを物理アドレスに変換する機構である。このア
ドレス変換機構を高速に実行するために、論理アドレス
と物理アドレスの変換対を保持するアドレス変換バッフ
ァ（Translation lookaside buffer、以下単にＴＬＢと
も記す）を、中央処理装置と共にデータ処理装置に内蔵
する技術が採用されている。アドレス変換バッファは例
えば、最近使用された論理アドレスと物理アドレスとの
変換対を保持する連想記憶構造のバッファメモリとして
構成される。ヒット率を向上させるには複数セットのバ
ンクを持つセットアソシアティブ形式の連想メモリを採
用することができる。このようなアドレス変換バッファ
においてＴＬＢミスを生ずるとミスに係る新たなエント
リが追加されることになる。このときインデックスされ
た各バンクのエントリが有効であるか否かをバリッドビ
ットを参照して判定し、無効なエントリが存在する場合
にはそれがリプレース対象とされる。一方、バリッドビ
ットを参照した結果、全てのエントリが有効である場合
にはＬＲＵ（Least Recentry Used）などの論理にした
がってエントリの入れ替えが行われる。このようにアド
レス変換バッファは、連想メモリ動作による通常のアド
レス変換動作の他に、エントリ入れ替えのためのライト
アクセス、バリッドビット判定のためのリードアクセス
などが必要とされ、それらのアクセスは個々のバンクに
おいてエントリを指定して行われなければならない。
ーティングシステム（以下ＯＳとも記す）がメモリ管理
を行う分野では、データ処理装置はアドレス変換機構を
サポートする必要がある。アドレス変換機構とは仮想記
憶を実現するために中央処理装置により形成された論理
アドレスを物理アドレスに変換する機構である。このア
ドレス変換機構を高速に実行するために、論理アドレス
と物理アドレスの変換対を保持するアドレス変換バッフ
ァ（Translation lookaside buffer、以下単にＴＬＢと
も記す）を、中央処理装置と共にデータ処理装置に内蔵
する技術が採用されている。アドレス変換バッファは例
えば、最近使用された論理アドレスと物理アドレスとの
変換対を保持する連想記憶構造のバッファメモリとして
構成される。ヒット率を向上させるには複数セットのバ
ンクを持つセットアソシアティブ形式の連想メモリを採
用することができる。このようなアドレス変換バッファ
においてＴＬＢミスを生ずるとミスに係る新たなエント
リが追加されることになる。このときインデックスされ
た各バンクのエントリが有効であるか否かをバリッドビ
ットを参照して判定し、無効なエントリが存在する場合
にはそれがリプレース対象とされる。一方、バリッドビ
ットを参照した結果、全てのエントリが有効である場合
にはＬＲＵ（Least Recentry Used）などの論理にした
がってエントリの入れ替えが行われる。このようにアド
レス変換バッファは、連想メモリ動作による通常のアド
レス変換動作の他に、エントリ入れ替えのためのライト
アクセス、バリッドビット判定のためのリードアクセス
などが必要とされ、それらのアクセスは個々のバンクに
おいてエントリを指定して行われなければならない。
【０００３】また、ＤＲＡＭで構成されるような大容量
低速メモリへのアクセス頻度を減らしてデータアクセス
の高速化を図るため、そのようなメモリにおいて頻繁に
利用されると予想されるデータをＳＲＡＭのような小容
量高速メモリにて構成されるキャッシュメモリに格納す
る技術が広く採用されている。このようなキャッシュメ
モリも最近使用されたデータとその所在を示すためのア
ドレス情報とのペアを保持した連想記憶構造のバッファ
メモリとして構成することができる。ヒット率を向上さ
せるには同じく複数セットのバンクを持つセットアソシ
アティブ形式の連想メモリを採用することができる。斯
るキャッシメモリにおいてキャッシュミスを生ずると、
ミスに係る新たなエントリが追加されることになる。こ
のときインデックスされた各バンクのエントリが有効で
あるか否かをバリッドビットを参照して判定し、無効な
エントリが存在する場合にはそれがリプレース対象とさ
れ、全てのエントリが有効である場合にはＬＲＵなどの
論理にしたがってエントリの入れ替えが行われる。この
ように連想記憶構造のキャッシュメモリにおいても、通
常の連想動作の他に、エントリ入れ替えのためのライト
アクセス、バリッドビット判定のためのリードアクセス
などが必要とされ、それらのアクセスは個々のバンクに
おいてエントリを指定して行われなければならない。
低速メモリへのアクセス頻度を減らしてデータアクセス
の高速化を図るため、そのようなメモリにおいて頻繁に
利用されると予想されるデータをＳＲＡＭのような小容
量高速メモリにて構成されるキャッシュメモリに格納す
る技術が広く採用されている。このようなキャッシュメ
モリも最近使用されたデータとその所在を示すためのア
ドレス情報とのペアを保持した連想記憶構造のバッファ
メモリとして構成することができる。ヒット率を向上さ
せるには同じく複数セットのバンクを持つセットアソシ
アティブ形式の連想メモリを採用することができる。斯
るキャッシメモリにおいてキャッシュミスを生ずると、
ミスに係る新たなエントリが追加されることになる。こ
のときインデックスされた各バンクのエントリが有効で
あるか否かをバリッドビットを参照して判定し、無効な
エントリが存在する場合にはそれがリプレース対象とさ
れ、全てのエントリが有効である場合にはＬＲＵなどの
論理にしたがってエントリの入れ替えが行われる。この
ように連想記憶構造のキャッシュメモリにおいても、通
常の連想動作の他に、エントリ入れ替えのためのライト
アクセス、バリッドビット判定のためのリードアクセス
などが必要とされ、それらのアクセスは個々のバンクに
おいてエントリを指定して行われなければならない。
【０００４】また、キャッシュメモリを１次記憶とする
と、２次記憶のメインメモリとの間で相互に共有される
データは整合されなければならない。このとき、ライト
アクセスにてキャッシュヒットを生じてキャッシュメモ
リのエントリが書き換えられた場合、その内容を２次記
憶に書き戻す制御手法にはライトスルー方式とライトバ
ック方式がある。ライトスルー方式はキャッシュメモリ
の書き換えと同時に２次記憶にもデータのライトを行
う。ライトバック方式は、ライトアクセスにおいてキャ
ッシュメモリが書き換えられたとき当該書き換えられた
内容を、その後キャッシュミスが生じてそのエントリが
新たなエントリにリプレースされるときに外部メモリに
書き戻すという手法である。このライトバック方式にお
いて書き戻し先の書込みアドレスは、当該書き戻される
べきキャッシュラインのアドレスタグに含まれる物理ペ
ージアドレス情報と、そのときのキャッシュミスに係る
論理アドレス情報を用いて生成しなければならない。
と、２次記憶のメインメモリとの間で相互に共有される
データは整合されなければならない。このとき、ライト
アクセスにてキャッシュヒットを生じてキャッシュメモ
リのエントリが書き換えられた場合、その内容を２次記
憶に書き戻す制御手法にはライトスルー方式とライトバ
ック方式がある。ライトスルー方式はキャッシュメモリ
の書き換えと同時に２次記憶にもデータのライトを行
う。ライトバック方式は、ライトアクセスにおいてキャ
ッシュメモリが書き換えられたとき当該書き換えられた
内容を、その後キャッシュミスが生じてそのエントリが
新たなエントリにリプレースされるときに外部メモリに
書き戻すという手法である。このライトバック方式にお
いて書き戻し先の書込みアドレスは、当該書き戻される
べきキャッシュラインのアドレスタグに含まれる物理ペ
ージアドレス情報と、そのときのキャッシュミスに係る
論理アドレス情報を用いて生成しなければならない。
【０００５】尚、連想記憶形式のバッファメモリについ
て記載された文献の例としては昭和６１年２月１０日に
株式会社培風館から発行された「超高速ＭＯＳデバイ
ス」第２８７頁及び第２８８頁がある。
て記載された文献の例としては昭和６１年２月１０日に
株式会社培風館から発行された「超高速ＭＯＳデバイ
ス」第２８７頁及び第２８８頁がある。
【０００６】
【発明が解決しようとする課題】しかしながら、アドレ
ス変換バッファやキャッシュメモリなどの連想メモリの
エントリを入れ替え若しくは無効化するための操作は連
想動作とは異なる操作のため、その操作を実現するため
に専用命令を用いると、その分だけ命令コードの種類が
増える。命令コードの種類が多くなるということは、命
令コードのビット数が多くなるということであり、中央
処理装置内部で命令をデコードするための命令デコーダ
の論理規模も大きくしなければならない。
ス変換バッファやキャッシュメモリなどの連想メモリの
エントリを入れ替え若しくは無効化するための操作は連
想動作とは異なる操作のため、その操作を実現するため
に専用命令を用いると、その分だけ命令コードの種類が
増える。命令コードの種類が多くなるということは、命
令コードのビット数が多くなるということであり、中央
処理装置内部で命令をデコードするための命令デコーダ
の論理規模も大きくしなければならない。
【０００７】そこで本発明者は、命令語長を短くしなけ
ればならないようなマイクロコンピュータのアークテク
チャ上の要請などに対処するため、アドレス変換バッフ
ァやキャッシュメモリをＭＯＶ命令のような一般的なデ
ータ転送命令でリード／ライトアクセス可能にする必要
性を見出した。
ればならないようなマイクロコンピュータのアークテク
チャ上の要請などに対処するため、アドレス変換バッフ
ァやキャッシュメモリをＭＯＶ命令のような一般的なデ
ータ転送命令でリード／ライトアクセス可能にする必要
性を見出した。
【０００８】また、本発明者は仮想記憶におけるページ
サイズとキャッシュメモリの１個のバンク（１個のウェ
イ若しくはセット）当たりのデータ記憶容量との関係を
検討した。これによれば連想動作において、キャッシュ
メモリにおけるキャッシュラインを選択し、選択された
キャッシュラインのエントリからアクセス単位のデータ
を選択するために必要なアドレスビット数は、１個のバ
ンクのデータ記憶容量によって決定される。したがって
アクセスアドレス信号からそのようなビット数の対応ビ
ットを除いた残りのビットがエントリのアドレスタグと
の比較対象にされなければならない。このとき１個のバ
ンクのデータ記憶容量がページサイズ以下であればアド
レスタグには必ず物理ページアドレスが含まれることに
なる。しかしながら、逆（１個のバンクのデータ記憶容
量＞ページサイズ）の場合にはキャッシュメモリの連想
動作という観点ではアドレスタグに物理ページアドレス
の全部を含める必要はない。この場合に上記ライトバッ
ク方式では、新たなエントリによって置き換えられるべ
きエントリの書込み先アドレスは当該エントリのアドレ
スタグの情報を利用しなければならない。したがって、
サポートされる最小ページサイズに比べて１個のバンク
のデータ記憶容量が大きくされるキャッシュメモリにお
いてライトバックを保証できるようにするには、キャッ
シュエントリのアドレスタグには当該最小ページサイズ
の場合における物理ページアドレスを含めるように考慮
する必要のあることが本発明者によって見出された。
サイズとキャッシュメモリの１個のバンク（１個のウェ
イ若しくはセット）当たりのデータ記憶容量との関係を
検討した。これによれば連想動作において、キャッシュ
メモリにおけるキャッシュラインを選択し、選択された
キャッシュラインのエントリからアクセス単位のデータ
を選択するために必要なアドレスビット数は、１個のバ
ンクのデータ記憶容量によって決定される。したがって
アクセスアドレス信号からそのようなビット数の対応ビ
ットを除いた残りのビットがエントリのアドレスタグと
の比較対象にされなければならない。このとき１個のバ
ンクのデータ記憶容量がページサイズ以下であればアド
レスタグには必ず物理ページアドレスが含まれることに
なる。しかしながら、逆（１個のバンクのデータ記憶容
量＞ページサイズ）の場合にはキャッシュメモリの連想
動作という観点ではアドレスタグに物理ページアドレス
の全部を含める必要はない。この場合に上記ライトバッ
ク方式では、新たなエントリによって置き換えられるべ
きエントリの書込み先アドレスは当該エントリのアドレ
スタグの情報を利用しなければならない。したがって、
サポートされる最小ページサイズに比べて１個のバンク
のデータ記憶容量が大きくされるキャッシュメモリにお
いてライトバックを保証できるようにするには、キャッ
シュエントリのアドレスタグには当該最小ページサイズ
の場合における物理ページアドレスを含めるように考慮
する必要のあることが本発明者によって見出された。
【０００９】本発明の目的は、キャッシュユニットやア
ドレス変換ユニットに含まれる連想メモリ（キャッシュ
メモリ、アドレス変換バッファ）をＭＯＶ命令のような
一般的なデータ転送命令にてアクセスしてエントリの無
効化などの操作を行うことができるデータ処理装置を提
供することにある。
ドレス変換ユニットに含まれる連想メモリ（キャッシュ
メモリ、アドレス変換バッファ）をＭＯＶ命令のような
一般的なデータ転送命令にてアクセスしてエントリの無
効化などの操作を行うことができるデータ処理装置を提
供することにある。
【００１０】本発明の別の目的は、セットアソシアティ
ブ形式のキャッシュメモリにおける１個のバンクのデー
タ記憶容量が論理ページサイズ以上である場合にもライ
トバックを保証できるようにするデータ処理装置を提供
することにある。
ブ形式のキャッシュメモリにおける１個のバンクのデー
タ記憶容量が論理ページサイズ以上である場合にもライ
トバックを保証できるようにするデータ処理装置を提供
することにある。
【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１３】すなわち、データ処理装置に含まれるセッ
トアソシアティブ形式のアドレス変換ユニットは、アド
レス変換用のエントリを格納すると共に、中央処理装置
が管理するアドレス空間に配置されそれが配置されてい
るアドレス空間のアドレスを指定することによってエン
トリがアクセス可能にされたアドレス変換バッファとし
ての連想メモリ部を備える。更に、上記アドレス指定に
よる書込みに際して、そのアドレスで指定された領域へ
の書込みを、当該指定された領域のエントリが保有する
被検索アドレス情報と書込みデータが保有する情報とを
比較した結果が一致である場合に可能とし、不一致の場
合には書込みを抑止する、連想書込みを行う制御部を有
する。
トアソシアティブ形式のアドレス変換ユニットは、アド
レス変換用のエントリを格納すると共に、中央処理装置
が管理するアドレス空間に配置されそれが配置されてい
るアドレス空間のアドレスを指定することによってエン
トリがアクセス可能にされたアドレス変換バッファとし
ての連想メモリ部を備える。更に、上記アドレス指定に
よる書込みに際して、そのアドレスで指定された領域へ
の書込みを、当該指定された領域のエントリが保有する
被検索アドレス情報と書込みデータが保有する情報とを
比較した結果が一致である場合に可能とし、不一致の場
合には書込みを抑止する、連想書込みを行う制御部を有
する。
【００１４】データ処理装置に含まれるセットアソシア
ティブ形式のキャッシュユニットは、アドレスタグとそ
れに対応する情報をエントリとしてを格納すると共に、
中央処理装置が管理するアドレス空間に配置されそれが
配置されているアドレス空間のアドレスを指定すること
によってエントリがアクセス可能にされたキャッシュメ
モリとしての連想メモリ部を備える。更に上記アドレス
指定による書込みに際して、そのアドレスで指定された
領域への書込みを、当該指定された領域のエントリが保
有する被検索アドレス情報と書込みデータが保有する情
報とを比較した結果が一致である場合に可能とし、不一
致の場合には書込みを抑止する、連想書込みを行う制御
部を有する。
ティブ形式のキャッシュユニットは、アドレスタグとそ
れに対応する情報をエントリとしてを格納すると共に、
中央処理装置が管理するアドレス空間に配置されそれが
配置されているアドレス空間のアドレスを指定すること
によってエントリがアクセス可能にされたキャッシュメ
モリとしての連想メモリ部を備える。更に上記アドレス
指定による書込みに際して、そのアドレスで指定された
領域への書込みを、当該指定された領域のエントリが保
有する被検索アドレス情報と書込みデータが保有する情
報とを比較した結果が一致である場合に可能とし、不一
致の場合には書込みを抑止する、連想書込みを行う制御
部を有する。
【００１５】アドレス変換ユニットやキャッシュユニッ
トの連想メモリ部に対するデバイステスト時のテストパ
ターンデータ書込みなどを考慮した場合、アドレス変換
ユニットやキャッシュユニットは上記連想書込みを行う
か否かを選択可能にする。連想書込みが非選択とされた
ときは上記アドレス指定による書込みに際して、そのア
ドレスで指定された領域への書込みを、当該指定された
領域のエントリが保有する被検索アドレス情報と書込み
データが保有する情報との一致不一致とは無関係に行う
ものとされる。上記連想書込みを選択するか否かを決定
するための制御ビットを連想メモリ部のアクセスアドレ
スの所定のフィールドに配置するアドレスフォーマット
を採用できる。
トの連想メモリ部に対するデバイステスト時のテストパ
ターンデータ書込みなどを考慮した場合、アドレス変換
ユニットやキャッシュユニットは上記連想書込みを行う
か否かを選択可能にする。連想書込みが非選択とされた
ときは上記アドレス指定による書込みに際して、そのア
ドレスで指定された領域への書込みを、当該指定された
領域のエントリが保有する被検索アドレス情報と書込み
データが保有する情報との一致不一致とは無関係に行う
ものとされる。上記連想書込みを選択するか否かを決定
するための制御ビットを連想メモリ部のアクセスアドレ
スの所定のフィールドに配置するアドレスフォーマット
を採用できる。
【００１６】論理アドレスの一部でインデックスされ、
被検索アドレス情報として物理アドレスをアドレスタグ
に有し、複数のバンクを備えたセットアソシアティブ形
式のキャッシュメモリを内蔵し、仮想記憶をサポートす
るデータ処理装置において、上記キャッシュメモリが、
書き換えられたエントリの２次記憶へのデータ書き戻し
がライトバック方式で制御されるものであるとき、複数
存在するバンクの内の一つのバンクのデータ記憶容量が
アドレス変換のページサイズ以上とされる場合にもライ
トバックを保証できるように、上記アドレスタグはエン
トリに対応する物理ページアドレスを全ビット有し、連
想動作のための検索時にはアドレスタグの一部が被検索
アドレス情報とされ、ライトバック動作時にはアドレス
タグの全ビットで書き戻し先の物理ページアドレスが特
定される。例えば、図１１に示されるように、キャッシ
ュメモリの１個のバンクにおけるデータ記憶容量が２Ｋ
バイト（４バイト×４×１２８）のとき、アクセス単位
のデータ指定には３２ビットの論理アドレスのうち下位
側の１１ビット（ビット１０〜ビット０）が必要とさ
れ、連想比較のためのアドレスはビット３１〜ビット１
１とされる。このとき、ページサイズが４Ｋバイトのと
きはページアドレスはビット３１〜ビット１２とされ
る。ページサイズが１Ｋバイトの場合、ページアドレス
はビット３１〜ビット１０にて指定されることになる。
このような場合を想定してアドレスタグ（ＴＡＧ）には
１Ｋバイトのページサイズにおける物理ページアドレス
ＰＰＮ（３１−１０）を保有し、ライトバックに際して
当該ＰＰＮ（３１−１０）を書き戻し先の物理ページ番
号としてそのまま利用できるようにしてある。
被検索アドレス情報として物理アドレスをアドレスタグ
に有し、複数のバンクを備えたセットアソシアティブ形
式のキャッシュメモリを内蔵し、仮想記憶をサポートす
るデータ処理装置において、上記キャッシュメモリが、
書き換えられたエントリの２次記憶へのデータ書き戻し
がライトバック方式で制御されるものであるとき、複数
存在するバンクの内の一つのバンクのデータ記憶容量が
アドレス変換のページサイズ以上とされる場合にもライ
トバックを保証できるように、上記アドレスタグはエン
トリに対応する物理ページアドレスを全ビット有し、連
想動作のための検索時にはアドレスタグの一部が被検索
アドレス情報とされ、ライトバック動作時にはアドレス
タグの全ビットで書き戻し先の物理ページアドレスが特
定される。例えば、図１１に示されるように、キャッシ
ュメモリの１個のバンクにおけるデータ記憶容量が２Ｋ
バイト（４バイト×４×１２８）のとき、アクセス単位
のデータ指定には３２ビットの論理アドレスのうち下位
側の１１ビット（ビット１０〜ビット０）が必要とさ
れ、連想比較のためのアドレスはビット３１〜ビット１
１とされる。このとき、ページサイズが４Ｋバイトのと
きはページアドレスはビット３１〜ビット１２とされ
る。ページサイズが１Ｋバイトの場合、ページアドレス
はビット３１〜ビット１０にて指定されることになる。
このような場合を想定してアドレスタグ（ＴＡＧ）には
１Ｋバイトのページサイズにおける物理ページアドレス
ＰＰＮ（３１−１０）を保有し、ライトバックに際して
当該ＰＰＮ（３１−１０）を書き戻し先の物理ページ番
号としてそのまま利用できるようにしてある。
【００１７】
【作用】上記した手段によれば、例えば図１に示される
ようにキャッシュユニットに含まれる連想メモリ部であ
るキャッシュメモリ（ＣＡＣＨＥ−Ｍ）のアドレスアレ
イ部をＨ'Ｆ０＊＊＊＊＊＊（＊は任意）に、データア
レイ部をＨ'Ｆ１＊＊＊＊＊＊に、アドレス変換ユニッ
トに含まれる連想メモリ部であるアドレス変換バッファ
（ＴＬＢ）のアドレスアレイ部をＨ'Ｆ２＊＊＊＊＊＊
に、データアレイ部をＨ'Ｆ３＊＊＊＊＊＊にマッピン
グし（Ｈ'は１６進数を意味する）、＊部分においてラ
インの指定及びバンクの指定などができるようにアドレ
スフォーマットが決定される。キャッシュメモリ（ＣＡ
ＣＨＥ−Ｍ）やアドレス変換バッファ（ＴＬＢ）のコン
トローラ（制御部）はそのようなフォーマットのアドレ
スを受けることにより、それに従ったバンク及びライン
を選択するための論理を備える。これにより、キャッシ
ュメモリ（ＣＡＣＨＥ−Ｍ）及びアドレス変換バッファ
（ＴＬＢ）に対してアドレスアレイ部及びデータアレイ
部の何れに対しても任意のバンクの任意のラインをアド
レス指定可能にされる。このことが、殆どの命令セット
に必ず含まれるＭＯＶ命令のような一般的なデータ転送
命令を以てキャッシュメモリ（ＣＡＣＨＥ−Ｍ）及びア
ドレス変換バッファ（ＴＬＢ）をアクセス可能にする。
例えば図１において、キャッシュメモリ（ＣＡＣＨＥ−
Ｍ）又はアドレス変換バッファ（ＴＬＢ）をリードアク
セスするときはリードすべき対象を指定するためのアド
レス情報を所定のアドレスフォーマットに従ってレジス
タＲ１に格納し、データ転送命令ＭＯＶ ＠Ｒ１，Ｒ０
を実行することによりレジスタＲ１に格納されたアドレ
スを転送元アドレスとしてキャッシュメモリ（ＣＡＣＨ
Ｅ−Ｍ）又はアドレス変換バッファ（ＴＬＢ）からレジ
スタＲ０にデータが転送される。キャッシュメモリ（Ｃ
ＡＣＨＥ−Ｍ）又はアドレス変換バッファ（ＴＬＢ）を
ライトアクセスするときはライトすべき対象を指定する
ためのアドレス情報を所定のアドレスフォーマットに従
ってレジスタＲ１に格納し、データ転送命令ＭＯＶ Ｒ
０，＠Ｒ１を実行することによりレジスタＲ０のデータ
を転送元としレジスタＲ１で指定されるキャッシュメモ
リ（ＣＡＣＨＥ−Ｍ）又はアドレス変換バッファ（ＴＬ
Ｂ）のアドレス位置にデータが書き込まれる。
ようにキャッシュユニットに含まれる連想メモリ部であ
るキャッシュメモリ（ＣＡＣＨＥ−Ｍ）のアドレスアレ
イ部をＨ'Ｆ０＊＊＊＊＊＊（＊は任意）に、データア
レイ部をＨ'Ｆ１＊＊＊＊＊＊に、アドレス変換ユニッ
トに含まれる連想メモリ部であるアドレス変換バッファ
（ＴＬＢ）のアドレスアレイ部をＨ'Ｆ２＊＊＊＊＊＊
に、データアレイ部をＨ'Ｆ３＊＊＊＊＊＊にマッピン
グし（Ｈ'は１６進数を意味する）、＊部分においてラ
インの指定及びバンクの指定などができるようにアドレ
スフォーマットが決定される。キャッシュメモリ（ＣＡ
ＣＨＥ−Ｍ）やアドレス変換バッファ（ＴＬＢ）のコン
トローラ（制御部）はそのようなフォーマットのアドレ
スを受けることにより、それに従ったバンク及びライン
を選択するための論理を備える。これにより、キャッシ
ュメモリ（ＣＡＣＨＥ−Ｍ）及びアドレス変換バッファ
（ＴＬＢ）に対してアドレスアレイ部及びデータアレイ
部の何れに対しても任意のバンクの任意のラインをアド
レス指定可能にされる。このことが、殆どの命令セット
に必ず含まれるＭＯＶ命令のような一般的なデータ転送
命令を以てキャッシュメモリ（ＣＡＣＨＥ−Ｍ）及びア
ドレス変換バッファ（ＴＬＢ）をアクセス可能にする。
例えば図１において、キャッシュメモリ（ＣＡＣＨＥ−
Ｍ）又はアドレス変換バッファ（ＴＬＢ）をリードアク
セスするときはリードすべき対象を指定するためのアド
レス情報を所定のアドレスフォーマットに従ってレジス
タＲ１に格納し、データ転送命令ＭＯＶ ＠Ｒ１，Ｒ０
を実行することによりレジスタＲ１に格納されたアドレ
スを転送元アドレスとしてキャッシュメモリ（ＣＡＣＨ
Ｅ−Ｍ）又はアドレス変換バッファ（ＴＬＢ）からレジ
スタＲ０にデータが転送される。キャッシュメモリ（Ｃ
ＡＣＨＥ−Ｍ）又はアドレス変換バッファ（ＴＬＢ）を
ライトアクセスするときはライトすべき対象を指定する
ためのアドレス情報を所定のアドレスフォーマットに従
ってレジスタＲ１に格納し、データ転送命令ＭＯＶ Ｒ
０，＠Ｒ１を実行することによりレジスタＲ０のデータ
を転送元としレジスタＲ１で指定されるキャッシュメモ
リ（ＣＡＣＨＥ−Ｍ）又はアドレス変換バッファ（ＴＬ
Ｂ）のアドレス位置にデータが書き込まれる。
【００１８】書込みに際して連想書込みをサポートする
ことは、アドレス指定だけでは考慮されないところの被
検索アドレス情報を書込み可否の条件とするから、誤り
なくエントリを無効化する操作を保証する。
ことは、アドレス指定だけでは考慮されないところの被
検索アドレス情報を書込み可否の条件とするから、誤り
なくエントリを無効化する操作を保証する。
【００１９】連想書込みを非選択可能にすることは、所
定論理値のデータを書き込んだ後それと同じ論理値のデ
ータが読み出せるか否かを検証するような連想メモリ部
のデバイステストへの対応も可能にする。例えば図１に
おいてアドレスに含まれる連想ビットＡ＝１のときは連
想書込みが選択され、Ａ＝０の時は連想書込みが非選択
とされる。
定論理値のデータを書き込んだ後それと同じ論理値のデ
ータが読み出せるか否かを検証するような連想メモリ部
のデバイステストへの対応も可能にする。例えば図１に
おいてアドレスに含まれる連想ビットＡ＝１のときは連
想書込みが選択され、Ａ＝０の時は連想書込みが非選択
とされる。
【００２０】キャッシュメモリの１個のバンクにおける
データ記憶容量がページサイズよりも大きな場合に、そ
のページサイズに対応した物理ページアドレスを全ビッ
ト保有できるサイズのアドレスタグのフィールドを採用
し、アドレス比較に必要なビット数を超えてそこに物理
アドレス情報を保有させることは、キャッシュメモリの
連想動作という観点ではアドレスタグに物理ページアド
レスの全部を含める必要はないものの、ライトバック方
式では新たなエントリによって置き換えられるべきエン
トリの書込み先アドレスを当該エントリのアドレスタグ
の情報を利用して生成しなければならないという要求を
満足させる。このことが、キャッシュメモリのデータ記
憶容量の増大や論理ページサイズの可変化に際して、イ
ンデックスされたキャッシュエントリに対するアドレス
比較とライトバックの双方を達成可能にする。
データ記憶容量がページサイズよりも大きな場合に、そ
のページサイズに対応した物理ページアドレスを全ビッ
ト保有できるサイズのアドレスタグのフィールドを採用
し、アドレス比較に必要なビット数を超えてそこに物理
アドレス情報を保有させることは、キャッシュメモリの
連想動作という観点ではアドレスタグに物理ページアド
レスの全部を含める必要はないものの、ライトバック方
式では新たなエントリによって置き換えられるべきエン
トリの書込み先アドレスを当該エントリのアドレスタグ
の情報を利用して生成しなければならないという要求を
満足させる。このことが、キャッシュメモリのデータ記
憶容量の増大や論理ページサイズの可変化に際して、イ
ンデックスされたキャッシュエントリに対するアドレス
比較とライトバックの双方を達成可能にする。
【００２１】
《マイクロコンピュータの構成モジュール》 図２には
本発明の一実施例に係るマイクロコンピュータのブロッ
ク図が示される。同図に示されるマイクロコンピュータ
ＭＰＵは、例えば公知の半導体集積回路製造技術によっ
て単結晶シリコンのような１個の半導体基板に形成され
る。このマイクロコンピュータＭＰＵは、特に制限され
ないが、システムバスＳ−ｂｕｓ、キャッシュバスＣ−
ｂｕｓ、及びペリフェラルバスＰ−ｂｕｓから成るスリ
ーバス構成を有する。夫々のバスＳ−ｂｕｓ，Ｃ−ｂｕ
ｓ，Ｐ−ｂｕｓはデータ、アドレス、制御信号の各信号
線群を備えている。システムバスＳ−ｂｕｓには中央処
理装置ＣＰＵ、乗算器ＭＬＴ、キャッシュユニットＣＡ
ＣＨＥ、アドレス変換ユニット（メモリマネージメント
ユニットとも記す）ＭＭＵが結合される。キャッシュユ
ニットＣＡＣＨＥは他方においてキャッシュバスＣ−ｂ
ｕｓに結合され、当該キャッシュバスＣ−ｂｕｓにはラ
イトバックバッファＷＢＢＵＦ及びバスステートコント
ローラＢＳＣが接続される。バスステートコントローラ
ＢＳＣは入出力回路ＥＸＩＦを介して外部バスＥＸ−ｂ
ｕｓに結合され、当該外部バスＥＸ−ｂｕｓに結合され
た外部メモリＭＭＲＹなどとキャッシュバスＣ−ｂｕｓ
とのインタフェース制御を行う。上記ライトバックバッ
ファＷＢＢＵＦはキャッシュユニットＣＡＣＨＥのキャ
ッシュミス時にキャッシュエントリをリプレースすると
き外部メモリに書き戻すべきデータを一時的に蓄えて当
該キャッシュミスに係るデータのキャッシュメモリへの
書込みを優先させるためのものであり、その出力はキャ
ッシュバスＣ−ｂｕｓに接続される。バスコントローラ
ＢＳＣはペリフェラルバスＰ−ｂｕｓに接続された周辺
モジュールＰＭＤＵＬに対するバスアクセス制御を行
う。尚、ＣＭＤＵＬはマイクロコンピュータＭＰＵの動
作基準クロック信号を発生するクロックモジュールであ
る。
本発明の一実施例に係るマイクロコンピュータのブロッ
ク図が示される。同図に示されるマイクロコンピュータ
ＭＰＵは、例えば公知の半導体集積回路製造技術によっ
て単結晶シリコンのような１個の半導体基板に形成され
る。このマイクロコンピュータＭＰＵは、特に制限され
ないが、システムバスＳ−ｂｕｓ、キャッシュバスＣ−
ｂｕｓ、及びペリフェラルバスＰ−ｂｕｓから成るスリ
ーバス構成を有する。夫々のバスＳ−ｂｕｓ，Ｃ−ｂｕ
ｓ，Ｐ−ｂｕｓはデータ、アドレス、制御信号の各信号
線群を備えている。システムバスＳ−ｂｕｓには中央処
理装置ＣＰＵ、乗算器ＭＬＴ、キャッシュユニットＣＡ
ＣＨＥ、アドレス変換ユニット（メモリマネージメント
ユニットとも記す）ＭＭＵが結合される。キャッシュユ
ニットＣＡＣＨＥは他方においてキャッシュバスＣ−ｂ
ｕｓに結合され、当該キャッシュバスＣ−ｂｕｓにはラ
イトバックバッファＷＢＢＵＦ及びバスステートコント
ローラＢＳＣが接続される。バスステートコントローラ
ＢＳＣは入出力回路ＥＸＩＦを介して外部バスＥＸ−ｂ
ｕｓに結合され、当該外部バスＥＸ−ｂｕｓに結合され
た外部メモリＭＭＲＹなどとキャッシュバスＣ−ｂｕｓ
とのインタフェース制御を行う。上記ライトバックバッ
ファＷＢＢＵＦはキャッシュユニットＣＡＣＨＥのキャ
ッシュミス時にキャッシュエントリをリプレースすると
き外部メモリに書き戻すべきデータを一時的に蓄えて当
該キャッシュミスに係るデータのキャッシュメモリへの
書込みを優先させるためのものであり、その出力はキャ
ッシュバスＣ−ｂｕｓに接続される。バスコントローラ
ＢＳＣはペリフェラルバスＰ−ｂｕｓに接続された周辺
モジュールＰＭＤＵＬに対するバスアクセス制御を行
う。尚、ＣＭＤＵＬはマイクロコンピュータＭＰＵの動
作基準クロック信号を発生するクロックモジュールであ
る。
【００２２】図１３は図２のマイクロコンピュータＭＰ
Ｕを更に詳細に示したブロック図である。図１３におい
てクロックモジュールＣＭＤＵＬは図示を省略し、前記
ライトバックバッファＷＢＢＵＦは図１３のキャッシュ
ユニットＣＡＣＨＥに含まれ、また、ペリフェラルアダ
プタＰＡＤＰは図１３のバスコントローラＢＳＣに含ま
れる。図２の周辺モジュールＰＭＤＵＬは図１３におい
てタイマＴＭＵ、リアルタイムクロックＲＴＣ、シリア
ルコミュニケーションインタフェースＳＣＩ、及びリフ
レッシュコントローラＲＥＦＣとして具体化されてい
る。また、図１３においては図２では図示を省略した割
り込みコントローラＩＮＴＣ及びユーザブレークコント
ローラＵＢＣが示されている。
Ｕを更に詳細に示したブロック図である。図１３におい
てクロックモジュールＣＭＤＵＬは図示を省略し、前記
ライトバックバッファＷＢＢＵＦは図１３のキャッシュ
ユニットＣＡＣＨＥに含まれ、また、ペリフェラルアダ
プタＰＡＤＰは図１３のバスコントローラＢＳＣに含ま
れる。図２の周辺モジュールＰＭＤＵＬは図１３におい
てタイマＴＭＵ、リアルタイムクロックＲＴＣ、シリア
ルコミュニケーションインタフェースＳＣＩ、及びリフ
レッシュコントローラＲＥＦＣとして具体化されてい
る。また、図１３においては図２では図示を省略した割
り込みコントローラＩＮＴＣ及びユーザブレークコント
ローラＵＢＣが示されている。
【００２３】図１３においてシステムバスＳ−ｂｕｓに
は、中央処理装置ＣＰＵ、乗算器ＭＬＴ、キャッシュユ
ニットＣＡＣＨＥ、メモリマネージメントユニットＭＭ
Ｕ、及びユーザブレークコントローラＵＢＣが結合され
る。キャッシュバスＣ−ｂｕｓには上記キャッシュメモ
リＣＡＣＨＥ、メモリマネージメントユニットＭＭＵ、
命令ブレークコントローラＵＢＣ、及びバスステートコ
ントローラＢＳＣが結合される。バスステートコントロ
ーラＢＳＣに接続されるペリフェラルバスＰ−ｂｕｓに
はタイマＴＭＵ、中央処理装置ＣＰＵへのクロック供給
が停止されても計時動作が可能にされるリアルタイムク
ロックＲＴＣ、リフレッシュコントローラＲＥＦＣ、及
びシリアルコミュニケーションインタフェースＳＣＩな
どの内蔵周辺モジュールが接続される。また、バスステ
ートコントローラＢＳＣは入出力回路ＥＸＩＦを介して
外部バスＥＸ−ｂｕｓに接続可能にされる。上記外部バ
スＥＸ−ｂｕｓには外部メモリＭＭＲＹや補助記憶装置
ＤＩＳＫなどが接続されることになる。上記バスステー
トコントローラＢＳＣは、内蔵周辺モジュール及び外部
に対するバスサイクルの起動とそれに伴う各種バス制御
を行う。
は、中央処理装置ＣＰＵ、乗算器ＭＬＴ、キャッシュユ
ニットＣＡＣＨＥ、メモリマネージメントユニットＭＭ
Ｕ、及びユーザブレークコントローラＵＢＣが結合され
る。キャッシュバスＣ−ｂｕｓには上記キャッシュメモ
リＣＡＣＨＥ、メモリマネージメントユニットＭＭＵ、
命令ブレークコントローラＵＢＣ、及びバスステートコ
ントローラＢＳＣが結合される。バスステートコントロ
ーラＢＳＣに接続されるペリフェラルバスＰ−ｂｕｓに
はタイマＴＭＵ、中央処理装置ＣＰＵへのクロック供給
が停止されても計時動作が可能にされるリアルタイムク
ロックＲＴＣ、リフレッシュコントローラＲＥＦＣ、及
びシリアルコミュニケーションインタフェースＳＣＩな
どの内蔵周辺モジュールが接続される。また、バスステ
ートコントローラＢＳＣは入出力回路ＥＸＩＦを介して
外部バスＥＸ−ｂｕｓに接続可能にされる。上記外部バ
スＥＸ−ｂｕｓには外部メモリＭＭＲＹや補助記憶装置
ＤＩＳＫなどが接続されることになる。上記バスステー
トコントローラＢＳＣは、内蔵周辺モジュール及び外部
に対するバスサイクルの起動とそれに伴う各種バス制御
を行う。
【００２４】割り込みコントローラＩＮＴＣは上記内蔵
周辺モジュールから、及び複数ビットの外部割り込み端
子ＩＲＬ０〜ＩＲＬ３から割り込み要求を受け、割込み
優先レベルに従って要求の調停などを行って、中央処理
装置ＣＰＵに割り込み信号ＳＩＧ１を供給する。それと
共に割り込みコントローラＩＮＴＣは、受け付けた割り
込み要求の要因を信号ＳＩＧ２にてメモリマネージメン
トユニットＭＭＵに通知する。割り込み信号ＳＩＧ１を
受けた中央処理装置ＣＰＵは割り込み受け付けの通知信
号ＳＩＧ３をメモリマネージメントユニットＭＭＵに与
える。これによってマモリマネージメントユニットＭＭ
Ｕはその割り込み要因を要因レジスタＩＮＴＥＶＴにセ
ットする。中央処理装置ＣＰＵは要因レジスタＩＮＴＥ
ＶＴにセットされた割り込み要因を用いて所定の割り込
み処理に分岐される。
周辺モジュールから、及び複数ビットの外部割り込み端
子ＩＲＬ０〜ＩＲＬ３から割り込み要求を受け、割込み
優先レベルに従って要求の調停などを行って、中央処理
装置ＣＰＵに割り込み信号ＳＩＧ１を供給する。それと
共に割り込みコントローラＩＮＴＣは、受け付けた割り
込み要求の要因を信号ＳＩＧ２にてメモリマネージメン
トユニットＭＭＵに通知する。割り込み信号ＳＩＧ１を
受けた中央処理装置ＣＰＵは割り込み受け付けの通知信
号ＳＩＧ３をメモリマネージメントユニットＭＭＵに与
える。これによってマモリマネージメントユニットＭＭ
Ｕはその割り込み要因を要因レジスタＩＮＴＥＶＴにセ
ットする。中央処理装置ＣＰＵは要因レジスタＩＮＴＥ
ＶＴにセットされた割り込み要因を用いて所定の割り込
み処理に分岐される。
【００２５】本実施例のマイクロコンピュータＭＭＵは
論理アドレス空間を論理ページと呼ばれる単位に分割
し、そのページ単位に物理アドレスへのアドレス変換を
行うための仮想記憶をサポートする。上記メモリマネー
ジメントユニットＭＭＵはアドレス変換バッファＴＬＢ
とその制御部ＴＬＢ−Ｃとを備える。このメモリマネー
ジメントユニットＭＭＵのアドレス変換バッファＴＬＢ
は論理ページ番号と物理ページ番号とに関する変換対な
どをＴＬＢエントリとして格納し、その制御部ＴＬＢ−
Ｃは中央処理装置ＣＰＵが出力する論理アドレスをアド
レス変換バッファＴＬＢなどを用いて物理アドレスに変
換する。ＴＬＢミスの場合にはその論理アドレスに対応
されるＴＬＢエントリは制御部ＴＬＢ−Ｃを介して外部
メモリＭＭＲＹ上のアドレス変換テーブル（ページテー
ブル）から読み込まれる。そのアドレス変換バッファＴ
ＬＢは例えば４ウェイ・セットアソシアティブ方式のキ
ャッシュメモリによって構成される。ＴＬＢミスなどの
アドレス変換に係る各種例外が発生すると、制御部ＴＬ
Ｂ−Ｃはその例外要因を要因レジスタＥＸＰＥＶＴにセ
ットし、且つ、ＴＬＢミスなどのアドレス変換に係る例
外発生の通知信号ＳＩＧ４を中央処理装置ＣＰＵに送
る。中央処理装置ＣＰＵは、要因レジスタＥＸＰＥＶＴ
にセットされた要因を用いて、或いはそれを用いずにハ
ードウェアで直接、所定の例外処理に分岐される。
論理アドレス空間を論理ページと呼ばれる単位に分割
し、そのページ単位に物理アドレスへのアドレス変換を
行うための仮想記憶をサポートする。上記メモリマネー
ジメントユニットＭＭＵはアドレス変換バッファＴＬＢ
とその制御部ＴＬＢ−Ｃとを備える。このメモリマネー
ジメントユニットＭＭＵのアドレス変換バッファＴＬＢ
は論理ページ番号と物理ページ番号とに関する変換対な
どをＴＬＢエントリとして格納し、その制御部ＴＬＢ−
Ｃは中央処理装置ＣＰＵが出力する論理アドレスをアド
レス変換バッファＴＬＢなどを用いて物理アドレスに変
換する。ＴＬＢミスの場合にはその論理アドレスに対応
されるＴＬＢエントリは制御部ＴＬＢ−Ｃを介して外部
メモリＭＭＲＹ上のアドレス変換テーブル（ページテー
ブル）から読み込まれる。そのアドレス変換バッファＴ
ＬＢは例えば４ウェイ・セットアソシアティブ方式のキ
ャッシュメモリによって構成される。ＴＬＢミスなどの
アドレス変換に係る各種例外が発生すると、制御部ＴＬ
Ｂ−Ｃはその例外要因を要因レジスタＥＸＰＥＶＴにセ
ットし、且つ、ＴＬＢミスなどのアドレス変換に係る例
外発生の通知信号ＳＩＧ４を中央処理装置ＣＰＵに送
る。中央処理装置ＣＰＵは、要因レジスタＥＸＰＥＶＴ
にセットされた要因を用いて、或いはそれを用いずにハ
ードウェアで直接、所定の例外処理に分岐される。
【００２６】中央処理装置ＣＰＵは例えば４ギガバイト
の論理アドレス空間をサポートするために３２ビットの
アドレスを利用する。図１３において中央処理装置ＣＰ
Ｕの回路ブロック内には汎用レジスタＲ０〜Ｒ１５や算
術論理演算器ＡＬＵで代表される演算部と、後述するプ
ログラムカウンタＰＣなどの制御用レジスタ群、そして
命令のフェッチや解読並びに命令実行手順を制御したり
演算制御を行う制御部ＣＴＲＬが代表的に示されてい
る。ＩＤは中央処理装置ＣＰＵがフェッチした命令を解
読して各種制御信号を発生する命令デコーダである。こ
の中央処理装置ＣＰＵは外部メモリＭＭＲＹから命令を
フェッチし、その命令を命令デコーダＩＤにて解読する
ことにより、当該命令記述に応じたデータ処理を行う。
図１３においてＳＩＧ５は中央処理装置ＣＰＵからメモ
リマネージメントユニットＭＭＵへの各種制御信号及び
中央処理装置ＣＰＵの内部状態を通知するための信号を
総称するものである。
の論理アドレス空間をサポートするために３２ビットの
アドレスを利用する。図１３において中央処理装置ＣＰ
Ｕの回路ブロック内には汎用レジスタＲ０〜Ｒ１５や算
術論理演算器ＡＬＵで代表される演算部と、後述するプ
ログラムカウンタＰＣなどの制御用レジスタ群、そして
命令のフェッチや解読並びに命令実行手順を制御したり
演算制御を行う制御部ＣＴＲＬが代表的に示されてい
る。ＩＤは中央処理装置ＣＰＵがフェッチした命令を解
読して各種制御信号を発生する命令デコーダである。こ
の中央処理装置ＣＰＵは外部メモリＭＭＲＹから命令を
フェッチし、その命令を命令デコーダＩＤにて解読する
ことにより、当該命令記述に応じたデータ処理を行う。
図１３においてＳＩＧ５は中央処理装置ＣＰＵからメモ
リマネージメントユニットＭＭＵへの各種制御信号及び
中央処理装置ＣＰＵの内部状態を通知するための信号を
総称するものである。
【００２７】キャッシュユニットＣＡＣＨＥは、特に制
限されないが、４ウェイ・セットアソシアティブ形式の
連想メモリ部としてのキャッシュメモリＣＡＣＨＥ−Ｍ
とその制御部ＣＡＣＨＥ−Ｃを備える。キャッシュメモ
リＣＡＣＨＥ−Ｍに対するインデックスは論理アドレス
の一部を用いて行われ、エントリのタグ部には物理アド
レスが保有され、インデックスされたタグ部はその論理
アドレスがアドレス変換バッファＴＬＢで変換された物
理アドレスと比較され、その比較結果に応じてキャッシ
ュミス／ヒットを判定する。キャッシュミスの場合に当
該キャッシュミスに係るデータ又は命令は外部メモリＭ
ＭＲＹから読み込まれ、読み込まれたデータ又は命令は
新たなキャッシュエントリとしてキャッシュメモリＣＡ
ＣＨＥ−Ｍに格納される。
限されないが、４ウェイ・セットアソシアティブ形式の
連想メモリ部としてのキャッシュメモリＣＡＣＨＥ−Ｍ
とその制御部ＣＡＣＨＥ−Ｃを備える。キャッシュメモ
リＣＡＣＨＥ−Ｍに対するインデックスは論理アドレス
の一部を用いて行われ、エントリのタグ部には物理アド
レスが保有され、インデックスされたタグ部はその論理
アドレスがアドレス変換バッファＴＬＢで変換された物
理アドレスと比較され、その比較結果に応じてキャッシ
ュミス／ヒットを判定する。キャッシュミスの場合に当
該キャッシュミスに係るデータ又は命令は外部メモリＭ
ＭＲＹから読み込まれ、読み込まれたデータ又は命令は
新たなキャッシュエントリとしてキャッシュメモリＣＡ
ＣＨＥ−Ｍに格納される。
【００２８】上記ユーザブレークコントローラＵＢＣは
デバッグ機能を強化するために設けられており、システ
ムバスＳ−ｂｕｓの状態がブレーク条件に一致するかを
監視し、一致する場合には中央処理装置ＣＰＵ１０にブ
レーク割込みを発生させる。ユーザブレークコントロー
ラＵＢＣに含まれるＩＢＲはブレーク条件として命令ア
ドレスなどが設定される命令ブレークアドレスレジスタ
である。中央処理装置ＣＰＵはデバッグ若しくはエミュ
レーション開始前にそのためのサービスルーチンを実行
して命令ブレークアドレスレジスタＩＢＲにブレークす
べき命令の先頭アドレスやオペランドアドレスなどの所
望の命令ブレーク条件をあらかじめ設定する。マイクロ
コンピュータＭＰＵの内部状態が前記命令ブレーク条件
に一致すると、後述の命令ブレーク例外が発生し、これ
によって中央処理装置ＣＰＵはデバッグのための命令ブ
レークハンドラが実行可能にされる。したがって、マイ
クロコンピュータＭＰＵの内部でブレークポイント制御
を行うことができる。
デバッグ機能を強化するために設けられており、システ
ムバスＳ−ｂｕｓの状態がブレーク条件に一致するかを
監視し、一致する場合には中央処理装置ＣＰＵ１０にブ
レーク割込みを発生させる。ユーザブレークコントロー
ラＵＢＣに含まれるＩＢＲはブレーク条件として命令ア
ドレスなどが設定される命令ブレークアドレスレジスタ
である。中央処理装置ＣＰＵはデバッグ若しくはエミュ
レーション開始前にそのためのサービスルーチンを実行
して命令ブレークアドレスレジスタＩＢＲにブレークす
べき命令の先頭アドレスやオペランドアドレスなどの所
望の命令ブレーク条件をあらかじめ設定する。マイクロ
コンピュータＭＰＵの内部状態が前記命令ブレーク条件
に一致すると、後述の命令ブレーク例外が発生し、これ
によって中央処理装置ＣＰＵはデバッグのための命令ブ
レークハンドラが実行可能にされる。したがって、マイ
クロコンピュータＭＰＵの内部でブレークポイント制御
を行うことができる。
【００２９】中央処理装置ＣＰＵは夫々３２ビットの上
記汎用レジスタＲ０〜Ｒ１５の他に、プログラムカウン
タＰＣ、ステータスレジスタＳＲ、ベクタベースレジス
タＶＢＲ、セーブプログラムカウンタＳＰＣ、及びセー
ブステータスレジスタＳＳＲなどのシステムレジスタや
コントロールレジスタを有する。プログラムカウンタＰ
Ｃは現在の命令のスタート番地を指す。セーブステータ
スレジスタＳＳＲは例外発生時などにおいて現在のステ
ータスレジスタＳＲの値を退避するレジスタである。セ
ーブプログラムカウンタＳＰＣは例外が発生したときに
例外から復帰した後に中央処理装置ＣＰＵが実行すべき
命令のアドレスを保持するためのレジスタであり、例外
が発生したときに所定のタイミングを以てプログラムカ
ウンタＰＣの値が退避されるレジスタである。ベクタベ
ースレジスタＶＢＲは例外処理のためのベクタ領域のベ
ースアドレス（ベクタテーブルベースアドレス）を保有
する。
記汎用レジスタＲ０〜Ｒ１５の他に、プログラムカウン
タＰＣ、ステータスレジスタＳＲ、ベクタベースレジス
タＶＢＲ、セーブプログラムカウンタＳＰＣ、及びセー
ブステータスレジスタＳＳＲなどのシステムレジスタや
コントロールレジスタを有する。プログラムカウンタＰ
Ｃは現在の命令のスタート番地を指す。セーブステータ
スレジスタＳＳＲは例外発生時などにおいて現在のステ
ータスレジスタＳＲの値を退避するレジスタである。セ
ーブプログラムカウンタＳＰＣは例外が発生したときに
例外から復帰した後に中央処理装置ＣＰＵが実行すべき
命令のアドレスを保持するためのレジスタであり、例外
が発生したときに所定のタイミングを以てプログラムカ
ウンタＰＣの値が退避されるレジスタである。ベクタベ
ースレジスタＶＢＲは例外処理のためのベクタ領域のベ
ースアドレス（ベクタテーブルベースアドレス）を保有
する。
【００３０】ステータスレジスタＳＲは、図１４に示さ
れるように演算においてキャリー、ボロー、オーバーフ
ローを示すために利用されるＴビット、メモリアクセス
制御に利用されるＳビット、割り込み要求に対するマス
クレベルを４ビットで示す割り込みマスクビットＩＭＡ
ＳＫ、除算に利用されるＭ及びＱビット、汎用レジスタ
Ｒ０〜Ｒ１５のバンク指定を行うためのレジスタバンク
ビットＲＢ、ブロックビットＢＬ、プロセッサオペレー
ションモードビットＭＤ、及びゼロビットを含む。ブロ
ックビットＢＬは特権モードにおける例外をマスクする
ために利用され、ＢＬ＝１は例外をマスクすることを指
示し、ＢＬ＝０は例外を許容することを指示する。モー
ドビットＭＤはＭＤ＝１にて特権モードを、ＭＤ＝０に
てユーザモードを示す。モードビットＭＤの”０”ある
いは”１”は命令を実行することによって設定される。
上記Ｍ，Ｑ，Ｓ，Ｔの各ビットはユーザモードにおいて
も専用命令によってセットまたはクリア可能であるが、
その他全てのビットは特権モードにおいてだけリード・
ライト可能にされる。ステータスレジスタＳＲなどのコ
ントロールレジスタに対する書き込みは制御ロード命令
（ＬＤＣ）、読み出しは制御ストア命令（ＳＴＣ）にて
可能にされる。両方の命令は、システム制御命令若しく
は特権命令の一つとされる。
れるように演算においてキャリー、ボロー、オーバーフ
ローを示すために利用されるＴビット、メモリアクセス
制御に利用されるＳビット、割り込み要求に対するマス
クレベルを４ビットで示す割り込みマスクビットＩＭＡ
ＳＫ、除算に利用されるＭ及びＱビット、汎用レジスタ
Ｒ０〜Ｒ１５のバンク指定を行うためのレジスタバンク
ビットＲＢ、ブロックビットＢＬ、プロセッサオペレー
ションモードビットＭＤ、及びゼロビットを含む。ブロ
ックビットＢＬは特権モードにおける例外をマスクする
ために利用され、ＢＬ＝１は例外をマスクすることを指
示し、ＢＬ＝０は例外を許容することを指示する。モー
ドビットＭＤはＭＤ＝１にて特権モードを、ＭＤ＝０に
てユーザモードを示す。モードビットＭＤの”０”ある
いは”１”は命令を実行することによって設定される。
上記Ｍ，Ｑ，Ｓ，Ｔの各ビットはユーザモードにおいて
も専用命令によってセットまたはクリア可能であるが、
その他全てのビットは特権モードにおいてだけリード・
ライト可能にされる。ステータスレジスタＳＲなどのコ
ントロールレジスタに対する書き込みは制御ロード命令
（ＬＤＣ）、読み出しは制御ストア命令（ＳＴＣ）にて
可能にされる。両方の命令は、システム制御命令若しく
は特権命令の一つとされる。
【００３１】《マイクロコンピュータのアドレス空間》
本実施例のマイクロコンピュータＭＰＵは、４ＧＢ
（ギガバイト）の論理アドレス空間をサポートするため
に、中央処理装置ＣＰＵは、３２ビットのアドレスを利
用する。該論理アドレスは後述の空間番号（プロセス番
号）ａｓｉｄによって拡張可能にされる。図３（Ａ）及
び図３（Ｂ）にはその論理アドレス空間のアドレスマッ
ピングが示される。同図において”Mapped”と示される
領域はアドレス変換バッファＴＬＢを利用したアドレス
変換の対象とされる。Ｈ'ＦＦＦＦＦＦＦＦ〜Ｈ'８００
０００００の領域は特権モードにおいてアクセス可能な
領域とされ、ユーザモードでのアクセスはアドレスエラ
ーとされる。Ｐ４領域はコントロールスペースであり、
周辺コントロールレジスタ、そして上記アドレス変換バ
ッファＴＬＢやキャッシュメモリＣＡＣＨＥ−Ｍがマッ
ピングされる制御空間とされる。Ｐ１，Ｐ２領域はそれ
に対応される物理アドレスが固定とされる領域であり、
アドレス変換バッファＴＬＢを利用したアドレス変換の
対象とはされない。これらの領域Ｐ１，Ｐ２の論理アド
レスは、一定の定数が加算または減算されて、物理アド
レスに変換される。したがって、特権モードにおいて、
当該領域Ｐ１，Ｐ２をアクセスするときはＴＬＢミスを
初めとするアドレス変換に係る例外が生じない。特にＰ
２領域はキャッシュメモリＣＡＣＨＥ−Ｍによるキャッ
シュの対象とされず、Ｐ１領域はキャッシュの対象とさ
れている。
本実施例のマイクロコンピュータＭＰＵは、４ＧＢ
（ギガバイト）の論理アドレス空間をサポートするため
に、中央処理装置ＣＰＵは、３２ビットのアドレスを利
用する。該論理アドレスは後述の空間番号（プロセス番
号）ａｓｉｄによって拡張可能にされる。図３（Ａ）及
び図３（Ｂ）にはその論理アドレス空間のアドレスマッ
ピングが示される。同図において”Mapped”と示される
領域はアドレス変換バッファＴＬＢを利用したアドレス
変換の対象とされる。Ｈ'ＦＦＦＦＦＦＦＦ〜Ｈ'８００
０００００の領域は特権モードにおいてアクセス可能な
領域とされ、ユーザモードでのアクセスはアドレスエラ
ーとされる。Ｐ４領域はコントロールスペースであり、
周辺コントロールレジスタ、そして上記アドレス変換バ
ッファＴＬＢやキャッシュメモリＣＡＣＨＥ−Ｍがマッ
ピングされる制御空間とされる。Ｐ１，Ｐ２領域はそれ
に対応される物理アドレスが固定とされる領域であり、
アドレス変換バッファＴＬＢを利用したアドレス変換の
対象とはされない。これらの領域Ｐ１，Ｐ２の論理アド
レスは、一定の定数が加算または減算されて、物理アド
レスに変換される。したがって、特権モードにおいて、
当該領域Ｐ１，Ｐ２をアクセスするときはＴＬＢミスを
初めとするアドレス変換に係る例外が生じない。特にＰ
２領域はキャッシュメモリＣＡＣＨＥ−Ｍによるキャッ
シュの対象とされず、Ｐ１領域はキャッシュの対象とさ
れている。
【００３２】論理アドレス空間は論理ページと呼ばれる
単位に分割され、そのページ単位に物理アドレスへの変
換が行われる。本実施例のマイクロコンピュータＭＰＵ
がサポートする論理ページサイズは４ＫＢ（キロバイ
ト）と１ＫＢの双方とされる。これは、サポートされる
論理ページの最大サイズ（＝４ＫＢ）が最小サイズ（＝
１ＫＢ）の２のべき乗数倍にされ、アドレス変換バッフ
ァＴＬＢのバンクの数（＝４）が上記２のべき乗数以上
であるという関係を満足する。図４に示されるように、
論理ページサイズが１ＫＢの場合に論理アドレスは、中
央処理装置ＣＰＵにより形成される論理アドレス（ビッ
ト０からビット３１までの３２ビットのアドレス）の
内、ビット０〜ビット９までがオフセットとされ、ビッ
ト１０〜ビット３１までが論理ページ番号（論理ページ
アドレス）ｖｐｎとされる。論理ページサイズが４ＫＢ
の場合に論理アドレスは、ビット０〜ビット１１までが
オフセットとされ、ビット１２〜ビット３１までが論理
ページ番号ｖｐｎ（論理ページアドレス）とされる。
単位に分割され、そのページ単位に物理アドレスへの変
換が行われる。本実施例のマイクロコンピュータＭＰＵ
がサポートする論理ページサイズは４ＫＢ（キロバイ
ト）と１ＫＢの双方とされる。これは、サポートされる
論理ページの最大サイズ（＝４ＫＢ）が最小サイズ（＝
１ＫＢ）の２のべき乗数倍にされ、アドレス変換バッフ
ァＴＬＢのバンクの数（＝４）が上記２のべき乗数以上
であるという関係を満足する。図４に示されるように、
論理ページサイズが１ＫＢの場合に論理アドレスは、中
央処理装置ＣＰＵにより形成される論理アドレス（ビッ
ト０からビット３１までの３２ビットのアドレス）の
内、ビット０〜ビット９までがオフセットとされ、ビッ
ト１０〜ビット３１までが論理ページ番号（論理ページ
アドレス）ｖｐｎとされる。論理ページサイズが４ＫＢ
の場合に論理アドレスは、ビット０〜ビット１１までが
オフセットとされ、ビット１２〜ビット３１までが論理
ページ番号ｖｐｎ（論理ページアドレス）とされる。
【００３３】《ＴＬＢエントリ》 仮想記憶のためのペ
ージテーブルエントリは論理ページ番号ＶＰＮと物理ペ
ージ番号ＰＰＮとの対応やアクセスの属性などについて
の記述が含まれ、それはソフトウェアによって形成され
て図２及び図１３に示される外部メモリＭＭＲＹ上のア
ドレス変換テーブルに格納され、且つ、その一部が上記
アドレス変換ユニットＭＭＵのアドレス変換バッファＴ
ＬＢに格納される。アドレス変換バッファＴＬＢに格納
されるエントリ（ＴＬＢエントリ）のフォーマットは、
図４にその詳細が示されるように、便宜上アドレスアレ
イ部ＴＡ−ａｒｙに格納されるアドレス部とデータアレ
イ部ＴＤ−ａｒｙに格納されるデータ部に分けられてい
る。アドレス部は、論理ページ番号の情報ＶＰＮ（３１
−１７），ＶＰＮ（１１−１０）、及び空間番号ＡＳＩ
Ｄ（８ビット）とされる。データ部は、共有ステータス
ＳＨ（１ビット）、サイズビットＳＺ（１ビット）、エ
ントリが有効であることを示すバッリドビットＶ（１ビ
ット）、論理ページ番号に対応される物理ページ番号Ｐ
ＰＮ（２２ビット）、記憶保護のためのプロテクション
ＰＲ（２ビット）、キャッシャブルビットＣ（１ビッ
ト）、及びダーティビットＤ（１ビット）を保有する。
アドレス部が保有する論理ページ番号の情報は３２ビッ
トの論理アドレスのビットフォーマットにおいてインデ
ックスに利用されるビットを除いたビット１０〜ビット
１１とビット１７〜ビット３１とされる。前者はＶＰＮ
（１１−１０）と表記され、後者はＶＰＮ（３１−１
７）と表記される。共有ステータスＳＨは複数プロセス
間で当該ページが共有されているか否かを示し、ＳＨ＝
０は非共有、ＳＨ＝１は共有を意味する。空間番号ＡＳ
ＩＤは特定のプロセスに属するものとして論理ページを
定義したりするために利用されるものであり、プロセス
番号とも称する。プロテクションＰＲはページに対する
アクセス権を定義するためにエンコードされたデータで
あり、その値の組み合わせによってアクセス権が定義さ
れる。サイズビットＳＺは論理ページサイズを指定する
ビットであり、ＳＺ＝１は４ＫＢページサイズを指定
し、ＳＺ＝０は１ＫＢページサイズを指定する。
ージテーブルエントリは論理ページ番号ＶＰＮと物理ペ
ージ番号ＰＰＮとの対応やアクセスの属性などについて
の記述が含まれ、それはソフトウェアによって形成され
て図２及び図１３に示される外部メモリＭＭＲＹ上のア
ドレス変換テーブルに格納され、且つ、その一部が上記
アドレス変換ユニットＭＭＵのアドレス変換バッファＴ
ＬＢに格納される。アドレス変換バッファＴＬＢに格納
されるエントリ（ＴＬＢエントリ）のフォーマットは、
図４にその詳細が示されるように、便宜上アドレスアレ
イ部ＴＡ−ａｒｙに格納されるアドレス部とデータアレ
イ部ＴＤ−ａｒｙに格納されるデータ部に分けられてい
る。アドレス部は、論理ページ番号の情報ＶＰＮ（３１
−１７），ＶＰＮ（１１−１０）、及び空間番号ＡＳＩ
Ｄ（８ビット）とされる。データ部は、共有ステータス
ＳＨ（１ビット）、サイズビットＳＺ（１ビット）、エ
ントリが有効であることを示すバッリドビットＶ（１ビ
ット）、論理ページ番号に対応される物理ページ番号Ｐ
ＰＮ（２２ビット）、記憶保護のためのプロテクション
ＰＲ（２ビット）、キャッシャブルビットＣ（１ビッ
ト）、及びダーティビットＤ（１ビット）を保有する。
アドレス部が保有する論理ページ番号の情報は３２ビッ
トの論理アドレスのビットフォーマットにおいてインデ
ックスに利用されるビットを除いたビット１０〜ビット
１１とビット１７〜ビット３１とされる。前者はＶＰＮ
（１１−１０）と表記され、後者はＶＰＮ（３１−１
７）と表記される。共有ステータスＳＨは複数プロセス
間で当該ページが共有されているか否かを示し、ＳＨ＝
０は非共有、ＳＨ＝１は共有を意味する。空間番号ＡＳ
ＩＤは特定のプロセスに属するものとして論理ページを
定義したりするために利用されるものであり、プロセス
番号とも称する。プロテクションＰＲはページに対する
アクセス権を定義するためにエンコードされたデータで
あり、その値の組み合わせによってアクセス権が定義さ
れる。サイズビットＳＺは論理ページサイズを指定する
ビットであり、ＳＺ＝１は４ＫＢページサイズを指定
し、ＳＺ＝０は１ＫＢページサイズを指定する。
【００３４】尚、本明細書において小文字で示されるｖ
ｐｎ，ｐｐｎ，ａｓｉｄは、アクセスに利用される論理
ページ番号、物理ページ番号、プロセス番号とされ、ア
ドレス変換バッファＴＬＢやキャッシュメモリＣＡＣＨ
Ｅ−Ｍのエントリ若しくはページテーブルエントリとし
ての大文字で示される論理ページ番号ＶＰＮ、物理ペー
ジ番号ＰＰＮ、プロセス番号ＡＳＩＤとは区別されてい
る。
ｐｎ，ｐｐｎ，ａｓｉｄは、アクセスに利用される論理
ページ番号、物理ページ番号、プロセス番号とされ、ア
ドレス変換バッファＴＬＢやキャッシュメモリＣＡＣＨ
Ｅ−Ｍのエントリ若しくはページテーブルエントリとし
ての大文字で示される論理ページ番号ＶＰＮ、物理ペー
ジ番号ＰＰＮ、プロセス番号ＡＳＩＤとは区別されてい
る。
【００３５】《複数ページサイズのサポート》 図４及
び図１９に示されるように、アドレス変換テーブルエン
トリ（ページテーブルエントリ）及びＴＬＢエントリは
上記サイズビットＳＺを有し、論理ページサイズがペー
ジ毎に可変に設定可能とされる。４ウェイ・セットアソ
シアティブ形式のアドレス変換バッファＴＬＢは、その
サイズが可変に設定可能にされる複数の論理ページサイ
ズに対して共通利用される。本実施例ではマイクロコン
ピュータＭＰＵがサポートする論理ページサイズは１Ｋ
Ｂと４ＫＢの２種類とされる。そしてアドレス変換バッ
ファＴＬＢに対するインデックスアドレスＩＤＸの指定
方法は４ＫＢと１ＫＢの双方において共通化され、図６
に示されるように中央処理装置ＣＰＵで形成される全部
で３２ビットの論理アドレスの内、ビット１２〜ビット
１６即ちｖｐｎ（１６−１２）がアドレス変換バッファ
ＴＬＢのインデックスに利用される。インデックスアド
レスは５ビットであるから１バンク（ウエイ）当たり最
大３２個のエントリを保有できる。アドレス変換バッフ
ァＴＬＢは４個のバンクＢＮＫ０〜ＢＮＫ３を持つか
ら、一つのインデックスアドレスにつき、最大４個のエ
ントリを保有できる。上記インデックスアドレスは、ペ
ージサイズが４ＫＢの場合には当該論理ページ番号ｖｐ
ｎの最下位から５ビットｖｐｎ（１６−１２）とされる
ので、ページサイズ４ＫＢのときは、任意の論理ページ
番号のエントリについても各バンクに最大３２エントリ
（全体で１２８エントリ）保有することができる。一
方、ページサイズが１ＫＢの場合には当該論理ページ番
号ｖｐｎの最下位から２ビットｖｐｎ（１１−１０）は
インデックスに利用されない。このため、論理ページサ
イズが１ＫＢにおける一つのバンクに対するインデック
スを考えると、インデックスされたエントリは、５ビッ
トのインデックスアドレスによって選ばれた４個の論理
ページ番号（それぞれが１ＫＢのページサイズを持つ）
の内のいずれかを指す。インデックスに利用されない２
ビット（ビット１０，１１）は、この選ばれた４個の論
理ページ番号の内の何れか一つを指すために使われるも
のである。したがって、バンクの数が１個しか存在しな
い場合には、連続する４個の論理ページに対して、１個
しかエントリが割り当てられない。本実施例において
は、論理ページの最大サイズが最小サイズに対して２の
Ｎ乗倍とされ、バンクの数も２のＮ乗個設けられてい
る。すなわち、論理ページ最小サイズは１ＫＢとされ、
最大サイズは、その２の２乗倍である４ＫＢとされ、バ
ンク数は２の２乗個（４個）設けられている。このよう
にすることにより、４ＫＢページサイズの場合とほぼ同
様に、アドレス変換バッファＴＬＢには、全体としては
１ＫＢページサイズの、任意論理ページ番号のエントリ
を、１２８個保有可能にされる。但し、一つのバンクに
保有できるエントリの論理ページ番号は４ＫＢ毎という
制約を受ける。この制限は、アドレス変換バッファＴＬ
Ｂの保有するエントリの論理ページ番号が連続的であれ
ば、アドレス変換バッファＴＬＢのヒット率には何等影
響を与えない。分散的である場合にはある程度ヒット率
に影響を受ける。この場合でも、１ＫＢの論理ページを
２ＫＢ毎にアドレスマッピングすればその影響を小さく
でき、４ＫＢ毎にアドレスマッピングすれば全く影響を
受けないようにすることができる。例えば、１ＫＢペー
ジサイズの変換情報をアドレス変換バッファＴＬＢへ設
定する（書き込む）際、４個のバンク（ＢＮＫ０）、
（ＢＮＫ１）、（ＢＮＫ２）、（ＢＮＫ３）のそれぞれ
から、５ビットのインデックスアドレスによって指示さ
れる４個のエントリに、２ビットｖｐｎ（１１−１０）
が"００"のときの変換情報、２ビットｖｐｎ（１１−１
０）が"０１"のときの変換情報、２ビットｖｐｎ（１１
−１０）が"１０"のときの変換情報、２ビットｖｐｎ
（１１−１０）が"１１"のときの変換情報を、各々設定
する。このようにすれば、ヒット率の低下を防ぐことが
可能となる。
び図１９に示されるように、アドレス変換テーブルエン
トリ（ページテーブルエントリ）及びＴＬＢエントリは
上記サイズビットＳＺを有し、論理ページサイズがペー
ジ毎に可変に設定可能とされる。４ウェイ・セットアソ
シアティブ形式のアドレス変換バッファＴＬＢは、その
サイズが可変に設定可能にされる複数の論理ページサイ
ズに対して共通利用される。本実施例ではマイクロコン
ピュータＭＰＵがサポートする論理ページサイズは１Ｋ
Ｂと４ＫＢの２種類とされる。そしてアドレス変換バッ
ファＴＬＢに対するインデックスアドレスＩＤＸの指定
方法は４ＫＢと１ＫＢの双方において共通化され、図６
に示されるように中央処理装置ＣＰＵで形成される全部
で３２ビットの論理アドレスの内、ビット１２〜ビット
１６即ちｖｐｎ（１６−１２）がアドレス変換バッファ
ＴＬＢのインデックスに利用される。インデックスアド
レスは５ビットであるから１バンク（ウエイ）当たり最
大３２個のエントリを保有できる。アドレス変換バッフ
ァＴＬＢは４個のバンクＢＮＫ０〜ＢＮＫ３を持つか
ら、一つのインデックスアドレスにつき、最大４個のエ
ントリを保有できる。上記インデックスアドレスは、ペ
ージサイズが４ＫＢの場合には当該論理ページ番号ｖｐ
ｎの最下位から５ビットｖｐｎ（１６−１２）とされる
ので、ページサイズ４ＫＢのときは、任意の論理ページ
番号のエントリについても各バンクに最大３２エントリ
（全体で１２８エントリ）保有することができる。一
方、ページサイズが１ＫＢの場合には当該論理ページ番
号ｖｐｎの最下位から２ビットｖｐｎ（１１−１０）は
インデックスに利用されない。このため、論理ページサ
イズが１ＫＢにおける一つのバンクに対するインデック
スを考えると、インデックスされたエントリは、５ビッ
トのインデックスアドレスによって選ばれた４個の論理
ページ番号（それぞれが１ＫＢのページサイズを持つ）
の内のいずれかを指す。インデックスに利用されない２
ビット（ビット１０，１１）は、この選ばれた４個の論
理ページ番号の内の何れか一つを指すために使われるも
のである。したがって、バンクの数が１個しか存在しな
い場合には、連続する４個の論理ページに対して、１個
しかエントリが割り当てられない。本実施例において
は、論理ページの最大サイズが最小サイズに対して２の
Ｎ乗倍とされ、バンクの数も２のＮ乗個設けられてい
る。すなわち、論理ページ最小サイズは１ＫＢとされ、
最大サイズは、その２の２乗倍である４ＫＢとされ、バ
ンク数は２の２乗個（４個）設けられている。このよう
にすることにより、４ＫＢページサイズの場合とほぼ同
様に、アドレス変換バッファＴＬＢには、全体としては
１ＫＢページサイズの、任意論理ページ番号のエントリ
を、１２８個保有可能にされる。但し、一つのバンクに
保有できるエントリの論理ページ番号は４ＫＢ毎という
制約を受ける。この制限は、アドレス変換バッファＴＬ
Ｂの保有するエントリの論理ページ番号が連続的であれ
ば、アドレス変換バッファＴＬＢのヒット率には何等影
響を与えない。分散的である場合にはある程度ヒット率
に影響を受ける。この場合でも、１ＫＢの論理ページを
２ＫＢ毎にアドレスマッピングすればその影響を小さく
でき、４ＫＢ毎にアドレスマッピングすれば全く影響を
受けないようにすることができる。例えば、１ＫＢペー
ジサイズの変換情報をアドレス変換バッファＴＬＢへ設
定する（書き込む）際、４個のバンク（ＢＮＫ０）、
（ＢＮＫ１）、（ＢＮＫ２）、（ＢＮＫ３）のそれぞれ
から、５ビットのインデックスアドレスによって指示さ
れる４個のエントリに、２ビットｖｐｎ（１１−１０）
が"００"のときの変換情報、２ビットｖｐｎ（１１−１
０）が"０１"のときの変換情報、２ビットｖｐｎ（１１
−１０）が"１０"のときの変換情報、２ビットｖｐｎ
（１１−１０）が"１１"のときの変換情報を、各々設定
する。このようにすれば、ヒット率の低下を防ぐことが
可能となる。
【００３６】ヒット判定のためのアドレス比較のビット
数は、図２４に基づいて後述するように論理ページサイ
ズに応じて変化されなければならない。論理ページサイ
ズが１ＫＢの場合には４ＫＢの場合に比べてｖｐｎ（１
１−１０）をＶＰＮ（１１−１０）と比較しなければな
らない。アドレス変換バッファＴＬＢはそのような比較
対象のビット数を全てカバーできるようにＶＰＮ（３１
−１７）とＶＰＮ（１１−１０）の記憶領域を備え、且
つ、物理ページ番号ＰＰＮに対しても２２ビットの記憶
領域を備えている。アドレス変換バッファＴＬＢは各エ
ントリのデータ部にそれがサポートする論理ページサイ
ズを示すサイズビットＳＺを有し、その値に応じてヒッ
ト判定のためのアドレス比較のビット数を変化させる。
図２４に示されるように、サイズビットＳＺ＝１（論理
ページサイズ＝４ＫＢ）の場合にはＶＰＮ（３１−１
７）が論理アドレスの対応ビットとの比較対象とされ、
サイズビットＳＺ＝０（論理ページサイズ＝１ＫＢ）の
場合にはＶＰＮ（３１−１７），ＶＰＮ（１１−１０）
が論理アドレスの対応ビットとの比較対象とされる。図
２０等に示されるｈｉｔ１〜ｈｉｔ４は各バンクＢＮＫ
０〜ＢＮＫ３におけるヒット判定を通知するためのヒッ
ト信号であり、それらに基づいてＴＬＢヒット／ミスが
判定される。
数は、図２４に基づいて後述するように論理ページサイ
ズに応じて変化されなければならない。論理ページサイ
ズが１ＫＢの場合には４ＫＢの場合に比べてｖｐｎ（１
１−１０）をＶＰＮ（１１−１０）と比較しなければな
らない。アドレス変換バッファＴＬＢはそのような比較
対象のビット数を全てカバーできるようにＶＰＮ（３１
−１７）とＶＰＮ（１１−１０）の記憶領域を備え、且
つ、物理ページ番号ＰＰＮに対しても２２ビットの記憶
領域を備えている。アドレス変換バッファＴＬＢは各エ
ントリのデータ部にそれがサポートする論理ページサイ
ズを示すサイズビットＳＺを有し、その値に応じてヒッ
ト判定のためのアドレス比較のビット数を変化させる。
図２４に示されるように、サイズビットＳＺ＝１（論理
ページサイズ＝４ＫＢ）の場合にはＶＰＮ（３１−１
７）が論理アドレスの対応ビットとの比較対象とされ、
サイズビットＳＺ＝０（論理ページサイズ＝１ＫＢ）の
場合にはＶＰＮ（３１−１７），ＶＰＮ（１１−１０）
が論理アドレスの対応ビットとの比較対象とされる。図
２０等に示されるｈｉｔ１〜ｈｉｔ４は各バンクＢＮＫ
０〜ＢＮＫ３におけるヒット判定を通知するためのヒッ
ト信号であり、それらに基づいてＴＬＢヒット／ミスが
判定される。
【００３７】このように複数ページサイズを選択的にサ
ポートするマイクロコンピュータＭＰＵは、システムに
実装される実メモリの全記憶容量が少ないような場合に
論理ページのサイズを比較的小さくして各プロセスによ
るメモリ利用効率を向上させたいという要求にも容易に
対応できる。このとき、最大論理ページサイズが最小サ
イズの２のべき乗数倍にされ、そのセットアソシアティ
ブ方式のアドレス変換バッファＴＬＢのバンクの数をそ
の２のべき乗数以上にすることにより、インデックスア
ドレスの指定手法を最大論理ページサイズのものに統一
化しても、選ばれている論理ページサイズが最大であっ
ても最小であっても、原理的にはどの論理ページ番号の
エントリについてもアドレス変換バッファＴＬＢに保有
可能にすることができる。論理ページ番号に対応する論
理ページのサイズを示すための情報を設け、このサイズ
を用いてヒット判定のためのアドレス比較のビット数を
変化させることにより、アドレス変換バッファＴＬＢを
連想的に検索するための比較対象情報のビット数やビッ
ト位置を論理ページのサイズによって変化させることを
容易に実現できる。複数ページサイズをサポートするア
ドレス変換バッファＴＬＢをセットアソシアティブ形式
のキャッシュメモリで実現することは、これをＣＡＭ
（Content Addressable Memory）で構成する場合に比べ
てチップ専有面積と消費電力を共に半減させることがで
きる。
ポートするマイクロコンピュータＭＰＵは、システムに
実装される実メモリの全記憶容量が少ないような場合に
論理ページのサイズを比較的小さくして各プロセスによ
るメモリ利用効率を向上させたいという要求にも容易に
対応できる。このとき、最大論理ページサイズが最小サ
イズの２のべき乗数倍にされ、そのセットアソシアティ
ブ方式のアドレス変換バッファＴＬＢのバンクの数をそ
の２のべき乗数以上にすることにより、インデックスア
ドレスの指定手法を最大論理ページサイズのものに統一
化しても、選ばれている論理ページサイズが最大であっ
ても最小であっても、原理的にはどの論理ページ番号の
エントリについてもアドレス変換バッファＴＬＢに保有
可能にすることができる。論理ページ番号に対応する論
理ページのサイズを示すための情報を設け、このサイズ
を用いてヒット判定のためのアドレス比較のビット数を
変化させることにより、アドレス変換バッファＴＬＢを
連想的に検索するための比較対象情報のビット数やビッ
ト位置を論理ページのサイズによって変化させることを
容易に実現できる。複数ページサイズをサポートするア
ドレス変換バッファＴＬＢをセットアソシアティブ形式
のキャッシュメモリで実現することは、これをＣＡＭ
（Content Addressable Memory）で構成する場合に比べ
てチップ専有面積と消費電力を共に半減させることがで
きる。
【００３８】《アドレス変換ユニットの構成モジュー
ル》 図５にはアドレス変換ユニットＭＭＵのブロック
図が示される。アドレス変換バッファＴＬＢは例えばＳ
ＲＡＭ（スタティックランダムアクセスメモリ）から構
成され、４ウェイセットアソシアティブ形式を実現する
ために４個のバンク（ウェイとも記す）ＢＮＫ０〜ＢＮ
Ｋ３を供え、各バンクＢＮＫ０〜ＢＮＫ３はＴＬＢエン
トリのアドレス部（論理ページアドレスと比較されるべ
きアドレスタグとしての論理ページ番号に関する情報な
どを含む）を格納するためのアドレスアレイ部ＴＡ−ａ
ｒｙと、ＴＬＢエントリのデータ部（アドレスタグに対
応する物理ページ情報などを含む）を格納するためのデ
ータアレイ部ＴＤ−ａｒｙとに分けられている。一つの
ＴＬＢエントリはアドレスアレイ部ＴＡ−ａｒｙとデー
タアレイ部ＴＤ−ａｒｙにまたがって格納される。夫々
のバンクＢＮＫ０〜ＢＮＫ３は３２個のＴＬＢエントリ
を格納する。従って各バンクから一つのエントリを選択
するためには５ビットのインデックスアドレスＩＤＸが
必要とされる。インデックスアドレスＩＤＸはアドレス
アレイ部ＴＡ−ａｒｙ及びデータアレイ部ＴＤ−ａｒｙ
の各バンクＢＮＫ０〜ＢＮＫ３に共通に供給される。イ
ンデックスアドレスＩＤＸにて各バンクＢＮＫ０〜ＢＮ
Ｋ３で選択された夫々のＴＬＢエントリは読み出し経路
Ｒ１−ｐａｓｓを介して制御部ＴＬＢ−Ｃに供給され
る。インデックスされたＴＬＢエントリのうちＴＬＢミ
ス／ヒットを判定するためのアドレスタグなどはバンク
毎にコンパレータＣＭＰ０〜ＣＭＰ３に供給される。コ
ンパレータＣＭＰ０〜ＣＭＰ３はバンク毎にアドレスタ
グと論理ページアドレスとを比較してその判定結果をヒ
ット信号ｈｉｔ１〜ｈｉｔ４にて制御部ＴＬＢ−Ｃ（Ｔ
ＬＢコントローラＴＬＢ−Ｃとも記す）に通知する。
ル》 図５にはアドレス変換ユニットＭＭＵのブロック
図が示される。アドレス変換バッファＴＬＢは例えばＳ
ＲＡＭ（スタティックランダムアクセスメモリ）から構
成され、４ウェイセットアソシアティブ形式を実現する
ために４個のバンク（ウェイとも記す）ＢＮＫ０〜ＢＮ
Ｋ３を供え、各バンクＢＮＫ０〜ＢＮＫ３はＴＬＢエン
トリのアドレス部（論理ページアドレスと比較されるべ
きアドレスタグとしての論理ページ番号に関する情報な
どを含む）を格納するためのアドレスアレイ部ＴＡ−ａ
ｒｙと、ＴＬＢエントリのデータ部（アドレスタグに対
応する物理ページ情報などを含む）を格納するためのデ
ータアレイ部ＴＤ−ａｒｙとに分けられている。一つの
ＴＬＢエントリはアドレスアレイ部ＴＡ−ａｒｙとデー
タアレイ部ＴＤ−ａｒｙにまたがって格納される。夫々
のバンクＢＮＫ０〜ＢＮＫ３は３２個のＴＬＢエントリ
を格納する。従って各バンクから一つのエントリを選択
するためには５ビットのインデックスアドレスＩＤＸが
必要とされる。インデックスアドレスＩＤＸはアドレス
アレイ部ＴＡ−ａｒｙ及びデータアレイ部ＴＤ−ａｒｙ
の各バンクＢＮＫ０〜ＢＮＫ３に共通に供給される。イ
ンデックスアドレスＩＤＸにて各バンクＢＮＫ０〜ＢＮ
Ｋ３で選択された夫々のＴＬＢエントリは読み出し経路
Ｒ１−ｐａｓｓを介して制御部ＴＬＢ−Ｃに供給され
る。インデックスされたＴＬＢエントリのうちＴＬＢミ
ス／ヒットを判定するためのアドレスタグなどはバンク
毎にコンパレータＣＭＰ０〜ＣＭＰ３に供給される。コ
ンパレータＣＭＰ０〜ＣＭＰ３はバンク毎にアドレスタ
グと論理ページアドレスとを比較してその判定結果をヒ
ット信号ｈｉｔ１〜ｈｉｔ４にて制御部ＴＬＢ−Ｃ（Ｔ
ＬＢコントローラＴＬＢ−Ｃとも記す）に通知する。
【００３９】ＴＬＢコントローラＴＬＢ−Ｃは上記読出
されたＴＬＢエントリの情報とヒット信号ｈｉｔ１〜ｈ
ｉｔ４などを受け、それらに従ってＴＬＢミス／ヒット
などに関する処理を行う。ＴＬＢヒットの場合にはヒッ
トに係るＴＬＢエントリに含まれる物理ページ番号にそ
のときの論理アドレスのオフセットを下位側に付加して
物理アドレスを生成する。ＴＬＢミスの場合には、ＴＬ
Ｂミス例外が発生され、ミスに係る新たなＴＬＢエント
リが外部メモリＭＭＲＹからロードされてアドレス変換
が再実行される。そのときエントリのリプレースを要す
るときはランダム或いはＬＲＵ（Least Recentry Use
d）などの論理に従ってリプレース対象バンクが決定さ
れる。
されたＴＬＢエントリの情報とヒット信号ｈｉｔ１〜ｈ
ｉｔ４などを受け、それらに従ってＴＬＢミス／ヒット
などに関する処理を行う。ＴＬＢヒットの場合にはヒッ
トに係るＴＬＢエントリに含まれる物理ページ番号にそ
のときの論理アドレスのオフセットを下位側に付加して
物理アドレスを生成する。ＴＬＢミスの場合には、ＴＬ
Ｂミス例外が発生され、ミスに係る新たなＴＬＢエント
リが外部メモリＭＭＲＹからロードされてアドレス変換
が再実行される。そのときエントリのリプレースを要す
るときはランダム或いはＬＲＵ（Least Recentry Use
d）などの論理に従ってリプレース対象バンクが決定さ
れる。
【００４０】上述の新たなＴＬＢエントリのロードやＴ
ＬＢエントリの無効化などにおいてはバンクを指定して
メモリ部ＴＬＢ−Ｍをアクセスすることを要する。それ
に対処するためにアドレス変換バッファＴＬＢは以下に
説明するところのアドレス指定アクセスが可能にされ
る。
ＬＢエントリの無効化などにおいてはバンクを指定して
メモリ部ＴＬＢ−Ｍをアクセスすることを要する。それ
に対処するためにアドレス変換バッファＴＬＢは以下に
説明するところのアドレス指定アクセスが可能にされ
る。
【００４１】アドレス変換バッファＴＬＢのアドレス指
定アクセスのためのハードウェア構成として図５の制御
回路ＴＬＢ−Ｃには、書き込み選択回路ＷＳ１、書き込
み制御ゲートＧＴ１、読み出し選択回路ＲＳ１、アドレ
スデコーダＤＥＣ１、オアゲートＯＲ１が示される。書
き込み経路Ｗ１−ｐａｓｓは書き込み選択回路ＷＳ１か
らアドレスアレイ部ＴＡ−ａｒｙ及びデータアレイ部Ｔ
Ｄ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ３に結合され
る。書き込み選択回路ＷＳ１はアドレスデコーダＤＥＣ
１から出力されるデコード信号としてのアレイ部選択信
号Ｓ１−ａｒｙとバンク選択信号Ｓ１−ｂｎｋにてアド
レスアレイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａ
ｒｙの一つのバンクを選択して書き込みデータを供給す
る。制御ゲートＧＴ１は書き込み選択回路ＷＳ１に、外
部から与えられた書き込みデータを供給する。制御ゲー
トＧＴ１はオアゲートＯＲ１の出力がハイレベルにされ
ることを条件に書き込みデータを書き込み選択回路ＷＳ
１に与える。したがって、後述の連想ビットＡがハイベ
ルのときは、ヒット信号ｈｉｔ１〜ｈｉｔ４の何れかが
ハイレベルにされることを条件に書き込み制御ゲートＧ
Ｔ１が開かれ、連想ビットＡがローレベルのときは、ヒ
ット信号ｈｉｔ１〜ｈｉｔ４のレベルとは無関係に書き
込み制御ゲートＧＴ１が開かれる。読み出し選択回路Ｒ
Ｓ１は、アドレスアレイ部ＴＡ−ａｒｙ及びデータアレ
イ部ＴＤ−ａｒｙでインデックスされて読み出し経路Ｒ
１−ｐａｓｓに読出されてくるデータを受け、アドレス
デコーダＤＥＣ１から出力されるアレイ部選択信号Ｓ１
−ａｒｙとバンク選択信号Ｓ１−ｂｎｋにてアドレスア
レイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａｒｙの
一つのバンクからの読み出しデータを外部に出力可能に
する。書き込み選択回路ＷＳ１は書き込み動作が指示さ
れることによって動作可能にされ、読み出し選択回路Ｒ
Ｓ１は読み出し動作が指示されることによって動作可能
にされる。書き込み又は読み出しの指示は中央処理装置
ＣＰＵが論理アドレスと共に出力する。尚、論理アドレ
スを物理アドレスに変換するためのアドレス変換動作に
おいて、各バンクＢＮＫ０〜ＢＮＫ３でインデックスさ
れた情報は、読み出し選択回路ＲＳ１を通らず、図示し
ない制御回路ＴＬＢ−Ｃ内部の制御論理にて物理アドレ
スへの変換制御に利用される。
定アクセスのためのハードウェア構成として図５の制御
回路ＴＬＢ−Ｃには、書き込み選択回路ＷＳ１、書き込
み制御ゲートＧＴ１、読み出し選択回路ＲＳ１、アドレ
スデコーダＤＥＣ１、オアゲートＯＲ１が示される。書
き込み経路Ｗ１−ｐａｓｓは書き込み選択回路ＷＳ１か
らアドレスアレイ部ＴＡ−ａｒｙ及びデータアレイ部Ｔ
Ｄ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ３に結合され
る。書き込み選択回路ＷＳ１はアドレスデコーダＤＥＣ
１から出力されるデコード信号としてのアレイ部選択信
号Ｓ１−ａｒｙとバンク選択信号Ｓ１−ｂｎｋにてアド
レスアレイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａ
ｒｙの一つのバンクを選択して書き込みデータを供給す
る。制御ゲートＧＴ１は書き込み選択回路ＷＳ１に、外
部から与えられた書き込みデータを供給する。制御ゲー
トＧＴ１はオアゲートＯＲ１の出力がハイレベルにされ
ることを条件に書き込みデータを書き込み選択回路ＷＳ
１に与える。したがって、後述の連想ビットＡがハイベ
ルのときは、ヒット信号ｈｉｔ１〜ｈｉｔ４の何れかが
ハイレベルにされることを条件に書き込み制御ゲートＧ
Ｔ１が開かれ、連想ビットＡがローレベルのときは、ヒ
ット信号ｈｉｔ１〜ｈｉｔ４のレベルとは無関係に書き
込み制御ゲートＧＴ１が開かれる。読み出し選択回路Ｒ
Ｓ１は、アドレスアレイ部ＴＡ−ａｒｙ及びデータアレ
イ部ＴＤ−ａｒｙでインデックスされて読み出し経路Ｒ
１−ｐａｓｓに読出されてくるデータを受け、アドレス
デコーダＤＥＣ１から出力されるアレイ部選択信号Ｓ１
−ａｒｙとバンク選択信号Ｓ１−ｂｎｋにてアドレスア
レイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａｒｙの
一つのバンクからの読み出しデータを外部に出力可能に
する。書き込み選択回路ＷＳ１は書き込み動作が指示さ
れることによって動作可能にされ、読み出し選択回路Ｒ
Ｓ１は読み出し動作が指示されることによって動作可能
にされる。書き込み又は読み出しの指示は中央処理装置
ＣＰＵが論理アドレスと共に出力する。尚、論理アドレ
スを物理アドレスに変換するためのアドレス変換動作に
おいて、各バンクＢＮＫ０〜ＢＮＫ３でインデックスさ
れた情報は、読み出し選択回路ＲＳ１を通らず、図示し
ない制御回路ＴＬＢ−Ｃ内部の制御論理にて物理アドレ
スへの変換制御に利用される。
【００４２】《ＴＬＢのアドレス指定アクセス》 アド
レス変換バッファＴＬＢは論理空間の上記Ｐ４領域にマ
ッピングされ、ＭＯＶ命令のような一般的なデータ転送
命令にてアドレスを指定してリード・ライト可能にされ
ている（Memory Mapped TLB）。アドレスアレイ部ＴＡ
−ａｒｙはＨ'Ｆ２００００００〜Ｈ'Ｆ２ＦＦＦＦＦＦ
にマッピングされ、データアレイ部ＴＤ−ａｒｙはＨ'
Ｆ３００００００〜Ｈ'Ｆ３ＦＦＦＦＦＦにマッピング
される。Ｐ４領域（Ｈ'Ｅ０００００００〜Ｈ'ＦＦＦＦ
ＦＦＦＦ）は図３からも明らかなようにオペレーティン
グシステムやシステムプログラムが走行する特権状態
（特権モード）によってアクセス可能な空間とされる。
レス変換バッファＴＬＢは論理空間の上記Ｐ４領域にマ
ッピングされ、ＭＯＶ命令のような一般的なデータ転送
命令にてアドレスを指定してリード・ライト可能にされ
ている（Memory Mapped TLB）。アドレスアレイ部ＴＡ
−ａｒｙはＨ'Ｆ２００００００〜Ｈ'Ｆ２ＦＦＦＦＦＦ
にマッピングされ、データアレイ部ＴＤ−ａｒｙはＨ'
Ｆ３００００００〜Ｈ'Ｆ３ＦＦＦＦＦＦにマッピング
される。Ｐ４領域（Ｈ'Ｅ０００００００〜Ｈ'ＦＦＦＦ
ＦＦＦＦ）は図３からも明らかなようにオペレーティン
グシステムやシステムプログラムが走行する特権状態
（特権モード）によってアクセス可能な空間とされる。
【００４３】アドレス変換バッファＴＬＢに対するアク
セスアドレスを指定するためのアドレスフォーマットは
図７に示される。アドレスアレイ部ＴＡ−ａｒｙに対す
るリード／ライトのアドレスのビット３１〜ビット２４
はＨ'Ｆ２（１１１１００１０）とされる。データアレ
イ部ＴＤ−ａｒｙに対するリード／ライトのアドレスの
ビット３１〜ビット２４はＨ'Ｆ３（１１１１００１
１）とされる。これによってアドレス変換ユニットＭＭ
Ｕの制御部ＴＬＢ−Ｃはデータアレイ部ＴＤ−ａｒｙや
アドレスアレイ部ＴＡ−ａｒｙに対するアドレス指定ア
クセスを認識する。このとき、アクセス対象バンク（ウ
ェイ）の指定はビット９〜ビット８の２ビット（Ｗ）で
指定され、１個のバンク当たりのエントリの指定はビッ
ト１６〜ビット１２の５ビット（ＥＮＴＲＹ）で指定さ
れる。制御部ＴＬＢ−Ｃはそれらの情報に従い、アクセ
ス論理アドレスのビット３１〜ビット２４のＨ'Ｆ２又
はＨ'Ｆ３に応じ上記信号Ｓ１−ａｒｙにてアドレスア
レイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａｒｙを
指定し、バンク指定ビットＷに応ずる信号Ｓ１−ｂｎｋ
にて１個のバンクを指定し、エントリ指定ビットＥＮＴ
ＲＹに応じインデックスアドレスＩＤＸにてバンク内の
一つのＴＬＢエントリを指定する。これにより、データ
アレイ部ＴＤ−ａｒｙ又はアドレスアレイ部ＴＡ−ａｒ
ｙにおける所定バンクの所定エントリをアドレスにて指
定可能になる。
セスアドレスを指定するためのアドレスフォーマットは
図７に示される。アドレスアレイ部ＴＡ−ａｒｙに対す
るリード／ライトのアドレスのビット３１〜ビット２４
はＨ'Ｆ２（１１１１００１０）とされる。データアレ
イ部ＴＤ−ａｒｙに対するリード／ライトのアドレスの
ビット３１〜ビット２４はＨ'Ｆ３（１１１１００１
１）とされる。これによってアドレス変換ユニットＭＭ
Ｕの制御部ＴＬＢ−Ｃはデータアレイ部ＴＤ−ａｒｙや
アドレスアレイ部ＴＡ−ａｒｙに対するアドレス指定ア
クセスを認識する。このとき、アクセス対象バンク（ウ
ェイ）の指定はビット９〜ビット８の２ビット（Ｗ）で
指定され、１個のバンク当たりのエントリの指定はビッ
ト１６〜ビット１２の５ビット（ＥＮＴＲＹ）で指定さ
れる。制御部ＴＬＢ−Ｃはそれらの情報に従い、アクセ
ス論理アドレスのビット３１〜ビット２４のＨ'Ｆ２又
はＨ'Ｆ３に応じ上記信号Ｓ１−ａｒｙにてアドレスア
レイ部ＴＡ−ａｒｙ又はデータアレイ部ＴＤ−ａｒｙを
指定し、バンク指定ビットＷに応ずる信号Ｓ１−ｂｎｋ
にて１個のバンクを指定し、エントリ指定ビットＥＮＴ
ＲＹに応じインデックスアドレスＩＤＸにてバンク内の
一つのＴＬＢエントリを指定する。これにより、データ
アレイ部ＴＤ−ａｒｙ又はアドレスアレイ部ＴＡ−ａｒ
ｙにおける所定バンクの所定エントリをアドレスにて指
定可能になる。
【００４４】図５を参照して更に詳述する。システムバ
スＳ−ｂｕｓ上の論理アドレスは図５のアドレスデコー
ダＤＥＣ１にも供給される。アドレスデコーダＤＥＣ１
は図７のアドレスフォーマットに示されるように、論理
アドレスのビット３１〜ビット２４のＨ'Ｆ２又はＨ'Ｆ
３を検出することによって、アドレス変換バッファＴＬ
Ｂに対するアドレス指定アクセスを認識する。中央処理
装置ＣＰＵが出力するシステムバスコマンド（Ｓバスコ
マンド）をコマンドデコーダＤＣＲがデコードすること
によってリード／ライト信号Ｒ／Ｗが形成される。した
がって、アクセスがリード動作かライト動作かはコマン
ドデコーダＤＣＲから出力されるリード／ライト信号Ｒ
／Ｗによって決まる。図７のアドレス及びデータフォー
マットに示されるように、アドレスアレイ部に対するリ
ード動作の指示によって読出されるデータはアドレスタ
グとしての論理ページ番号情報ＶＰＮ（３１−１７），
ＶＰＮ（１１−１０）及び空間番号ＡＳＩＤとされる。
アドレスアレイ部に対するライト動作の指示によって書
き込まれるデータはアドレスタグとしての論理ページ番
号情報ＶＰＮ（３１−１７），ＶＰＮ（１１−１０）及
び空間番号ＡＳＩＤの他にバリッドビットＶが含まれ
る。図４の説明ではＶビットはデータアレイ部ＴＤ−ａ
ｒｙに配置されているが、アドレスアレイ部ＴＡ−ａｒ
ｙに対するライト動作では当該Ｖビットについても併せ
てデータアレイ部ＴＤ−ａｒｙに書込みを行うようにす
る制御信号が前記制御信号Ｓ１−ｂｎｋに含まれてい
る。アドレスアレイ部に対する書き込みだけで当該エン
トリを無効化できるようにするためである。データアレ
イ部に対するリード動作の指示によって読出されるデー
タとライト動作によって書き込まれるデータは共に、Ｐ
ＰＮ，Ｖ，ＰＲ，ＳＺ，Ｃ，Ｄ，ＳＨとされる。
スＳ−ｂｕｓ上の論理アドレスは図５のアドレスデコー
ダＤＥＣ１にも供給される。アドレスデコーダＤＥＣ１
は図７のアドレスフォーマットに示されるように、論理
アドレスのビット３１〜ビット２４のＨ'Ｆ２又はＨ'Ｆ
３を検出することによって、アドレス変換バッファＴＬ
Ｂに対するアドレス指定アクセスを認識する。中央処理
装置ＣＰＵが出力するシステムバスコマンド（Ｓバスコ
マンド）をコマンドデコーダＤＣＲがデコードすること
によってリード／ライト信号Ｒ／Ｗが形成される。した
がって、アクセスがリード動作かライト動作かはコマン
ドデコーダＤＣＲから出力されるリード／ライト信号Ｒ
／Ｗによって決まる。図７のアドレス及びデータフォー
マットに示されるように、アドレスアレイ部に対するリ
ード動作の指示によって読出されるデータはアドレスタ
グとしての論理ページ番号情報ＶＰＮ（３１−１７），
ＶＰＮ（１１−１０）及び空間番号ＡＳＩＤとされる。
アドレスアレイ部に対するライト動作の指示によって書
き込まれるデータはアドレスタグとしての論理ページ番
号情報ＶＰＮ（３１−１７），ＶＰＮ（１１−１０）及
び空間番号ＡＳＩＤの他にバリッドビットＶが含まれ
る。図４の説明ではＶビットはデータアレイ部ＴＤ−ａ
ｒｙに配置されているが、アドレスアレイ部ＴＡ−ａｒ
ｙに対するライト動作では当該Ｖビットについても併せ
てデータアレイ部ＴＤ−ａｒｙに書込みを行うようにす
る制御信号が前記制御信号Ｓ１−ｂｎｋに含まれてい
る。アドレスアレイ部に対する書き込みだけで当該エン
トリを無効化できるようにするためである。データアレ
イ部に対するリード動作の指示によって読出されるデー
タとライト動作によって書き込まれるデータは共に、Ｐ
ＰＮ，Ｖ，ＰＲ，ＳＺ，Ｃ，Ｄ，ＳＨとされる。
【００４５】特にアドレスアレイ部ＴＡ−ａｒｙに対す
るライトアクセスの場合には図７に示されるようにビッ
ト７に連想ビットＡが割り当てられる。連想ビットＡは
連想して（論理ページ番号とアドレスタグとのアドレス
比較などを行って）書込みを行うか否かを指示するビッ
トとされ、Ａ＝１の場合にはアドレス比較の結果がヒッ
トの場合にのみ該当エントリへの書込みを許容し（ミス
の場合には書込みを行わない）、Ａ＝０の場合にはアド
レス比較を行わずアドレスで選択されたエントリへの書
込みを許容することを意味する。連想ビットＡ＝１で指
示されるアドレスアレイ部ＴＡ−ａｒｙへの連想書込み
における比較対象アドレスは、書込みデータに含まれる
論理ページ番号ＶＰＮの情報と、インデックスされたエ
ントリの保有する論理ページ番号ＶＰＮの情報とであ
る。このような連想書込みは特定のＴＬＢエントリを無
効化するためにＶビットを論理値０に書き換えるような
場合に利用される。例えば図８に示されるようなエント
リの無効化に利用される。図５に示されるようにＡ＝１
の場合には、オアゲートＯＲ１の出力はヒット信号ｈｉ
ｔ１〜ｈｉｔ４の何れかがヒットレベル（ハイレベル）
にされない限りローレベルを維持するから、アドレス比
較結果がヒットになって初めて書き込みデータが書き込
み選択回路ＷＳ１に供給される。Ａ＝０で指示される非
連想書込みでは、アドレス比較結果とは無関係に書き込
み制御ゲートＧＴ１が開かれるので、デバイステストに
おいてアドレスアレイ部ＴＡ−ａｒｙを単に書き換える
場合などに利用される。
るライトアクセスの場合には図７に示されるようにビッ
ト７に連想ビットＡが割り当てられる。連想ビットＡは
連想して（論理ページ番号とアドレスタグとのアドレス
比較などを行って）書込みを行うか否かを指示するビッ
トとされ、Ａ＝１の場合にはアドレス比較の結果がヒッ
トの場合にのみ該当エントリへの書込みを許容し（ミス
の場合には書込みを行わない）、Ａ＝０の場合にはアド
レス比較を行わずアドレスで選択されたエントリへの書
込みを許容することを意味する。連想ビットＡ＝１で指
示されるアドレスアレイ部ＴＡ−ａｒｙへの連想書込み
における比較対象アドレスは、書込みデータに含まれる
論理ページ番号ＶＰＮの情報と、インデックスされたエ
ントリの保有する論理ページ番号ＶＰＮの情報とであ
る。このような連想書込みは特定のＴＬＢエントリを無
効化するためにＶビットを論理値０に書き換えるような
場合に利用される。例えば図８に示されるようなエント
リの無効化に利用される。図５に示されるようにＡ＝１
の場合には、オアゲートＯＲ１の出力はヒット信号ｈｉ
ｔ１〜ｈｉｔ４の何れかがヒットレベル（ハイレベル）
にされない限りローレベルを維持するから、アドレス比
較結果がヒットになって初めて書き込みデータが書き込
み選択回路ＷＳ１に供給される。Ａ＝０で指示される非
連想書込みでは、アドレス比較結果とは無関係に書き込
み制御ゲートＧＴ１が開かれるので、デバイステストに
おいてアドレスアレイ部ＴＡ−ａｒｙを単に書き換える
場合などに利用される。
【００４６】上述のアドレスマッピングされたアドレス
変換バッファＴＬＢに対するアドレス指定リードアクセ
スは、ＭＯＶ命令のようなデータ転送命令を利用して実
行できる。その命令記述は例えば、ＭＯＶ ＠Ｒ１，Ｒ
０とされる。＠Ｒ１は転送元アドレスであり、適当なレ
ジスタＲ１に図７で説明したフォーマットの所望のアド
レスが設定される。Ｒ０は転送先レジスタである。この
命令を実行することにより、アドレス変換バッファＴＬ
ＢはＭＯＶ命令でアクセス可能なメモリと同様にリード
アクセスされ、そのリードデータはレジスタＲ０に転送
される。アドレス変換バッファＴＬＢに対するライトア
クセスも同様であり、その命令記述は例えば、ＭＯＶ
Ｒ０，＠Ｒ１とされる。＠Ｒ１は転送先アドレスであ
り、適当なレジスタＲ１に図７で説明したフォーマット
の所望のアドレスが設定される。Ｒ０は転送元レジスタ
であり、書込みデータが保持される。この命令を実行す
ることにより、アドレス変換バッファＴＬＢはその他の
メモリ同様にＭＯＶ命令でライトアクセスされる。この
場合、Ａビット＝１をアドレス情報に含め、無効化した
いエントリの論理ページ番号ＶＰＮとＶ＝０を書込みデ
ータに含めて上記命令を実行したとき、アドレス比較が
一致（ＴＬＢヒット）の場合だけ書込み動作が行われ
（当該エントリの無効化が行われ）、不一致の場合には
書込み動作は行われない（当該エントリは無効化されな
い）。
変換バッファＴＬＢに対するアドレス指定リードアクセ
スは、ＭＯＶ命令のようなデータ転送命令を利用して実
行できる。その命令記述は例えば、ＭＯＶ ＠Ｒ１，Ｒ
０とされる。＠Ｒ１は転送元アドレスであり、適当なレ
ジスタＲ１に図７で説明したフォーマットの所望のアド
レスが設定される。Ｒ０は転送先レジスタである。この
命令を実行することにより、アドレス変換バッファＴＬ
ＢはＭＯＶ命令でアクセス可能なメモリと同様にリード
アクセスされ、そのリードデータはレジスタＲ０に転送
される。アドレス変換バッファＴＬＢに対するライトア
クセスも同様であり、その命令記述は例えば、ＭＯＶ
Ｒ０，＠Ｒ１とされる。＠Ｒ１は転送先アドレスであ
り、適当なレジスタＲ１に図７で説明したフォーマット
の所望のアドレスが設定される。Ｒ０は転送元レジスタ
であり、書込みデータが保持される。この命令を実行す
ることにより、アドレス変換バッファＴＬＢはその他の
メモリ同様にＭＯＶ命令でライトアクセスされる。この
場合、Ａビット＝１をアドレス情報に含め、無効化した
いエントリの論理ページ番号ＶＰＮとＶ＝０を書込みデ
ータに含めて上記命令を実行したとき、アドレス比較が
一致（ＴＬＢヒット）の場合だけ書込み動作が行われ
（当該エントリの無効化が行われ）、不一致の場合には
書込み動作は行われない（当該エントリは無効化されな
い）。
【００４７】このようにアドレス変換バッファＴＬＢを
アドレス空間にマッピングしアドレスを指定してアクセ
ス可能にすると、そのアクセスは、殆どの命令セットに
必ず含まれるＭＯＶ命令のような一般的なデータ転送命
令を以て実現できる。したがって、アドレス変換バッフ
ァＴＬＢをアクセスするための専用命令を要さず、命令
コードの種類を少なくでき、命令語長の短縮に寄与でき
る。換言すれば、アドレス変換バッファＴＬＢをアクセ
スするための専用命令を採用する必要がないから、中央
処理装置ＣＰＵの内部で命令をデコードするための命令
デコーダＩＤの論理規模の増大を抑えることができる。
更に、命令語長を短くしなければならないようなマイク
ロコンピュータのアークテクチャ上の要請にも容易に対
処できる。例えば本実施例のマイクロコンピュータＭＰ
Ｕが１６ビット固定長命令を採用するならば、比較的短
い命令コード故に当該命令コードは貴重なリソースとし
て位置付けられる。このため、アドレス変換バッファＴ
ＬＢをアドレス空間にマッピングしアドレスを指定して
アクセス可能にするということは、命令デコーダＩＤの
ハードウェア変更量を少なくでき、命令コードの新規追
加を不要にできる。また、アドレスアレイ部ＴＡ−ａｒ
ｙに対するライトアクセスのためのアドレスフォーマッ
トには連想ビットＡが含まれ、これによって連想書込み
の有無を任意に指定できるようにしたので、本来アドレ
ス比較を要するＴＬＢエントリの無効化の処理とデバイ
ステスト時のような本来アドレス比較を要しないような
書き換えとの双方の要求に容易に対処することができ
る。
アドレス空間にマッピングしアドレスを指定してアクセ
ス可能にすると、そのアクセスは、殆どの命令セットに
必ず含まれるＭＯＶ命令のような一般的なデータ転送命
令を以て実現できる。したがって、アドレス変換バッフ
ァＴＬＢをアクセスするための専用命令を要さず、命令
コードの種類を少なくでき、命令語長の短縮に寄与でき
る。換言すれば、アドレス変換バッファＴＬＢをアクセ
スするための専用命令を採用する必要がないから、中央
処理装置ＣＰＵの内部で命令をデコードするための命令
デコーダＩＤの論理規模の増大を抑えることができる。
更に、命令語長を短くしなければならないようなマイク
ロコンピュータのアークテクチャ上の要請にも容易に対
処できる。例えば本実施例のマイクロコンピュータＭＰ
Ｕが１６ビット固定長命令を採用するならば、比較的短
い命令コード故に当該命令コードは貴重なリソースとし
て位置付けられる。このため、アドレス変換バッファＴ
ＬＢをアドレス空間にマッピングしアドレスを指定して
アクセス可能にするということは、命令デコーダＩＤの
ハードウェア変更量を少なくでき、命令コードの新規追
加を不要にできる。また、アドレスアレイ部ＴＡ−ａｒ
ｙに対するライトアクセスのためのアドレスフォーマッ
トには連想ビットＡが含まれ、これによって連想書込み
の有無を任意に指定できるようにしたので、本来アドレ
ス比較を要するＴＬＢエントリの無効化の処理とデバイ
ステスト時のような本来アドレス比較を要しないような
書き換えとの双方の要求に容易に対処することができ
る。
【００４８】《キャッシュエントリ》 図９にはキャッ
シュメモリＣＡＣＨＥ−Ｍのエントリ構成が示される。
アドレス部は２２ビットのアドレスタグ（エントリの物
理アドレスのビット３１〜ビット１０）ＴＡＧ、バリッ
ドビットＶ（Ｖ＝１は当該エントリの有効、Ｖ＝０は当
該エントリの無効を意味する）、アップデートビットＵ
（Ｕ＝１は当該キャッシュエントリが書き換えられたこ
と、Ｕ＝０は当該エントリが書き換えられていないこと
を意味する）、及び６ビットのＬＲＵフィールドＬ（キ
ャッシュエントリのリプレースメントのためのＬＲＵア
ルゴリズムにしたがってエンコードされたデータ）を有
し、データ部は夫々３２ビットのロングワードデータの
領域を４個（１６バイト）有する。
シュメモリＣＡＣＨＥ−Ｍのエントリ構成が示される。
アドレス部は２２ビットのアドレスタグ（エントリの物
理アドレスのビット３１〜ビット１０）ＴＡＧ、バリッ
ドビットＶ（Ｖ＝１は当該エントリの有効、Ｖ＝０は当
該エントリの無効を意味する）、アップデートビットＵ
（Ｕ＝１は当該キャッシュエントリが書き換えられたこ
と、Ｕ＝０は当該エントリが書き換えられていないこと
を意味する）、及び６ビットのＬＲＵフィールドＬ（キ
ャッシュエントリのリプレースメントのためのＬＲＵア
ルゴリズムにしたがってエンコードされたデータ）を有
し、データ部は夫々３２ビットのロングワードデータの
領域を４個（１６バイト）有する。
【００４９】《キャッシュユニットの構成モジュール》
図１０にはキャッシュユニットＣＡＣＨＥのブロック
図が示される。キャッシュメモリＣＡＣＨＥ−Ｍは例え
ばＳＲＡＭから構成され、４ウェイセットアソシアティ
ブ形式を実現するために４個のバンク（ウェイとも記
す）ＢＮＫ０〜ＢＮＫ３を供え、各バンクＢＮＫ０〜Ｂ
ＮＫ３はキャッシュエントリのアドレス部を格納するた
めのアドレスアレイ部ＣＡ−ａｒｙと、キャッシュエン
トリのデータ部を格納するためのデータアレイ部ＣＤ−
ａｒｙとに分けられている。一つのキャッシュエントリ
はアドレスアレイ部ＣＡ−ａｒｙとデータアレイ部ＣＤ
−ａｒｙにまたがって格納される。夫々のバンクＢＮＫ
０〜ＢＮＫ３は１２８個のキャッシュエントリを格納す
る。したがって各バンクから一つのエントリを選択する
ためには７ビットのインデックスアドレスＩＤＸが必要
とされる。一つのキャッシュエントリは１６バイトのデ
ータを保有できるので、インデックスアドレスは論理ア
ドレスのビット１０〜ビット４とされる。インデックス
アドレスＩＤＸはアドレスアレイ部ＣＡ−ａｒｙ及びデ
ータアレイ部ＣＤ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ
３に共通に供給される。論理アドレスのビット３〜ビッ
ト０は１６バイトのデータをバイト単位で指定する情報
とみなすことができる。
図１０にはキャッシュユニットＣＡＣＨＥのブロック
図が示される。キャッシュメモリＣＡＣＨＥ−Ｍは例え
ばＳＲＡＭから構成され、４ウェイセットアソシアティ
ブ形式を実現するために４個のバンク（ウェイとも記
す）ＢＮＫ０〜ＢＮＫ３を供え、各バンクＢＮＫ０〜Ｂ
ＮＫ３はキャッシュエントリのアドレス部を格納するた
めのアドレスアレイ部ＣＡ−ａｒｙと、キャッシュエン
トリのデータ部を格納するためのデータアレイ部ＣＤ−
ａｒｙとに分けられている。一つのキャッシュエントリ
はアドレスアレイ部ＣＡ−ａｒｙとデータアレイ部ＣＤ
−ａｒｙにまたがって格納される。夫々のバンクＢＮＫ
０〜ＢＮＫ３は１２８個のキャッシュエントリを格納す
る。したがって各バンクから一つのエントリを選択する
ためには７ビットのインデックスアドレスＩＤＸが必要
とされる。一つのキャッシュエントリは１６バイトのデ
ータを保有できるので、インデックスアドレスは論理ア
ドレスのビット１０〜ビット４とされる。インデックス
アドレスＩＤＸはアドレスアレイ部ＣＡ−ａｒｙ及びデ
ータアレイ部ＣＤ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ
３に共通に供給される。論理アドレスのビット３〜ビッ
ト０は１６バイトのデータをバイト単位で指定する情報
とみなすことができる。
【００５０】キャッシュメモリＣＡＣＨＥ−Ｍのデータ
記憶容量は、１個のバンク当たり約２ＫＢ（１６Ｂ×１
２８）であり全体で８ＫＢ（２ＫＢ×４）とされる。ペ
ージサイズが４ＫＢのときキャッシュエントリのアドレ
スタグＴＡＧは、論理アドレスページ番号ｖｐｎ（ビッ
ト３１〜ビット１２）をアドレス変換ユニットＭＭＵに
て変換した物理ページ番号ｐｐｎと論理アドレスのビッ
ト１１（論理アドレスのオフセットの最上位ビット）を
合わせた物理アドレスのビット３１〜ビット１１すなわ
ちｐｐｎ（３１−１１）と比較される。ページサイズが
１ＫＢのときキャッシュエントリのアドレスタグＴＡＧ
は、論理アドレスページ番号ｖｐｎ（ビット３１〜ビッ
ト１０）をアドレス変換ユニットＭＭＵにて変換した物
理ページ番号ｐｐｎのうちビット３１〜ビット１１すな
わちｐｐｎ（３１−１１）と比較される。アドレスタグ
ＴＡＧを構成する物理アドレスのビット１０は上記アド
レス比較には利用されない。これは後述するように専ら
ライトバックにおける書き戻しアドレスの生成に利用さ
れる。上記アドレス比較はバンク毎にコンパレータＣＭ
Ｐ０〜ＣＭＰ３にて行われ、その比較結果はヒット信号
ｈｉｔ１１〜ｈｉｔ１４にて制御部ＣＡＣＨＥ−Ｃに与
えられる。図１１にはページサイズ４ＫＢの場合におけ
るキャッシュエントリ選択手法が模式的に示されてい
る。
記憶容量は、１個のバンク当たり約２ＫＢ（１６Ｂ×１
２８）であり全体で８ＫＢ（２ＫＢ×４）とされる。ペ
ージサイズが４ＫＢのときキャッシュエントリのアドレ
スタグＴＡＧは、論理アドレスページ番号ｖｐｎ（ビッ
ト３１〜ビット１２）をアドレス変換ユニットＭＭＵに
て変換した物理ページ番号ｐｐｎと論理アドレスのビッ
ト１１（論理アドレスのオフセットの最上位ビット）を
合わせた物理アドレスのビット３１〜ビット１１すなわ
ちｐｐｎ（３１−１１）と比較される。ページサイズが
１ＫＢのときキャッシュエントリのアドレスタグＴＡＧ
は、論理アドレスページ番号ｖｐｎ（ビット３１〜ビッ
ト１０）をアドレス変換ユニットＭＭＵにて変換した物
理ページ番号ｐｐｎのうちビット３１〜ビット１１すな
わちｐｐｎ（３１−１１）と比較される。アドレスタグ
ＴＡＧを構成する物理アドレスのビット１０は上記アド
レス比較には利用されない。これは後述するように専ら
ライトバックにおける書き戻しアドレスの生成に利用さ
れる。上記アドレス比較はバンク毎にコンパレータＣＭ
Ｐ０〜ＣＭＰ３にて行われ、その比較結果はヒット信号
ｈｉｔ１１〜ｈｉｔ１４にて制御部ＣＡＣＨＥ−Ｃに与
えられる。図１１にはページサイズ４ＫＢの場合におけ
るキャッシュエントリ選択手法が模式的に示されてい
る。
【００５１】図１０において制御部ＣＡＣＨＥ−Ｃ（キ
ャッシュコントローラＣＡＣＨＥ−Ｃとも記す）は上記
読出されたキャッシュエントリの情報とヒット信号ｈｉ
ｔ１１〜ｈｉｔ１４などを受け、それらに従ってキャッ
シュミス／ヒットなどに関する処理を行う。例えばリー
ドアクセスにおいてアドレスタグＴＡＧの比較動作が一
致の場合にはバリッドビットＶが調べられ、Ｖ＝１なら
ばキャッシュヒットとされ、論理アドレスのビット２及
び３にて当該エントリの１６バイトのデータから対応す
る４バイトのデータをキャッシュバスＣ−ｂｕｓに出力
する。リードアクセスに際してアドレスタグＴＡＧの比
較動作が不一致又は選択されたエントリのバリッドビッ
トＶ＝０ならばキャッシュミスとされ、外部バスサイク
ルが起動されて外部メモリＭＭＲＹから目的とするデー
タが読み込まれ、それが新たなキャッシュエントリとし
てロードされる。新たなエントリによって置き換えられ
るべきキャッシュラインは例えばハードウェアによりＬ
ＲＵアルゴリズムにて選択される。置き換えられるべき
キャッシュラインのエントリのアップデートビットＵ＝
１ならば、そのエントリは置き換えの前にライトバック
バッファＷＢＢＵＦにストアされ、エントリの置き換え
後に外部メモリＭＭＲＹの対応アドレスに書き戻され
る。キャッシュメモリＣＡＣＨＥ−Ｍと外部メモリＭＭ
ＲＹとのデータの整合を保つためである。リプレースさ
れた新たなキャッシュエントリは、それがライトミスに
起因するものであるときにはライトの後にＵ＝１とさ
れ、リードミスに起因するものであるときにはＵ＝０の
ままとされる。
ャッシュコントローラＣＡＣＨＥ−Ｃとも記す）は上記
読出されたキャッシュエントリの情報とヒット信号ｈｉ
ｔ１１〜ｈｉｔ１４などを受け、それらに従ってキャッ
シュミス／ヒットなどに関する処理を行う。例えばリー
ドアクセスにおいてアドレスタグＴＡＧの比較動作が一
致の場合にはバリッドビットＶが調べられ、Ｖ＝１なら
ばキャッシュヒットとされ、論理アドレスのビット２及
び３にて当該エントリの１６バイトのデータから対応す
る４バイトのデータをキャッシュバスＣ−ｂｕｓに出力
する。リードアクセスに際してアドレスタグＴＡＧの比
較動作が不一致又は選択されたエントリのバリッドビッ
トＶ＝０ならばキャッシュミスとされ、外部バスサイク
ルが起動されて外部メモリＭＭＲＹから目的とするデー
タが読み込まれ、それが新たなキャッシュエントリとし
てロードされる。新たなエントリによって置き換えられ
るべきキャッシュラインは例えばハードウェアによりＬ
ＲＵアルゴリズムにて選択される。置き換えられるべき
キャッシュラインのエントリのアップデートビットＵ＝
１ならば、そのエントリは置き換えの前にライトバック
バッファＷＢＢＵＦにストアされ、エントリの置き換え
後に外部メモリＭＭＲＹの対応アドレスに書き戻され
る。キャッシュメモリＣＡＣＨＥ−Ｍと外部メモリＭＭ
ＲＹとのデータの整合を保つためである。リプレースさ
れた新たなキャッシュエントリは、それがライトミスに
起因するものであるときにはライトの後にＵ＝１とさ
れ、リードミスに起因するものであるときにはＵ＝０の
ままとされる。
【００５２】ライトアクセスにおいてもキャッシュメモ
リＣＡＣＨＥ−Ｍに対するインデックスはリードアクセ
スと同様に行われる。キャッシュヒットの場合には、書
込みデータが当該キャッシュヒットに係るキャッシュエ
ントリに書き込まれると共に当該キャッシュエントリの
アップデートビットＵを論理値１にセットするための書
込みが行われる。書込みアクセスにおいてキャッシュミ
スを生じた場合には、新たなキャッシュラインに書き込
まれることになる。このとき置き換えられるべきキャッ
シュラインのエントリが保有するアップデートビットＵ
＝１ならば、そのエントリは置き換えの前にライトバッ
クバッファＷＢＢＵＦにストアされ、エントリの置き換
え後に外部メモリＭＭＲＹの対応アドレスに書き戻され
る。リプレースされた新たなキャッシュエントリにおけ
るアップデートビットＵは論理値１にされる。
リＣＡＣＨＥ−Ｍに対するインデックスはリードアクセ
スと同様に行われる。キャッシュヒットの場合には、書
込みデータが当該キャッシュヒットに係るキャッシュエ
ントリに書き込まれると共に当該キャッシュエントリの
アップデートビットＵを論理値１にセットするための書
込みが行われる。書込みアクセスにおいてキャッシュミ
スを生じた場合には、新たなキャッシュラインに書き込
まれることになる。このとき置き換えられるべきキャッ
シュラインのエントリが保有するアップデートビットＵ
＝１ならば、そのエントリは置き換えの前にライトバッ
クバッファＷＢＢＵＦにストアされ、エントリの置き換
え後に外部メモリＭＭＲＹの対応アドレスに書き戻され
る。リプレースされた新たなキャッシュエントリにおけ
るアップデートビットＵは論理値１にされる。
【００５３】上述の新たなキャッシュエントリのロー
ド、キャッシュエントリの無効化、アップデートビット
Ｕのリード／ライトなどにおいてはバンクを指定してキ
ャッシュメモリＣＡＣＨＥ−Ｍをアクセスすることを要
する。それに対処するためにキャッシュメモリＣＡＣＨ
Ｅ−Ｍは以下に説明するところのアドレス指定アクセス
が可能にされる。
ド、キャッシュエントリの無効化、アップデートビット
Ｕのリード／ライトなどにおいてはバンクを指定してキ
ャッシュメモリＣＡＣＨＥ−Ｍをアクセスすることを要
する。それに対処するためにキャッシュメモリＣＡＣＨ
Ｅ−Ｍは以下に説明するところのアドレス指定アクセス
が可能にされる。
【００５４】キャッシュメモリＣＡＣＨＥ−Ｍのアドレ
ス指定アクセスのためのハードウェア構成として図１０
の制御回路ＣＡＣＨＥ−Ｃには、書き込み選択回路ＷＳ
２、書き込み制御ゲートＧＴ２、読み出し選択回路ＲＳ
２、アドレスデコーダＤＥＣ２、オアゲートＯＲ２が示
される。書き込み経路Ｗ２−ｐａｓｓは書き込み選択回
路ＷＳ２からアドレスアレイ部ＣＡ−ａｒｙ及びデータ
アレイ部ＣＤ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ３に
結合される。書き込み選択回路ＷＳ２はアドレスデコー
ダＤＥＣ２から出力されるデコード信号としてのアレイ
部選択信号Ｓ２−ａｒｙとバンク選択信号Ｓ２−ｂｎｋ
にてアドレスアレイ部ＣＡ−ａｒｙ又はデータアレイ部
ＣＤ−ａｒｙの一つのバンクを選択して書き込みデータ
を供給する。制御ゲートＧＴ２は書き込み選択回路ＷＳ
２に、外部から与えられた書き込みデータを供給する。
制御ゲートＧＴ２はオアゲートＯＲ２の出力がハイレベ
ルにされることを条件に書き込みデータを書き込み選択
回路ＷＳ２に与える。したがって、後述の連想ビットＡ
がハイベルのときは、ヒット信号ｈｉｔ１１〜ｈｉｔ１
４の何れかがハイレベルにされることを条件に書き込み
制御ゲートＧＴ２が開かれ、連想ビットＡがローレベル
のときは、ヒット信号ｈｉｔ１１〜ｈｉｔ１４のレベル
とは無関係に書き込み制御ゲートＧＴ２が開かれる。読
み出し選択回路ＲＳ２は、アドレスアレイ部ＣＡ−ａｒ
ｙ及びデータアレイ部ＣＤ−ａｒｙでインデックスされ
て読み出し経路Ｒ２−ｐａｓｓに読出されてくるデータ
を受け、アドレスデコーダＤＥＣ２から出力されるアレ
イ部選択信号Ｓ２−ａｒｙとバンク選択信号Ｓ２−ｂｎ
ｋにてアドレスアレイ部ＣＡ−ａｒｙ又はデータアレイ
部ＣＤ−ａｒｙの一つのバンクからの読み出しデータを
外部に出力可能にする。書き込み選択回路ＷＳ２は書き
込み動作が指示されることによって動作可能にされ、読
み出し選択回路ＲＳ２は読み出し動作が指示されること
によって動作可能にされる。書き込み又は読み出しの指
示は中央処理装置ＣＰＵが論理アドレスと共に出力す
る。尚、キャッシュ動作において、各バンクＢＮＫ０〜
ＢＮＫ３でインデックスされた情報は、読み出し選択回
路ＲＳ２を通らず、図示しない制御回路ＣＡＣＨＥ−Ｃ
内部の制御論理にてキャッシュミス／ヒットの制御に利
用される。
ス指定アクセスのためのハードウェア構成として図１０
の制御回路ＣＡＣＨＥ−Ｃには、書き込み選択回路ＷＳ
２、書き込み制御ゲートＧＴ２、読み出し選択回路ＲＳ
２、アドレスデコーダＤＥＣ２、オアゲートＯＲ２が示
される。書き込み経路Ｗ２−ｐａｓｓは書き込み選択回
路ＷＳ２からアドレスアレイ部ＣＡ−ａｒｙ及びデータ
アレイ部ＣＤ−ａｒｙの各バンクＢＮＫ０〜ＢＮＫ３に
結合される。書き込み選択回路ＷＳ２はアドレスデコー
ダＤＥＣ２から出力されるデコード信号としてのアレイ
部選択信号Ｓ２−ａｒｙとバンク選択信号Ｓ２−ｂｎｋ
にてアドレスアレイ部ＣＡ−ａｒｙ又はデータアレイ部
ＣＤ−ａｒｙの一つのバンクを選択して書き込みデータ
を供給する。制御ゲートＧＴ２は書き込み選択回路ＷＳ
２に、外部から与えられた書き込みデータを供給する。
制御ゲートＧＴ２はオアゲートＯＲ２の出力がハイレベ
ルにされることを条件に書き込みデータを書き込み選択
回路ＷＳ２に与える。したがって、後述の連想ビットＡ
がハイベルのときは、ヒット信号ｈｉｔ１１〜ｈｉｔ１
４の何れかがハイレベルにされることを条件に書き込み
制御ゲートＧＴ２が開かれ、連想ビットＡがローレベル
のときは、ヒット信号ｈｉｔ１１〜ｈｉｔ１４のレベル
とは無関係に書き込み制御ゲートＧＴ２が開かれる。読
み出し選択回路ＲＳ２は、アドレスアレイ部ＣＡ−ａｒ
ｙ及びデータアレイ部ＣＤ−ａｒｙでインデックスされ
て読み出し経路Ｒ２−ｐａｓｓに読出されてくるデータ
を受け、アドレスデコーダＤＥＣ２から出力されるアレ
イ部選択信号Ｓ２−ａｒｙとバンク選択信号Ｓ２−ｂｎ
ｋにてアドレスアレイ部ＣＡ−ａｒｙ又はデータアレイ
部ＣＤ−ａｒｙの一つのバンクからの読み出しデータを
外部に出力可能にする。書き込み選択回路ＷＳ２は書き
込み動作が指示されることによって動作可能にされ、読
み出し選択回路ＲＳ２は読み出し動作が指示されること
によって動作可能にされる。書き込み又は読み出しの指
示は中央処理装置ＣＰＵが論理アドレスと共に出力す
る。尚、キャッシュ動作において、各バンクＢＮＫ０〜
ＢＮＫ３でインデックスされた情報は、読み出し選択回
路ＲＳ２を通らず、図示しない制御回路ＣＡＣＨＥ−Ｃ
内部の制御論理にてキャッシュミス／ヒットの制御に利
用される。
【００５５】《アドレスタグのライトバックへの考慮》
本実施例のマイクロコンピュータＭＰＵにおいて上記
キャッシュユニットＣＡＣＨＥにはライトバック（コピ
ーバックとも称される）方式が採用される。即ち、ライ
トアクセスにおいてキャッシュメモリＣＡＣＨＥ−Ｍが
書き換えられたとき当該書き換えられた内容を、キャッ
シュミスが生じてそのエントリが新たなエントリにリプ
レースされるときに外部メモリＭＭＲＹに書き戻すとい
う手法である。上述のようにエントリをリプレースする
ときに新たなエントリによって置き換えられるべきエン
トリのアップデートビットＵ＝１ならば、当該エントリ
は外部メモリＭＭＲＹに書き戻される。このようにして
書き戻すときの書込みアドレスは、当該書き戻されるべ
きキャッシュラインのアドレスタグＴＡＧの情報と、そ
のときのキャッシュミスに係る論理アドレス情報（特に
論理アドレスにおけるオフセット部分）を用いて生成し
なければならない。
本実施例のマイクロコンピュータＭＰＵにおいて上記
キャッシュユニットＣＡＣＨＥにはライトバック（コピ
ーバックとも称される）方式が採用される。即ち、ライ
トアクセスにおいてキャッシュメモリＣＡＣＨＥ−Ｍが
書き換えられたとき当該書き換えられた内容を、キャッ
シュミスが生じてそのエントリが新たなエントリにリプ
レースされるときに外部メモリＭＭＲＹに書き戻すとい
う手法である。上述のようにエントリをリプレースする
ときに新たなエントリによって置き換えられるべきエン
トリのアップデートビットＵ＝１ならば、当該エントリ
は外部メモリＭＭＲＹに書き戻される。このようにして
書き戻すときの書込みアドレスは、当該書き戻されるべ
きキャッシュラインのアドレスタグＴＡＧの情報と、そ
のときのキャッシュミスに係る論理アドレス情報（特に
論理アドレスにおけるオフセット部分）を用いて生成し
なければならない。
【００５６】本実施例のキャッシュメモリＣＡＣＨＥ−
Ｍの１個のバンクにおけるデータ記憶容量は上述のよう
に２ＫＢである。本実施例においてアドレスはバイトア
ドレスである。キャッシュメモリＣＡＣＨＥ−Ｍをイン
デックスしてバンクから一つのロングワードデータ（４
バイト）を指定するには論理アドレスのビット１０まで
を必要とする。論理アドレスのビット１１〜ビット３１
まではアドレスタグＴＡＧとのアドレス比較に利用され
る。即ちアドレス比較という点に関してアドレスタグＴ
ＡＧには物理アドレスのビット３１〜ビット１１が保持
されていることが必要とされる。このとき本実施例のマ
イクロコンピュータＭＰＵはページサイズを１ＫＢと４
ＫＢに可変に設定できるようになっている。ページサイ
ズが１ＫＢ（１個のバンクにおけるデータ記憶容量より
も小さな記憶容量とされる）のときページ番号はアドレ
スのビット３１〜ビット１０によって特定される。した
がってページサイズが１ＫＢのときにライトバックを行
うには、少なくとも物理アドレスのビット３１〜ビット
１０で規定される物理ページアドレスが必要であり、こ
の情報がアドレスタグＴＡＧになければライトバックの
ための書き戻しアドレスを特定することは困難になる。
そこで、キャッシュエントリはマイクロコンピュータＭ
ＰＵがサポートする最小ページサイズに対応した物理ペ
ージ番号の全ビット（物理アドレスのビット３１〜ビッ
ト１０）をアドレスタグＴＡＧとして保有するためのフ
ィールドを有し、インデックスされたエントリのアドレ
ス比較に際してはアドレスタグＴＡＧにおける物理アド
レスのビット３１〜ビット１１を利用し（１ＫＢ／４Ｋ
Ｂページサイズの何れにおいてもビット１０は不使
用）、ライトバックの際の書き戻しアドレスの生成には
アドレスタグＴＡＧのフィールドに含まれる物理アドレ
スのビット３１〜ビット１０が利用される。ページサイ
ズが１ＫＢのときは当該アドレスタグに含まれる物理ア
ドレスのビット３１〜１０を全部使用し、ページサイズ
が４ＫＢのときは物理アドレスのビット３１〜１２を利
用する。
Ｍの１個のバンクにおけるデータ記憶容量は上述のよう
に２ＫＢである。本実施例においてアドレスはバイトア
ドレスである。キャッシュメモリＣＡＣＨＥ−Ｍをイン
デックスしてバンクから一つのロングワードデータ（４
バイト）を指定するには論理アドレスのビット１０まで
を必要とする。論理アドレスのビット１１〜ビット３１
まではアドレスタグＴＡＧとのアドレス比較に利用され
る。即ちアドレス比較という点に関してアドレスタグＴ
ＡＧには物理アドレスのビット３１〜ビット１１が保持
されていることが必要とされる。このとき本実施例のマ
イクロコンピュータＭＰＵはページサイズを１ＫＢと４
ＫＢに可変に設定できるようになっている。ページサイ
ズが１ＫＢ（１個のバンクにおけるデータ記憶容量より
も小さな記憶容量とされる）のときページ番号はアドレ
スのビット３１〜ビット１０によって特定される。した
がってページサイズが１ＫＢのときにライトバックを行
うには、少なくとも物理アドレスのビット３１〜ビット
１０で規定される物理ページアドレスが必要であり、こ
の情報がアドレスタグＴＡＧになければライトバックの
ための書き戻しアドレスを特定することは困難になる。
そこで、キャッシュエントリはマイクロコンピュータＭ
ＰＵがサポートする最小ページサイズに対応した物理ペ
ージ番号の全ビット（物理アドレスのビット３１〜ビッ
ト１０）をアドレスタグＴＡＧとして保有するためのフ
ィールドを有し、インデックスされたエントリのアドレ
ス比較に際してはアドレスタグＴＡＧにおける物理アド
レスのビット３１〜ビット１１を利用し（１ＫＢ／４Ｋ
Ｂページサイズの何れにおいてもビット１０は不使
用）、ライトバックの際の書き戻しアドレスの生成には
アドレスタグＴＡＧのフィールドに含まれる物理アドレ
スのビット３１〜ビット１０が利用される。ページサイ
ズが１ＫＢのときは当該アドレスタグに含まれる物理ア
ドレスのビット３１〜１０を全部使用し、ページサイズ
が４ＫＢのときは物理アドレスのビット３１〜１２を利
用する。
【００５７】このようにページサイズがキャッシュメモ
リＣＡＣＨＥ−Ｍの１個のバンクにおけるデータ記憶容
量よりも小さな容量とされる場合に、そのページサイズ
に対応した物理ページ番号を全ビット保有できるサイズ
のアドレスタグＴＡＧのフィールドを採用し、アドレス
比較に必要なビット数を超えてそこに物理アドレス情報
を保有させることにより、インデックスされたキャッシ
ュエントリに対するアドレス比較とライトバックの双方
の要求を満足するに必要且つ充分なキャッシュメモリと
することができる。
リＣＡＣＨＥ−Ｍの１個のバンクにおけるデータ記憶容
量よりも小さな容量とされる場合に、そのページサイズ
に対応した物理ページ番号を全ビット保有できるサイズ
のアドレスタグＴＡＧのフィールドを採用し、アドレス
比較に必要なビット数を超えてそこに物理アドレス情報
を保有させることにより、インデックスされたキャッシ
ュエントリに対するアドレス比較とライトバックの双方
の要求を満足するに必要且つ充分なキャッシュメモリと
することができる。
【００５８】《キャッシュメモリのアドレス指定アクセ
ス》 キャッシュメモリＣＡＣＨＥ−Ｍもアドレス変換
バッファＴＬＢと同様に論理空間の上記Ｐ４領域にマッ
ピングされ、ＭＯＶ命令のような一般的なデータ転送命
令にてアドレスを指定してリード・ライト可能にされて
いる（Memory Mapped CACHE）。アドレスアレイ部ＣＡ
−ａｒｙはＨ'Ｆ０００００００〜Ｈ'Ｆ０ＦＦＦＦＦＦ
にマッピングされ、データアレイ部ＣＤ−ａｒｙはＨ'
Ｆ１００００００〜Ｈ'Ｆ１ＦＦＦＦＦＦにマッピング
される。Ｐ４領域（Ｈ'Ｅ０００００００〜Ｈ'ＦＦＦＦ
ＦＦＦＦ）は図３（Ａ）からも明らかなようにオペレー
ティングシステムやシステムプログラムが走行する特権
状態（特権モード）によってアクセス可能な空間とされ
る。
ス》 キャッシュメモリＣＡＣＨＥ−Ｍもアドレス変換
バッファＴＬＢと同様に論理空間の上記Ｐ４領域にマッ
ピングされ、ＭＯＶ命令のような一般的なデータ転送命
令にてアドレスを指定してリード・ライト可能にされて
いる（Memory Mapped CACHE）。アドレスアレイ部ＣＡ
−ａｒｙはＨ'Ｆ０００００００〜Ｈ'Ｆ０ＦＦＦＦＦＦ
にマッピングされ、データアレイ部ＣＤ−ａｒｙはＨ'
Ｆ１００００００〜Ｈ'Ｆ１ＦＦＦＦＦＦにマッピング
される。Ｐ４領域（Ｈ'Ｅ０００００００〜Ｈ'ＦＦＦＦ
ＦＦＦＦ）は図３（Ａ）からも明らかなようにオペレー
ティングシステムやシステムプログラムが走行する特権
状態（特権モード）によってアクセス可能な空間とされ
る。
【００５９】キャッシュメモリＣＡＣＨＥ−Ｍに対する
アクセスアドレスを指定するためのアドレスフォーマッ
トは図１２に示される。アドレスアレイ部ＣＡ−ａｒｙ
に対するリード／ライトのアドレスのビット３１〜ビッ
ト２４はＨ'Ｆ０（１１１１００００）とされる。デー
タアレイ部ＣＤ−ａｒｙに対するリード／ライトのアド
レスのビット３１〜ビット２４はＨ'Ｆ１（１１１１０
００１）とされる。これによってキャッシュユニットＣ
ＡＣＨＥの制御部ＣＡＣＨＥ−Ｃはデータアレイ部ＣＤ
−ａｒｙやアドレスアレイ部ＣＡ−ａｒｙに対するアド
レス指定アクセスを認識する。このとき、アクセス対象
バンク（ウェイ）の指定はビット１２〜ビット１１の２
ビット（Ｗ）で指定され、エントリの指定（キャッシュ
ラインの指定）はビット１０〜ビット４の７ビット（Ｅ
ＮＴＲＹ）で指定される。制御部ＣＡＣＨＥ−Ｃはそれ
らの情報にしたがい、アクセス論理アドレスのビット３
１〜ビット２４のＨ'Ｆ０又はＨ'Ｆ１に応じ信号Ｓ２−
ａｒｙにてアドレスアレイ部ＣＡ−ａｒｙ又はデータア
レイ部ＣＤ−ａｒｙを指定し、バンク指定ビットＷに応
じ信号Ｓ２−ｂｎｋにて１個のバンクを指定し、エント
リ指定ビットＥＮＴＲＹに応ずるインデックスアドレス
ＩＤＸにてバンク内に一つのキャッシュエントリ（キャ
ッシュライン）を指定する。これにより、データアレイ
部ＣＤ−ａｒｙ又はアドレスアレイ部ＣＡ−ａｒｙにお
ける所定バンクの所定エントリをアドレスにて指定可能
にされる。
アクセスアドレスを指定するためのアドレスフォーマッ
トは図１２に示される。アドレスアレイ部ＣＡ−ａｒｙ
に対するリード／ライトのアドレスのビット３１〜ビッ
ト２４はＨ'Ｆ０（１１１１００００）とされる。デー
タアレイ部ＣＤ−ａｒｙに対するリード／ライトのアド
レスのビット３１〜ビット２４はＨ'Ｆ１（１１１１０
００１）とされる。これによってキャッシュユニットＣ
ＡＣＨＥの制御部ＣＡＣＨＥ−Ｃはデータアレイ部ＣＤ
−ａｒｙやアドレスアレイ部ＣＡ−ａｒｙに対するアド
レス指定アクセスを認識する。このとき、アクセス対象
バンク（ウェイ）の指定はビット１２〜ビット１１の２
ビット（Ｗ）で指定され、エントリの指定（キャッシュ
ラインの指定）はビット１０〜ビット４の７ビット（Ｅ
ＮＴＲＹ）で指定される。制御部ＣＡＣＨＥ−Ｃはそれ
らの情報にしたがい、アクセス論理アドレスのビット３
１〜ビット２４のＨ'Ｆ０又はＨ'Ｆ１に応じ信号Ｓ２−
ａｒｙにてアドレスアレイ部ＣＡ−ａｒｙ又はデータア
レイ部ＣＤ−ａｒｙを指定し、バンク指定ビットＷに応
じ信号Ｓ２−ｂｎｋにて１個のバンクを指定し、エント
リ指定ビットＥＮＴＲＹに応ずるインデックスアドレス
ＩＤＸにてバンク内に一つのキャッシュエントリ（キャ
ッシュライン）を指定する。これにより、データアレイ
部ＣＤ−ａｒｙ又はアドレスアレイ部ＣＡ−ａｒｙにお
ける所定バンクの所定エントリをアドレスにて指定可能
にされる。
【００６０】図１０を参照して更に詳述する。システム
バスＳ−ｂｕｓ上の論理アドレスは図１０のアドレスデ
コーダＤＥＣ２にも供給される。アドレスデコーダＤＥ
Ｃ２は図１２のアドレスフォーマットに示されるよう
に、論理アドレスのビット３１〜ビット２４のＨ'Ｆ０
又はＨ'Ｆ１を検出することによって、キャッシュメモ
リＣＡＣＨＥ−Ｍに対するアドレス指定アクセスを認識
する。中央処理装置ＣＰＵが出力するＳバスコマンドを
コマンドデコーダＤＣＲがデコードすることによってリ
ード／ライト信号Ｒ／Ｗが形成される。したがって、ア
クセスがリード動作かライト動作かはコマンドデコーダ
ＤＣＲから出力されるリード／ライト信号Ｒ／Ｗによっ
て決まる。図１２のアドレス及びデータフォーマットに
示されるように、アドレスアレイ部に対するリードデー
タ及びライトデータはアドレスタグＴＡＧ（３１−１
０）、ＬＲＵ、Ｕビット、及びＶビットとされる。アド
レスアレイ部に対する書き込みだけで当該エントリを無
効化できるようにＶビットが含まれている。データアレ
イ部に対するリードライトデータは１６バイトのデータ
とされる。
バスＳ−ｂｕｓ上の論理アドレスは図１０のアドレスデ
コーダＤＥＣ２にも供給される。アドレスデコーダＤＥ
Ｃ２は図１２のアドレスフォーマットに示されるよう
に、論理アドレスのビット３１〜ビット２４のＨ'Ｆ０
又はＨ'Ｆ１を検出することによって、キャッシュメモ
リＣＡＣＨＥ−Ｍに対するアドレス指定アクセスを認識
する。中央処理装置ＣＰＵが出力するＳバスコマンドを
コマンドデコーダＤＣＲがデコードすることによってリ
ード／ライト信号Ｒ／Ｗが形成される。したがって、ア
クセスがリード動作かライト動作かはコマンドデコーダ
ＤＣＲから出力されるリード／ライト信号Ｒ／Ｗによっ
て決まる。図１２のアドレス及びデータフォーマットに
示されるように、アドレスアレイ部に対するリードデー
タ及びライトデータはアドレスタグＴＡＧ（３１−１
０）、ＬＲＵ、Ｕビット、及びＶビットとされる。アド
レスアレイ部に対する書き込みだけで当該エントリを無
効化できるようにＶビットが含まれている。データアレ
イ部に対するリードライトデータは１６バイトのデータ
とされる。
【００６１】アドレスアレイ部ＣＡ−ａｒｙに対するラ
イトアクセスの場合には図１２に示されるように、アド
レスのビット３に連想ビットＡが割り当てられる。連想
ビットＡは連想して（前記アドレス比較を行って）書込
みを行うか否かを指示するビットとされ、Ａ＝１の場合
にはアドレス比較の結果がヒットの場合にのみ該当エン
トリへの書込みを許容し（ミスの場合には書込みを行わ
ない）、Ａ＝０の場合にはアドレス比較を行わずアドレ
スで選択されたエントリへの書込みを許容することを意
味する。連想ビットＡで指示されるアドレスアレイへの
連想書込みにおける比較対象アドレスは書込みデータに
含まれるアドレスタグＴＡＧである。このような連想書
込みは特定のキャッシュエントリを無効化するためにＶ
ビットを論理値０に書き換えるような場合に利用され
る。エントリの無効化の処理例は図８に示される。デー
タアレイ部ＣＤ−ａｒｙに対するアクセスの場合にはそ
のアドレスのビット３〜ビット２にはロングワードセレ
クトビットＬＳが割り当てられている。ロングワードセ
レクトビットＬＳはアクセス対象とするロングワードデ
ータを２ビットで指定する。図１０に示されるようにＡ
＝１の場合には、オアゲートＯＲ２の出力はヒット信号
ｈｉｔ１１〜ｈｉｔ１４の何れかがヒットレベル（ハイ
レベル）にされない限りローレベルを維持するから、ア
ドレス比較結果がヒットになって初めて書き込みデータ
が書き込み選択回路ＷＳ２に供給される。Ａ＝０で指示
される非連想書込みでは、アドレス比較結果とは無関係
に書き込み制御ゲートＧＴ２が開かれるので、デバイス
テストにおいてアドレスアレイ部ＣＡ−ａｒｙを単に書
き換える場合などに利用される。
イトアクセスの場合には図１２に示されるように、アド
レスのビット３に連想ビットＡが割り当てられる。連想
ビットＡは連想して（前記アドレス比較を行って）書込
みを行うか否かを指示するビットとされ、Ａ＝１の場合
にはアドレス比較の結果がヒットの場合にのみ該当エン
トリへの書込みを許容し（ミスの場合には書込みを行わ
ない）、Ａ＝０の場合にはアドレス比較を行わずアドレ
スで選択されたエントリへの書込みを許容することを意
味する。連想ビットＡで指示されるアドレスアレイへの
連想書込みにおける比較対象アドレスは書込みデータに
含まれるアドレスタグＴＡＧである。このような連想書
込みは特定のキャッシュエントリを無効化するためにＶ
ビットを論理値０に書き換えるような場合に利用され
る。エントリの無効化の処理例は図８に示される。デー
タアレイ部ＣＤ−ａｒｙに対するアクセスの場合にはそ
のアドレスのビット３〜ビット２にはロングワードセレ
クトビットＬＳが割り当てられている。ロングワードセ
レクトビットＬＳはアクセス対象とするロングワードデ
ータを２ビットで指定する。図１０に示されるようにＡ
＝１の場合には、オアゲートＯＲ２の出力はヒット信号
ｈｉｔ１１〜ｈｉｔ１４の何れかがヒットレベル（ハイ
レベル）にされない限りローレベルを維持するから、ア
ドレス比較結果がヒットになって初めて書き込みデータ
が書き込み選択回路ＷＳ２に供給される。Ａ＝０で指示
される非連想書込みでは、アドレス比較結果とは無関係
に書き込み制御ゲートＧＴ２が開かれるので、デバイス
テストにおいてアドレスアレイ部ＣＡ−ａｒｙを単に書
き換える場合などに利用される。
【００６２】上述のアドレスマッピングされたキャッシ
ュメモリＣＡＣＨＥ−Ｍに対するリードアクセスは、Ｍ
ＯＶ命令のようなデータ転送命令を利用して実行でき
る。その命令記述は例えば、ＭＯＶ ＠Ｒ１，Ｒ０とさ
れる。＠Ｒ１は転送元アドレスであり、適当なレジスタ
Ｒ１に図１２で説明したフォーマットのアドレスが設定
される。Ｒ０は転送先レジスタである。この命令を実行
することにより、キャッシュメモリＣＡＣＨＥ−ＭはＭ
ＯＶ命令でアクセス可能なメモリと同様にリードアクセ
スされ、そのリードデータはレジスタＲ０に転送され
る。キャッシュメモリＣＡＣＨＥ−Ｍに対するライトア
クセスも同様であり、その命令記述は例えば、ＭＯＶ
Ｒ０，＠Ｒ１とされる。＠Ｒ１は転送先アドレスであ
り、適当なレジスタＲ１に図１２で説明したフォーマッ
トのアドレスが設定される。Ｒ０は転送元レジスタであ
り、書込みデータが保持される。この命令を実行するこ
とにより、キャッシュメモリＣＡＣＨＥ−Ｍはその他の
メモリ同様にＭＯＶ命令でライトアクセスされる。この
場合、Ａ＝１をアドレス情報に含め、無効化したいエン
トリのアドレスタグＴＡＧとＶ＝０を書込みデータに含
めて上記命令を実行したとき、アドレス比較が一致（キ
ャッシュヒット）の場合だけ書込み動作が行われ（当該
キャッシュエントリが無効化され）、不一致の場合には
書込み動作は行われない（当該キャッシュエントリは無
効化されない）。
ュメモリＣＡＣＨＥ−Ｍに対するリードアクセスは、Ｍ
ＯＶ命令のようなデータ転送命令を利用して実行でき
る。その命令記述は例えば、ＭＯＶ ＠Ｒ１，Ｒ０とさ
れる。＠Ｒ１は転送元アドレスであり、適当なレジスタ
Ｒ１に図１２で説明したフォーマットのアドレスが設定
される。Ｒ０は転送先レジスタである。この命令を実行
することにより、キャッシュメモリＣＡＣＨＥ−ＭはＭ
ＯＶ命令でアクセス可能なメモリと同様にリードアクセ
スされ、そのリードデータはレジスタＲ０に転送され
る。キャッシュメモリＣＡＣＨＥ−Ｍに対するライトア
クセスも同様であり、その命令記述は例えば、ＭＯＶ
Ｒ０，＠Ｒ１とされる。＠Ｒ１は転送先アドレスであ
り、適当なレジスタＲ１に図１２で説明したフォーマッ
トのアドレスが設定される。Ｒ０は転送元レジスタであ
り、書込みデータが保持される。この命令を実行するこ
とにより、キャッシュメモリＣＡＣＨＥ−Ｍはその他の
メモリ同様にＭＯＶ命令でライトアクセスされる。この
場合、Ａ＝１をアドレス情報に含め、無効化したいエン
トリのアドレスタグＴＡＧとＶ＝０を書込みデータに含
めて上記命令を実行したとき、アドレス比較が一致（キ
ャッシュヒット）の場合だけ書込み動作が行われ（当該
キャッシュエントリが無効化され）、不一致の場合には
書込み動作は行われない（当該キャッシュエントリは無
効化されない）。
【００６３】このようにキャッシュメモリＣＡＣＨＥ−
Ｍをアドレス空間にマッピングし、アドレスを指定して
アクセス可能にすると、そのアクセスは、ほとんどの命
令セットに含まれるＭＯＶ命令のような一般的なデータ
転送命令を以て実現できる。したがって、キャッシュメ
モリＣＡＣＨＥ−Ｍをアクセスするための専用命令を要
さず、命令コードの種類を少なくでき、命令語長の短縮
に寄与できる。換言すれば、キャッシュメモリＣＡＣＨ
Ｅ−Ｍをアクセスするための専用命令を採用する必要が
ないから、中央処理装置ＣＰＵの内部で命令をデコード
するための命令デコーダＩＤの論理規模の増大を抑える
ことができる。更に、命令語長を短くしなければならな
いようなマイクロコンピュータのアークテクチャ上の要
請にも容易に対処できる。例えば本実施例のマクロコン
ピュータＭＰＵが１６ビット固定長命令を採用するなら
ば、比較的短い命令コード故に当該命令コードは貴重な
リソースとして位置付けられる。このため、キャッシュ
メモリＣＡＣＨＥ−Ｍをアドレス空間にマッピングしア
ドレスを指定してアクセス可能にするということは、命
令デコーダＩＤのハードウェア変更量を少なくでき、命
令コードの新規追加を不要にできる。また、アドレスフ
ォーマットにはＡビットを含めて連想書込みの有無を任
意に指定できるようにしたので、本来アドレス比較を要
するキャッシュエントリの無効化の処理とデバイステス
ト時のような本来アドレス比較を要しないような書き換
えとの双方の要求に容易に対処することができる。
Ｍをアドレス空間にマッピングし、アドレスを指定して
アクセス可能にすると、そのアクセスは、ほとんどの命
令セットに含まれるＭＯＶ命令のような一般的なデータ
転送命令を以て実現できる。したがって、キャッシュメ
モリＣＡＣＨＥ−Ｍをアクセスするための専用命令を要
さず、命令コードの種類を少なくでき、命令語長の短縮
に寄与できる。換言すれば、キャッシュメモリＣＡＣＨ
Ｅ−Ｍをアクセスするための専用命令を採用する必要が
ないから、中央処理装置ＣＰＵの内部で命令をデコード
するための命令デコーダＩＤの論理規模の増大を抑える
ことができる。更に、命令語長を短くしなければならな
いようなマイクロコンピュータのアークテクチャ上の要
請にも容易に対処できる。例えば本実施例のマクロコン
ピュータＭＰＵが１６ビット固定長命令を採用するなら
ば、比較的短い命令コード故に当該命令コードは貴重な
リソースとして位置付けられる。このため、キャッシュ
メモリＣＡＣＨＥ−Ｍをアドレス空間にマッピングしア
ドレスを指定してアクセス可能にするということは、命
令デコーダＩＤのハードウェア変更量を少なくでき、命
令コードの新規追加を不要にできる。また、アドレスフ
ォーマットにはＡビットを含めて連想書込みの有無を任
意に指定できるようにしたので、本来アドレス比較を要
するキャッシュエントリの無効化の処理とデバイステス
ト時のような本来アドレス比較を要しないような書き換
えとの双方の要求に容易に対処することができる。
【００６４】図１５には前記キャッシュメモリＣＡＣＨ
Ｅ−Ｍ及びアドレス変換バッファＴＬＢに対するアドレ
ス指定アクセスが中央処理装置ＣＰＵの特権モードにお
いてのみ可能にされることを示すブロック図である。同
図においてキャッシュメモリＣＡＣＨＥ−Ｍ及びアドレ
ス変換バッファＴＬＢに対するアクセス制御はそれに対
するインデックスを主体に図示されている。アドレス変
換バッファＴＬＢには論理アドレスのビット１６〜１２
がインデックスアドレスとして供給される。アドレス指
定アクセスにおいてそれらのビットは図７のアドレス指
定アクセスにおけるアドレスフォーマットのバンク指定
ビットＥＮＴＲＹに相当される。キャッシュメモリＣＡ
ＣＨＥ−Ｍには論理アドレスのビット１０〜４がインデ
ックスアドレスとして供給される。アドレス指定アクセ
スにおいてそれらのビットは図１２のアドレス指定アク
セスにおけるアドレスフォーマットのバンク指定ビット
ＥＮＴＲＹに相当される。アクセス権チェック回路６０
は、図３のメモリマップから明らかなように、その論理
アドレスが特権モードにおいてのみアクセスが許容され
る領域Ｐ１〜Ｐ４のアドレスか否かを論理アドレスの最
上位側の４ビットにて判定する。アクセス権チェック回
路６０はモードビットＭＤを入力し、それによって論理
アドレスに特権違反（ユーザモードにおける領域Ｐ１〜
Ｐ４のアクセス）がないかを判定し、特権違反に対して
はアドレスエラーを中央処理装置ＣＰＵに通知する。中
央処理装置ＣＰＵはそれによって現在の命令実行を中断
して例外処理に分岐される。図７及び図１２に示される
ようにキャッシュメモリＣＡＣＨＥ−Ｍ及びアドレス変
換バッファＴＬＢはＰ４領域にマッピングされるので、
それらに対する前記アドレス指定アクセスは特権モード
においてのみ可能にされる。尚、レジスタＰＴＥＨ及び
ＭＭＵＣＲはキャッシュコントローラＣＡＣＨＥ−Ｃに
含まれる一部のコントロールレジスタ、ＸＯＲは排他的
論理和回路、１８は選択回路であり、それらについては
次の実施例説明で明らかにする。
Ｅ−Ｍ及びアドレス変換バッファＴＬＢに対するアドレ
ス指定アクセスが中央処理装置ＣＰＵの特権モードにお
いてのみ可能にされることを示すブロック図である。同
図においてキャッシュメモリＣＡＣＨＥ−Ｍ及びアドレ
ス変換バッファＴＬＢに対するアクセス制御はそれに対
するインデックスを主体に図示されている。アドレス変
換バッファＴＬＢには論理アドレスのビット１６〜１２
がインデックスアドレスとして供給される。アドレス指
定アクセスにおいてそれらのビットは図７のアドレス指
定アクセスにおけるアドレスフォーマットのバンク指定
ビットＥＮＴＲＹに相当される。キャッシュメモリＣＡ
ＣＨＥ−Ｍには論理アドレスのビット１０〜４がインデ
ックスアドレスとして供給される。アドレス指定アクセ
スにおいてそれらのビットは図１２のアドレス指定アク
セスにおけるアドレスフォーマットのバンク指定ビット
ＥＮＴＲＹに相当される。アクセス権チェック回路６０
は、図３のメモリマップから明らかなように、その論理
アドレスが特権モードにおいてのみアクセスが許容され
る領域Ｐ１〜Ｐ４のアドレスか否かを論理アドレスの最
上位側の４ビットにて判定する。アクセス権チェック回
路６０はモードビットＭＤを入力し、それによって論理
アドレスに特権違反（ユーザモードにおける領域Ｐ１〜
Ｐ４のアクセス）がないかを判定し、特権違反に対して
はアドレスエラーを中央処理装置ＣＰＵに通知する。中
央処理装置ＣＰＵはそれによって現在の命令実行を中断
して例外処理に分岐される。図７及び図１２に示される
ようにキャッシュメモリＣＡＣＨＥ−Ｍ及びアドレス変
換バッファＴＬＢはＰ４領域にマッピングされるので、
それらに対する前記アドレス指定アクセスは特権モード
においてのみ可能にされる。尚、レジスタＰＴＥＨ及び
ＭＭＵＣＲはキャッシュコントローラＣＡＣＨＥ−Ｃに
含まれる一部のコントロールレジスタ、ＸＯＲは排他的
論理和回路、１８は選択回路であり、それらについては
次の実施例説明で明らかにする。
【００６５】以上の実施例説明ではマイクロコンピュー
タＭＰＵは複数ページサイズをサポートするものとし
た。本発明が適用されるマイクロコンピュータはその他
に、複数のインデックス方法をサポートし、ＴＬＢエン
トリなどに対するリプレースの自由度を向上させ、単一
仮想記憶と多重仮想記憶の双方をサポートする機能が付
加されていてもよい。以下、図１６から図３３を参照し
ながらマイクロコンピュータＭＰＵにおける前記複数の
インデックス方法のサポートなどについて説明する。
タＭＰＵは複数ページサイズをサポートするものとし
た。本発明が適用されるマイクロコンピュータはその他
に、複数のインデックス方法をサポートし、ＴＬＢエン
トリなどに対するリプレースの自由度を向上させ、単一
仮想記憶と多重仮想記憶の双方をサポートする機能が付
加されていてもよい。以下、図１６から図３３を参照し
ながらマイクロコンピュータＭＰＵにおける前記複数の
インデックス方法のサポートなどについて説明する。
【００６６】図２０にはメモリマネージメントユニット
ＭＭＵを主体として、マイクロコンピュータのブロック
図が示される。同図に示されるマイクロコンピュータ
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコンのような１個の半導体基板に
形成されている。同図には論理アドレスバスＶＡＢＵ
Ｓ、物理アドレスバスＰＡＢＵＳ、データバスＤＢＵ
Ｓ、中央処理装置ＣＰＵ、キャッシュユニットＣＡＣＨ
Ｅ、バッファメモリとしてのアドレス変換バッファＴＬ
Ｂ、及びＴＬＢコントローラＴＬＢ−Ｃが代表的な回路
ブロックとして図示されている。中央処理装置ＣＰＵは
図示しないプログラムメモリから命令をフェッチし、そ
の命令記述に応じたデータ処理を行い、外部アクセスを
要する場合には論理アドレスバスＶＡＢＵＳに論理アド
レスを出力し、データバスＤＢＵＳにデータを入出力を
行う。キャッシュユニットＣＡＣＨＥは、特に制限され
ないが、４ウェイ・セットアソシアティブ形式とされ、
バンクに対するインデックスは論理アドレスバスＶＡＢ
ＵＳから供給される論理アドレスの一部を用いて行わ
れ、エントリのタグ部には物理アドレスが保有され、イ
ンデックスされたタグ部はその論理アドレスがアドレス
変換バッファＴＬＢで変換されて物理アドレスバスＰＡ
ＢＵＳに出力される物理アドレスと比較され、その比較
結果に応じてキャッシュミス／ヒットを判定する。
ＭＭＵを主体として、マイクロコンピュータのブロック
図が示される。同図に示されるマイクロコンピュータ
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコンのような１個の半導体基板に
形成されている。同図には論理アドレスバスＶＡＢＵ
Ｓ、物理アドレスバスＰＡＢＵＳ、データバスＤＢＵ
Ｓ、中央処理装置ＣＰＵ、キャッシュユニットＣＡＣＨ
Ｅ、バッファメモリとしてのアドレス変換バッファＴＬ
Ｂ、及びＴＬＢコントローラＴＬＢ−Ｃが代表的な回路
ブロックとして図示されている。中央処理装置ＣＰＵは
図示しないプログラムメモリから命令をフェッチし、そ
の命令記述に応じたデータ処理を行い、外部アクセスを
要する場合には論理アドレスバスＶＡＢＵＳに論理アド
レスを出力し、データバスＤＢＵＳにデータを入出力を
行う。キャッシュユニットＣＡＣＨＥは、特に制限され
ないが、４ウェイ・セットアソシアティブ形式とされ、
バンクに対するインデックスは論理アドレスバスＶＡＢ
ＵＳから供給される論理アドレスの一部を用いて行わ
れ、エントリのタグ部には物理アドレスが保有され、イ
ンデックスされたタグ部はその論理アドレスがアドレス
変換バッファＴＬＢで変換されて物理アドレスバスＰＡ
ＢＵＳに出力される物理アドレスと比較され、その比較
結果に応じてキャッシュミス／ヒットを判定する。
【００６７】本実施例のマイクロコンピュータは、論理
アドレス空間を論理ページと呼ばれる単位に分割し、そ
のページ単位で論理アドレスを物理アドレスへアドレス
変換を行うための仮想記憶をサポートする。上記アドレ
ス変換バッファＴＬＢは論理ページ番号ＶＰＮとこれに
対応した物理ページ番号ＰＰＮとに関する変換対などを
ＴＬＢエントリとして格納し、ＴＬＢコントローラＴＬ
Ｂ−Ｃは中央処理装置ＣＰＵが出力する論理アドレスを
アドレス変換バッファＴＬＢなどを用いて物理アドレス
に変換する。そのアドレス変換バッファＴＬＢは夫々イ
ンデックスアドレスが共通化された４個のバンクを持つ
４ウェイ・セットアソシアティブ方式のキャッシュメモ
リによって構成される。図面が複雑になるのを避けるた
めに、図２０には代表的に１個のバンクＢＮＫ０のみが
図示されているが、実際には図６のようにバンクＢＮＫ
０と同様の別のバンクＢＮＫ１〜ＢＮＫ３が紙面の表裏
方向に配置されている。上記アドレス変換バッファＴＬ
Ｂ、ＴＬＢコントローラＴＬＢ−Ｃ、中央処理装置ＣＰ
Ｕ、及びアドレス変換とメモリ保護のためのシステムソ
フトウェア若しくはオペレーティングシステムによっ
て、上記仮想記憶をサポートするアドレス変換機構が構
成される。
アドレス空間を論理ページと呼ばれる単位に分割し、そ
のページ単位で論理アドレスを物理アドレスへアドレス
変換を行うための仮想記憶をサポートする。上記アドレ
ス変換バッファＴＬＢは論理ページ番号ＶＰＮとこれに
対応した物理ページ番号ＰＰＮとに関する変換対などを
ＴＬＢエントリとして格納し、ＴＬＢコントローラＴＬ
Ｂ−Ｃは中央処理装置ＣＰＵが出力する論理アドレスを
アドレス変換バッファＴＬＢなどを用いて物理アドレス
に変換する。そのアドレス変換バッファＴＬＢは夫々イ
ンデックスアドレスが共通化された４個のバンクを持つ
４ウェイ・セットアソシアティブ方式のキャッシュメモ
リによって構成される。図面が複雑になるのを避けるた
めに、図２０には代表的に１個のバンクＢＮＫ０のみが
図示されているが、実際には図６のようにバンクＢＮＫ
０と同様の別のバンクＢＮＫ１〜ＢＮＫ３が紙面の表裏
方向に配置されている。上記アドレス変換バッファＴＬ
Ｂ、ＴＬＢコントローラＴＬＢ−Ｃ、中央処理装置ＣＰ
Ｕ、及びアドレス変換とメモリ保護のためのシステムソ
フトウェア若しくはオペレーティングシステムによっ
て、上記仮想記憶をサポートするアドレス変換機構が構
成される。
【００６８】本実施例マイクロコンピュータのアドレス
空間については図３（Ａ）及び図３（Ｂ）に基づいて既
に説明した通りである。また、本実施例のマイクロコン
ピュータを特権モードに設定する仕方として、１）例外
や割り込みの発生、２）特権状態セット命令（ＴＲＡＰ
Ａ）の実行の２通りがある。図５や図１０において説明
したアドレス変換バッファＴＬＢ及びキャッシュメモリ
ＣＡＣＨＥをアクセスする際、マイクロコンピュータを
特権モードにする仕方としては、特に制限されないが前
記２）方法とする。もちろん、前記１）の仕方でマイク
ロコンピュータを特権モードに設定し、アドレス変換バ
ッファＴＬＢ及びキャッシュメモリＣＡＣＨＥをアクセ
スしてもかまわない。特権状態（特権モードが設定され
ている状態であり、中央処理装置ＣＰＵはすべての命令
を実行することが可能となり、かつすべてのレジスタを
アクセスすることができる）は、ユーザ状態（ユーザモ
ードが設定されている状態であり、中央処理装置ＣＰＵ
はシステムに重大な影響を与える命令の実行やシステム
が管理するレジスタ及びメモリ領域のアクセスはでき
ず、特定命令実行、特定レジスタ及び特定メモリ領域の
アクセスのみ可能）ではアドレスエラーとされるアドレ
ス空間をアクセスでき、ユーザ状態では実行不可能な特
権命令若しくはシステム制御命令を実行することができ
る、などという点においてユーザ状態と相違される。特
に制限されないが、モードビットＭＤが"１"のとき中央
処理装置ＣＰＵは特権モードとされ、モードビットＭＤ
が"０"のとき中央処理装置ＣＰＵはユーザモードとされ
る。
空間については図３（Ａ）及び図３（Ｂ）に基づいて既
に説明した通りである。また、本実施例のマイクロコン
ピュータを特権モードに設定する仕方として、１）例外
や割り込みの発生、２）特権状態セット命令（ＴＲＡＰ
Ａ）の実行の２通りがある。図５や図１０において説明
したアドレス変換バッファＴＬＢ及びキャッシュメモリ
ＣＡＣＨＥをアクセスする際、マイクロコンピュータを
特権モードにする仕方としては、特に制限されないが前
記２）方法とする。もちろん、前記１）の仕方でマイク
ロコンピュータを特権モードに設定し、アドレス変換バ
ッファＴＬＢ及びキャッシュメモリＣＡＣＨＥをアクセ
スしてもかまわない。特権状態（特権モードが設定され
ている状態であり、中央処理装置ＣＰＵはすべての命令
を実行することが可能となり、かつすべてのレジスタを
アクセスすることができる）は、ユーザ状態（ユーザモ
ードが設定されている状態であり、中央処理装置ＣＰＵ
はシステムに重大な影響を与える命令の実行やシステム
が管理するレジスタ及びメモリ領域のアクセスはでき
ず、特定命令実行、特定レジスタ及び特定メモリ領域の
アクセスのみ可能）ではアドレスエラーとされるアドレ
ス空間をアクセスでき、ユーザ状態では実行不可能な特
権命令若しくはシステム制御命令を実行することができ
る、などという点においてユーザ状態と相違される。特
に制限されないが、モードビットＭＤが"１"のとき中央
処理装置ＣＰＵは特権モードとされ、モードビットＭＤ
が"０"のとき中央処理装置ＣＰＵはユーザモードとされ
る。
【００６９】また上記実施例同様に、本実施例のマイク
ロコンピュータがサポートする論理ページのサイズは４
ＫＢと１ＫＢの双方とされ、サポートされる論理ページ
の最大サイズ（＝４ＫＢ）が最小サイズ（＝１ＫＢ）の
２のべき乗数倍にされ、アドレス変換バッファＴＬＢの
バンクの数（＝４）がその２のべき乗数以上であるとい
う関係を満足している。このときの論理ページサイズと
オフセット及び論理ページ番号（論理ページアドレス）
との関係は図４に基づいて既に説明した通りであり、ア
ドレス変換バッファＴＬＢに対するインデックスには、
ページサイズが４ＫＢであるか１ＫＢであるかに拘わら
ず、４ＫＢページサイズの論理ページアドレスの下位５
ビットのビット位置の情報、換言すれば、３２ビットの
論理アドレスのビット１２〜ビット１６が用いられる。
アドレス変換バッファＴＬＢに格納されるエントリにつ
いても図４に基づいて既に説明した内容と同じである。
ロコンピュータがサポートする論理ページのサイズは４
ＫＢと１ＫＢの双方とされ、サポートされる論理ページ
の最大サイズ（＝４ＫＢ）が最小サイズ（＝１ＫＢ）の
２のべき乗数倍にされ、アドレス変換バッファＴＬＢの
バンクの数（＝４）がその２のべき乗数以上であるとい
う関係を満足している。このときの論理ページサイズと
オフセット及び論理ページ番号（論理ページアドレス）
との関係は図４に基づいて既に説明した通りであり、ア
ドレス変換バッファＴＬＢに対するインデックスには、
ページサイズが４ＫＢであるか１ＫＢであるかに拘わら
ず、４ＫＢページサイズの論理ページアドレスの下位５
ビットのビット位置の情報、換言すれば、３２ビットの
論理アドレスのビット１２〜ビット１６が用いられる。
アドレス変換バッファＴＬＢに格納されるエントリにつ
いても図４に基づいて既に説明した内容と同じである。
【００７０】ここで単一仮想記憶と多重仮想記憶の概念
を図３２（Ａ）及び図３２（Ｂ）に基づいて説明する。
多重仮想記憶とは、複数のプロセスの夫々が論理空間の
全域にわたる各々のアドレス変換情報を有するときには
プロセス番号ａｓｉｄによって論理アドレスを修飾或い
は拡張するというものである。単一仮想記憶とは、複数
のプロセスに論理アドレス空間の一部が排他的に割り当
てられ夫々のプロセスがそれに割り当てられた論理アド
レス空間のアドレス変換情報を有するときにはプロセス
番号ａｓｉｄによって論理アドレスを修飾或いは拡張し
ないというものである。このように、単一仮想記憶にお
いては、複数のプロセス間で排他的に論理アドレス空間
が割り当てられるため図３２（Ｂ）で示されるようにプ
ロセスに割り当てられた論理アドレス空間毎にそれ固有
のアドレス変換情報が存在する。そのため、アドレス変
換テーブルは一つ存在するだけである。当該一つのアド
レス変換テーブルを用いれば、ある論理アドレスＡはそ
れに対応される物理アドレスＤに一義的に変換される。
これに対して多重仮想記憶においては複数のプロセス間
で論理アドレス空間が相互に重複して割り当てられる。
そのため、プロセス毎のアドレス変換情報は相互に別々
のアドレス変換テーブルに含まれなければならない。し
たがって、ある論理アドレスＡは相互に異なるアドレス
変換テーブルｉ，ｊを介することによって異なる物理ア
ドレスＢ，Ｃに変換されることになる。このとき変換に
係る論理アドレスＡがどのプロセスに属するかは、プロ
セス番号によって識別される。図３２（Ａ）に従えば、
多重仮想記憶においてアドレス変換テーブルｉはプロセ
ス番号ｉに対応され、アドレス変換テーブルｊはプロセ
ス番号ｊに対応される。プロセス番号は、互いに同じ論
理アドレス空間を使う（アクセスする）ところの複数の
プロセスにおける識別番号とみなすこともできる。
を図３２（Ａ）及び図３２（Ｂ）に基づいて説明する。
多重仮想記憶とは、複数のプロセスの夫々が論理空間の
全域にわたる各々のアドレス変換情報を有するときには
プロセス番号ａｓｉｄによって論理アドレスを修飾或い
は拡張するというものである。単一仮想記憶とは、複数
のプロセスに論理アドレス空間の一部が排他的に割り当
てられ夫々のプロセスがそれに割り当てられた論理アド
レス空間のアドレス変換情報を有するときにはプロセス
番号ａｓｉｄによって論理アドレスを修飾或いは拡張し
ないというものである。このように、単一仮想記憶にお
いては、複数のプロセス間で排他的に論理アドレス空間
が割り当てられるため図３２（Ｂ）で示されるようにプ
ロセスに割り当てられた論理アドレス空間毎にそれ固有
のアドレス変換情報が存在する。そのため、アドレス変
換テーブルは一つ存在するだけである。当該一つのアド
レス変換テーブルを用いれば、ある論理アドレスＡはそ
れに対応される物理アドレスＤに一義的に変換される。
これに対して多重仮想記憶においては複数のプロセス間
で論理アドレス空間が相互に重複して割り当てられる。
そのため、プロセス毎のアドレス変換情報は相互に別々
のアドレス変換テーブルに含まれなければならない。し
たがって、ある論理アドレスＡは相互に異なるアドレス
変換テーブルｉ，ｊを介することによって異なる物理ア
ドレスＢ，Ｃに変換されることになる。このとき変換に
係る論理アドレスＡがどのプロセスに属するかは、プロ
セス番号によって識別される。図３２（Ａ）に従えば、
多重仮想記憶においてアドレス変換テーブルｉはプロセ
ス番号ｉに対応され、アドレス変換テーブルｊはプロセ
ス番号ｊに対応される。プロセス番号は、互いに同じ論
理アドレス空間を使う（アクセスする）ところの複数の
プロセスにおける識別番号とみなすこともできる。
【００７１】図２０において上記ＴＬＢコントローラＴ
ＬＢ−Ｃは制御回路（ＣＴＲＬ）５０、ページテーブル
エントリ上位（ＰＴＥＨ）レジスタ５１、ページテーブ
ルエントリ下位（ＰＴＥＬ）レジスタ５２、変換テーブ
ルベース（ＴＴＢ）レジスタ５３、ＴＬＢ例外アドレス
（ＴＥＡ）レジスタ５４、及びコントロール（ＭＭＵＣ
Ｒ）レジスタ５５を備える。後で図３４を用いて説明す
るように、これらのレジスタは中央処理装置ＣＰＵによ
って直接リード／ライト可能にされる。その他のレジス
タ５１〜５３も中央処理装置ＣＰＵによって直接アクセ
ス可能とされる。
ＬＢ−Ｃは制御回路（ＣＴＲＬ）５０、ページテーブル
エントリ上位（ＰＴＥＨ）レジスタ５１、ページテーブ
ルエントリ下位（ＰＴＥＬ）レジスタ５２、変換テーブ
ルベース（ＴＴＢ）レジスタ５３、ＴＬＢ例外アドレス
（ＴＥＡ）レジスタ５４、及びコントロール（ＭＭＵＣ
Ｒ）レジスタ５５を備える。後で図３４を用いて説明す
るように、これらのレジスタは中央処理装置ＣＰＵによ
って直接リード／ライト可能にされる。その他のレジス
タ５１〜５３も中央処理装置ＣＰＵによって直接アクセ
ス可能とされる。
【００７２】図１９に示されるようにＰＴＥＨレジスタ
５１，ＰＴＥＬレジスタ５２は、ＴＬＢミスなどにおい
てアドレス変換バッファＴＬＢのエントリを更新又は追
加するためのページテーブルエントリを保有できるフィ
ールドが備えられている。また、ＰＴＥＨレジスタ５１
には、ソフトウエアの実行によって、中央処理装置ＣＰ
Ｕから、現在のプロセスの空間番号ａｓｉｄがセットさ
れる。また、ＰＴＥＨレジスタ５１は、ＴＬＢミスなど
が発生した場合、中央処理装置ＣＰＵが出力しているＴ
ＬＢミスの論理ページアドレスｖｐｎを保持する機能も
兼ね備えている。中央処理装置ＣＰＵが出力する論理ア
ドレスのオフセットは制御回路（ＣＴＲＬ）５０内部の
図示しないラッチ回路に保持される。ＴＴＢレジスタ５
３は現在のページテーブルのベースアドレスを指してい
る。ＴＥＡレジスタ５４はＴＬＢに関する例外又はアド
レスエラー例外を生じた論理アドレスを保持する。ＭＭ
ＵＣＲレジスタ５５は、アドレス変換を有効にするか無
効にするかを指示するビットＡＴ（論理値１＝有効，論
理値０＝無効）、アドレス変換バッファＴＬＢのフラッ
シングを指示するビットＴＦ、２ビットのランダムカウ
ンタフィールドＲＣ、インデックスモードを指定するイ
ンデックスモードビットＩＸ、単一仮想記憶と多重仮想
記憶との何れを選択するかを指示するシングルバーチャ
ルビットＳＶ（ＳＶ＝１で単一仮想記憶を選択，ＳＶ＝
０で多重仮想記憶を選択）を含む。上記インデックスモ
ードビットＩＸ＝１の場合には、図１７に示されるよう
に、ａｓｉｄ（４−０）即ち現在の空間番号ａｓｉｄの
ビット０〜ビット４と、論理ページ番号ｖｐｎのビット
１２〜ビット１６と、を利用したインデックス手法が選
択され、ＩＸ＝０の場合には図１６に示されるように、
中央処理装置ＣＰＵから出力されているところの論理ペ
ージ番号ｖｐｎのビット１２〜ビット１６を利用したイ
ンデックス手法が選択される。さらに詳しく述べるなら
ば、ＩＸ＝１の場合におけるインデックスアドレスは、
図２０に示されるようにＰＴＥＨレジスタ５１が保有す
る空間番号ａｓｉｄのビット０〜ビット４と中央処理装
置ＣＰＵから出力されている論理ページ番号ｖｐｎのビ
ット１２〜ビット１６すなわちｖｐｎ（１６−１２）を
入力する排他的論理和ゲートＸＯＲの出力とされる。図
２０のセレクタ１８は排他的論理和ゲートＸＯＲでハッ
シングされた出力又はｖｐｎ（１６−１２）の何れかを
インデックス用アドレスとして選択する。その選択制御
はインデックスモードビットＩＸの値にしたがって決定
され、制御回路５０から出力される選択信号５５０にて
行われる。
５１，ＰＴＥＬレジスタ５２は、ＴＬＢミスなどにおい
てアドレス変換バッファＴＬＢのエントリを更新又は追
加するためのページテーブルエントリを保有できるフィ
ールドが備えられている。また、ＰＴＥＨレジスタ５１
には、ソフトウエアの実行によって、中央処理装置ＣＰ
Ｕから、現在のプロセスの空間番号ａｓｉｄがセットさ
れる。また、ＰＴＥＨレジスタ５１は、ＴＬＢミスなど
が発生した場合、中央処理装置ＣＰＵが出力しているＴ
ＬＢミスの論理ページアドレスｖｐｎを保持する機能も
兼ね備えている。中央処理装置ＣＰＵが出力する論理ア
ドレスのオフセットは制御回路（ＣＴＲＬ）５０内部の
図示しないラッチ回路に保持される。ＴＴＢレジスタ５
３は現在のページテーブルのベースアドレスを指してい
る。ＴＥＡレジスタ５４はＴＬＢに関する例外又はアド
レスエラー例外を生じた論理アドレスを保持する。ＭＭ
ＵＣＲレジスタ５５は、アドレス変換を有効にするか無
効にするかを指示するビットＡＴ（論理値１＝有効，論
理値０＝無効）、アドレス変換バッファＴＬＢのフラッ
シングを指示するビットＴＦ、２ビットのランダムカウ
ンタフィールドＲＣ、インデックスモードを指定するイ
ンデックスモードビットＩＸ、単一仮想記憶と多重仮想
記憶との何れを選択するかを指示するシングルバーチャ
ルビットＳＶ（ＳＶ＝１で単一仮想記憶を選択，ＳＶ＝
０で多重仮想記憶を選択）を含む。上記インデックスモ
ードビットＩＸ＝１の場合には、図１７に示されるよう
に、ａｓｉｄ（４−０）即ち現在の空間番号ａｓｉｄの
ビット０〜ビット４と、論理ページ番号ｖｐｎのビット
１２〜ビット１６と、を利用したインデックス手法が選
択され、ＩＸ＝０の場合には図１６に示されるように、
中央処理装置ＣＰＵから出力されているところの論理ペ
ージ番号ｖｐｎのビット１２〜ビット１６を利用したイ
ンデックス手法が選択される。さらに詳しく述べるなら
ば、ＩＸ＝１の場合におけるインデックスアドレスは、
図２０に示されるようにＰＴＥＨレジスタ５１が保有す
る空間番号ａｓｉｄのビット０〜ビット４と中央処理装
置ＣＰＵから出力されている論理ページ番号ｖｐｎのビ
ット１２〜ビット１６すなわちｖｐｎ（１６−１２）を
入力する排他的論理和ゲートＸＯＲの出力とされる。図
２０のセレクタ１８は排他的論理和ゲートＸＯＲでハッ
シングされた出力又はｖｐｎ（１６−１２）の何れかを
インデックス用アドレスとして選択する。その選択制御
はインデックスモードビットＩＸの値にしたがって決定
され、制御回路５０から出力される選択信号５５０にて
行われる。
【００７３】図２０において、中央処理装置ＣＰＵから
出力される論理アドレスの論理ページ番号ｖｐｎ（３１
−１０）の内、ビット１２〜ビット１６に相当されるｖ
ｐｎ（１６−１２）はＴＬＢの４個のバンクＢＮＫ０〜
ＢＮＫ３に共通なインデックスアドレス２の生成に利用
される。上記のように、論理ページ番号は５ビットで表
されるため、共通なインデックスアドレス２によって夫
々のバンクにおいて３２個のエントリから一つが選択さ
れて読出される。選択される夫々のエントリは、ＶＰＮ
（３１−１７），ＶＰＮ（１１−１０），ＡＳＩＤ，Ｓ
Ｈ，ＳＺ，Ｖ，ＰＰＮ（３１−１０），ＰＲ，Ｃ，Ｄを
含む。読出されたＶＰＮ（３１−１７）はコンパレータ
１５１によって、中央処理装置ＣＰＵから出力されてい
る論理アドレスのｖｐｎ（３１−１７）と比較される。
ＶＰＮ（１１−１０）は、コンパレータ１５２によっ
て、中央処理装置ＣＰＵから出力されている論理アドレ
スのｖｐｎ（１１−１０）と比較される。読み出された
プロセス番号ＡＳＩＤは、ＰＴＥＨレジスタ５１が保有
する現在のプロセス番号ａｓｉｄとコンパレータ１５３
にて比較される。比較結果に対しては制御ロジック１５
４が、共有ステータスＳＨ，サイズビットＳＺ、シング
ルバーチャルビットＳＶ，及びモードビットＭＤの値を
考慮してバンクＢＮＫ０のミス／ヒットの判定を行う。
ｈｉｔ１はバンクＢＮＫ０におけるミス／ヒットの判定
結果としてのヒット信号である。上記コンパレータ１５
１〜１５３及び制御ロジック１５４は各バンクＢＮＫ０
〜ＢＮＫ３に設けられている。図２０ではバンクＢＮＫ
１〜ＢＮＫ３に関しては夫々のヒット信号ｈｉｔ２〜ｈ
ｉｔ４が代表的に示されている。本実施例に従えば各コ
ンパレータ１５１〜１５３の出力はハイレベルが一致レ
ベルとされる。ヒット信号ｈｉｔ１〜ｈｉｔ４はハイレ
ベルがヒットレベルとされる。制御回路５０はヒット信
号ｈｉｔ１〜ｈｉｔ４の何れかがヒットレベルにされる
ことを以てＴＬＢヒットと判定する。図２０の５０１は
ＴＬＢヒット／ミスの判定結果を中央処理装置ＣＰＵに
通知するＴＬＢヒット信号である。ＴＬＢミスが発生し
たときには、アドレス変換バッファＴＬＢのエントリを
置換する処理が行われる。この変換処理において、置換
されるべきエントリの内容はＰＴＥＨレジスタ５１，Ｐ
ＴＥＬレジスタ５２に保持され、ＰＴＥＨレジスタ５
１，ＰＴＥＬレジスタ５２からアドレス変換バッファＴ
ＬＢに変換されるべき情報が供給され、アドレス変換バ
ッファＴＬＢに格納される。変換されるべきエントリを
選択するためのインデックス手法はリード時におけると
インデックス手法と同じであるが、どのバンク（セッ
ト）に当該エントリを格納するかはＭＭＣＣＲレジスタ
５５のＲＣの値（ＭＭＵＣＲ．ＲＣ）によって決定され
る。
出力される論理アドレスの論理ページ番号ｖｐｎ（３１
−１０）の内、ビット１２〜ビット１６に相当されるｖ
ｐｎ（１６−１２）はＴＬＢの４個のバンクＢＮＫ０〜
ＢＮＫ３に共通なインデックスアドレス２の生成に利用
される。上記のように、論理ページ番号は５ビットで表
されるため、共通なインデックスアドレス２によって夫
々のバンクにおいて３２個のエントリから一つが選択さ
れて読出される。選択される夫々のエントリは、ＶＰＮ
（３１−１７），ＶＰＮ（１１−１０），ＡＳＩＤ，Ｓ
Ｈ，ＳＺ，Ｖ，ＰＰＮ（３１−１０），ＰＲ，Ｃ，Ｄを
含む。読出されたＶＰＮ（３１−１７）はコンパレータ
１５１によって、中央処理装置ＣＰＵから出力されてい
る論理アドレスのｖｐｎ（３１−１７）と比較される。
ＶＰＮ（１１−１０）は、コンパレータ１５２によっ
て、中央処理装置ＣＰＵから出力されている論理アドレ
スのｖｐｎ（１１−１０）と比較される。読み出された
プロセス番号ＡＳＩＤは、ＰＴＥＨレジスタ５１が保有
する現在のプロセス番号ａｓｉｄとコンパレータ１５３
にて比較される。比較結果に対しては制御ロジック１５
４が、共有ステータスＳＨ，サイズビットＳＺ、シング
ルバーチャルビットＳＶ，及びモードビットＭＤの値を
考慮してバンクＢＮＫ０のミス／ヒットの判定を行う。
ｈｉｔ１はバンクＢＮＫ０におけるミス／ヒットの判定
結果としてのヒット信号である。上記コンパレータ１５
１〜１５３及び制御ロジック１５４は各バンクＢＮＫ０
〜ＢＮＫ３に設けられている。図２０ではバンクＢＮＫ
１〜ＢＮＫ３に関しては夫々のヒット信号ｈｉｔ２〜ｈ
ｉｔ４が代表的に示されている。本実施例に従えば各コ
ンパレータ１５１〜１５３の出力はハイレベルが一致レ
ベルとされる。ヒット信号ｈｉｔ１〜ｈｉｔ４はハイレ
ベルがヒットレベルとされる。制御回路５０はヒット信
号ｈｉｔ１〜ｈｉｔ４の何れかがヒットレベルにされる
ことを以てＴＬＢヒットと判定する。図２０の５０１は
ＴＬＢヒット／ミスの判定結果を中央処理装置ＣＰＵに
通知するＴＬＢヒット信号である。ＴＬＢミスが発生し
たときには、アドレス変換バッファＴＬＢのエントリを
置換する処理が行われる。この変換処理において、置換
されるべきエントリの内容はＰＴＥＨレジスタ５１，Ｐ
ＴＥＬレジスタ５２に保持され、ＰＴＥＨレジスタ５
１，ＰＴＥＬレジスタ５２からアドレス変換バッファＴ
ＬＢに変換されるべき情報が供給され、アドレス変換バ
ッファＴＬＢに格納される。変換されるべきエントリを
選択するためのインデックス手法はリード時におけると
インデックス手法と同じであるが、どのバンク（セッ
ト）に当該エントリを格納するかはＭＭＣＣＲレジスタ
５５のＲＣの値（ＭＭＵＣＲ．ＲＣ）によって決定され
る。
【００７４】図３３には前記制御ロジック１５４の一例
論理構成が示される。１５４１は３入力アンドゲート、
１５４２は２入力オアゲート、１５４３は２入力オアゲ
ートである。オアゲート１５４２は、インデックスされ
たＴＬＢエントリ（インデックスアドレスによって選択
され、読み出されたエントリ）に含まれるＶＰＮ（１１
−１０）と論理アドレスに含まれるｖｐｎ（１１−１
０）との比較結果であるコンパレータ１５２の出力と、
上記インデックスされたＴＬＢエントリからのサイズビ
ットＳＺとを入力する。サイズビットＳＺ＝１によって
指示される４ＫＢの論理ページサイズにおいてはＴＬＢ
ミス／ヒット判定のためのアドレス比較においてＴＬＢ
エントリ内のＶＰＮ（１１−１０）と中央処理装置ＣＰ
Ｕからのｖｐｎ（１１−１０）との比較は行う必要がな
い。そのため、サイズビットＳＺ＝１の状態では、アン
ドゲート１５４１の出力信号ｈｉｔ１には上記アドレス
ビット１１，１０の比較結果は反映されない。サイズビ
ットＳＺ＝０によって指示される１ＫＢの論理ページサ
イズではＴＬＢミス／ヒット判定のためにアドレスビッ
ト１１，１０の比較動作が必要とされ、その結果が信号
ｈｉｔ１に反映される。
論理構成が示される。１５４１は３入力アンドゲート、
１５４２は２入力オアゲート、１５４３は２入力オアゲ
ートである。オアゲート１５４２は、インデックスされ
たＴＬＢエントリ（インデックスアドレスによって選択
され、読み出されたエントリ）に含まれるＶＰＮ（１１
−１０）と論理アドレスに含まれるｖｐｎ（１１−１
０）との比較結果であるコンパレータ１５２の出力と、
上記インデックスされたＴＬＢエントリからのサイズビ
ットＳＺとを入力する。サイズビットＳＺ＝１によって
指示される４ＫＢの論理ページサイズにおいてはＴＬＢ
ミス／ヒット判定のためのアドレス比較においてＴＬＢ
エントリ内のＶＰＮ（１１−１０）と中央処理装置ＣＰ
Ｕからのｖｐｎ（１１−１０）との比較は行う必要がな
い。そのため、サイズビットＳＺ＝１の状態では、アン
ドゲート１５４１の出力信号ｈｉｔ１には上記アドレス
ビット１１，１０の比較結果は反映されない。サイズビ
ットＳＺ＝０によって指示される１ＫＢの論理ページサ
イズではＴＬＢミス／ヒット判定のためにアドレスビッ
ト１１，１０の比較動作が必要とされ、その結果が信号
ｈｉｔ１に反映される。
【００７５】前記オアゲート１５４３は、インデックス
されたＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
と現在のプロセス番号（ＰＴＥＨレジスタ５１から出力
されているプロセス番号）ａｓｉｄとの比較結果である
コンパレータ１５３の出力と、上記インデックスされた
ＴＬＢエントリからの共有ビットＳＨとを入力する。共
有ビットＳＨ＝１（プロセス間での論理ページの共有）
の状態ではＴＬＢミス／ヒット判定のためのアドレス比
較においてプロセス番号間の比較を要しないから、共有
ビットＳＨ＝１の状態では、アンドゲート１５４１の出
力信号ｈｉｔ１にはプロセス番号の比較結果は反映され
ない。共有ビットＳＨ＝０（プロセス間での論理ページ
の非共有）の状態ではＴＬＢミス／ヒット判定のための
アドレス比較においてプロセス番号間の比較を要するか
ら、共有ビットＳＨ＝０の状態では、アンドゲート１５
４１の出力信号ｈｉｔ１にはプロセス番号の比較結果が
反映される。
されたＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
と現在のプロセス番号（ＰＴＥＨレジスタ５１から出力
されているプロセス番号）ａｓｉｄとの比較結果である
コンパレータ１５３の出力と、上記インデックスされた
ＴＬＢエントリからの共有ビットＳＨとを入力する。共
有ビットＳＨ＝１（プロセス間での論理ページの共有）
の状態ではＴＬＢミス／ヒット判定のためのアドレス比
較においてプロセス番号間の比較を要しないから、共有
ビットＳＨ＝１の状態では、アンドゲート１５４１の出
力信号ｈｉｔ１にはプロセス番号の比較結果は反映され
ない。共有ビットＳＨ＝０（プロセス間での論理ページ
の非共有）の状態ではＴＬＢミス／ヒット判定のための
アドレス比較においてプロセス番号間の比較を要するか
ら、共有ビットＳＨ＝０の状態では、アンドゲート１５
４１の出力信号ｈｉｔ１にはプロセス番号の比較結果が
反映される。
【００７６】ここで、ＴＬＢエントリが保有するプロセ
ス番号ＡＳＩＤは、単一仮想記憶においてメモリ保護情
報（ドメイン番号）として利用される。すなわち、単一
仮想記憶でも多重仮想記憶でも共有ビットＳＨによって
共有又は非共有が指示される。非共有が指示されている
とき、多重仮想記憶においては現在のプロセス番号ａｓ
ｉｄとＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
の不一致はＴＬＢミスとされる。これに対して、非共有
が示されているとき、単一仮想記憶においてプロセス番
号ａｓｉｄ，ＡＳＩＤ間の不一致はＴＬＢプロテクト違
反例外の検出に利用される。それを実現するために、制
御回路５０にはアクセス権チェックのための一つの論理
として図３３に示されるアンドゲート５０２を有する。
このアンドゲート５０２は、前記オアゲート１５４３の
反転出力、ＭＭＵＣＲレジスタからのシングルバーチャ
ルビットＳＶ、及び中央処理装置ＣＰＵ内のステータス
レジスタ内のモードビットＭＤの反転信号を受けて、Ｔ
ＬＢプロテクト違反例外の検出信号５０３を形成する。
この検出信号５０３は、ハイレベルがＴＬＢプロテクト
違反例外の検出レベルである。信号５０３によってＴＬ
Ｂプロテクト違反例外が検出されるのは、プロセス番号
が不一致且つ非共有（オアゲート１５４３の出力がロー
レベル）、単一仮想記憶（ＳＶ＝１）、ユーザモード
（ＭＤ＝０）の条件が満足されたときである。即ち、単
一仮想記憶においてプロセス番号が不一致且つ非共有の
場合には実質的にＴＬＢミスになるがこの状態をメモリ
保護のためのＴＬＢプロテクト違反例外とする。モード
ビットＭＤ＝１によって指示される特権状態では別のプ
ロセスに割り当てられている論理ページもアクセスでき
るようにすることが望ましいため、ＭＤ＝１の特権状態
においてはＴＬＢプロテクト違反例外を検出しないよう
にしている。
ス番号ＡＳＩＤは、単一仮想記憶においてメモリ保護情
報（ドメイン番号）として利用される。すなわち、単一
仮想記憶でも多重仮想記憶でも共有ビットＳＨによって
共有又は非共有が指示される。非共有が指示されている
とき、多重仮想記憶においては現在のプロセス番号ａｓ
ｉｄとＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
の不一致はＴＬＢミスとされる。これに対して、非共有
が示されているとき、単一仮想記憶においてプロセス番
号ａｓｉｄ，ＡＳＩＤ間の不一致はＴＬＢプロテクト違
反例外の検出に利用される。それを実現するために、制
御回路５０にはアクセス権チェックのための一つの論理
として図３３に示されるアンドゲート５０２を有する。
このアンドゲート５０２は、前記オアゲート１５４３の
反転出力、ＭＭＵＣＲレジスタからのシングルバーチャ
ルビットＳＶ、及び中央処理装置ＣＰＵ内のステータス
レジスタ内のモードビットＭＤの反転信号を受けて、Ｔ
ＬＢプロテクト違反例外の検出信号５０３を形成する。
この検出信号５０３は、ハイレベルがＴＬＢプロテクト
違反例外の検出レベルである。信号５０３によってＴＬ
Ｂプロテクト違反例外が検出されるのは、プロセス番号
が不一致且つ非共有（オアゲート１５４３の出力がロー
レベル）、単一仮想記憶（ＳＶ＝１）、ユーザモード
（ＭＤ＝０）の条件が満足されたときである。即ち、単
一仮想記憶においてプロセス番号が不一致且つ非共有の
場合には実質的にＴＬＢミスになるがこの状態をメモリ
保護のためのＴＬＢプロテクト違反例外とする。モード
ビットＭＤ＝１によって指示される特権状態では別のプ
ロセスに割り当てられている論理ページもアクセスでき
るようにすることが望ましいため、ＭＤ＝１の特権状態
においてはＴＬＢプロテクト違反例外を検出しないよう
にしている。
【００７７】図２２には制御回路５０によるアドレス変
換の制御メインフローが示される。その制御はアドレス
変換バッファＴＬＢのインデックス処理Ｌ１、アドレス
比較とＶビットのチェック処理Ｌ２、アクセス権のチェ
ック処理Ｌ３、物理アドレスの生成処理Ｌ４に大別され
る。これらの処理は中央処理装置ＣＰＵ及びコントロー
ラ５によって制御される。
換の制御メインフローが示される。その制御はアドレス
変換バッファＴＬＢのインデックス処理Ｌ１、アドレス
比較とＶビットのチェック処理Ｌ２、アクセス権のチェ
ック処理Ｌ３、物理アドレスの生成処理Ｌ４に大別され
る。これらの処理は中央処理装置ＣＰＵ及びコントロー
ラ５によって制御される。
【００７８】アドレス変換バッファＴＬＢのインデック
ス処理Ｌ１において、それに利用される論理アドレスは
論理ページサイズに拘わらずｖｐｎ（１６−１２）とさ
れる。このインデックス処理において利用される論理ア
ドレスを、排他的論理和ゲートＸＯＲを用いて空間番号
ａｓｉｄの一部ａｓｉｄ（４−０）でハッシングしたも
のをインデックス用アドレスとするか否かがＭＭＵＣＲ
レジスタ５５のＩＸの値（ＭＭＵＣＲ．ＩＸ）によって
決定される。図２３に示されるように、ＭＭＵＣＲ．Ｉ
Ｘ＝１の場合には、上記利用される論理アドレスがａｓ
ｉｄ（４−０）にてハッシングされ、インデックス用ア
ドレスとされる。ＭＭＵＣＲ．ＩＸ＝０の場合にはｖｐ
ｎ（１６−１２）がそのままインデックス用アドレスと
される。前者のインデックス手法は図１７に示され、後
者のインデックス手法は図１６に示される。アドレス変
換バッファＴＬＢがインデックスされると、夫々のバン
クＢＮＫ０〜ＢＮＫ３において３２個のエントリから一
つが選択されて読出される。選択される夫々のエントリ
は、ＶＰＮ（３１−１２），ＶＰＮ（１１−１０），Ａ
ＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−１０），Ｐ
Ｒ，Ｃ，Ｄを含む。
ス処理Ｌ１において、それに利用される論理アドレスは
論理ページサイズに拘わらずｖｐｎ（１６−１２）とさ
れる。このインデックス処理において利用される論理ア
ドレスを、排他的論理和ゲートＸＯＲを用いて空間番号
ａｓｉｄの一部ａｓｉｄ（４−０）でハッシングしたも
のをインデックス用アドレスとするか否かがＭＭＵＣＲ
レジスタ５５のＩＸの値（ＭＭＵＣＲ．ＩＸ）によって
決定される。図２３に示されるように、ＭＭＵＣＲ．Ｉ
Ｘ＝１の場合には、上記利用される論理アドレスがａｓ
ｉｄ（４−０）にてハッシングされ、インデックス用ア
ドレスとされる。ＭＭＵＣＲ．ＩＸ＝０の場合にはｖｐ
ｎ（１６−１２）がそのままインデックス用アドレスと
される。前者のインデックス手法は図１７に示され、後
者のインデックス手法は図１６に示される。アドレス変
換バッファＴＬＢがインデックスされると、夫々のバン
クＢＮＫ０〜ＢＮＫ３において３２個のエントリから一
つが選択されて読出される。選択される夫々のエントリ
は、ＶＰＮ（３１−１２），ＶＰＮ（１１−１０），Ａ
ＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−１０），Ｐ
Ｒ，Ｃ，Ｄを含む。
【００７９】アドレス比較とＶビットのチェック処理Ｌ
２において、アドレス比較の手順は図２４のようにされ
る。この手順は図３３の制御ロジック１５４の論理に基
づくが、空間番号ＡＳＩＤの比較に関してはＴＬＢプロ
テクト違反例外の検出も考慮されている。ヒット信号ｈ
ｉｔ１〜ｈｉｔ４に反映されるべきアドレス比較の対象
をどのようにするかは、次のように決められる。ＳＨ＝
１か否かによってアドレス比較の対象として、空間番号
を考慮するかが大別され、ＳＺ＝０か否かによってアド
レス比較の対象として、ＶＰＮ（１１−１０）考慮する
か否かが決定される。特に、単一仮想記憶（ＳＶ＝１）
においては、空間番号ＡＳＩＤのフィールド内データを
メモリ保護情報として用いるが、前述のように特権モー
ドにおいては別のプロセスに割り当てられた論理ページ
も現在のプロセスからアクセスすることができるように
するため、言い換えるならば、ＴＬＢプロテクト違反例
外を検出しないようにするために、単一仮想記憶であっ
て、且つ特権モード（ＳＶ＝１且つＭＤ＝１）のときに
は比較対象から空間番号ＡＳＩＤのフィールドを除外す
るようにしている。
２において、アドレス比較の手順は図２４のようにされ
る。この手順は図３３の制御ロジック１５４の論理に基
づくが、空間番号ＡＳＩＤの比較に関してはＴＬＢプロ
テクト違反例外の検出も考慮されている。ヒット信号ｈ
ｉｔ１〜ｈｉｔ４に反映されるべきアドレス比較の対象
をどのようにするかは、次のように決められる。ＳＨ＝
１か否かによってアドレス比較の対象として、空間番号
を考慮するかが大別され、ＳＺ＝０か否かによってアド
レス比較の対象として、ＶＰＮ（１１−１０）考慮する
か否かが決定される。特に、単一仮想記憶（ＳＶ＝１）
においては、空間番号ＡＳＩＤのフィールド内データを
メモリ保護情報として用いるが、前述のように特権モー
ドにおいては別のプロセスに割り当てられた論理ページ
も現在のプロセスからアクセスすることができるように
するため、言い換えるならば、ＴＬＢプロテクト違反例
外を検出しないようにするために、単一仮想記憶であっ
て、且つ特権モード（ＳＶ＝１且つＭＤ＝１）のときに
は比較対象から空間番号ＡＳＩＤのフィールドを除外す
るようにしている。
【００８０】インデックスによって、アドレス変換バッ
ファＴＬＢからＴＬＢエントリがリードされ、そのリー
ドされたＴＬＢエントリ内の共有ステータスＳＨに基づ
いて、アドレス比較の際に空間番号ＡＳＩＤを考慮する
か否かが判定される。ＳＨ＝１（共有）の場合、空間番
号ＡＳＩＤはアドレス比較の対象として考慮されず、Ｓ
Ｈ＝０（非共有）の場合、空間番号ＡＳＩＤはアドレス
比較の対象として考慮される。ＭＭＵＣＲレジスタ５５
のＳＶの値（ＭＭＵＣＲ．ＳＶ）＝１にて単一仮想記憶
が設定されている場合に、ステータスレジスタＳＲのモ
ードビットＳＲ．ＭＤ＝１にて特権モードが指定されて
いるときは空間番号ＡＳＩＤはＴＬＢプロテクト違反例
外の検出には考慮されない。特権モードの性質上別のプ
ロセスに割り当てられている論理ページをアクセスでき
るようにするためである。
ファＴＬＢからＴＬＢエントリがリードされ、そのリー
ドされたＴＬＢエントリ内の共有ステータスＳＨに基づ
いて、アドレス比較の際に空間番号ＡＳＩＤを考慮する
か否かが判定される。ＳＨ＝１（共有）の場合、空間番
号ＡＳＩＤはアドレス比較の対象として考慮されず、Ｓ
Ｈ＝０（非共有）の場合、空間番号ＡＳＩＤはアドレス
比較の対象として考慮される。ＭＭＵＣＲレジスタ５５
のＳＶの値（ＭＭＵＣＲ．ＳＶ）＝１にて単一仮想記憶
が設定されている場合に、ステータスレジスタＳＲのモ
ードビットＳＲ．ＭＤ＝１にて特権モードが指定されて
いるときは空間番号ＡＳＩＤはＴＬＢプロテクト違反例
外の検出には考慮されない。特権モードの性質上別のプ
ロセスに割り当てられている論理ページをアクセスでき
るようにするためである。
【００８１】本実施例においては、ＴＬＢエントリ内の
サイズビットＳＺの値に従って、１ＫＢまたは４ＫＢの
論理ページサイズのサイズとして選択される。論理ペー
ジのサイズが１ＫＢの場合には、各バンクでインデック
スされたそれぞれのＴＬＢエントリ内の情報ＶＰＮ（３
１−１７）及びＶＰＮ（１１−１０）が論理アドレスの
対応ビットｖｐｎ（３１−１７），ｖｐｎ（１１−１
０）との比較対象とされる。論理ページサイズが４ＫＢ
の場合には、各バンクでインデックスされたそれぞれの
ＴＬＢエントリ内の情報ＶＰＮの内、ＶＰＮ（１１−１
０）とこれに対応する論理アドレスの対応ビットｖｐｎ
（１１−１０）とは比較判定対象から除外される。
サイズビットＳＺの値に従って、１ＫＢまたは４ＫＢの
論理ページサイズのサイズとして選択される。論理ペー
ジのサイズが１ＫＢの場合には、各バンクでインデック
スされたそれぞれのＴＬＢエントリ内の情報ＶＰＮ（３
１−１７）及びＶＰＮ（１１−１０）が論理アドレスの
対応ビットｖｐｎ（３１−１７），ｖｐｎ（１１−１
０）との比較対象とされる。論理ページサイズが４ＫＢ
の場合には、各バンクでインデックスされたそれぞれの
ＴＬＢエントリ内の情報ＶＰＮの内、ＶＰＮ（１１−１
０）とこれに対応する論理アドレスの対応ビットｖｐｎ
（１１−１０）とは比較判定対象から除外される。
【００８２】上述のようにして、比較対象（ＶＰＮ（３
１−１７,１１−１０）,ｖｐｎ（３１−１７,１１−１
０），ＡＳＩＤ，ａｓｉｄ）が定められ、比較が行われ
る。この比較結果として、何れかのバンクにおいて一致
すると、その一致したバンクからヒット信号が出力され
る。各バンクのヒット信号ｈｉｔ１〜ｈｉｔ４として出
力され、ＴＬＢヒットとされる。これに対して、いずれ
のバンクからもヒット信号が出力されない場合、すなわ
ち不一致の場合にはＴＬＢミス例外が検出されることに
なる。その結果は信号５０１にて中央処理装置ＣＰＵに
も通知され、中央処理装置ＣＰＵによって、後で述べる
ＴＬＢミス例外の処理が行われる。
１−１７,１１−１０）,ｖｐｎ（３１−１７,１１−１
０），ＡＳＩＤ，ａｓｉｄ）が定められ、比較が行われ
る。この比較結果として、何れかのバンクにおいて一致
すると、その一致したバンクからヒット信号が出力され
る。各バンクのヒット信号ｈｉｔ１〜ｈｉｔ４として出
力され、ＴＬＢヒットとされる。これに対して、いずれ
のバンクからもヒット信号が出力されない場合、すなわ
ち不一致の場合にはＴＬＢミス例外が検出されることに
なる。その結果は信号５０１にて中央処理装置ＣＰＵに
も通知され、中央処理装置ＣＰＵによって、後で述べる
ＴＬＢミス例外の処理が行われる。
【００８３】また、インデックスされた各バンクのエン
トリに対しては、そのエントリ内のＶビットについての
チェックも行われる。すなわち、インデックスによっ
て、リードされたエントリ内のＶビットに対してチェッ
クが行われる。ＴＬＢヒットの場合に、ヒットに係るエ
ントリがＶ＝０（無効）のときは、ＴＬＢインバリッド
例外が検出され、これが中央処理装置ＣＰＵに通知され
る。この例外処理の内容は後述する。ＴＬＢミスの場合
におけるＶビットの判定結果はＴＬＢミスに係る後述の
エントリリプレースにて利用される。
トリに対しては、そのエントリ内のＶビットについての
チェックも行われる。すなわち、インデックスによっ
て、リードされたエントリ内のＶビットに対してチェッ
クが行われる。ＴＬＢヒットの場合に、ヒットに係るエ
ントリがＶ＝０（無効）のときは、ＴＬＢインバリッド
例外が検出され、これが中央処理装置ＣＰＵに通知され
る。この例外処理の内容は後述する。ＴＬＢミスの場合
におけるＶビットの判定結果はＴＬＢミスに係る後述の
エントリリプレースにて利用される。
【００８４】アクセス権のチェック処理Ｌ３において
は、インデックスによりリードされたＴＬＢエントリ内
の情報ＰＲの内容と、ＭＭＵＣＲレジスタ内のビットＭ
ＭＵＣＲ．ＳＶの内容とに従ってアクセス権がチェック
される。例えば図２５に示されるように、先ずＭＭＵＣ
Ｒレジスタ内のビットＭＭＵＣＲ．ＳＶが１（単一仮想
記憶）か０（多重仮想記憶）かの判定が行われる。多重
仮想記憶（ＳＶ＝０）の場合には図２１のＰＲの内容に
したがってＴＬＢエントリ内の情報で表されるアドレス
空間のプロテクションが行われる。単一仮想記憶で、か
つ特権モードにされている場合、すなわちＭＭＵＣＲ．
ＳＶ＝１（単一仮想記憶）で、ステータスレジスタ内の
ビットＳＲ．ＭＤ＝１（特権モード）場合には、ＴＬＢ
エントリ内の情報で表されるアドレス空間を、無条件に
アクセスすることができる。これに対して、単一仮想記
憶であっても、ユーザモードの場合（ＳＲ．ＭＤ＝０：
ユーザモード）には、アクセス権のチェックに際して空
間番号ＡＳＩＤと共有ステータスＳＨが考慮される。す
なわち、アクセス時のＰＴＥＨレジスタ５１の空間番号
ａｓｉｄとアドレス変換バッファＴＬＢからリードされ
た空間番号ＡＳＩＤとが一致する場合又はＳＨ＝１（共
有）の場合には上記ＰＲにしたがってＴＬＢエントリ内
の情報で表されるアドレス空間のプロテクションが行わ
れる。これに対して、プロセス番号不一致で、且つ非共
有の場合にはＴＬＢプロテクト違反例外が検出される。
当該例外の内容については後述する。更にアクセス権の
チェック処理Ｌ３においてはアクセスがリードのたのも
のかライトのためのものかのアクセスタイプ判定とアド
レス変換バッファＴＬＢからリードしたエントリのＤビ
ットが判定が行われる。アクセスが初めてのライト（例
えば、電源投入やリセットの後の初めてのライトアクセ
ス）の場合にはＴＬＢイニシャルページライト例外が検
出される。即ち、ＴＬＢイニシャルページライト例外
は、論理アドレスとインデックスされたＴＬＢエントリ
との比較結果がＴＬＢヒットであってＴＬＢエントリ内
のダーティビットＤ＝０とされ、そのときのアクセスが
ライトアクセスである条件によって検出される。このＴ
ＬＢイニシャルページライト例外処理の内容については
後述する。
は、インデックスによりリードされたＴＬＢエントリ内
の情報ＰＲの内容と、ＭＭＵＣＲレジスタ内のビットＭ
ＭＵＣＲ．ＳＶの内容とに従ってアクセス権がチェック
される。例えば図２５に示されるように、先ずＭＭＵＣ
Ｒレジスタ内のビットＭＭＵＣＲ．ＳＶが１（単一仮想
記憶）か０（多重仮想記憶）かの判定が行われる。多重
仮想記憶（ＳＶ＝０）の場合には図２１のＰＲの内容に
したがってＴＬＢエントリ内の情報で表されるアドレス
空間のプロテクションが行われる。単一仮想記憶で、か
つ特権モードにされている場合、すなわちＭＭＵＣＲ．
ＳＶ＝１（単一仮想記憶）で、ステータスレジスタ内の
ビットＳＲ．ＭＤ＝１（特権モード）場合には、ＴＬＢ
エントリ内の情報で表されるアドレス空間を、無条件に
アクセスすることができる。これに対して、単一仮想記
憶であっても、ユーザモードの場合（ＳＲ．ＭＤ＝０：
ユーザモード）には、アクセス権のチェックに際して空
間番号ＡＳＩＤと共有ステータスＳＨが考慮される。す
なわち、アクセス時のＰＴＥＨレジスタ５１の空間番号
ａｓｉｄとアドレス変換バッファＴＬＢからリードされ
た空間番号ＡＳＩＤとが一致する場合又はＳＨ＝１（共
有）の場合には上記ＰＲにしたがってＴＬＢエントリ内
の情報で表されるアドレス空間のプロテクションが行わ
れる。これに対して、プロセス番号不一致で、且つ非共
有の場合にはＴＬＢプロテクト違反例外が検出される。
当該例外の内容については後述する。更にアクセス権の
チェック処理Ｌ３においてはアクセスがリードのたのも
のかライトのためのものかのアクセスタイプ判定とアド
レス変換バッファＴＬＢからリードしたエントリのＤビ
ットが判定が行われる。アクセスが初めてのライト（例
えば、電源投入やリセットの後の初めてのライトアクセ
ス）の場合にはＴＬＢイニシャルページライト例外が検
出される。即ち、ＴＬＢイニシャルページライト例外
は、論理アドレスとインデックスされたＴＬＢエントリ
との比較結果がＴＬＢヒットであってＴＬＢエントリ内
のダーティビットＤ＝０とされ、そのときのアクセスが
ライトアクセスである条件によって検出される。このＴ
ＬＢイニシャルページライト例外処理の内容については
後述する。
【００８５】物理アドレスの生成処理Ｌ４においては、
インデックスされたＴＬＢエントリのサイズビットＳＺ
にしたがって図２６のように物理アドレスが生成され
る。物理アドレスｐａを形成するために使われる論理ア
ドレスｖａのオフセットｖａ（９−０）は、図示されて
いないが、制御回路５０内のラッチ回路に保持されてい
る。ＳＺ＝０（論理ページサイズが１ＫＢ）のときは、
中央処理装置ＣＰＵから出力されている論理アドレスｖ
ａのオフセットｖａ（９−０）が物理アドレスｐａのオ
フセットｐａ（９−０）とされる。ヒットしたＴＬＢエ
ントリのデータ部に含まれる物理ページ番号ＰＰＮの全
ビットＰＰＮ（３１−１０）が物理ページアドレスｐａ
（３１−１０）とされ、これにオフセットとしてアドレ
ス（９−０）が下位側に付加されて、物理アドレスｐａ
が生成される。ＳＺ＝１（論理ページサイズが４ＫＢ）
のときは、中央処理装置ＣＰＵから出力されている論理
アドレスｖａのオフセットｖａ（１１−０）が物理アド
レスｐａのオフセットｐａ（１１−０）とされる。ヒッ
トしたＴＬＢエントリ内のデータ部に含まれる物理ペー
ジ番号ＰＰＮの内、下位２ビットが無視されたＰＰＮ
（３１−１２）が物理ページアドレスｐａ（３１−１
２）とされ、オフセットとしてのアドレス（１１−０）
が下位側に付加されて、物理アドレスｐａが生成され
る。
インデックスされたＴＬＢエントリのサイズビットＳＺ
にしたがって図２６のように物理アドレスが生成され
る。物理アドレスｐａを形成するために使われる論理ア
ドレスｖａのオフセットｖａ（９−０）は、図示されて
いないが、制御回路５０内のラッチ回路に保持されてい
る。ＳＺ＝０（論理ページサイズが１ＫＢ）のときは、
中央処理装置ＣＰＵから出力されている論理アドレスｖ
ａのオフセットｖａ（９−０）が物理アドレスｐａのオ
フセットｐａ（９−０）とされる。ヒットしたＴＬＢエ
ントリのデータ部に含まれる物理ページ番号ＰＰＮの全
ビットＰＰＮ（３１−１０）が物理ページアドレスｐａ
（３１−１０）とされ、これにオフセットとしてアドレ
ス（９−０）が下位側に付加されて、物理アドレスｐａ
が生成される。ＳＺ＝１（論理ページサイズが４ＫＢ）
のときは、中央処理装置ＣＰＵから出力されている論理
アドレスｖａのオフセットｖａ（１１−０）が物理アド
レスｐａのオフセットｐａ（１１−０）とされる。ヒッ
トしたＴＬＢエントリ内のデータ部に含まれる物理ペー
ジ番号ＰＰＮの内、下位２ビットが無視されたＰＰＮ
（３１−１２）が物理ページアドレスｐａ（３１−１
２）とされ、オフセットとしてのアドレス（１１−０）
が下位側に付加されて、物理アドレスｐａが生成され
る。
【００８６】図２７にはアドレス比較とＶビットのチェ
ック処理Ｌ２において検出されたＴＬＢミス例外におけ
るリプレース対象バンクのハードウェア指定手法が示さ
れる。この制御は制御回路５０がその論理構成に従って
一義的に行うものであり、ＭＭＵＣＲ．ＲＣをランダム
カウンタのような計数手段として利用する。ＭＭＵＣ
Ｒ．ＲＣのビット数の２のべき乗数は上記アドレス変換
バッファＴＬＢのバンクの数（＝４）に一致される。制
御回路５０は、上記ヒット信号ｈｉｔ１〜ｈｉｔ４の何
れもがヒット状態を示さないことに応答して、ＴＬＢミ
スによるアドレス変換バッファＴＬＢに対するエントリ
の置換が必要と判断する。このように判断すると、制御
回路５０はＭＭＵＣＲ．ＲＣを１インクリメント（＋
１）し、インデックスされた４個のエントリに無効なエ
ントリが有るか否かをそのＶビットに基づいて判定す
る。Ｖビットは無効なエントリがない（インデックスさ
れた各バンクのエントリはＶ＝１にて有効なデータを保
持している）ことを示している場合にはそのインクリメ
ントされた結果を置換すべきバンク番号とし、ＭＭＵＣ
Ｒ．ＲＣに対してはノー・オペレーションとする。無効
なエントリが存在する（各バンクでインデックスされた
何れかのエントリがＶ＝０にて有効なデータを保持して
いない）場合には、無効なエントリを有するバンクのバ
ンク番号をＭＭＵＣＲ．ＲＣにセットし且つセットされ
た番号のバンクを置換すべきバンクとする。また、上記
ＭＭＵＣＲ．ＲＣの各ビットは中央処理装置ＣＰＵによ
るソフトウェアの実行によって任意にその値を変更する
ことが可能である。そのため、上述のようにして、この
レジスタに設定されたバンク番号を、さらに、ソフトウ
エアによって変更することもできる。そのため、任意の
バンクをリプレースの対象にすることができる。
ック処理Ｌ２において検出されたＴＬＢミス例外におけ
るリプレース対象バンクのハードウェア指定手法が示さ
れる。この制御は制御回路５０がその論理構成に従って
一義的に行うものであり、ＭＭＵＣＲ．ＲＣをランダム
カウンタのような計数手段として利用する。ＭＭＵＣ
Ｒ．ＲＣのビット数の２のべき乗数は上記アドレス変換
バッファＴＬＢのバンクの数（＝４）に一致される。制
御回路５０は、上記ヒット信号ｈｉｔ１〜ｈｉｔ４の何
れもがヒット状態を示さないことに応答して、ＴＬＢミ
スによるアドレス変換バッファＴＬＢに対するエントリ
の置換が必要と判断する。このように判断すると、制御
回路５０はＭＭＵＣＲ．ＲＣを１インクリメント（＋
１）し、インデックスされた４個のエントリに無効なエ
ントリが有るか否かをそのＶビットに基づいて判定す
る。Ｖビットは無効なエントリがない（インデックスさ
れた各バンクのエントリはＶ＝１にて有効なデータを保
持している）ことを示している場合にはそのインクリメ
ントされた結果を置換すべきバンク番号とし、ＭＭＵＣ
Ｒ．ＲＣに対してはノー・オペレーションとする。無効
なエントリが存在する（各バンクでインデックスされた
何れかのエントリがＶ＝０にて有効なデータを保持して
いない）場合には、無効なエントリを有するバンクのバ
ンク番号をＭＭＵＣＲ．ＲＣにセットし且つセットされ
た番号のバンクを置換すべきバンクとする。また、上記
ＭＭＵＣＲ．ＲＣの各ビットは中央処理装置ＣＰＵによ
るソフトウェアの実行によって任意にその値を変更する
ことが可能である。そのため、上述のようにして、この
レジスタに設定されたバンク番号を、さらに、ソフトウ
エアによって変更することもできる。そのため、任意の
バンクをリプレースの対象にすることができる。
【００８７】図２８には上記ＴＬＢミス例外に対処する
ために、ＴＬＢエントリを更新するためのＴＬＢミスハ
ンドラによる処理手順が示される。アドレス変換バッフ
ァＴＬＢのエントリ更新にはロードＴＬＢインストラク
ションが利用される。このロードＴＬＢインストラクシ
ョン（ＬＤＴＬＢとも表す）が、中央処理装置ＣＰＵに
よって実行されることにより、次の処理が行われる。す
なわち、ＰＴＥＨ,ＰＴＥＬの各レジスタ５１,５２の値
を、アドレス変換バッファＴＬＢのエントリへ書き込む
処理が行われる。この場合、書き込み対象のエントリ
は、特に制限されないが、ＭＭＵＣＲ．ＲＣにセットさ
れているバンク番号により指示されるバンク内のエント
リであって、ＰＴＥＨレジスタ５１内に保持されている
論理アドレス（ビット１２−ビット１６）をインデック
スアドレスとして指示されるエントリである。上記ＴＬ
Ｂミス例外が検出されると、中央処理装置ＣＰＵから出
力されているところの、そのときの論理アドレスの一部
（ビット１０からビット３１）は、上記ＰＴＥＨレジス
タ５１に保持される。これにより、ＴＬＢミス例外が発
生したときのインデックスアドレスと同じ値のインデッ
クスアドレスによって、リプレースの際のエントリが指
示される。ただし、リプレースに使われるバンクは、Ｍ
ＭＵＣＲ．ＲＣにセットされているバンク番号によって
決定されることになる。
ために、ＴＬＢエントリを更新するためのＴＬＢミスハ
ンドラによる処理手順が示される。アドレス変換バッフ
ァＴＬＢのエントリ更新にはロードＴＬＢインストラク
ションが利用される。このロードＴＬＢインストラクシ
ョン（ＬＤＴＬＢとも表す）が、中央処理装置ＣＰＵに
よって実行されることにより、次の処理が行われる。す
なわち、ＰＴＥＨ,ＰＴＥＬの各レジスタ５１,５２の値
を、アドレス変換バッファＴＬＢのエントリへ書き込む
処理が行われる。この場合、書き込み対象のエントリ
は、特に制限されないが、ＭＭＵＣＲ．ＲＣにセットさ
れているバンク番号により指示されるバンク内のエント
リであって、ＰＴＥＨレジスタ５１内に保持されている
論理アドレス（ビット１２−ビット１６）をインデック
スアドレスとして指示されるエントリである。上記ＴＬ
Ｂミス例外が検出されると、中央処理装置ＣＰＵから出
力されているところの、そのときの論理アドレスの一部
（ビット１０からビット３１）は、上記ＰＴＥＨレジス
タ５１に保持される。これにより、ＴＬＢミス例外が発
生したときのインデックスアドレスと同じ値のインデッ
クスアドレスによって、リプレースの際のエントリが指
示される。ただし、リプレースに使われるバンクは、Ｍ
ＭＵＣＲ．ＲＣにセットされているバンク番号によって
決定されることになる。
【００８８】ＴＬＢミス例外に対処するために、図３４
に示されている様な外部メモリＲＡＭに、予め、ページ
テーブルが、ユーザによって形成される。このページテ
ーブルには、特に制限されないが、複数の論理アドレス
に各々対応した複数の変換情報（ページテーブルエント
リ）が、所定の規則に従って、格納される。このページ
テーブルのアドレス、例えば、その開始アドレスは、ベ
ースアドレスとして、レジスタＴＴＢ５３に、予め格納
される。このページテーブルは、特に制限されないが、
開始アドレスとしての上記ベースアドレスと論理アドレ
スとにもとづいて、当該論理アドレスに対応したページ
テーブルエントリ（対応する物理ページ番号ｐｐｎ,バ
リッドビットｖ,プロテクションビットｐｒ,サイズビッ
トｓｚ,キャッシャブルビットｃ,ダーティビットｄ,ス
テータスｓｈを含む）を検索することができるような規
則で、複数の論理アドレスに各々対応した複数のページ
テーブルエントリが、配置されている。
に示されている様な外部メモリＲＡＭに、予め、ページ
テーブルが、ユーザによって形成される。このページテ
ーブルには、特に制限されないが、複数の論理アドレス
に各々対応した複数の変換情報（ページテーブルエント
リ）が、所定の規則に従って、格納される。このページ
テーブルのアドレス、例えば、その開始アドレスは、ベ
ースアドレスとして、レジスタＴＴＢ５３に、予め格納
される。このページテーブルは、特に制限されないが、
開始アドレスとしての上記ベースアドレスと論理アドレ
スとにもとづいて、当該論理アドレスに対応したページ
テーブルエントリ（対応する物理ページ番号ｐｐｎ,バ
リッドビットｖ,プロテクションビットｐｒ,サイズビッ
トｓｚ,キャッシャブルビットｃ,ダーティビットｄ,ス
テータスｓｈを含む）を検索することができるような規
則で、複数の論理アドレスに各々対応した複数のページ
テーブルエントリが、配置されている。
【００８９】上記ＴＬＢミスハンドラは、ユーザによっ
て記述される。ＴＬＢミス例外が検出されると、中央処
理装置ＣＰＵによって、このＴＬＢミスハンドラが起動
される。これにより、ＰＴＥＨレジスタ５１にはＴＬＢ
ミス発生時の論理アドレスの情報ｖｐｎ（１０−３１）
が格納される。このときに、ＰＴＥＨレジスタ５１に
は、ＴＬＢミス発生時の空間番号ａｓｉｄも格納される
ようにしても良い。また、中央処理装置ＣＰＵは、レジ
スタＴＴＢ５３に格納されているベースアドレスと、Ｔ
ＬＢミス発生時の論理アドレスとを用いて、外部メモリ
上の上記ベーステーブルを検索する。この検索によっ
て、ＴＬＢミス発生時の論理アドレスに対応するページ
テーブルエントリが発見されると、この発見されたペー
ジテーブルエントリの内容は、ＰＴＥＬレジスタ５２に
ロードされる。次いでロードＴＬＢインストラクション
が発行されてＰＴＥＨ，ＰＴＥＬの各レジスタ５１，５
２の値によってアドレス変換バッファＴＬＢの該当エン
トリが更新される。尚、ＰＴＥＨレジスタ５１に保持さ
れているところの、ＴＬＢミス発生時の論理アドレスの
情報ｖｐｎ，ａｓｉｄはＴＬＢエントリの一部ＶＰＮ，
ＡＳＩＤとして採用されることになる。また、このと
き、リプレースされるエントリは、上記したように、Ｍ
ＭＵＣＲ．ＲＣにセットされているバンク番号によって
指示されているバンク内のエントリであって、ＴＬＢミ
ス発生時のインデックスアドレスと同じインデックスア
ドレスによって指示されるエントリである。
て記述される。ＴＬＢミス例外が検出されると、中央処
理装置ＣＰＵによって、このＴＬＢミスハンドラが起動
される。これにより、ＰＴＥＨレジスタ５１にはＴＬＢ
ミス発生時の論理アドレスの情報ｖｐｎ（１０−３１）
が格納される。このときに、ＰＴＥＨレジスタ５１に
は、ＴＬＢミス発生時の空間番号ａｓｉｄも格納される
ようにしても良い。また、中央処理装置ＣＰＵは、レジ
スタＴＴＢ５３に格納されているベースアドレスと、Ｔ
ＬＢミス発生時の論理アドレスとを用いて、外部メモリ
上の上記ベーステーブルを検索する。この検索によっ
て、ＴＬＢミス発生時の論理アドレスに対応するページ
テーブルエントリが発見されると、この発見されたペー
ジテーブルエントリの内容は、ＰＴＥＬレジスタ５２に
ロードされる。次いでロードＴＬＢインストラクション
が発行されてＰＴＥＨ，ＰＴＥＬの各レジスタ５１，５
２の値によってアドレス変換バッファＴＬＢの該当エン
トリが更新される。尚、ＰＴＥＨレジスタ５１に保持さ
れているところの、ＴＬＢミス発生時の論理アドレスの
情報ｖｐｎ，ａｓｉｄはＴＬＢエントリの一部ＶＰＮ，
ＡＳＩＤとして採用されることになる。また、このと
き、リプレースされるエントリは、上記したように、Ｍ
ＭＵＣＲ．ＲＣにセットされているバンク番号によって
指示されているバンク内のエントリであって、ＴＬＢミ
ス発生時のインデックスアドレスと同じインデックスア
ドレスによって指示されるエントリである。
【００９０】上記ＴＬＢインバリッド例外は、ＴＬＢヒ
ットにおけるページフォルトの場合に発生する。この例
外に対しては、例えば、まず、外部メモリ上に必要なペ
ージテーブルエントリを回復して、そのページテーブル
エントリ内のＶビットを論理値１にする。その後、当該
ページテーブルエントリを外部メモリからＰＴＥＬレジ
スタ５２にロードし、上述のロードＴＬＢインストラク
ションを発行してＰＴＥＨ，ＰＴＥＬの各レジスタ５
１，５２の値によってアドレス変換バッファＴＬＢの該
当エントリを更新する。
ットにおけるページフォルトの場合に発生する。この例
外に対しては、例えば、まず、外部メモリ上に必要なペ
ージテーブルエントリを回復して、そのページテーブル
エントリ内のＶビットを論理値１にする。その後、当該
ページテーブルエントリを外部メモリからＰＴＥＬレジ
スタ５２にロードし、上述のロードＴＬＢインストラク
ションを発行してＰＴＥＨ，ＰＴＥＬの各レジスタ５
１，５２の値によってアドレス変換バッファＴＬＢの該
当エントリを更新する。
【００９１】上記ＴＬＢイニシャルページライト例外に
ついては、それが検出されると、外部メモリ上の対応す
るページテーブルエントリのＤビットを論理値１にし、
当該ページテーブルエントリを外部メモリからＰＴＥＬ
レジスタ５２にロードした後、上述のロードＴＬＢイン
ストラクションを発行してＰＴＥＨ，ＰＴＥＬの各レジ
スタ５１，５２の値によってアドレス変換バッファＴＬ
Ｂの該当エントリを更新する。尚、例外要因とされた論
理アドレスの情報ｖｐｎ，ａｓｉｄはＰＴＥＨレジスタ
５１に保持されている。Ｄ＝１にされるべき状況は、メ
インメモリ上の物理ページ領域に最初に書込みが行われ
るときに発生される。仮想記憶においてページ入れ換え
の際に補助記憶装置とメインメモリ（例えば図３４の外
部メモリ）相互間でのデータの整合を図るためメインメ
モリの入れ換え対象ページの内容を補助記憶装置にコピ
ーバックするか否かの判定が必要とされる。ダーティー
ビットＤは、この判定のために利用される。
ついては、それが検出されると、外部メモリ上の対応す
るページテーブルエントリのＤビットを論理値１にし、
当該ページテーブルエントリを外部メモリからＰＴＥＬ
レジスタ５２にロードした後、上述のロードＴＬＢイン
ストラクションを発行してＰＴＥＨ，ＰＴＥＬの各レジ
スタ５１，５２の値によってアドレス変換バッファＴＬ
Ｂの該当エントリを更新する。尚、例外要因とされた論
理アドレスの情報ｖｐｎ，ａｓｉｄはＰＴＥＨレジスタ
５１に保持されている。Ｄ＝１にされるべき状況は、メ
インメモリ上の物理ページ領域に最初に書込みが行われ
るときに発生される。仮想記憶においてページ入れ換え
の際に補助記憶装置とメインメモリ（例えば図３４の外
部メモリ）相互間でのデータの整合を図るためメインメ
モリの入れ換え対象ページの内容を補助記憶装置にコピ
ーバックするか否かの判定が必要とされる。ダーティー
ビットＤは、この判定のために利用される。
【００９２】上記ＴＬＢプロテクト違反例外が検出され
ると、例外要因とされる論理アドレスの論理ページ番号
ｖｐｎがＰＴＥＨレジスタ５１に、そしてその論理アド
レスがＴＥＡレジスタ５４に書き込まれた後に、そのプ
ロテクト違反を解決するためのハンドラが起動される。
ると、例外要因とされる論理アドレスの論理ページ番号
ｖｐｎがＰＴＥＨレジスタ５１に、そしてその論理アド
レスがＴＥＡレジスタ５４に書き込まれた後に、そのプ
ロテクト違反を解決するためのハンドラが起動される。
【００９３】上記のように、ＭＭＵＣＲ．ＲＣをカウン
タとして使う場合、上記のＴＬＢミス例外の対策の際に
は、新たなバンクへエントリを登録することができるよ
うにするために、上記のようにインクリメントすること
が望ましい。これに対して、上記ＴＬＢインバリッド例
外、上記ＴＬＢイニシャルページライト例外及び上記Ｔ
ＬＢプロテクト違反例外の対策においては、ＭＭＵＣ
Ｒ．ＲＣをインクリメントしないことが望ましい。これ
らの対策においては、Ｄビット、あるいはＶビットの変
更だけが必要な場合があり、新たなバンクに登録せず
に、元のバンクに登録するようにした方がＴＬＢを有効
に使えるためである。もちろん、本発明は、このように
することに制限されるものではない。
タとして使う場合、上記のＴＬＢミス例外の対策の際に
は、新たなバンクへエントリを登録することができるよ
うにするために、上記のようにインクリメントすること
が望ましい。これに対して、上記ＴＬＢインバリッド例
外、上記ＴＬＢイニシャルページライト例外及び上記Ｔ
ＬＢプロテクト違反例外の対策においては、ＭＭＵＣ
Ｒ．ＲＣをインクリメントしないことが望ましい。これ
らの対策においては、Ｄビット、あるいはＶビットの変
更だけが必要な場合があり、新たなバンクに登録せず
に、元のバンクに登録するようにした方がＴＬＢを有効
に使えるためである。もちろん、本発明は、このように
することに制限されるものではない。
【００９４】図２９及び図３０にはＭＭＵＣＲレジスタ
のＭＭＵＣＲ．ＳＶ＝０（多重仮想記憶）におけるアド
レス変換バッファＴＬＢに関する例外検出フローの全体
が示される。図２９に従えば、論理アドレスのｖｐｎや
現在の空間番号ａｓｉｄに従って所定の手法でアドレス
変換バッファＴＬＢのインデックスが行われる（Ｓ
１）。これによってインデックスされたエントリがＳＨ
＝０（非共有）を含むときにはＡＳＩＤまたはＶＰＮが
不一致であれば（Ｓ２，Ｓ３）、ＴＬＢミス例外（ＥＸ
１）が検出される。インデックスされたエントリがＳＨ
＝１（共有）を含むときにはＡＳＩＤは比較されずＶＰ
Ｎが不一致であれば（Ｓ４）ＴＬＢミス例外（ＥＸ１）
が検出される。ＴＬＢヒットの場合（Ｓ３，Ｓ４のＹＥ
Ｓ）にはＶ＝１かが判定される（Ｓ５）。Ｖ＝０（イン
バリッド）であればＴＬＢインバリッド例外（ＥＸ２）
が検出される。Ｖ＝１（バリッド）の場合には図３０に
示されるように、ステータスレジスタＳＲ．ＭＤからユ
ーザモード（User）か特権モード（Privileged）かが判
定される（Ｓ６）。中央処理装置ＣＰＵがユーザモード
で動作しており、このモードで動作している中央処理装
置ＣＰＵによるアクセスによってリードされたところの
エントリが、特権モードでのアクセスを許容すること
（ユーザモードでのアクセス禁止）を示す情報ＰＲを有
している場合（ＰＲ＝００又は０１）、ＴＬＢプロテク
ト違反例外（ＥＸ３）が検出される。また、ユーザモー
ドでのアクセスにより、リードされたエントリ内の情報
ＰＲが１０と判定されたとき、このアクセスがリードの
アクセスタイプかライトのアクセスタイプかがさらに判
定される。図２１に示されているように、情報ＰＲが、
１０の場合、ユーザアクセスは、リードのアクセスタイ
プのみが許容される。そのため、上記アクセスが、ライ
トのアクセスタイプである場合には、アクセスタイプが
相違される（Ｓ７のｗｒｉｔｅ）ため、ＴＬＢプロテク
ト違反例外（ＥＸ３）が検出される。
のＭＭＵＣＲ．ＳＶ＝０（多重仮想記憶）におけるアド
レス変換バッファＴＬＢに関する例外検出フローの全体
が示される。図２９に従えば、論理アドレスのｖｐｎや
現在の空間番号ａｓｉｄに従って所定の手法でアドレス
変換バッファＴＬＢのインデックスが行われる（Ｓ
１）。これによってインデックスされたエントリがＳＨ
＝０（非共有）を含むときにはＡＳＩＤまたはＶＰＮが
不一致であれば（Ｓ２，Ｓ３）、ＴＬＢミス例外（ＥＸ
１）が検出される。インデックスされたエントリがＳＨ
＝１（共有）を含むときにはＡＳＩＤは比較されずＶＰ
Ｎが不一致であれば（Ｓ４）ＴＬＢミス例外（ＥＸ１）
が検出される。ＴＬＢヒットの場合（Ｓ３，Ｓ４のＹＥ
Ｓ）にはＶ＝１かが判定される（Ｓ５）。Ｖ＝０（イン
バリッド）であればＴＬＢインバリッド例外（ＥＸ２）
が検出される。Ｖ＝１（バリッド）の場合には図３０に
示されるように、ステータスレジスタＳＲ．ＭＤからユ
ーザモード（User）か特権モード（Privileged）かが判
定される（Ｓ６）。中央処理装置ＣＰＵがユーザモード
で動作しており、このモードで動作している中央処理装
置ＣＰＵによるアクセスによってリードされたところの
エントリが、特権モードでのアクセスを許容すること
（ユーザモードでのアクセス禁止）を示す情報ＰＲを有
している場合（ＰＲ＝００又は０１）、ＴＬＢプロテク
ト違反例外（ＥＸ３）が検出される。また、ユーザモー
ドでのアクセスにより、リードされたエントリ内の情報
ＰＲが１０と判定されたとき、このアクセスがリードの
アクセスタイプかライトのアクセスタイプかがさらに判
定される。図２１に示されているように、情報ＰＲが、
１０の場合、ユーザアクセスは、リードのアクセスタイ
プのみが許容される。そのため、上記アクセスが、ライ
トのアクセスタイプである場合には、アクセスタイプが
相違される（Ｓ７のｗｒｉｔｅ）ため、ＴＬＢプロテク
ト違反例外（ＥＸ３）が検出される。
【００９５】特権モードでのアクセスにおいてもＰＲ＝
００又は１０が判定されたときのリード／ライトのアク
セスタイプがＰＲの内容に対して反している（Ｓ８のｗ
ｒｉｔｅ）とＴＬＢプロテクト違反例外（ＥＸ４）が検
出される。すなわち、中央処理装置ＣＰＵが、ユーザモ
ードで動作しているか特権モードで動作しているかによ
りＰＲにより許容されるアクセス権は異なるが、何れの
場合も、ＰＲにより許容される以外のアクセスタイプで
アクセスをした場合には、ＴＬＢプロテクト違反例外
（ＥＸ３，４）が検出される。アクセスタイプがＰＲに
よって許容されたライト（Ｓ９，Ｓ１０のｗｒｉｔｅ）
である場合、エントリ内の情報Ｄが０（未書込みのペー
ジ）ならば、ＴＬＢイニシャルライト例外（ＥＸ５）が
検出される。また、エントリ内の情報Ｄが１の場合、エ
ントリ内の情報Ｃが１ならば、キャッシュユニットＣＡ
ＣＨＥがアクセスされることになる。Ｃ＝０ならばメイ
ンメモリ（例えば、図３４の外部メモリＲＡＭ，ＲＯ
Ｍ）がアクセスされることになる。アクセスタイプが、
ＰＲによって許容されたリード（Ｓ７〜Ｓ１０のｒｅａ
ｄ）である場合に、Ｃ＝１ならばキャッシュユニットＣ
ＡＣＨＥがアクセスされ、Ｃ＝０のときはメインメモリ
がアクセスされることになる。
００又は１０が判定されたときのリード／ライトのアク
セスタイプがＰＲの内容に対して反している（Ｓ８のｗ
ｒｉｔｅ）とＴＬＢプロテクト違反例外（ＥＸ４）が検
出される。すなわち、中央処理装置ＣＰＵが、ユーザモ
ードで動作しているか特権モードで動作しているかによ
りＰＲにより許容されるアクセス権は異なるが、何れの
場合も、ＰＲにより許容される以外のアクセスタイプで
アクセスをした場合には、ＴＬＢプロテクト違反例外
（ＥＸ３，４）が検出される。アクセスタイプがＰＲに
よって許容されたライト（Ｓ９，Ｓ１０のｗｒｉｔｅ）
である場合、エントリ内の情報Ｄが０（未書込みのペー
ジ）ならば、ＴＬＢイニシャルライト例外（ＥＸ５）が
検出される。また、エントリ内の情報Ｄが１の場合、エ
ントリ内の情報Ｃが１ならば、キャッシュユニットＣＡ
ＣＨＥがアクセスされることになる。Ｃ＝０ならばメイ
ンメモリ（例えば、図３４の外部メモリＲＡＭ，ＲＯ
Ｍ）がアクセスされることになる。アクセスタイプが、
ＰＲによって許容されたリード（Ｓ７〜Ｓ１０のｒｅａ
ｄ）である場合に、Ｃ＝１ならばキャッシュユニットＣ
ＡＣＨＥがアクセスされ、Ｃ＝０のときはメインメモリ
がアクセスされることになる。
【００９６】図３４には、図２０に示した各レジスタと
中央処理装置ＣＰＵとの接続関係が主に示されている。
上記各レジスタには、それぞれ固有のアドレスが割り当
てられている。中央処理装置ＣＰＵにより形成された論
理アドレスは、内部論理アドレスバスＶＡＢＵＳを介し
て、ＴＬＢ制御回路ＴＬＢ−Ｃ内の選択回路に供給され
る。この選択回路は、上記論理アドレスをデコードし、
論理アドレスが、レジスタに割り当てられた固有のアド
レスであった場合、レジスタを選択するための選択信号
を形成する。例えば、論理アドレスが、ＰＴＥＬレジス
タ５２に割り当てられたアドレスであった場合、選択回
路は、選択信号C４を形成して、該レジスタを選択す
る。同様にして、他のレジスタ（ＰＴＥＨ，ＭＭＵＣ
Ｒ，ＴＥＡ，ＴＴＢ）の選択も行われる。言い替えるな
らば、これらのレジスタは、アドレスマップされてい
る。選択されたレジスタに対する、中央処理装置ＣＰＵ
からのリード／ライトは、図示されていない内部制御バ
スを介して、中央処理装置ＣＰＵから各レジスタへ供給
されるリード／ライト制御信号によって、指示される。
勿論、この図面に示されているように、各レジスタと中
央処理装置ＣＰＵとは、内部データバスＤＢＵＳを介し
て互いに接続されている。各レジスタは、図２０に示し
た制御回路５０及びＴＬＢとも接続されているが、図面
が複雑になるのを避けるため、図３４には示されていな
い。中央処理装置ＣＰＵは、ソフトウエアを実行するこ
とにより、レジスタにデータを書き込むことができる。
すなわち、ソフトウエアの実行により、中央処理装置
は、レジスタに割り当てられた論理アドレスをバスＶＡ
ＢＵＳへ出力し、データをバスＤＢＵＳへ出力し、リー
ド／ライト制御信号でライトを指示することにより、レ
ジスタへデータを書き込むことができる。同様に、ソウ
トウエアの実行によって、中央処理装置ＣＰＵは、レジ
スタからデータを読み出すことも可能である。このよう
にソウフトウエアの実行により、ＰＴＥＨレジスタ５１
に対しては、論理空間番号、ＴＬＢミスの際の論理アド
レスを書き込むことが可能であり、ＰＴＥＬレジスタ５
２に対しては、リプレースの際のテーブルエントリを書
き込むことが可能であり、ＴＴＢレジスタ５３に対して
は、ベースアドレスを、ＴＥＡレジスタ５４に対して
は、プロテクト違反例外の際に論理アドレスを書き込む
ことが可能である。また、ＭＭＵＣＲレジスタ５５に対
しては、図１９に示されている種々の制御データを書き
込むことが可能であり、特定のビットをカウンタの様に
使うこともできる。
中央処理装置ＣＰＵとの接続関係が主に示されている。
上記各レジスタには、それぞれ固有のアドレスが割り当
てられている。中央処理装置ＣＰＵにより形成された論
理アドレスは、内部論理アドレスバスＶＡＢＵＳを介し
て、ＴＬＢ制御回路ＴＬＢ−Ｃ内の選択回路に供給され
る。この選択回路は、上記論理アドレスをデコードし、
論理アドレスが、レジスタに割り当てられた固有のアド
レスであった場合、レジスタを選択するための選択信号
を形成する。例えば、論理アドレスが、ＰＴＥＬレジス
タ５２に割り当てられたアドレスであった場合、選択回
路は、選択信号C４を形成して、該レジスタを選択す
る。同様にして、他のレジスタ（ＰＴＥＨ，ＭＭＵＣ
Ｒ，ＴＥＡ，ＴＴＢ）の選択も行われる。言い替えるな
らば、これらのレジスタは、アドレスマップされてい
る。選択されたレジスタに対する、中央処理装置ＣＰＵ
からのリード／ライトは、図示されていない内部制御バ
スを介して、中央処理装置ＣＰＵから各レジスタへ供給
されるリード／ライト制御信号によって、指示される。
勿論、この図面に示されているように、各レジスタと中
央処理装置ＣＰＵとは、内部データバスＤＢＵＳを介し
て互いに接続されている。各レジスタは、図２０に示し
た制御回路５０及びＴＬＢとも接続されているが、図面
が複雑になるのを避けるため、図３４には示されていな
い。中央処理装置ＣＰＵは、ソフトウエアを実行するこ
とにより、レジスタにデータを書き込むことができる。
すなわち、ソフトウエアの実行により、中央処理装置
は、レジスタに割り当てられた論理アドレスをバスＶＡ
ＢＵＳへ出力し、データをバスＤＢＵＳへ出力し、リー
ド／ライト制御信号でライトを指示することにより、レ
ジスタへデータを書き込むことができる。同様に、ソウ
トウエアの実行によって、中央処理装置ＣＰＵは、レジ
スタからデータを読み出すことも可能である。このよう
にソウフトウエアの実行により、ＰＴＥＨレジスタ５１
に対しては、論理空間番号、ＴＬＢミスの際の論理アド
レスを書き込むことが可能であり、ＰＴＥＬレジスタ５
２に対しては、リプレースの際のテーブルエントリを書
き込むことが可能であり、ＴＴＢレジスタ５３に対して
は、ベースアドレスを、ＴＥＡレジスタ５４に対して
は、プロテクト違反例外の際に論理アドレスを書き込む
ことが可能である。また、ＭＭＵＣＲレジスタ５５に対
しては、図１９に示されている種々の制御データを書き
込むことが可能であり、特定のビットをカウンタの様に
使うこともできる。
【００９７】図３４において、内部論理アドレスバスＶ
ＡＢＵＳは、制御回路５０、ＴＬＢにも接続されてい
る。制御回路５０には、上記したように論理アドレスの
オフセットを保持するためのラッチ回路が設けられてお
り、内部論理アドレスバスＶＡＢＵＳからの論理アドレ
スのオフセットが保持される。また、この内部論理アド
レスバスＶＡＢＵＳを介して、中央処理装置ＣＰＵから
論理アドレスが、ＴＬＢに供給され、インデックスアド
レス、検索用のアドレスとして使われる。勿論、制御回
路５０に設けられる上記ラッチ回路は、オフセットアド
レスだけでなく、論理アドレスの全てを保持する様にし
ても良い。
ＡＢＵＳは、制御回路５０、ＴＬＢにも接続されてい
る。制御回路５０には、上記したように論理アドレスの
オフセットを保持するためのラッチ回路が設けられてお
り、内部論理アドレスバスＶＡＢＵＳからの論理アドレ
スのオフセットが保持される。また、この内部論理アド
レスバスＶＡＢＵＳを介して、中央処理装置ＣＰＵから
論理アドレスが、ＴＬＢに供給され、インデックスアド
レス、検索用のアドレスとして使われる。勿論、制御回
路５０に設けられる上記ラッチ回路は、オフセットアド
レスだけでなく、論理アドレスの全てを保持する様にし
ても良い。
【００９８】この図面には、上記ＰＴＥＨレジスタ５１
と上記ＴＬＢとの接続だけが、明示的に示されている。
ＴＬＢのミス／ヒットの判定のための空間番号は、この
レジスタにセットされ、このレジスタから上記ＴＬＢへ
供給される。また、ＴＬＢのミス例外についての対策に
おいても、このレジスタから、上記したように論理アド
レス等が上記ＴＬＢへ供給される。
と上記ＴＬＢとの接続だけが、明示的に示されている。
ＴＬＢのミス／ヒットの判定のための空間番号は、この
レジスタにセットされ、このレジスタから上記ＴＬＢへ
供給される。また、ＴＬＢのミス例外についての対策に
おいても、このレジスタから、上記したように論理アド
レス等が上記ＴＬＢへ供給される。
【００９９】内部データバスＤＢＵＳ及び内部物理アド
レスバスＰＡＢＵＳは、このデータ処理装置に設けられ
た外部端子ＴＤ及びＴＡを介して、外部データバスＤＢ
ＵＳ及び外部アドレスバスＡＢＵＳに接続される。これ
らの外部バスには、例えば、同図に示されている様に、
外部メモリＲＡＭ，ＲＯＭが接続される。特に制限され
ないが、外部メモリＲＡＭは、揮発性メモリであり、上
記したような種々のテーブル等が形成される。また、外
部メモリＲＯＭは、不揮発性のメモリであり、種々のプ
ログラム（例えば、上記したハンドラ等のソフトウエ
ア）を格納している。
レスバスＰＡＢＵＳは、このデータ処理装置に設けられ
た外部端子ＴＤ及びＴＡを介して、外部データバスＤＢ
ＵＳ及び外部アドレスバスＡＢＵＳに接続される。これ
らの外部バスには、例えば、同図に示されている様に、
外部メモリＲＡＭ，ＲＯＭが接続される。特に制限され
ないが、外部メモリＲＡＭは、揮発性メモリであり、上
記したような種々のテーブル等が形成される。また、外
部メモリＲＯＭは、不揮発性のメモリであり、種々のプ
ログラム（例えば、上記したハンドラ等のソフトウエ
ア）を格納している。
【０１００】以上説明した実施例の作用効果を以下その
項目別に列挙する。
項目別に列挙する。
【０１０１】《メモリマップドＴＬＢ及びキャッシュメ
モリ》 キャッシュメモリＣＡＣＨＥ−Ｍのアドレスア
レイ部ＣＡ−ａｒｙをＨ'Ｆ０＊＊＊＊＊＊（＊は任
意）に、データアレイ部ＣＤ−ａｒｙをＨ'Ｆ１＊＊＊
＊＊＊に、アドレス変換バッファＴＬＢのアドレスアレ
イ部ＴＡ−ａｒｙをＨ'Ｆ２＊＊＊＊＊＊に、データア
レイ部ＴＤ−ａｒｙをＨ'Ｆ３＊＊＊＊＊＊にマッピン
グし、＊部分においてラインの指定及びバンクの指定な
どができるようにアドレスフォーマットが決定されるこ
とにより、キャッシュメモリＣＡＣＨＥ−Ｍ及びアドレ
ス変換バッファＴＬＢに対してアドレスアレイ部及びデ
ータアレイ部の何れに対しても任意のバンクの任意ライ
ンをアドレス指定可能にされる。これにより、殆どの命
令セットに必ず含まれるＭＯＶ命令のような一般的なデ
ータ転送命令を以てキャッシュメモリＣＡＣＨＥ−Ｍ及
びアドレス変換バッファＴＬＢに対してアクセスするこ
とができる。したがって、エントリの無効化やＵビット
のリード／ライトなどのためにアドレス変換バッファＴ
ＬＢやキャッシュメモリＣＡＣＨＥ−Ｍをアクセスする
ための専用命令を要さず、命令コードの種類を少なくで
き、命令語長の短縮に寄与できる。換言すれば、アドレ
ス変換バッファＴＬＢをアクセスするための専用命令を
採用する必要がないから、中央処理装置ＣＰＵの内部で
命令をデコードするための命令デコーダＩＤの論理規模
の増大を抑えることができる。更に、命令語長を短くし
なければならないようなマイクロコンピュータのアーク
テクチャ上の要請にも容易に対処できる。例えば本実施
例のマクロコンピュータＭＰＵが１６ビット固定長命令
を採用するならば、比較的短い命令コード故に当該命令
コードは貴重なリソースとして位置付けられる。このた
め、アドレス変換バッファＴＬＢをアドレス空間にマッ
ピングしアドレスを指定してアクセス可能にするという
ことは、命令デコーダＩＤのハードウェア変更量を少な
くでき、命令コードの新規追加を不要にできる。
モリ》 キャッシュメモリＣＡＣＨＥ−Ｍのアドレスア
レイ部ＣＡ−ａｒｙをＨ'Ｆ０＊＊＊＊＊＊（＊は任
意）に、データアレイ部ＣＤ−ａｒｙをＨ'Ｆ１＊＊＊
＊＊＊に、アドレス変換バッファＴＬＢのアドレスアレ
イ部ＴＡ−ａｒｙをＨ'Ｆ２＊＊＊＊＊＊に、データア
レイ部ＴＤ−ａｒｙをＨ'Ｆ３＊＊＊＊＊＊にマッピン
グし、＊部分においてラインの指定及びバンクの指定な
どができるようにアドレスフォーマットが決定されるこ
とにより、キャッシュメモリＣＡＣＨＥ−Ｍ及びアドレ
ス変換バッファＴＬＢに対してアドレスアレイ部及びデ
ータアレイ部の何れに対しても任意のバンクの任意ライ
ンをアドレス指定可能にされる。これにより、殆どの命
令セットに必ず含まれるＭＯＶ命令のような一般的なデ
ータ転送命令を以てキャッシュメモリＣＡＣＨＥ−Ｍ及
びアドレス変換バッファＴＬＢに対してアクセスするこ
とができる。したがって、エントリの無効化やＵビット
のリード／ライトなどのためにアドレス変換バッファＴ
ＬＢやキャッシュメモリＣＡＣＨＥ−Ｍをアクセスする
ための専用命令を要さず、命令コードの種類を少なくで
き、命令語長の短縮に寄与できる。換言すれば、アドレ
ス変換バッファＴＬＢをアクセスするための専用命令を
採用する必要がないから、中央処理装置ＣＰＵの内部で
命令をデコードするための命令デコーダＩＤの論理規模
の増大を抑えることができる。更に、命令語長を短くし
なければならないようなマイクロコンピュータのアーク
テクチャ上の要請にも容易に対処できる。例えば本実施
例のマクロコンピュータＭＰＵが１６ビット固定長命令
を採用するならば、比較的短い命令コード故に当該命令
コードは貴重なリソースとして位置付けられる。このた
め、アドレス変換バッファＴＬＢをアドレス空間にマッ
ピングしアドレスを指定してアクセス可能にするという
ことは、命令デコーダＩＤのハードウェア変更量を少な
くでき、命令コードの新規追加を不要にできる。
【０１０２】更に、そのようなアドレスフォーマットは
連想書込みの有無を任意に指定できる連想ビットＡを含
み、アドレスで選択されたラインのアドレスタグＴＡＧ
や論理ページ番号のような被検索アドレス情報と書込み
データ中の検索アドレス情報とのアドレス比較が一致の
場合にのみ書込みを実行するかを選択できるので、本来
アドレス比較を要するエントリの無効化の処理とデバイ
ステスト時のような本来アドレス比較を要しないような
書き換えとの双方の要求に容易に対処することができ
る。
連想書込みの有無を任意に指定できる連想ビットＡを含
み、アドレスで選択されたラインのアドレスタグＴＡＧ
や論理ページ番号のような被検索アドレス情報と書込み
データ中の検索アドレス情報とのアドレス比較が一致の
場合にのみ書込みを実行するかを選択できるので、本来
アドレス比較を要するエントリの無効化の処理とデバイ
ステスト時のような本来アドレス比較を要しないような
書き換えとの双方の要求に容易に対処することができ
る。
【０１０３】《アドレスタグのライトバックへの考慮》
ページサイズがキャッシュメモリの１個のバンクにお
けるデータ記憶容量よりも小さな容量とされる場合に、
そのページサイズに対応した物理ページ番号を全ビット
保有できるサイズのアドレスタグＴＡＧのフィールドを
採用し、アドレス比較に必要なビット数を超えてそこに
物理アドレス情報を保有させることにより、インデック
スされたキャッシュエントリに対するアドレス比較とラ
イトバックの双方の要求を満足することができる。これ
はページサイズを可変に設定できるマイクロコンピュー
タの場合だけでなく、データ記憶容量の大きなキャッシ
ュメモリを内蔵しなければならない場合にも同様に機能
する。
ページサイズがキャッシュメモリの１個のバンクにお
けるデータ記憶容量よりも小さな容量とされる場合に、
そのページサイズに対応した物理ページ番号を全ビット
保有できるサイズのアドレスタグＴＡＧのフィールドを
採用し、アドレス比較に必要なビット数を超えてそこに
物理アドレス情報を保有させることにより、インデック
スされたキャッシュエントリに対するアドレス比較とラ
イトバックの双方の要求を満足することができる。これ
はページサイズを可変に設定できるマイクロコンピュー
タの場合だけでなく、データ記憶容量の大きなキャッシ
ュメモリを内蔵しなければならない場合にも同様に機能
する。
【０１０４】《複数ページサイズのサポート》 図４及
び図１９に示されるようにページテーブルエントリ及び
ＴＬＢエントリは上記サイズビットＳＺを有し、論理ペ
ージサイズがページ毎に可変に設定可能とされ、４ウェ
イ・セットアソシアティブ形式のアドレス変換バッファ
ＴＬＢは可変に設定可能にされる複数の論理ページサイ
ズに対して共通利用される。本実施例ではマイクロコン
ピュータがサポートする論理ページサイズは１ＫＢと４
ＫＢの２種類とされる。そしてアドレス変換バッファＴ
ＬＢに対するインデックス用アドレスの指定方法は４Ｋ
Ｂと１ＫＢの双方において共通化され、図１６及び図１
７に示されるように全部で３２ビットの論理アドレスに
おけるビット１２〜ビット１６即ちｖｐｎ（１６−１
２）がアドレス変換バッファＴＬＢのインデックスに利
用される。論理ページの最大サイズ４ＫＢは最小サイズ
１ＫＢの２の２乗倍とされ、このときにバンク数は２の
２乗個（４個）存在されるから、アドレス変換バッファ
ＴＬＢ全体としては４ＫＢページサイズとほぼ同様に、
どの論理ページ番号のエントリについても全体で１２８
個保有可能にされる。
び図１９に示されるようにページテーブルエントリ及び
ＴＬＢエントリは上記サイズビットＳＺを有し、論理ペ
ージサイズがページ毎に可変に設定可能とされ、４ウェ
イ・セットアソシアティブ形式のアドレス変換バッファ
ＴＬＢは可変に設定可能にされる複数の論理ページサイ
ズに対して共通利用される。本実施例ではマイクロコン
ピュータがサポートする論理ページサイズは１ＫＢと４
ＫＢの２種類とされる。そしてアドレス変換バッファＴ
ＬＢに対するインデックス用アドレスの指定方法は４Ｋ
Ｂと１ＫＢの双方において共通化され、図１６及び図１
７に示されるように全部で３２ビットの論理アドレスに
おけるビット１２〜ビット１６即ちｖｐｎ（１６−１
２）がアドレス変換バッファＴＬＢのインデックスに利
用される。論理ページの最大サイズ４ＫＢは最小サイズ
１ＫＢの２の２乗倍とされ、このときにバンク数は２の
２乗個（４個）存在されるから、アドレス変換バッファ
ＴＬＢ全体としては４ＫＢページサイズとほぼ同様に、
どの論理ページ番号のエントリについても全体で１２８
個保有可能にされる。
【０１０５】ヒット判定のためのアドレス比較のビット
数は図２４に基づいて説明したように論理ページサイズ
に応じて変化されなければならない。論理ページサイズ
が１ＫＢの場合には４ＫＢの場合に比べてｖｐｎ（１１
−１０）をＶＰＮ（１１−１０）と比較しなければなら
ない。アドレス変換バッファＴＬＢはそのような比較対
象のビット数を全てカバーできるようにＶＰＮ（３１−
１７）とＶＰＮ（１１−１０）の記憶領域を備え、且
つ、物理ページ番号ＰＰＮに対しても２２ビットの記憶
領域を備えている。アドレス変換バッファＴＬＢは各エ
ントリのデータ部にそれがサポートする論理ページサイ
ズを示すサイズビットＳＺを有し、その値に応じてヒッ
ト判定のためのアドレス比較のビット数を変化させる。
図２４で説明したように、サイズビットＳＺ＝１（論理
ページサイズ＝４ＫＢ）の場合にはＶＰＮ（３１−１
７）が論理アドレスの対応ビットとの比較対象とされ、
サイズビットＳＺ＝０（論理ページサイズ＝１ＫＢ）の
場合にはＶＰＮ（３１−１７），ＶＰＮ（１１−１０）
が論理アドレスの対応ビットとの比較対象とされる。
数は図２４に基づいて説明したように論理ページサイズ
に応じて変化されなければならない。論理ページサイズ
が１ＫＢの場合には４ＫＢの場合に比べてｖｐｎ（１１
−１０）をＶＰＮ（１１−１０）と比較しなければなら
ない。アドレス変換バッファＴＬＢはそのような比較対
象のビット数を全てカバーできるようにＶＰＮ（３１−
１７）とＶＰＮ（１１−１０）の記憶領域を備え、且
つ、物理ページ番号ＰＰＮに対しても２２ビットの記憶
領域を備えている。アドレス変換バッファＴＬＢは各エ
ントリのデータ部にそれがサポートする論理ページサイ
ズを示すサイズビットＳＺを有し、その値に応じてヒッ
ト判定のためのアドレス比較のビット数を変化させる。
図２４で説明したように、サイズビットＳＺ＝１（論理
ページサイズ＝４ＫＢ）の場合にはＶＰＮ（３１−１
７）が論理アドレスの対応ビットとの比較対象とされ、
サイズビットＳＺ＝０（論理ページサイズ＝１ＫＢ）の
場合にはＶＰＮ（３１−１７），ＶＰＮ（１１−１０）
が論理アドレスの対応ビットとの比較対象とされる。
【０１０６】このように複数ページサイズを選択的にサ
ポートするマイクロコンピュータは、システムに実装さ
れる実メモリの全記憶容量が少ない場合に論理ページの
サイズを比較的小さくして各プロセスによるメモリ利用
効率を向上させたいという要求にも容易に対応できる。
このとき、最大論理ページサイズが最小サイズの２のべ
き乗数倍にされ、そのセットアソシアティブ方式のアド
レス変換バッファＴＬＢのバンクの数をその２のべき乗
数以上にすることにより、インデックスアドレスの指定
手法を最大論理ページサイズのものに統一化しても、選
ばれている論理ページサイズが最大であっても最小であ
っても、原理的にはどの論理ページ番号のエントリにつ
いてもアドレス変換バッファＴＬＢに保有可能にするこ
とができる。複数ページサイズをサポートするアドレス
変換バッファＴＬＢをセットアソシアティブ形式のキャ
ッシュメモリで実現することは、これをＣＡＭで構成す
る場合に比べてチップ専有面積と消費電力を共に半減さ
せることができる。
ポートするマイクロコンピュータは、システムに実装さ
れる実メモリの全記憶容量が少ない場合に論理ページの
サイズを比較的小さくして各プロセスによるメモリ利用
効率を向上させたいという要求にも容易に対応できる。
このとき、最大論理ページサイズが最小サイズの２のべ
き乗数倍にされ、そのセットアソシアティブ方式のアド
レス変換バッファＴＬＢのバンクの数をその２のべき乗
数以上にすることにより、インデックスアドレスの指定
手法を最大論理ページサイズのものに統一化しても、選
ばれている論理ページサイズが最大であっても最小であ
っても、原理的にはどの論理ページ番号のエントリにつ
いてもアドレス変換バッファＴＬＢに保有可能にするこ
とができる。複数ページサイズをサポートするアドレス
変換バッファＴＬＢをセットアソシアティブ形式のキャ
ッシュメモリで実現することは、これをＣＡＭで構成す
る場合に比べてチップ専有面積と消費電力を共に半減さ
せることができる。
【０１０７】《複数のインデックス方法をサポート》
複数のプロセスが存在し、夫々のプロセスが夫々のアド
レス変換情報を有し、プロセス番号ａｓｉｄによって区
別される多重仮想記憶をサポートする場合に、アドレス
変換バッファＴＬＢのインデックスアドレスを指定する
手法として、図１６に示されるように論理アドレスの一
部のみをデコードする手法と、図１７に示されるように
排他的論理和ゲートＸＯＲによってその論理アドレスの
一部を現在のプロセス番号ａｓｉｄの一部によって修飾
した結果をデコードする手法とを、レジスタＭＭＵＣ
Ｒ．ＩＸの論理値にしたがって指示することができる。
これによれば、多重仮想記憶において多くのプロセスが
並列的に起動される利用形態においてヒット率の低下を
抑えることができるように、その利用形態に応じてイン
デックス方法を選択可能にすることができる。また、論
理アドレスの一部を当該論理アドレスを利用するプロセ
スの番号ａｓｉｄによって修飾し、これを以てバッファ
メモリをインデックスすることにより、多重仮想記憶に
おいて多くのプロセスが並列的に起動される利用形態に
おいてヒット率の低下を抑えることができる。
複数のプロセスが存在し、夫々のプロセスが夫々のアド
レス変換情報を有し、プロセス番号ａｓｉｄによって区
別される多重仮想記憶をサポートする場合に、アドレス
変換バッファＴＬＢのインデックスアドレスを指定する
手法として、図１６に示されるように論理アドレスの一
部のみをデコードする手法と、図１７に示されるように
排他的論理和ゲートＸＯＲによってその論理アドレスの
一部を現在のプロセス番号ａｓｉｄの一部によって修飾
した結果をデコードする手法とを、レジスタＭＭＵＣ
Ｒ．ＩＸの論理値にしたがって指示することができる。
これによれば、多重仮想記憶において多くのプロセスが
並列的に起動される利用形態においてヒット率の低下を
抑えることができるように、その利用形態に応じてイン
デックス方法を選択可能にすることができる。また、論
理アドレスの一部を当該論理アドレスを利用するプロセ
スの番号ａｓｉｄによって修飾し、これを以てバッファ
メモリをインデックスすることにより、多重仮想記憶に
おいて多くのプロセスが並列的に起動される利用形態に
おいてヒット率の低下を抑えることができる。
【０１０８】《リプレースの自由度》 上述の如くアド
レス変換バッファＴＬＢは、夫々のインデックスアドレ
スが共通化された複数バンクＢＮＫ０〜ＢＮＫ３を持つ
４ウェイ・セットアソシアティブ方式のキャッシュメモ
リとして構成され、キャッシュミスなどにおいてその複
数バンクの中から記憶情報を置換すべき場合に当該置換
されるべきセットは、中央処理装置３によるソフトウェ
アの実行によって任意に指定可能にされる。図１９に示
されるＭＭＵＣＲ．ＲＣは、上記バンクを任意に指定す
るための２ビットの情報が設定されるレジスタである。
これに設定された値が図１８のデコーダ１７によって解
読されることにより４個のバンクＢＮＫ０〜ＢＮＫ３の
中から一つを選ぶ信号（ＢＳＬ１〜ＢＳＬ４）が形成さ
れ、これにより、インデックスアドレス２で指定された
４個のバンクＢＮＫ０〜ＢＮＫ３の内の一つが置換対象
とされる。ＭＭＵＣＲ．ＲＣはランダムカウンタのよう
な計数手段とされる。ＭＭＵＣＲ．ＲＣのビット数の２
のべき乗数は上記バッファメモリ１のバンクの数（＝
４）に一致される。制御回路（ＣＴＲＬ）５０は、図２
７に基づいて説明したようにアドレス変換バッファＴＬ
Ｂに対する記憶情報の置換が必要になった（ＴＬＢミ
ス）場合にそのＭＭＵＣＲ．ＲＣを１インクリメント
し、何れのバンクもインデックスされた記憶領域に有効
なデータを保持している（インデックスされた各エント
リはＶ＝１を保有する）場合にはそのインクリメントさ
れた結果を置換すべきバンク番号とし、何れかのバンク
がインデックスされた記憶領域に有効なデータを保持し
ていない（インデックスされた何れかのエントリはＶ＝
０を保有する）場合にはそのバンク番号をＭＭＵＣＲ．
ＲＣにセットし且つセットされた番号のバンクを置換す
べきバンクとする、という一定の規則に従って置換すべ
きバンクを指定する。このとき、ＭＭＵＣＲ．ＲＣの各
ビットは中央処理装置３によるソフトウェアの実行によ
って任意に値が変更可能な対象とされる。すなわち、Ｍ
ＭＵＣＲ．ＲＣはＴＬＢミスの発生によって＋１される
動作に限定されない。特定の値を除外するようにＭＭＵ
ＣＲ．ＲＣを更新してもよい。さらに、中央処理装置Ｃ
ＰＵが実行するソフトウェアのアルゴリズム次第で、
（ａ）ランダム、（ｂ）最初にロードされたものからリ
プレースするＦＩＦＯ、（ｃ）最後に参照されたものか
らリプレースするＬＲＵ（Least Recentry Used）、な
どに従い、ＭＭＵＣＲ．ＲＣを更新してリプレースを行
う自由度も保証できる。
レス変換バッファＴＬＢは、夫々のインデックスアドレ
スが共通化された複数バンクＢＮＫ０〜ＢＮＫ３を持つ
４ウェイ・セットアソシアティブ方式のキャッシュメモ
リとして構成され、キャッシュミスなどにおいてその複
数バンクの中から記憶情報を置換すべき場合に当該置換
されるべきセットは、中央処理装置３によるソフトウェ
アの実行によって任意に指定可能にされる。図１９に示
されるＭＭＵＣＲ．ＲＣは、上記バンクを任意に指定す
るための２ビットの情報が設定されるレジスタである。
これに設定された値が図１８のデコーダ１７によって解
読されることにより４個のバンクＢＮＫ０〜ＢＮＫ３の
中から一つを選ぶ信号（ＢＳＬ１〜ＢＳＬ４）が形成さ
れ、これにより、インデックスアドレス２で指定された
４個のバンクＢＮＫ０〜ＢＮＫ３の内の一つが置換対象
とされる。ＭＭＵＣＲ．ＲＣはランダムカウンタのよう
な計数手段とされる。ＭＭＵＣＲ．ＲＣのビット数の２
のべき乗数は上記バッファメモリ１のバンクの数（＝
４）に一致される。制御回路（ＣＴＲＬ）５０は、図２
７に基づいて説明したようにアドレス変換バッファＴＬ
Ｂに対する記憶情報の置換が必要になった（ＴＬＢミ
ス）場合にそのＭＭＵＣＲ．ＲＣを１インクリメント
し、何れのバンクもインデックスされた記憶領域に有効
なデータを保持している（インデックスされた各エント
リはＶ＝１を保有する）場合にはそのインクリメントさ
れた結果を置換すべきバンク番号とし、何れかのバンク
がインデックスされた記憶領域に有効なデータを保持し
ていない（インデックスされた何れかのエントリはＶ＝
０を保有する）場合にはそのバンク番号をＭＭＵＣＲ．
ＲＣにセットし且つセットされた番号のバンクを置換す
べきバンクとする、という一定の規則に従って置換すべ
きバンクを指定する。このとき、ＭＭＵＣＲ．ＲＣの各
ビットは中央処理装置３によるソフトウェアの実行によ
って任意に値が変更可能な対象とされる。すなわち、Ｍ
ＭＵＣＲ．ＲＣはＴＬＢミスの発生によって＋１される
動作に限定されない。特定の値を除外するようにＭＭＵ
ＣＲ．ＲＣを更新してもよい。さらに、中央処理装置Ｃ
ＰＵが実行するソフトウェアのアルゴリズム次第で、
（ａ）ランダム、（ｂ）最初にロードされたものからリ
プレースするＦＩＦＯ、（ｃ）最後に参照されたものか
らリプレースするＬＲＵ（Least Recentry Used）、な
どに従い、ＭＭＵＣＲ．ＲＣを更新してリプレースを行
う自由度も保証できる。
【０１０９】このようにアドレス変換バッファＴＬＢの
エントリを置き換えるためのリプレースメントアルゴリ
ズムを固定化せず、置き換えるべきバンクをソフトウェ
アで任意に決定可能にすることにより、データ処理の都
合上、常に特定の変換対をアドレス変換バッファＴＬＢ
にエントリとして格納しておきたいという要求や、特定
のエントリをリプレース対象にしたくないという要求に
容易に答えることができるようになる。
エントリを置き換えるためのリプレースメントアルゴリ
ズムを固定化せず、置き換えるべきバンクをソフトウェ
アで任意に決定可能にすることにより、データ処理の都
合上、常に特定の変換対をアドレス変換バッファＴＬＢ
にエントリとして格納しておきたいという要求や、特定
のエントリをリプレース対象にしたくないという要求に
容易に答えることができるようになる。
【０１１０】《単一仮想記憶と多重仮想記憶のサポー
ト》 本実施例のマイクロコンピュータは、複数のプロ
セスの夫々が論理空間の全域にわたる各々のアドレス変
換情報を有するときにはプロセス番号ａｓｉｄによって
論理アドレスを修飾或いは拡張する多重仮想記憶を、ま
た、複数のプロセスに論理アドレス空間の一部が排他的
に割り当てられ夫々のプロセスがそれに割り当てられた
論理アドレス空間のアドレス変換情報を有するときには
プロセス番号ａｓｉｄによって論理アドレスを修飾或い
は拡張しない単一仮想記憶を選択可能とされる。そのよ
うな仮想記憶についての制御は、図１９に例示されるＭ
ＭＵＣＲ．ＳＶの値によって指示される。ＭＭＵＣＲ．
ＳＶの値は中央処理装置３がソフトウェアを実行するこ
とによって任意に設定される。単一仮想記憶と多重仮想
記憶との概念的な相違は図３２で説明した通りであり、
その他の代表的な相違点については図３１に例示されて
いる。図４に示されるようにアドレス変換バッファＴＬ
Ｂは論理ページ番号ＶＰＮと物理ページＰＰＮ番号と共
にプロセス番号ＡＳＩＤのフィールドを有する。このフ
ィールドの値は、単一仮想記憶か多重仮想記憶かでその
処理内容が相違されることになる。あるＴＬＢエントリ
に含まれるプロセス番号に対応される論理ページが他の
プロセスと共有不可能とされるとき、多重仮想記憶にお
いてそのプロセス番号ＡＳＩＤは図２９で説明したよう
にアドレス変換バッファＴＬＢのＴＬＢヒット／ミスの
判定に用いられる。したがって、アドレス変換バッファ
ＴＬＢに格納されているエントリの論理ページ番号ＶＰ
Ｎが論理ページアドレスｖｐｎに一致すると共に当該エ
ントリのプロセス番号ＡＳＩＤが現在のプロセスの番号
ａｓｉｄに一致していなければＴＬＢヒットとはされな
い。単一仮想記憶においてはそのプロセス番号ＡＳＩＤ
はメモリ保護情報（ドメイン番号）として使用される。
ユーザモードにおいて非共有ページについての他プロセ
スによる当該ページアクセスはＴＬＢプロテクト違反例
外としてソフトウェアにより処理される。
ト》 本実施例のマイクロコンピュータは、複数のプロ
セスの夫々が論理空間の全域にわたる各々のアドレス変
換情報を有するときにはプロセス番号ａｓｉｄによって
論理アドレスを修飾或いは拡張する多重仮想記憶を、ま
た、複数のプロセスに論理アドレス空間の一部が排他的
に割り当てられ夫々のプロセスがそれに割り当てられた
論理アドレス空間のアドレス変換情報を有するときには
プロセス番号ａｓｉｄによって論理アドレスを修飾或い
は拡張しない単一仮想記憶を選択可能とされる。そのよ
うな仮想記憶についての制御は、図１９に例示されるＭ
ＭＵＣＲ．ＳＶの値によって指示される。ＭＭＵＣＲ．
ＳＶの値は中央処理装置３がソフトウェアを実行するこ
とによって任意に設定される。単一仮想記憶と多重仮想
記憶との概念的な相違は図３２で説明した通りであり、
その他の代表的な相違点については図３１に例示されて
いる。図４に示されるようにアドレス変換バッファＴＬ
Ｂは論理ページ番号ＶＰＮと物理ページＰＰＮ番号と共
にプロセス番号ＡＳＩＤのフィールドを有する。このフ
ィールドの値は、単一仮想記憶か多重仮想記憶かでその
処理内容が相違されることになる。あるＴＬＢエントリ
に含まれるプロセス番号に対応される論理ページが他の
プロセスと共有不可能とされるとき、多重仮想記憶にお
いてそのプロセス番号ＡＳＩＤは図２９で説明したよう
にアドレス変換バッファＴＬＢのＴＬＢヒット／ミスの
判定に用いられる。したがって、アドレス変換バッファ
ＴＬＢに格納されているエントリの論理ページ番号ＶＰ
Ｎが論理ページアドレスｖｐｎに一致すると共に当該エ
ントリのプロセス番号ＡＳＩＤが現在のプロセスの番号
ａｓｉｄに一致していなければＴＬＢヒットとはされな
い。単一仮想記憶においてはそのプロセス番号ＡＳＩＤ
はメモリ保護情報（ドメイン番号）として使用される。
ユーザモードにおいて非共有ページについての他プロセ
スによる当該ページアクセスはＴＬＢプロテクト違反例
外としてソフトウェアにより処理される。
【０１１１】ＭＭＵＣＲ．ＳＶの値を中央処理装置ＣＰ
Ｕを介して設定することにより単一仮想記憶と多重仮想
記憶の双方を選択的にサポート可能にすることにより、
アドレス変換機構の使い勝手を向上させることができ
る。多重仮想記憶におけるプロセス番号ＡＳＩＤを単一
仮想記憶におけるメモリ保護情報として使用することに
より、その場合におけるメモリ保護の完全化を容易に実
現することができる。
Ｕを介して設定することにより単一仮想記憶と多重仮想
記憶の双方を選択的にサポート可能にすることにより、
アドレス変換機構の使い勝手を向上させることができ
る。多重仮想記憶におけるプロセス番号ＡＳＩＤを単一
仮想記憶におけるメモリ保護情報として使用することに
より、その場合におけるメモリ保護の完全化を容易に実
現することができる。
【０１１２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
アドレス変換バッファやキャッシュメモリのウェイ数即
ちバンクの数は５以上例えば８にすることも可能であ
る。マイクロコンピュータがサポートするアドレス空間
のサイズは４ＧＢに限定されず、それに応じて論理アド
レスのビット数も制限されない。サポートするページサ
イズも適宜のサイズに、且つサポートする種類の数も適
宜変更可能である。また、ＴＬＢエントリとして保有す
る論理ページ番号ＶＰＮは上記実施例のようにインデッ
クスに利用される対応ビットを除いたものとする構成に
限定されず、論理ページ番号の全ビットをＴＬＢエント
リとして保有することもできる。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
アドレス変換バッファやキャッシュメモリのウェイ数即
ちバンクの数は５以上例えば８にすることも可能であ
る。マイクロコンピュータがサポートするアドレス空間
のサイズは４ＧＢに限定されず、それに応じて論理アド
レスのビット数も制限されない。サポートするページサ
イズも適宜のサイズに、且つサポートする種類の数も適
宜変更可能である。また、ＴＬＢエントリとして保有す
る論理ページ番号ＶＰＮは上記実施例のようにインデッ
クスに利用される対応ビットを除いたものとする構成に
限定されず、論理ページ番号の全ビットをＴＬＢエント
リとして保有することもできる。
【０１１３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるアドレ
ス変換バッファとキャッシュメモリの双方を内蔵した１
チップ型のマイクロコンピュータに利用した場合につい
て説明したが本発明はそれに限定されず少なくとも中央
処理装置と共に何れか一方を内蔵するデータ処理装置に
広く適用することができる。
なされた発明をその背景となった利用分野であるアドレ
ス変換バッファとキャッシュメモリの双方を内蔵した１
チップ型のマイクロコンピュータに利用した場合につい
て説明したが本発明はそれに限定されず少なくとも中央
処理装置と共に何れか一方を内蔵するデータ処理装置に
広く適用することができる。
【０１１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１１５】すなわち、殆どの命令セットに含まれるＭ
ＯＶ命令のような一般的なデータ転送命令を以てキャッ
シュメモリやアドレス変換バッファに対してアクセスす
ることができる。したがって、エントリの無効化などの
ためにアドレス変換バッファやキャッシュメモリをアク
セスするための専用命令を要さず、命令コードの種類を
少なくでき、命令語長の短縮に寄与できる。したがっ
て、アドレス変換バッファやキャッシュメモリをアクセ
スするための専用命令を採用する必要がないから、中央
処理装置の命令デコーダの論理規模の増大を抑えること
ができる。
ＯＶ命令のような一般的なデータ転送命令を以てキャッ
シュメモリやアドレス変換バッファに対してアクセスす
ることができる。したがって、エントリの無効化などの
ためにアドレス変換バッファやキャッシュメモリをアク
セスするための専用命令を要さず、命令コードの種類を
少なくでき、命令語長の短縮に寄与できる。したがっ
て、アドレス変換バッファやキャッシュメモリをアクセ
スするための専用命令を採用する必要がないから、中央
処理装置の命令デコーダの論理規模の増大を抑えること
ができる。
【０１１６】更に、命令語長を短くしなければならない
ようなマイクロコンピュータのアークテクチャ上の要請
にも容易に対処できる。マイクロコンピュータが比較的
数句内ビット数の固定長命令を採用するならば、比較的
短い命令コード故に当該命令コードは貴重なリソースと
して位置付けられる。このため、アドレス変換バッファ
やキャッシュメモリをアドレス空間にマッピングしアド
レスを指定してアクセス可能にするということは、命令
デコーダのハードウェア変更量を少なくでき、命令コー
ドの新規追加を不要にできる。
ようなマイクロコンピュータのアークテクチャ上の要請
にも容易に対処できる。マイクロコンピュータが比較的
数句内ビット数の固定長命令を採用するならば、比較的
短い命令コード故に当該命令コードは貴重なリソースと
して位置付けられる。このため、アドレス変換バッファ
やキャッシュメモリをアドレス空間にマッピングしアド
レスを指定してアクセス可能にするということは、命令
デコーダのハードウェア変更量を少なくでき、命令コー
ドの新規追加を不要にできる。
【０１１７】書込みに際して連想書込みをサポートする
ことにより、アドレス指定だけでは考慮されない被検索
アドレス情報を書込み可否の条件とするから、誤りなく
エントリを無効化する操作を保証できる。
ことにより、アドレス指定だけでは考慮されない被検索
アドレス情報を書込み可否の条件とするから、誤りなく
エントリを無効化する操作を保証できる。
【０１１８】連想書込みを非選択可能にすることによ
り、所定論理値のデータを書き込んだ後それと同じ論理
値のデータが読み出せるか否かを検証するような連想メ
モリ部のデバイステストへの対応も可能になる。
り、所定論理値のデータを書き込んだ後それと同じ論理
値のデータが読み出せるか否かを検証するような連想メ
モリ部のデバイステストへの対応も可能になる。
【０１１９】キャッシュメモリの１個のバンクにおける
データ記憶容量がページサイズよりも大きな場合に、そ
のページサイズに対応した物理ページアドレスを全ビッ
ト保有できるサイズのアドレスタグのフィールドを採用
し、アドレス比較に必要なビット数を超えてそこに物理
アドレス情報を保有させることにより、キャッシュメモ
リの連想動作という観点ではアドレスタグに物理ページ
アドレスの全部を含める必要はないものの、ライトバッ
ク方式では新たなエントリによって置き換えられるべき
エントリの書込み先アドレスを当該エントリのアドレス
タグの情報を利用して生成しなければならないという要
求を満足させることができる。これにより、キャッシュ
メモリのデータ記憶容量の増大や論理ページサイズの可
変化に際して、インデックスされたキャッシュエントリ
に対するアドレス比較とライトバックの双方を達成でき
る。
データ記憶容量がページサイズよりも大きな場合に、そ
のページサイズに対応した物理ページアドレスを全ビッ
ト保有できるサイズのアドレスタグのフィールドを採用
し、アドレス比較に必要なビット数を超えてそこに物理
アドレス情報を保有させることにより、キャッシュメモ
リの連想動作という観点ではアドレスタグに物理ページ
アドレスの全部を含める必要はないものの、ライトバッ
ク方式では新たなエントリによって置き換えられるべき
エントリの書込み先アドレスを当該エントリのアドレス
タグの情報を利用して生成しなければならないという要
求を満足させることができる。これにより、キャッシュ
メモリのデータ記憶容量の増大や論理ページサイズの可
変化に際して、インデックスされたキャッシュエントリ
に対するアドレス比較とライトバックの双方を達成でき
る。
【図１】キャッシュメモリ及びアドレス変換バッファの
メモリマッピングについての一実施例説明図である。
メモリマッピングについての一実施例説明図である。
【図２】本発明の一実施例に係るマイクロコンピュータ
のブロック図である。
のブロック図である。
【図３】本実施例のマイクロコンピュータにおけるアド
レス空間の一例マッピング図である。
レス空間の一例マッピング図である。
【図４】ページサイズ可変の論理アドレスのフォーマッ
ト及びＴＬＢエントリの説明図である。
ト及びＴＬＢエントリの説明図である。
【図５】アドレス変換ユニットの一例ブロック図であ
る。
る。
【図６】複数ページサイズをサポートするアドレス変換
バッファの説明図である。
バッファの説明図である。
【図７】メモリマッピングされたアドレス変換バッファ
のためのアドレス及びデータの一例フォーマット図であ
る。
のためのアドレス及びデータの一例フォーマット図であ
る。
【図８】エントリ無効化処理の一例フローチャートであ
る。
る。
【図９】キャッシュエントリの一例説明図である。
【図１０】キャッシュユニットの一例ブロック図であ
る。
る。
【図１１】キャッシュメモリにおけるキャッシュライン
選択の一例説明図である。
選択の一例説明図である。
【図１２】メモリマッピングされたキャッシュメモリの
ためのアドレス及びデータの一例フォーマット図であ
る。
ためのアドレス及びデータの一例フォーマット図であ
る。
【図１３】本実施例のマイクロコンピュータの更に詳細
なブロック図である。
なブロック図である。
【図１４】ステータスレジスタの説明図である。
【図１５】アドレス変換バッファ及びキャッシュメモリ
に対するアドレス指定アクセスに際してのアクセス権チ
ェックの説明図である。
に対するアドレス指定アクセスに際してのアクセス権チ
ェックの説明図である。
【図１６】論理ページアドレスの一部をそのまま利用し
てアドレス変換バッファをインデックスする手法の説明
図である。
てアドレス変換バッファをインデックスする手法の説明
図である。
【図１７】論理ページアドレスの一部とプロセス番号の
一部を用いてアドレス変換バッファをインデックスする
手法の説明図である。
一部を用いてアドレス変換バッファをインデックスする
手法の説明図である。
【図１８】ＴＬＢエントリのリプレース対象バンクをソ
フトウェアで任意に決定可能とする構成の説明図であ
る。
フトウェアで任意に決定可能とする構成の説明図であ
る。
【図１９】アドレス変換バッファの各種コントロールレ
ジスタの一例説明図である。
ジスタの一例説明図である。
【図２０】メモリマネージメントユニットを特に詳細に
示したマイクロコンピュータの実施例ブロック図であ
る。
示したマイクロコンピュータの実施例ブロック図であ
る。
【図２１】記憶保護に利用されるプロテクションビット
ＰＲによって規定されるアクセス権の説明図である。
ＰＲによって規定されるアクセス権の説明図である。
【図２２】アドレス変換の制御メインフローチャートで
ある。
ある。
【図２３】アドレス変換バッファのインデックス手法選
択のための制御フローチャートである。
択のための制御フローチャートである。
【図２４】論理アドレスとそれによってインデックスさ
れたタグとのアドレス比較の制御フローチャートであ
る。
れたタグとのアドレス比較の制御フローチャートであ
る。
【図２５】単一仮想記憶においてプロセス番号をメモリ
保護に利用する制御を含んだプロテクション制御の部分
的なフローチャートである。
保護に利用する制御を含んだプロテクション制御の部分
的なフローチャートである。
【図２６】ページサイズに従った物理アドレス生成手順
を示すフローチャートである。
を示すフローチャートである。
【図２７】ＴＬＢリプレース対象バンクをハードウェア
的に指定するための制御フローチャートである。
的に指定するための制御フローチャートである。
【図２８】ＴＬＢミス例外においてＴＬＢエントリを更
新するためのＴＬＢミスハンドラによる処理の一例フロ
ーチャートである。
新するためのＴＬＢミスハンドラによる処理の一例フロ
ーチャートである。
【図２９】単一仮想記憶におけるアドレス変換バッファ
に関する例外検出処理の前半を示すフローチャートであ
る。
に関する例外検出処理の前半を示すフローチャートであ
る。
【図３０】単一仮想記憶におけるアドレス変換バッファ
に関する例外検出処理の後半を示すフローチャートであ
る。
に関する例外検出処理の後半を示すフローチャートであ
る。
【図３１】単一仮想記憶と多重仮想記憶との全体的な相
違を示す説明図である。
違を示す説明図である。
【図３２】単一仮想記憶と多重仮想記憶との概念を示す
説明図である。
説明図である。
【図３３】アドレス変換バッファの各バンクにおけるヒ
ット信号に反映すべきアドレス比較結果を制御する制御
ロジックの一例論理回路図である。
ット信号に反映すべきアドレス比較結果を制御する制御
ロジックの一例論理回路図である。
【図３４】図２０の一部をさらに詳細に示したブロック
図である。
図である。
ＭＰＵ マイクロコンピュータ ＣＰＵ 中央処理装置 ＭＭＵ メモリマネージメントユニット ＴＬＢ アドレス変換バッファ（連想メモリ部） ＴＡ−ａｒｙ アドレスアレイ部 ＴＤ−ａｒｙ データアレイ部 ＴＬＢ−Ｃ 制御部 ＣＡＣＨＥ キャッシュユニット ＣＡＣＨＥ−Ｍ キャッシュメモリ（連想メモリ部） ＣＡ−ａｒｙ アドレスアレイ部 ＣＤ−ａｒｙ データアレイ部 ＣＡＣＨＥ−Ｃ 制御部 Ｐ４ 制御空間 Ｖ バリッドビット Ｕ アップデートビット ＴＡＧ アドレスタグ Ａ 連想ビット ＶＰＮ 論理ページ番号 ＰＰＮ 物理ページ番号 ＡＳＩＤ，ａｓｉｄ 空間番号（プロセス番号） ｖｐｎ 論理ページアドレス（論理ページ番号） ｐｐｎ 物理ページアドレス（物理ページ番号） ＢＮＫ０〜ＢＮＫ３ バンク ５１ ＰＴＥＨレジスタ ５２ ＰＴＥＬレジスタ ５３ ＴＴＢレジスタ ５４ ＴＥＡレジスタ ５５ ＭＭＵＣＲレジスタ ＳＶ シングルバーチャルビット ＳＺ サイズビット ＩＸ インデックスモードビット ＭＤ モードビット
フロントページの続き (72)発明者 川崎 郁也 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (13)
- 【請求項１】 中央処理装置と、セットアソシアティブ
形式のアドレス変換ユニットとを供え、 上記アドレス変換ユニットは、アドレス変換用のエント
リを格納すると共に、中央処理装置が管理するアドレス
空間に配置されそれが配置されているアドレス空間のア
ドレスを指定することによってエントリがアクセス可能
にされるアドレス変換バッファとしての連想メモリ部
と、 上記アドレス指定による書込みに際して、そのアドレス
で指定された領域への書込みを、当該指定された領域の
エントリが保有する被検索アドレス情報と書込みデータ
が保有する情報とを比較した結果が一致である場合に可
能とし、不一致の場合には書込みを抑止する、連想書込
みを行う制御部と、を有するものであることを特徴とす
るデータ処理装置。 - 【請求項２】 上記制御部は、上記連想書込みを行うか
否かを選択可能であり、連想書込みが非選択とされたと
きは上記アドレス指定による書込みに際して、そのアド
レスで指定された領域への書込みを、当該指定された領
域のエントリが保有する被検索アドレス情報と書込みデ
ータが保有する情報との一致不一致とは無関係に行うも
のであることを特徴とする請求項１記載のデータ処理装
置。 - 【請求項３】 上記アドレス変換ユニットの連想メモリ
部をアクセスするためのアドレス情報は、上記連想書込
みを選択するか否かを決定する制御ビットを所定のフィ
ールドに備えるものであることを特徴とする請求項２記
載のデータ処理装置。 - 【請求項４】 中央処理装置と、セットアソシアティブ
形式のキャッシュユニットとを供え、 上記キャッシュユニットは、アドレスタグとそれに対応
する情報をエントリとしてを格納すると共に、中央処理
装置が管理するアドレス空間に配置されそれが配置され
ているアドレス空間のアドレスを指定することによって
エントリがアクセス可能にされるキャッシュメモリとし
ての連想メモリ部と、 上記アドレス指定による書込みに際して、そのアドレス
で指定された領域への書込みを、当該指定された領域の
エントリが保有する被検索アドレス情報と書込みデータ
が保有する情報とを比較した結果が一致である場合に可
能とし、不一致の場合には書込みを抑止する、連想書込
みを行う制御部と、を有するものであることを特徴とす
るデータ処理装置。 - 【請求項５】 上記制御部は、上記連想書込みを行うか
否かを選択可能であり、連想書込みが非選択とされたと
きは上記アドレス指定による書込みに際して、そのアド
レスで指定された領域への書込みを、当該指定された領
域のエントリが保有する被検索アドレス情報と書込みデ
ータが保有する検索アドレス情報との一致不一致とは無
関係に行うものであることを特徴とする請求項４記載の
データ処理装置。 - 【請求項６】 上記キャッシュユニットの連想メモリ部
をアクセスするためのアドレス情報は、上記連想書込み
を選択するか否かを決定する制御ビットを所定のフィー
ルドに備えるものであることを特徴とする請求項５記載
のデータ処理装置。 - 【請求項７】 中央処理装置と、前記中央処理装置が管
理するアドレス空間に配置されるアドレス変換ユニット
とを供え、 前記アドレス変換ユニットは、論理ページアドレスと物
理ページアドレスとの変換対を格納する複数の領域を有
し、前記中央処理装置によって形成された論理アドレス
を前記変換対を利用して対応する物理アドレスに変換す
るためのアドレス変換部と、前記中央処理装置によって
形成された論理アドレスが供給され、前記アドレス変換
部の前記記憶領域に対する読み出し動作及び書き込み動
作の制御を行う制御部とを有し、 前記制御部は、前記中央処理装置によって形成された論
理アドレスが前記記憶領域をアクセスするアドレスであ
ることを検出したとき、それによってアクセスされる前
記記憶領域の変換対が保有する論理ページアドレスが、
当該論理アドレスと共に中央処理装置から供給されるデ
ータに含まれる論理ページアドレスに一致することを条
件に、当該データに含まれる情報を、前記一致に係る論
理ページアドレスを保有する記憶領域に書き込み可能に
する、連想書込みの制御を行うものであることを特徴と
するデータ処理装置。 - 【請求項８】 前記変換対は当該変換対の有効性を示す
バリッドビットを有し、前記連想書込みにおいて書き込
まれる情報には前記バリッドビットが含まれることを特
徴とする請求項７記載のデータ処理装置。 - 【請求項９】 前記中央処理装置は、全ての命令を実行
することが可能な特権モードと特定命令のみが実行可能
なユーザモードとを有し、上記中央処理装置が特権モー
ドのとき、前記制御部による前記記憶領域への書き込み
制御が可能とされて成るものであることを特徴とする請
求項８記載のデータ処理装置。 - 【請求項１０】 中央処理装置と、中央処理装置が管理
するアドレス空間に配置されるキャッシュユニットとを
供え、 前記キャッシュユニットは、複数のアドレス情報と上記
複数のアドレス情報に対応して複数のデータを格納する
キャッシュメモリと、上記中央処理装置からアドレスが
供給され、上記キャッシュメモリの読み出し動作及び書
き込み動作の制御を行う制御部を有し、 前記制御部は、前記中央処理装置によって形成されたア
ドレスが前記キャッシュメモリをアクセスするアドレス
であることを検出したとき、それによってアクセスされ
る記憶領域が保有するアドレス情報が、当該アドレスと
共に中央処理装置から供給されるデータに含まれるアド
レス情報に一致することを条件に、当該データに含まれ
る情報を、前記一致にアドレス情報を保有する記憶領域
に書き込み可能にする、連想書込みの制御を行うもので
あることを特徴とするデータ処理装置。 - 【請求項１１】 前記キャッシュメモリは夫々のアドレ
スとデータとの対の有効性を示すバリッドビットを有
し、前記連想書込みにおいて書き込まれる情報には前記
バリッドビットが含まれることを特徴とする請求項１０
記載のデータ処理装置。 - 【請求項１２】 前記中央処理装置は、全ての命令を実
行することが可能な特権モードと特定命令のみが実行可
能なユーザモードとを有し、上記中央処理装置が特権モ
ードのとき、前記制御部による前記書き込み制御が可能
とされて成るものであることを特徴とする請求項１１記
載のデータ処理装置。 - 【請求項１３】 論理アドレスの一部でインデックスさ
れ、被検索アドレス情報として物理アドレスをアドレス
タグに有し、複数のバンクを備えたセットアソシアティ
ブ形式のキャッシュメモリを内蔵し、仮想記憶をサポー
トするデータ処理装置において、 上記キャッシュメモリは、書き換えられたエントリのデ
ータの書き戻しがライトバック方式で制御され、更に複
数存在するバンクの内の一つのバンクのデータ記憶容量
がアドレス変換のページサイズ以上とされるとき、上記
アドレスタグはエントリに対応する物理ページアドレス
を全ビット有し、検索時にはアドレスタグの一部が被検
索アドレス情報とされ、ライトバック動作時にはアドレ
スタグの全ビットで書き戻し先の物理ページアドレスが
特定されるものであることを特徴とするデータ処理装
置。
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