JPH08320852A - 二重化ｃｐｕ保守交換時の動作一致検証方式 - Google Patents
二重化ｃｐｕ保守交換時の動作一致検証方式Info
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- JPH08320852A JPH08320852A JP7125109A JP12510995A JPH08320852A JP H08320852 A JPH08320852 A JP H08320852A JP 7125109 A JP7125109 A JP 7125109A JP 12510995 A JP12510995 A JP 12510995A JP H08320852 A JPH08320852 A JP H08320852A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1633—Error detection by comparing the output of redundant processing systems using mutual exchange of the output between the redundant processing components
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- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
- G06F11/1645—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components and the comparison itself uses redundant hardware
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- General Engineering & Computer Science (AREA)
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- Hardware Redundancy (AREA)
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Abstract
(57)【要約】
【目的】 片系ＣＰＵ稼働中に他系ＣＰＵ保守交換が可
能なシステムにおいて、オンライン保守交換時に初期不
良をもつＣＰＵがシステムに組み込まれた場合に、その
不良が引き起こす障害が両系に波及してシステムダウン
に至ることを未然に防ぐ。 【構成】 両系同一動作、両系非同一動作及び両系動作
一致検証の各状態を記憶する二重系状態記憶手段１１０
と、この記憶手段が両系動作一致検証状態にあるときに
両系の動作を比較する動作比較手段１２０とを設け、保
守交換ＣＰＵ組み込み後に両系の同一動作を開始させる
と共に、上記記憶手段を両系非同一動作状態から両系動
作一致検証状態として動作比較手段による両系動作比較
を開始させ、上記記憶手段の状態を、動作比較手段の比
較結果が一致であれば両系同一動作状態とし、不一致で
あれば両系非同一動作状態として状態監視可能とする。
能なシステムにおいて、オンライン保守交換時に初期不
良をもつＣＰＵがシステムに組み込まれた場合に、その
不良が引き起こす障害が両系に波及してシステムダウン
に至ることを未然に防ぐ。 【構成】 両系同一動作、両系非同一動作及び両系動作
一致検証の各状態を記憶する二重系状態記憶手段１１０
と、この記憶手段が両系動作一致検証状態にあるときに
両系の動作を比較する動作比較手段１２０とを設け、保
守交換ＣＰＵ組み込み後に両系の同一動作を開始させる
と共に、上記記憶手段を両系非同一動作状態から両系動
作一致検証状態として動作比較手段による両系動作比較
を開始させ、上記記憶手段の状態を、動作比較手段の比
較結果が一致であれば両系同一動作状態とし、不一致で
あれば両系非同一動作状態として状態監視可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、二重化したＣＰＵを備
えてなる二重化コンピュータシステム、特に、いずれか
一方の系のＣＰＵ（片系ＣＰＵ）が稼働状態で、他方の
系のＣＰＵ（他系ＣＰＵ）の保守交換を可能とした二重
化コンピュータシステムにおける、二重化ＣＰＵ保守交
換時の動作一致検証方式に関するものである。
えてなる二重化コンピュータシステム、特に、いずれか
一方の系のＣＰＵ（片系ＣＰＵ）が稼働状態で、他方の
系のＣＰＵ（他系ＣＰＵ）の保守交換を可能とした二重
化コンピュータシステムにおける、二重化ＣＰＵ保守交
換時の動作一致検証方式に関するものである。
【０００２】
【従来の技術】近年、情報通信システムの２４時間利用
が求められるようになり、信頼性の高い二重化コンピュ
ータシステムの利用が高まりつつある。二重化コンピュ
ータシステムについての主要技術としては、ハードウェ
アの冗長化、故障検出及び故障系の切離し技術等が挙げ
られる。
が求められるようになり、信頼性の高い二重化コンピュ
ータシステムの利用が高まりつつある。二重化コンピュ
ータシステムについての主要技術としては、ハードウェ
アの冗長化、故障検出及び故障系の切離し技術等が挙げ
られる。
【０００３】故障検出に関しては、特開平２−２８１３
６８号公報に記載のように、多重化したプロセッサの故
障検出に際し、故障プロセッサが自ら故障メッセージを
出力することができなくなっても、その故障プロセッサ
の故障を他のプロセッサに知らせる方法が提案されてい
る。また、特開平４−３２９５５号公報に記載のよう
に、多重化したプロセッサの特性上やむなく発生する同
期ずれは故障検出せず、真に故障が発生した場合のみ故
障検出する方法が提案されている。
６８号公報に記載のように、多重化したプロセッサの故
障検出に際し、故障プロセッサが自ら故障メッセージを
出力することができなくなっても、その故障プロセッサ
の故障を他のプロセッサに知らせる方法が提案されてい
る。また、特開平４−３２９５５号公報に記載のよう
に、多重化したプロセッサの特性上やむなく発生する同
期ずれは故障検出せず、真に故障が発生した場合のみ故
障検出する方法が提案されている。
【０００４】
【発明が解決しようとする課題】上記のように従来技術
では、冗長化したハードウェアの故障検出に関してはシ
ステムの稼働時に故障検出し、他のハードウェアへの影
響を迅速に断つことに主眼がおかれていた。しかし、ハ
ードウェアの保守交換時において、そのハードウェアの
初期不良の可能性は高く、自己診断を行ったとしても初
期不良が検出されない危険性がある。また、両系を同一
動作させる前に両系のデータの一致検証を行うのが普通
であるが、同一動作させるまでにデータ一致が得られる
保証はない。
では、冗長化したハードウェアの故障検出に関してはシ
ステムの稼働時に故障検出し、他のハードウェアへの影
響を迅速に断つことに主眼がおかれていた。しかし、ハ
ードウェアの保守交換時において、そのハードウェアの
初期不良の可能性は高く、自己診断を行ったとしても初
期不良が検出されない危険性がある。また、両系を同一
動作させる前に両系のデータの一致検証を行うのが普通
であるが、同一動作させるまでにデータ一致が得られる
保証はない。
【０００５】このような場合、保守交換対象側の系（保
守交換系）に潜在する不良がシステムに悪影響を与える
ことがある。具体的には、二重化コンピュータシステム
のオンライン保守交換時に初期不良をもつＣＰＵが誤っ
てシステムに組み込まれ、システムが二重系同期動作中
に組み込まれたＣＰＵの不良が引き起こす障害が当該保
守交換系のみならず稼働系をも含めた両系に波及してシ
ステムダウンに至ることがある。にも拘わらず、従来、
これについての有効な対処はなされておらず、その改善
が要望されていた。
守交換系）に潜在する不良がシステムに悪影響を与える
ことがある。具体的には、二重化コンピュータシステム
のオンライン保守交換時に初期不良をもつＣＰＵが誤っ
てシステムに組み込まれ、システムが二重系同期動作中
に組み込まれたＣＰＵの不良が引き起こす障害が当該保
守交換系のみならず稼働系をも含めた両系に波及してシ
ステムダウンに至ることがある。にも拘わらず、従来、
これについての有効な対処はなされておらず、その改善
が要望されていた。
【０００６】本発明の目的は、二重化コンピュータシス
テムのオンライン保守交換時に初期不良をもつＣＰＵが
誤ってシステムに組み込まれた場合に、その後のシステ
ムの二重系同期動作途中から上記ＣＰＵの不良が引き起
こす障害が両系に波及してシステムダウンに至ることを
未然に防止することのできる二重化ＣＰＵ保守交換時の
動作一致検証方式を提供することにある。
テムのオンライン保守交換時に初期不良をもつＣＰＵが
誤ってシステムに組み込まれた場合に、その後のシステ
ムの二重系同期動作途中から上記ＣＰＵの不良が引き起
こす障害が両系に波及してシステムダウンに至ることを
未然に防止することのできる二重化ＣＰＵ保守交換時の
動作一致検証方式を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、二重化ＣＰ
Ｕの状態として少なくとも両系同一動作状態、両系非同
一動作状態及び両系動作一致検証状態を記憶する二重系
状態記憶手段と、この二重系状態記憶手段及び前記二重
化ＣＰＵに接続され、前記二重系状態記憶手段が両系動
作一致検証状態にあるときに前記二重化ＣＰＵの動作を
相互比較する動作比較手段とを備え、保守交換のための
ＣＰＵ組み込み後に両系の同一動作を開始させると共
に、前記二重系状態記憶手段を両系非同一動作状態から
両系動作一致検証状態として前記動作比較手段による前
記二重化ＣＰＵの動作の相互比較を開始させ、前記二重
系状態記憶手段の状態を、前記動作比較手段の比較結果
が一致であれば両系同一動作状態とし、不一致であれば
両系非同一動作状態とすることにより達成される。
Ｕの状態として少なくとも両系同一動作状態、両系非同
一動作状態及び両系動作一致検証状態を記憶する二重系
状態記憶手段と、この二重系状態記憶手段及び前記二重
化ＣＰＵに接続され、前記二重系状態記憶手段が両系動
作一致検証状態にあるときに前記二重化ＣＰＵの動作を
相互比較する動作比較手段とを備え、保守交換のための
ＣＰＵ組み込み後に両系の同一動作を開始させると共
に、前記二重系状態記憶手段を両系非同一動作状態から
両系動作一致検証状態として前記動作比較手段による前
記二重化ＣＰＵの動作の相互比較を開始させ、前記二重
系状態記憶手段の状態を、前記動作比較手段の比較結果
が一致であれば両系同一動作状態とし、不一致であれば
両系非同一動作状態とすることにより達成される。
【０００８】
【作用】二重化したＣＰＵを備えてなり、片系ＣＰＵが
稼働中に他系ＣＰＵの保守交換が可能な二重化コンピュ
ータシステムにおいて、二重系状態記憶手段は、二重化
ＣＰＵの状態として少なくとも両系同一動作状態、両系
非同一動作状態及び両系動作一致検証状態を記憶する。
動作比較手段は、二重系状態記憶手段及び二重化ＣＰＵ
に接続され、二重系状態記憶手段が両系動作一致検証状
態にあるときに二重化ＣＰＵの動作を相互比較する。
稼働中に他系ＣＰＵの保守交換が可能な二重化コンピュ
ータシステムにおいて、二重系状態記憶手段は、二重化
ＣＰＵの状態として少なくとも両系同一動作状態、両系
非同一動作状態及び両系動作一致検証状態を記憶する。
動作比較手段は、二重系状態記憶手段及び二重化ＣＰＵ
に接続され、二重系状態記憶手段が両系動作一致検証状
態にあるときに二重化ＣＰＵの動作を相互比較する。
【０００９】そして、保守交換のためのＣＰＵ組み込み
後に両系の同一動作を開始させると共に、二重系状態記
憶手段を両系非同一動作状態から両系動作一致検証状態
として動作比較手段による二重化ＣＰＵの動作の相互比
較を開始させ、二重系状態記憶手段の状態を、動作比較
手段の比較結果が一致であれば両系同一動作状態とし、
不一致であれば両系非同一動作状態とする。
後に両系の同一動作を開始させると共に、二重系状態記
憶手段を両系非同一動作状態から両系動作一致検証状態
として動作比較手段による二重化ＣＰＵの動作の相互比
較を開始させ、二重系状態記憶手段の状態を、動作比較
手段の比較結果が一致であれば両系同一動作状態とし、
不一致であれば両系非同一動作状態とする。
【００１０】これにより、二重化ＣＰＵ保守交換時の動
作一致検証が実現できる。またその際、二重系状態記憶
手段の状態を監視し、両系動作一致検証状態後に両系非
同一動作状態となったときに適宜の処置、通常は保守交
換の対象であるＣＰＵをコンピュータシステムから切り
離す処置をとることにより、二重化コンピュータシステ
ムのオンライン保守交換時に初期不良をもつＣＰＵが誤
ってシステムに組み込まれた場合に、その後のシステム
の二重系同期動作途中から上記ＣＰＵの不良が引き起こ
す障害が両系に波及してシステムダウンに至ることが未
然に防止されることになる。
作一致検証が実現できる。またその際、二重系状態記憶
手段の状態を監視し、両系動作一致検証状態後に両系非
同一動作状態となったときに適宜の処置、通常は保守交
換の対象であるＣＰＵをコンピュータシステムから切り
離す処置をとることにより、二重化コンピュータシステ
ムのオンライン保守交換時に初期不良をもつＣＰＵが誤
ってシステムに組み込まれた場合に、その後のシステム
の二重系同期動作途中から上記ＣＰＵの不良が引き起こ
す障害が両系に波及してシステムダウンに至ることが未
然に防止されることになる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明による二重化ＣＰＵ保守交換時の
動作一致検証方式の基本例が適用された二重化コンピュ
ータシステムの概要を示すブロック図である。
する。図１は、本発明による二重化ＣＰＵ保守交換時の
動作一致検証方式の基本例が適用された二重化コンピュ
ータシステムの概要を示すブロック図である。
【００１２】図示二重化コンピュータシステムは、２台
のＣＰＵ、すなわち二重化したＣＰＵ（片系ＣＰＵ，他
系ＣＰＵ）１００Ａ，１００Ｂを備えてなるコンピュー
タシステムであり、本発明方式は、上記両系のＣＰＵ１
００Ａ，１００Ｂの動作状態を記憶する二重系状態記憶
回路１１０及び両系のＣＰＵ１００Ａ，１００Ｂの出力
を比較する動作比較回路１２０を備えてなる。両系ＣＰ
Ｕ１００Ａ，１００Ｂは、ＣＰＵ間（系間）のインタフ
ェース信号１６０Ａ，１６０Ｂの伝送線で接続され、互
いに相手系ＣＰＵ１００Ｂ，１００Ａが組み込まれてい
ることを知ることができ、また両系ＣＰＵ１００Ａ，１
００Ｂがクロック同期して同一動作を開始するためのリ
セット信号を互いに出力可能である。
のＣＰＵ、すなわち二重化したＣＰＵ（片系ＣＰＵ，他
系ＣＰＵ）１００Ａ，１００Ｂを備えてなるコンピュー
タシステムであり、本発明方式は、上記両系のＣＰＵ１
００Ａ，１００Ｂの動作状態を記憶する二重系状態記憶
回路１１０及び両系のＣＰＵ１００Ａ，１００Ｂの出力
を比較する動作比較回路１２０を備えてなる。両系ＣＰ
Ｕ１００Ａ，１００Ｂは、ＣＰＵ間（系間）のインタフ
ェース信号１６０Ａ，１６０Ｂの伝送線で接続され、互
いに相手系ＣＰＵ１００Ｂ，１００Ａが組み込まれてい
ることを知ることができ、また両系ＣＰＵ１００Ａ，１
００Ｂがクロック同期して同一動作を開始するためのリ
セット信号を互いに出力可能である。
【００１３】また上記二重系状態記憶回路１１０は、両
系ＣＰＵ１００Ａ，１００Ｂ及び動作比較回路１２０に
二重系状態信号１３０の伝送線で接続され、二重系の動
作状態である両系同一動作状態、両系非同一動作状態及
び両系動作一致検証状態を記憶するものである。動作比
較回路１２０は、ＣＰＵ出力信号１４０Ａ，１４０Ｂ及
び動作比較結果信号１５０の各伝送線を介してＣＰＵ１
００Ａ，１００Ｂに接続され、二重系状態記憶回路１１
０の状態が両系動作一致検証状態のときに両系のＣＰＵ
出力信号１４０Ａ，１４０Ｂを比較するものである。
系ＣＰＵ１００Ａ，１００Ｂ及び動作比較回路１２０に
二重系状態信号１３０の伝送線で接続され、二重系の動
作状態である両系同一動作状態、両系非同一動作状態及
び両系動作一致検証状態を記憶するものである。動作比
較回路１２０は、ＣＰＵ出力信号１４０Ａ，１４０Ｂ及
び動作比較結果信号１５０の各伝送線を介してＣＰＵ１
００Ａ，１００Ｂに接続され、二重系状態記憶回路１１
０の状態が両系動作一致検証状態のときに両系のＣＰＵ
出力信号１４０Ａ，１４０Ｂを比較するものである。
【００１４】図２は、上記二重系状態記憶回路１１０の
パターン定義の例を示す図である。二重系状態記憶回路
１１０は２ＢＩＴのレジスタを備えてなり、二重系の動
作状態をそのビットパターンで定義する。二重系の動作
状態である両系同一動作状態、両系非同一動作状態及び
両系動作一致検証状態の各々のパターン定義は、図示す
るように、ここでは両系非同一動作状態が００、両系動
作一致検証状態が０１、両系同一動作状態が１１と定義
されている。なお、１０は未定義である。
パターン定義の例を示す図である。二重系状態記憶回路
１１０は２ＢＩＴのレジスタを備えてなり、二重系の動
作状態をそのビットパターンで定義する。二重系の動作
状態である両系同一動作状態、両系非同一動作状態及び
両系動作一致検証状態の各々のパターン定義は、図示す
るように、ここでは両系非同一動作状態が００、両系動
作一致検証状態が０１、両系同一動作状態が１１と定義
されている。なお、１０は未定義である。
【００１５】図３は、図１に示した二重化コンピュータ
システムの片系ＣＰＵが稼働中で他系ＣＰＵを保守交換
する際の手順の一例を示すフローチャートで、以下、図
１〜図３を参照して本発明方式を説明する。ここでは、
ＣＰＵ１００Ｂが稼働中（稼働系）で、ＣＰＵ１００Ａ
を保守交換するもの（保守交換系）として説明する。
システムの片系ＣＰＵが稼働中で他系ＣＰＵを保守交換
する際の手順の一例を示すフローチャートで、以下、図
１〜図３を参照して本発明方式を説明する。ここでは、
ＣＰＵ１００Ｂが稼働中（稼働系）で、ＣＰＵ１００Ａ
を保守交換するもの（保守交換系）として説明する。
【００１６】初めに、ＣＰＵ１００Ａは組み込まれてお
らず、またＣＰＵ１００Ｂはインタフェース信号１６０
ＡをみてＣＰＵ１００Ａが組み込まれていないことを知
っており、ＣＰＵ１００Ｂは二重系状態記憶回路１１０
のレジスタを００とし、両系非同一動作状態にあるもの
とする（ステップ２００）。
らず、またＣＰＵ１００Ｂはインタフェース信号１６０
ＡをみてＣＰＵ１００Ａが組み込まれていないことを知
っており、ＣＰＵ１００Ｂは二重系状態記憶回路１１０
のレジスタを００とし、両系非同一動作状態にあるもの
とする（ステップ２００）。
【００１７】この状態から保守交換系ＣＰＵ１００Ａを
再組込みすると（ステップ２１０）、ＣＰＵ１００Ｂは
インタフェース信号１６０ＡをみてＣＰＵ１００Ａが組
み込まれたことを知り、両系を同一動作とするために自
系と他系に（他系にはインタフェース信号１６０Ｂを介
して）リセット信号を与える。リセット信号のオフ後
は、ＣＰＵ１００Ａ，１００Ｂはクロックに同期して同
一プログラムを処理する両系同一動作の開始となる。
再組込みすると（ステップ２１０）、ＣＰＵ１００Ｂは
インタフェース信号１６０ＡをみてＣＰＵ１００Ａが組
み込まれたことを知り、両系を同一動作とするために自
系と他系に（他系にはインタフェース信号１６０Ｂを介
して）リセット信号を与える。リセット信号のオフ後
は、ＣＰＵ１００Ａ，１００Ｂはクロックに同期して同
一プログラムを処理する両系同一動作の開始となる。
【００１８】その後、ＣＰＵ１００Ｂは二重系状態信号
１３０を介して二重系状態記憶回路１１０のレジスタを
０１に書き換え、両系動作一致検証状態とする（ステッ
プ２２０）。二重系状態信号１３０を介して両系動作一
致検証状態となったことを知った動作比較回路１２０
は、保守交換系ＣＰＵ１００Ａの出力信号１４０Ａと稼
働系ＣＰＵ１００Ｂの出力信号１４０Ｂとの比較を行う
（ステップ２３０）。
１３０を介して二重系状態記憶回路１１０のレジスタを
０１に書き換え、両系動作一致検証状態とする（ステッ
プ２２０）。二重系状態信号１３０を介して両系動作一
致検証状態となったことを知った動作比較回路１２０
は、保守交換系ＣＰＵ１００Ａの出力信号１４０Ａと稼
働系ＣＰＵ１００Ｂの出力信号１４０Ｂとの比較を行う
（ステップ２３０）。
【００１９】クロックサイクル毎の動作比較の結果、Ｃ
ＰＵ１００Ａの出力信号１４０Ａのデータ又は制御信号
のいずれかでも、ＣＰＵ１００Ｂの出力信号１４０Ｂの
それとの同期ずれあるいは不一致が検出されると動作比
較結果信号１５０がオンし、ＣＰＵ１００Ｂは動作の不
一致があったことを知る。これにより、ＣＰＵ１００Ｂ
は二重系状態信号１３０を介して二重系状態記憶回路１
１０のレジスタを００に書き換え、両系非同一動作状態
とするもので（ステップ２４０）、その結果、保守交換
系ＣＰＵ１００Ａは切り離される。
ＰＵ１００Ａの出力信号１４０Ａのデータ又は制御信号
のいずれかでも、ＣＰＵ１００Ｂの出力信号１４０Ｂの
それとの同期ずれあるいは不一致が検出されると動作比
較結果信号１５０がオンし、ＣＰＵ１００Ｂは動作の不
一致があったことを知る。これにより、ＣＰＵ１００Ｂ
は二重系状態信号１３０を介して二重系状態記憶回路１
１０のレジスタを００に書き換え、両系非同一動作状態
とするもので（ステップ２４０）、その結果、保守交換
系ＣＰＵ１００Ａは切り離される。
【００２０】このようにして、動作不良である保守交換
系ＣＰＵ１００Ａが誤ってシステムに組み込まれ、シス
テムが二重系動作中にＣＰＵ１００Ａの不良により引き
起こされる障害が両系に波及してシステムダウンに至る
ことを未然に防ぐことができる。また、保守交換系ＣＰ
Ｕ１００Ａの出力信号１４０Ａのデータ及び制御信号が
稼働系ＣＰＵ１００Ｂのそれらと一致していれば、動作
比較結果信号１５０がオンしない。これによりＣＰＵ１
００Ａの動作の健全性を知ったＣＰＵ１００Ｂは、二重
系状態信号１３０を介して二重系状態記憶回路１１０の
レジスタを１１に書き換え、両系同一動作状態とするも
ので（ステップ２５０）、これによりＣＰＵ１００Ａの
保守交換が完了することになる。
系ＣＰＵ１００Ａが誤ってシステムに組み込まれ、シス
テムが二重系動作中にＣＰＵ１００Ａの不良により引き
起こされる障害が両系に波及してシステムダウンに至る
ことを未然に防ぐことができる。また、保守交換系ＣＰ
Ｕ１００Ａの出力信号１４０Ａのデータ及び制御信号が
稼働系ＣＰＵ１００Ｂのそれらと一致していれば、動作
比較結果信号１５０がオンしない。これによりＣＰＵ１
００Ａの動作の健全性を知ったＣＰＵ１００Ｂは、二重
系状態信号１３０を介して二重系状態記憶回路１１０の
レジスタを１１に書き換え、両系同一動作状態とするも
ので（ステップ２５０）、これによりＣＰＵ１００Ａの
保守交換が完了することになる。
【００２１】次に、本発明の具体的な実施例を図４〜図
１０を参照して説明する。なお、各図において同一符号
は同一又は相当部分を示す。図４は、本発明による二重
化ＣＰＵ保守交換時の動作一致検証方式が適用された二
重化コンピュータシステムの一例を示すブロック図であ
る。
１０を参照して説明する。なお、各図において同一符号
は同一又は相当部分を示す。図４は、本発明による二重
化ＣＰＵ保守交換時の動作一致検証方式が適用された二
重化コンピュータシステムの一例を示すブロック図であ
る。
【００２２】図示２重化コンピュータシステムは、２台
のＣＰＵ、すなわち二重化したＣＰＵ（片系ＣＰＵ，他
系ＣＰＵ）１００Ａ，１００Ｂを備えてなるコンピュー
タシステムであり、本発明方式は、上記ＣＰＵ１００
Ａ，１００Ｂの動作状態を記憶する片系状態記憶回路３
００Ａ，３００Ｂ、二重系の状態を記憶する二重系状態
記憶回路１１０Ａ，１１０Ｂ、システムバス（ＣＰＵ１
００Ａ，１００Ｂの出力バス）３１０Ａ，３１０Ｂ、両
系のＣＰＵ１００Ａ，１００Ｂの出力を比較する動作比
較回路１２０Ａ，１２０Ｂ、両系のＣＰＵ１００Ａ，１
００Ｂの出力を選択して後述Ｉ／Ｏバスに出力する出力
選択回路３４０Ａ，３４０Ｂ、Ｉ／Ｏ装置３５０Ａ，３
５０Ｂ，３６０Ａ，３６０Ｂ及びＩ／Ｏバス３７０Ａ，
３７０Ｂを備えてなる。
のＣＰＵ、すなわち二重化したＣＰＵ（片系ＣＰＵ，他
系ＣＰＵ）１００Ａ，１００Ｂを備えてなるコンピュー
タシステムであり、本発明方式は、上記ＣＰＵ１００
Ａ，１００Ｂの動作状態を記憶する片系状態記憶回路３
００Ａ，３００Ｂ、二重系の状態を記憶する二重系状態
記憶回路１１０Ａ，１１０Ｂ、システムバス（ＣＰＵ１
００Ａ，１００Ｂの出力バス）３１０Ａ，３１０Ｂ、両
系のＣＰＵ１００Ａ，１００Ｂの出力を比較する動作比
較回路１２０Ａ，１２０Ｂ、両系のＣＰＵ１００Ａ，１
００Ｂの出力を選択して後述Ｉ／Ｏバスに出力する出力
選択回路３４０Ａ，３４０Ｂ、Ｉ／Ｏ装置３５０Ａ，３
５０Ｂ，３６０Ａ，３６０Ｂ及びＩ／Ｏバス３７０Ａ，
３７０Ｂを備えてなる。
【００２３】両系ＣＰＵ１００Ａ，１００Ｂは、ＣＰＵ
間インタフェース信号３８０Ａ，３８０Ｂの伝送線で接
続され、互いに相手系ＣＰＵ１００Ｂ，１００Ａが組み
込まれていることを知ることができ、また両系ＣＰＵ１
００Ａ，１００Ｂがクロック同期して同一動作を開始す
るためのリセット信号を出力可能である。
間インタフェース信号３８０Ａ，３８０Ｂの伝送線で接
続され、互いに相手系ＣＰＵ１００Ｂ，１００Ａが組み
込まれていることを知ることができ、また両系ＣＰＵ１
００Ａ，１００Ｂがクロック同期して同一動作を開始す
るためのリセット信号を出力可能である。
【００２４】ここで、片系状態記憶回路３００Ａ，３０
０Ｂは、各々自，他系のＣＰＵ１００Ａ，１００Ｂ及び
二重系状態記憶回路１１０Ａ，１１０Ｂに片系状態信号
３２０Ａ，３２０Ｂの伝送線を介して接続されており、
ＣＰＵ１００Ａ，１００Ｂのどちらからも読み書きが可
能である。二重系状態記憶回路１１０Ａ，１１０Ｂは、
片系状態記憶回路３００Ａ，３００Ｂの状態を組み合わ
せた二重系の状態を記憶するものである。
０Ｂは、各々自，他系のＣＰＵ１００Ａ，１００Ｂ及び
二重系状態記憶回路１１０Ａ，１１０Ｂに片系状態信号
３２０Ａ，３２０Ｂの伝送線を介して接続されており、
ＣＰＵ１００Ａ，１００Ｂのどちらからも読み書きが可
能である。二重系状態記憶回路１１０Ａ，１１０Ｂは、
片系状態記憶回路３００Ａ，３００Ｂの状態を組み合わ
せた二重系の状態を記憶するものである。
【００２５】動作比較回路１２０Ａ，１２０Ｂは、各々
動作一致検証状態信号３３０Ａ，３３０Ｂの伝送線を介
して二重系状態記憶回路１１０Ａ，１１０Ｂに接続さ
れ、動作一致検証状態信号３３０Ａ，３３０Ｂがオンの
とき、自，他系システムバス３１０Ａ，３１０Ｂの比較
を行い、比較の結果を動作比較結果信号３９０Ａ，３９
０Ｂの伝送線を介してＣＰＵ１００Ａ，１００Ｂに知ら
せるものである。
動作一致検証状態信号３３０Ａ，３３０Ｂの伝送線を介
して二重系状態記憶回路１１０Ａ，１１０Ｂに接続さ
れ、動作一致検証状態信号３３０Ａ，３３０Ｂがオンの
とき、自，他系システムバス３１０Ａ，３１０Ｂの比較
を行い、比較の結果を動作比較結果信号３９０Ａ，３９
０Ｂの伝送線を介してＣＰＵ１００Ａ，１００Ｂに知ら
せるものである。
【００２６】また、出力選択回路３４０Ａ，３４０Ｂ
は、各々動作一致検証状態信号３３０Ａ，３３０Ｂの伝
送線を介して二重系状態記憶回路１１０Ａ，１１０Ｂに
接続され、動作一致検証状態信号３３０Ａ，３３０Ｂが
オンのとき、自系システムバス３１０Ａ，３１０Ｂを抑
止し、他系システムバス３１０Ｂ，３１０Ａを選択して
ＣＰＵ１００Ｂ，１００Ａの出力信号をＩ／Ｏバス３７
０Ａ，３７０Ｂへ出力するものである。
は、各々動作一致検証状態信号３３０Ａ，３３０Ｂの伝
送線を介して二重系状態記憶回路１１０Ａ，１１０Ｂに
接続され、動作一致検証状態信号３３０Ａ，３３０Ｂが
オンのとき、自系システムバス３１０Ａ，３１０Ｂを抑
止し、他系システムバス３１０Ｂ，３１０Ａを選択して
ＣＰＵ１００Ｂ，１００Ａの出力信号をＩ／Ｏバス３７
０Ａ，３７０Ｂへ出力するものである。
【００２７】図５は、上記片系状態記憶回路３００（３
００Ａ，３００Ｂ）のパターン定義の例を示す図であ
る。片系状態記憶回路３００は４ＢＩＴのレジスタを備
えてなり、片系ＣＰＵ１００（１００Ａ，１００Ｂ）の
状態をそのビットパターンで定義する。片系ＣＰＵ１０
０の状態であるシステム稼働状態、システム切離し状態
及び一致検証状態の各々のパターン定義は、図示するよ
うに、ここではシステム稼働状態が０００１、システム
切離し状態が００１０、一致検証状態が０１００とされ
ている。その他のパターンは未定義である。
００Ａ，３００Ｂ）のパターン定義の例を示す図であ
る。片系状態記憶回路３００は４ＢＩＴのレジスタを備
えてなり、片系ＣＰＵ１００（１００Ａ，１００Ｂ）の
状態をそのビットパターンで定義する。片系ＣＰＵ１０
０の状態であるシステム稼働状態、システム切離し状態
及び一致検証状態の各々のパターン定義は、図示するよ
うに、ここではシステム稼働状態が０００１、システム
切離し状態が００１０、一致検証状態が０１００とされ
ている。その他のパターンは未定義である。
【００２８】図６は、上記二重系状態記憶回路１１０
（１１０Ａ，１１０Ｂ）のパターン定義の例を示す図で
ある。二重系状態記憶回路１１０は２ＢＩＴのレジスタ
を備えてなり、二重系の動作状態をそのビットパターン
で定義する。二重系の動作状態である両系同一動作状
態、両系非同一動作状態、Ａ系動作一致検証状態及びＢ
系動作一致検証状態の各々のパターン定義は、図示する
ように、ここでは両系非同一動作状態が００、Ａ系動作
一致検証状態が０１、Ｂ系動作一致検証状態が１０、両
系同一動作状態が１１とされている。
（１１０Ａ，１１０Ｂ）のパターン定義の例を示す図で
ある。二重系状態記憶回路１１０は２ＢＩＴのレジスタ
を備えてなり、二重系の動作状態をそのビットパターン
で定義する。二重系の動作状態である両系同一動作状
態、両系非同一動作状態、Ａ系動作一致検証状態及びＢ
系動作一致検証状態の各々のパターン定義は、図示する
ように、ここでは両系非同一動作状態が００、Ａ系動作
一致検証状態が０１、Ｂ系動作一致検証状態が１０、両
系同一動作状態が１１とされている。
【００２９】図７は、両系ＣＰＵ１００Ａ，１００Ｂが
とる片系状態の組合わせに伴う二重系の動作状態と、そ
の際の出力選択回路３４０Ａ，３４０Ｂ及び動作比較回
路１２０Ａ，１２０Ｂの各動作状態との関係を示す図で
ある。図示するように、ＣＰＵ１００Ａ，１００Ｂが共
にシステム切離し状態であるときには、二重系動作状態
は両系非同一動作状態であり、出力選択回路３４０Ａ，
３４０Ｂは各々自系システムバス３１０Ａ，３１０Ｂを
選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号をＩ／Ｏ
バス３７０Ａ，３７０Ｂに出力し、動作比較回路１２０
Ａ，１２０Ｂは共にＮＯＰ（No Operation）であり動作
しない。
とる片系状態の組合わせに伴う二重系の動作状態と、そ
の際の出力選択回路３４０Ａ，３４０Ｂ及び動作比較回
路１２０Ａ，１２０Ｂの各動作状態との関係を示す図で
ある。図示するように、ＣＰＵ１００Ａ，１００Ｂが共
にシステム切離し状態であるときには、二重系動作状態
は両系非同一動作状態であり、出力選択回路３４０Ａ，
３４０Ｂは各々自系システムバス３１０Ａ，３１０Ｂを
選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号をＩ／Ｏ
バス３７０Ａ，３７０Ｂに出力し、動作比較回路１２０
Ａ，１２０Ｂは共にＮＯＰ（No Operation）であり動作
しない。
【００３０】ＣＰＵ１００Ａがシステム切離し状態でＣ
ＰＵ１００Ｂがシステム稼働状態であるときは、二重系
動作状態は両系非同一動作状態であり、出力選択回路３
４０Ａ，３４０Ｂは各々自系システムバス３１０Ａ，３
１０Ｂを選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号
をＩ／Ｏバス３７０Ａ，３７０Ｂに出力し、動作比較回
路１２０Ａ，１２０Ｂは共にＮＯＰであり動作しない。
ＰＵ１００Ｂがシステム稼働状態であるときは、二重系
動作状態は両系非同一動作状態であり、出力選択回路３
４０Ａ，３４０Ｂは各々自系システムバス３１０Ａ，３
１０Ｂを選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号
をＩ／Ｏバス３７０Ａ，３７０Ｂに出力し、動作比較回
路１２０Ａ，１２０Ｂは共にＮＯＰであり動作しない。
【００３１】ＣＰＵ１００Ａが一致検証状態でＣＰＵ１
００Ｂがシステム稼働状態であるときは、二重系動作状
態はＡ系動作一致検証状態であり、出力選択回路３４０
Ａ，３４０Ｂは共にシステムバス３１０Ｂを選択し、動
作比較回路１２０ＢはＮＯＰであるが、動作比較回路１
２０Ａは自系ＣＰＵ１００Ａの出力信号と稼働系ＣＰＵ
１００Ｂの出力信号との比較を行い、ＣＰＵ１００Ａの
動作検証を行う。この時、動作比較回路１２０Ａは、シ
ステムバス３１０Ａ，３１０Ｂのデータのみならず制御
信号もクロックサイクル毎に監視しているため、データ
の不一致はもとより制御信号の同期ずれも検出すること
ができ、動作一致検証の確実性を高めることができる。
００Ｂがシステム稼働状態であるときは、二重系動作状
態はＡ系動作一致検証状態であり、出力選択回路３４０
Ａ，３４０Ｂは共にシステムバス３１０Ｂを選択し、動
作比較回路１２０ＢはＮＯＰであるが、動作比較回路１
２０Ａは自系ＣＰＵ１００Ａの出力信号と稼働系ＣＰＵ
１００Ｂの出力信号との比較を行い、ＣＰＵ１００Ａの
動作検証を行う。この時、動作比較回路１２０Ａは、シ
ステムバス３１０Ａ，３１０Ｂのデータのみならず制御
信号もクロックサイクル毎に監視しているため、データ
の不一致はもとより制御信号の同期ずれも検出すること
ができ、動作一致検証の確実性を高めることができる。
【００３２】ＣＰＵ１００Ａがシステム稼働状態でＣＰ
Ｕ１００Ｂがシステム切離し状態であるときは、二重系
動作状態は両系非同一動作状態であり、出力選択回路３
４０Ａ，３４０Ｂは各々自系システムバス３１０Ａ，３
１０Ｂを選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号
をＩ／Ｏバス３７０Ａ，３７０Ｂに出力し、動作比較回
路１２０Ａ，１２０Ｂは共にＮＯＰであり動作しない。
Ｕ１００Ｂがシステム切離し状態であるときは、二重系
動作状態は両系非同一動作状態であり、出力選択回路３
４０Ａ，３４０Ｂは各々自系システムバス３１０Ａ，３
１０Ｂを選択し、ＣＰＵ１００Ａ，１００Ｂの出力信号
をＩ／Ｏバス３７０Ａ，３７０Ｂに出力し、動作比較回
路１２０Ａ，１２０Ｂは共にＮＯＰであり動作しない。
【００３３】ＣＰＵ１００Ａがシステム稼働状態でＣＰ
Ｕ１００Ｂが一致検証状態であるときは、二重系動作状
態はＢ系動作一致検証状態であり、出力選択回路３４０
Ａ，３４０Ｂは共にシステムバス３１０Ａを選択し、動
作比較回路１２０ＡはＮＯＰであるが、動作比較回路１
２０Ｂは自系ＣＰＵ１００Ｂの出力信号と稼働系ＣＰＵ
１００Ａの出力信号との比較を行い、ＣＰＵ１００Ｂの
動作検証を行う。この時、動作比較回路１２０Ｂは、シ
ステムバス３１０Ａ，３１０Ｂのデータのみならず制御
信号もクロックサイクル毎に監視しているため、データ
の不一致はもとより制御信号の同期ずれも検出すること
ができ、動作一致検証の確実性を高めることができる。
Ｕ１００Ｂが一致検証状態であるときは、二重系動作状
態はＢ系動作一致検証状態であり、出力選択回路３４０
Ａ，３４０Ｂは共にシステムバス３１０Ａを選択し、動
作比較回路１２０ＡはＮＯＰであるが、動作比較回路１
２０Ｂは自系ＣＰＵ１００Ｂの出力信号と稼働系ＣＰＵ
１００Ａの出力信号との比較を行い、ＣＰＵ１００Ｂの
動作検証を行う。この時、動作比較回路１２０Ｂは、シ
ステムバス３１０Ａ，３１０Ｂのデータのみならず制御
信号もクロックサイクル毎に監視しているため、データ
の不一致はもとより制御信号の同期ずれも検出すること
ができ、動作一致検証の確実性を高めることができる。
【００３４】ＣＰＵ１００Ａ，１００Ｂが共にシステム
稼働状態であるときには、二重系動作状態は両系同一動
作状態であり、出力選択回路３４０Ａ，３４０Ｂは各々
自系システムバス３１０Ａ，３１０Ｂを選択し、ＣＰＵ
１００Ａ，１００Ｂの出力信号をＩ／Ｏバス３７０Ａ，
３７０Ｂに出力し、動作比較回路１２０Ａ，１２０Ｂは
共にＮＯＰであり動作しない。
稼働状態であるときには、二重系動作状態は両系同一動
作状態であり、出力選択回路３４０Ａ，３４０Ｂは各々
自系システムバス３１０Ａ，３１０Ｂを選択し、ＣＰＵ
１００Ａ，１００Ｂの出力信号をＩ／Ｏバス３７０Ａ，
３７０Ｂに出力し、動作比較回路１２０Ａ，１２０Ｂは
共にＮＯＰであり動作しない。
【００３５】図８は、図４中のＣＰＵ１００（１００
Ａ，１００Ｂ）、二重系状態記憶回路１１０（１１０
Ａ，１１０Ｂ）、片系状態記憶回路３００（３００Ａ，
３００Ｂ）、動作比較回路１２０（１２０Ａ，１２０
Ｂ）及び出力選択回路３４０（３４０Ａ，３４０Ｂ）部
分の具体的な回路構成例を示す図である。
Ａ，１００Ｂ）、二重系状態記憶回路１１０（１１０
Ａ，１１０Ｂ）、片系状態記憶回路３００（３００Ａ，
３００Ｂ）、動作比較回路１２０（１２０Ａ，１２０
Ｂ）及び出力選択回路３４０（３４０Ａ，３４０Ｂ）部
分の具体的な回路構成例を示す図である。
【００３６】図示するように、二重系状態記憶回路１１
０は、２ビットのレジスタ８１（８１Ａ，８１Ｂ）と、
そのパターンをデコードし動作一致検証状態信号３３０
として出力選択回路３４０及び動作比較回路１２０に出
力するデコーダ４１０（４１０Ａ，４１０Ｂ）とを備え
てなる。
０は、２ビットのレジスタ８１（８１Ａ，８１Ｂ）と、
そのパターンをデコードし動作一致検証状態信号３３０
として出力選択回路３４０及び動作比較回路１２０に出
力するデコーダ４１０（４１０Ａ，４１０Ｂ）とを備え
てなる。
【００３７】片系状態記憶回路３００は、４ビットのレ
ジスタ８２（８２Ａ，８２Ｂ）と、そのパターンをデコ
ードして二重系状態記憶回路１１０に出力するデコーダ
４００（４００Ａ，４００Ｂ）とを備えてなる。動作比
較回路１２０は比較器からなり、出力選択回路３４０は
論理回路の組合わせからなる。片系状態記憶回路３００
のレジスタ８２の内容は、ＣＰＵ１００Ａ，１００Ｂの
状態を管理するプログラムよってＣＰＵ１００Ａ，１０
０Ｂのどちらからでも片系状態信号３２０を介して書き
換えることができる。
ジスタ８２（８２Ａ，８２Ｂ）と、そのパターンをデコ
ードして二重系状態記憶回路１１０に出力するデコーダ
４００（４００Ａ，４００Ｂ）とを備えてなる。動作比
較回路１２０は比較器からなり、出力選択回路３４０は
論理回路の組合わせからなる。片系状態記憶回路３００
のレジスタ８２の内容は、ＣＰＵ１００Ａ，１００Ｂの
状態を管理するプログラムよってＣＰＵ１００Ａ，１０
０Ｂのどちらからでも片系状態信号３２０を介して書き
換えることができる。
【００３８】出力選択回路３４０は、動作一致検証状態
信号３３０がオンすると自系システムバス３１０Ａ又は
３１０Ｂを抑止し、他系システムバス３１０Ｂ又は３１
０Ａを選択する。また動作比較回路１２０は、動作一致
検証状態信号３３０がオンすると両系のシステムバス３
１０Ａ，３１０Ｂ上のデータ，制御信号（ＣＰＵ１００
Ａ，１００Ｂの出力信号）の比較を行う。比較結果が不
一致になると、動作比較回路１２０は動作比較結果信号
３９０を出力し、他系のＣＰＵ１００Ｂ又は１００Ａに
知らせる。
信号３３０がオンすると自系システムバス３１０Ａ又は
３１０Ｂを抑止し、他系システムバス３１０Ｂ又は３１
０Ａを選択する。また動作比較回路１２０は、動作一致
検証状態信号３３０がオンすると両系のシステムバス３
１０Ａ，３１０Ｂ上のデータ，制御信号（ＣＰＵ１００
Ａ，１００Ｂの出力信号）の比較を行う。比較結果が不
一致になると、動作比較回路１２０は動作比較結果信号
３９０を出力し、他系のＣＰＵ１００Ｂ又は１００Ａに
知らせる。
【００３９】いま、ＣＰＵ１００Ｂが稼働中（稼働系）
であり、ＣＰＵ１００Ａを保守交換するもの（保守交換
系）として、図８の回路動作を説明する。初めに、ＣＰ
Ｕ１００Ａは組み込まれておらず、片系状態記憶回路３
００Ａはシステム切離し状態であり、片系状態記憶回路
３００Ｂはシステム稼働状態であり、二重系状態記憶回
路１１０Ａ，１１０Ｂは共に両系非同一動作状態００に
あるものとする。
であり、ＣＰＵ１００Ａを保守交換するもの（保守交換
系）として、図８の回路動作を説明する。初めに、ＣＰ
Ｕ１００Ａは組み込まれておらず、片系状態記憶回路３
００Ａはシステム切離し状態であり、片系状態記憶回路
３００Ｂはシステム稼働状態であり、二重系状態記憶回
路１１０Ａ，１１０Ｂは共に両系非同一動作状態００に
あるものとする。
【００４０】上記状態から保守交換系ＣＰＵ１００Ａが
組み込まれると、稼働系ＣＰＵ１００Ｂはインタフェー
ス信号３８０ＡをみてＣＰＵ１００Ａが組み込まれたこ
とを知り、片系状態記憶回路３００Ａに値００１０を書
き込み、そして、両系を同一動作とするために自系と他
系に（他系にはインタフェース信号３８０Ｂを介して）
リセット信号を与える。リセット信号のオフ後は、ＣＰ
Ｕ１００Ａ，１００Ｂはクロックに同期して同一プログ
ラムを処理する両系同一動作の開始となる。
組み込まれると、稼働系ＣＰＵ１００Ｂはインタフェー
ス信号３８０ＡをみてＣＰＵ１００Ａが組み込まれたこ
とを知り、片系状態記憶回路３００Ａに値００１０を書
き込み、そして、両系を同一動作とするために自系と他
系に（他系にはインタフェース信号３８０Ｂを介して）
リセット信号を与える。リセット信号のオフ後は、ＣＰ
Ｕ１００Ａ，１００Ｂはクロックに同期して同一プログ
ラムを処理する両系同一動作の開始となる。
【００４１】その後、稼働系ＣＰＵ１００Ｂは片系状態
記憶回路３００Ａのレジスタ８２Ａに値０１００を書き
込む。これにより、デコーダ４００Ａ，４００Ｂのデコ
ードを介して、二重系状態記憶回路１１０Ａ，１１０Ｂ
のレジスタ８１Ａ，８１Ｂは共に値０１をとり、Ａ系動
作一致検証状態となる。そして、二重系状態記憶回路１
１０Ａ，１１０Ｂの状態の、デコーダ４１０Ａ，４１０
Ｂによるデコードにより、動作一致検証状態信号３３０
Ａがオンし、ＣＰＵ１００Ａの動作比較回路１２０Ａが
動作し、保守交換系ＣＰＵ１００Ａの出力信号と稼働系
ＣＰＵ１００Ｂの出力信号が比較される。また、動作一
致検証状態信号３３０Ａがオンしているので、出力選択
回路３４０Ａは自系システムバス３１０Ａを抑止し、他
系システムバス３１０Ｂを選択し、ＣＰＵ１００Ｂの出
力信号をＩ／Ｏバス３７０Ａに出力する。
記憶回路３００Ａのレジスタ８２Ａに値０１００を書き
込む。これにより、デコーダ４００Ａ，４００Ｂのデコ
ードを介して、二重系状態記憶回路１１０Ａ，１１０Ｂ
のレジスタ８１Ａ，８１Ｂは共に値０１をとり、Ａ系動
作一致検証状態となる。そして、二重系状態記憶回路１
１０Ａ，１１０Ｂの状態の、デコーダ４１０Ａ，４１０
Ｂによるデコードにより、動作一致検証状態信号３３０
Ａがオンし、ＣＰＵ１００Ａの動作比較回路１２０Ａが
動作し、保守交換系ＣＰＵ１００Ａの出力信号と稼働系
ＣＰＵ１００Ｂの出力信号が比較される。また、動作一
致検証状態信号３３０Ａがオンしているので、出力選択
回路３４０Ａは自系システムバス３１０Ａを抑止し、他
系システムバス３１０Ｂを選択し、ＣＰＵ１００Ｂの出
力信号をＩ／Ｏバス３７０Ａに出力する。
【００４２】動作比較の結果、不一致であると、動作比
較結果信号３９０Ａがオンし、ＣＰＵ１００Ｂにそれを
知らせる。その信号３９０Ａがオンしたことを検出した
プログラムは、片系状態記憶回路３００Ａのレジスタ８
２Ａの値を片系状態信号３２０Ａを介してシステム切離
し状態のパターンである００１０にセットする。これに
より、デコーダ４００Ａ，４００Ｂのデコードを介して
二重系状態記憶回路１１０Ａ，１１０Ｂには共に両系非
同一動作状態であることを示す値００が書かれ、また、
デコーダ４１０Ａのデコードにより、動作一致検証信号
３３０Ａがオフして保守交換系の動作比較回路１２０Ａ
は動作を停止し、出力選択回路３４０Ａはシステムバス
３１０Ａからの自系ＣＰＵ１００Ａの出力信号をＩ／Ｏ
バス３７０Ａに出力する。
較結果信号３９０Ａがオンし、ＣＰＵ１００Ｂにそれを
知らせる。その信号３９０Ａがオンしたことを検出した
プログラムは、片系状態記憶回路３００Ａのレジスタ８
２Ａの値を片系状態信号３２０Ａを介してシステム切離
し状態のパターンである００１０にセットする。これに
より、デコーダ４００Ａ，４００Ｂのデコードを介して
二重系状態記憶回路１１０Ａ，１１０Ｂには共に両系非
同一動作状態であることを示す値００が書かれ、また、
デコーダ４１０Ａのデコードにより、動作一致検証信号
３３０Ａがオフして保守交換系の動作比較回路１２０Ａ
は動作を停止し、出力選択回路３４０Ａはシステムバス
３１０Ａからの自系ＣＰＵ１００Ａの出力信号をＩ／Ｏ
バス３７０Ａに出力する。
【００４３】また動作比較の結果、動作の不一致を検出
しなければ動作比較結果信号３９０Ａはオフのままであ
り、ＣＰＵ１００Ｂは、プログラムによりその信号３９
０Ａがオフであることを知り、片系状態記憶回路３００
Ａのレジスタ８２Ａの値をシステム稼働状態のパターン
である０００１にセットする。これにより、デコーダ４
００Ａ，４００Ｂのデコードを介して二重系状態記憶回
路１１０Ａ，１１０Ｂには共に両系同一動作状態である
ことを示す値１１が書かれ、また、デコーダ４１０Ａの
デコードにより、動作一致検証信号３３０Ａがオフして
保守交換系の動作比較回路１２０Ａは動作を停止し、出
力選択回路３４０Ａはシステムバス３１０Ａからの自系
ＣＰＵ１００Ａの出力信号をＩ／Ｏバス３７０Ａに出力
する。
しなければ動作比較結果信号３９０Ａはオフのままであ
り、ＣＰＵ１００Ｂは、プログラムによりその信号３９
０Ａがオフであることを知り、片系状態記憶回路３００
Ａのレジスタ８２Ａの値をシステム稼働状態のパターン
である０００１にセットする。これにより、デコーダ４
００Ａ，４００Ｂのデコードを介して二重系状態記憶回
路１１０Ａ，１１０Ｂには共に両系同一動作状態である
ことを示す値１１が書かれ、また、デコーダ４１０Ａの
デコードにより、動作一致検証信号３３０Ａがオフして
保守交換系の動作比較回路１２０Ａは動作を停止し、出
力選択回路３４０Ａはシステムバス３１０Ａからの自系
ＣＰＵ１００Ａの出力信号をＩ／Ｏバス３７０Ａに出力
する。
【００４４】以上述べたように、二重系状態記憶回路１
１０、動作比較回路１２０、片系状態記憶回路３００及
び出力選択回路３４０を図８に示す構成とし、かつプロ
グラムが各レジスタ８２Ａ，８２Ｂの書き換えを行うこ
とにより、ＣＰＵ１００Ａ，１００Ｂの状態制御が可能
である。
１０、動作比較回路１２０、片系状態記憶回路３００及
び出力選択回路３４０を図８に示す構成とし、かつプロ
グラムが各レジスタ８２Ａ，８２Ｂの書き換えを行うこ
とにより、ＣＰＵ１００Ａ，１００Ｂの状態制御が可能
である。
【００４５】図９は、ＣＰＵ１００Ｂが稼働系、ＣＰＵ
１００Ａを保守交換系とした場合において、動作比較回
路１２０Ａが、システムバス３１０Ａのデータ，制御信
号（ＣＰＵ１００Ａの出力信号）をシステムバス３１０
Ｂのデータ，制御信号（ＣＰＵ１００Ｂの出力信号）と
比較した際、動作の不一致が検出されず、ＣＰＵ１００
Ａがシステム稼働状態へ遷移し、その後、両系同一動作
状態となる場合の動作を示すタイムチャートである。
１００Ａを保守交換系とした場合において、動作比較回
路１２０Ａが、システムバス３１０Ａのデータ，制御信
号（ＣＰＵ１００Ａの出力信号）をシステムバス３１０
Ｂのデータ，制御信号（ＣＰＵ１００Ｂの出力信号）と
比較した際、動作の不一致が検出されず、ＣＰＵ１００
Ａがシステム稼働状態へ遷移し、その後、両系同一動作
状態となる場合の動作を示すタイムチャートである。
【００４６】図示するように、バスクロックサイクルは
３０ｎｓであり、このクロックＣＬＫの立ち上がりで、
ＣＰＵ１００Ａ，１００Ｂより各々システムバス３１０
Ａ，３１０Ｂに出力されたデータがデータ有効期間中に
不一致が検出されなければ、動作比較結果信号３９０Ａ
はオフしたままである。そして、データが無効となった
後のクロックＣＬＫの立ち上がりで動作比較結果信号３
９０Ａがオフしたままであることを検出したＣＰＵ１０
０Ｂのプログラムが、片系状態記憶回路３００Ａのレジ
スタ８２Ａの値を０１００から０００１に書き換える。
３０ｎｓであり、このクロックＣＬＫの立ち上がりで、
ＣＰＵ１００Ａ，１００Ｂより各々システムバス３１０
Ａ，３１０Ｂに出力されたデータがデータ有効期間中に
不一致が検出されなければ、動作比較結果信号３９０Ａ
はオフしたままである。そして、データが無効となった
後のクロックＣＬＫの立ち上がりで動作比較結果信号３
９０Ａがオフしたままであることを検出したＣＰＵ１０
０Ｂのプログラムが、片系状態記憶回路３００Ａのレジ
スタ８２Ａの値を０１００から０００１に書き換える。
【００４７】これにより、その次のクロックＣＬＫの立
ち上がりで二重系状態記憶回路１１０のレジスタ８１
Ａ，８１Ｂの値が０１から１１に書き換えられ、システ
ムは両系同一動作状態に遷移する。なお、図９では二重
系状態記憶回路１１０のレジスタ８１が０１の間、動作
一致検証を行っている様子を示してあり、一致検証の時
間は数秒という十分な期間となっている。
ち上がりで二重系状態記憶回路１１０のレジスタ８１
Ａ，８１Ｂの値が０１から１１に書き換えられ、システ
ムは両系同一動作状態に遷移する。なお、図９では二重
系状態記憶回路１１０のレジスタ８１が０１の間、動作
一致検証を行っている様子を示してあり、一致検証の時
間は数秒という十分な期間となっている。
【００４８】図１０は、ＣＰＵ１００Ｂが稼働系、ＣＰ
Ｕ１００Ａを保守交換系とした場合において、動作比較
回路１２０Ａが、システムバス３１０Ａのデータ，制御
信号（ＣＰＵ１００Ａの出力信号）をシステムバス３１
０Ｂのデータ，制御信号（ＣＰＵ１００Ｂの出力信号）
と比較した際、動作の不一致が検出され、ＣＰＵ１００
Ａがシステム切離し状態へ遷移し、その後、両系非同一
動作状態となる場合の動作を示すタイムチャートであ
る。
Ｕ１００Ａを保守交換系とした場合において、動作比較
回路１２０Ａが、システムバス３１０Ａのデータ，制御
信号（ＣＰＵ１００Ａの出力信号）をシステムバス３１
０Ｂのデータ，制御信号（ＣＰＵ１００Ｂの出力信号）
と比較した際、動作の不一致が検出され、ＣＰＵ１００
Ａがシステム切離し状態へ遷移し、その後、両系非同一
動作状態となる場合の動作を示すタイムチャートであ
る。
【００４９】図示するように、バスクロックサイクルは
３０ｎｓであり、このクロックＣＬＫの立ち上がりで、
ＣＰＵ１００Ａ，１００Ｂより各々システムバス３１０
Ａ，３１０Ｂにデータが同時に出力されるはずである
が、動作の不一致があると、一致検証状態にあるＣＰＵ
１００Ａの出力信号（システムバス３１０Ａのデータ）
が、システム稼働状態にあるＣＰＵ１００Ｂの出力信号
（システムバス３１０Ｂのデータ）と同期ずれを起こ
し、動作比較結果信号３９０Ａがオンする。そして、動
作比較結果信号３９０ＡがオンしていることをＣＰＵ１
００Ｂのプログラムが検出すると、そのプログラムは、
次のバスクロックＣＬＫの立ち上がりで片系状態記憶回
路３００Ａのレジスタ８２Ａの値をシステム切離し状態
のパターンである００１０に書き換える。
３０ｎｓであり、このクロックＣＬＫの立ち上がりで、
ＣＰＵ１００Ａ，１００Ｂより各々システムバス３１０
Ａ，３１０Ｂにデータが同時に出力されるはずである
が、動作の不一致があると、一致検証状態にあるＣＰＵ
１００Ａの出力信号（システムバス３１０Ａのデータ）
が、システム稼働状態にあるＣＰＵ１００Ｂの出力信号
（システムバス３１０Ｂのデータ）と同期ずれを起こ
し、動作比較結果信号３９０Ａがオンする。そして、動
作比較結果信号３９０ＡがオンしていることをＣＰＵ１
００Ｂのプログラムが検出すると、そのプログラムは、
次のバスクロックＣＬＫの立ち上がりで片系状態記憶回
路３００Ａのレジスタ８２Ａの値をシステム切離し状態
のパターンである００１０に書き換える。
【００５０】これにより、その次のクロックＣＬＫの立
ち上がりで二重系状態記憶回路１１０のレジスタ８１
Ａ，８１Ｂの値が０１から００に書き換えられ、システ
ムは両系非同一動作状態に遷移する。なお、図１０では
二重系状態記憶回路１１０が０１の間、動作一致検証を
行っている様子を示してあり、一致検証の時間は数秒と
いう十分な期間となっている。
ち上がりで二重系状態記憶回路１１０のレジスタ８１
Ａ，８１Ｂの値が０１から００に書き換えられ、システ
ムは両系非同一動作状態に遷移する。なお、図１０では
二重系状態記憶回路１１０が０１の間、動作一致検証を
行っている様子を示してあり、一致検証の時間は数秒と
いう十分な期間となっている。
【００５１】以上説明したように本発明は、二重化した
ＣＰＵのうちの片方のＣＰＵの保守交換時に、稼働中の
ＣＰＵ（稼働系ＣＰＵ）と保守交換したＣＰＵ（保守交
換系ＣＰＵ）との動作一致検証を行うことによって、保
守交換系ＣＰＵの動作が稼働系ＣＰＵの動作と一致しな
い場合には保守交換系ＣＰＵに不良が存在するものとし
てその保守交換系ＣＰＵを二重系同期動作前に切り離
す。これにより、誤ってその保守交換系ＣＰＵを二重系
に組み込み、その不良により引き起こされる障害が両系
に波及してシステムダウンに至ることを未然に防ぐこと
ができる。
ＣＰＵのうちの片方のＣＰＵの保守交換時に、稼働中の
ＣＰＵ（稼働系ＣＰＵ）と保守交換したＣＰＵ（保守交
換系ＣＰＵ）との動作一致検証を行うことによって、保
守交換系ＣＰＵの動作が稼働系ＣＰＵの動作と一致しな
い場合には保守交換系ＣＰＵに不良が存在するものとし
てその保守交換系ＣＰＵを二重系同期動作前に切り離
す。これにより、誤ってその保守交換系ＣＰＵを二重系
に組み込み、その不良により引き起こされる障害が両系
に波及してシステムダウンに至ることを未然に防ぐこと
ができる。
【００５２】
【発明の効果】以上説明したように本発明によれば、二
重化コンピュータシステムのオンライン保守交換時に初
期不良をもつＣＰＵが誤ってシステムに組み込まれた場
合に、その後のシステムの二重系同期動作途中から上記
ＣＰＵの不良が引き起こす障害が両系に波及してシステ
ムダウンに至ることを未然に防ぐことができるという効
果がある。
重化コンピュータシステムのオンライン保守交換時に初
期不良をもつＣＰＵが誤ってシステムに組み込まれた場
合に、その後のシステムの二重系同期動作途中から上記
ＣＰＵの不良が引き起こす障害が両系に波及してシステ
ムダウンに至ることを未然に防ぐことができるという効
果がある。
【図１】本発明方式の基本例が適用された二重化コンピ
ュータシステムの概要を示すブロック図である。
ュータシステムの概要を示すブロック図である。
【図２】図１中の二重系状態記憶回路のパターン定義の
例を示す図である。
例を示す図である。
【図３】図１に示した二重化コンピュータシステムにお
いていずれか一方のＣＰＵを保守交換する際の手順の一
例を示すフローチャートである。
いていずれか一方のＣＰＵを保守交換する際の手順の一
例を示すフローチャートである。
【図４】本発明方式が適用された二重化コンピュータシ
ステムの一例を示すブロック図である。
ステムの一例を示すブロック図である。
【図５】図４中の片系状態記憶回路のパターン定義の例
を示す図である。
を示す図である。
【図６】図４中の二重系状態記憶回路のパターン定義の
例を示す図である。
例を示す図である。
【図７】図４中の両系ＣＰＵがとる片系状態の組合わせ
に伴う二重系の動作状態と、その際の出力選択回路及び
動作比較回路の各動作状態との関係を示す図である。
に伴う二重系の動作状態と、その際の出力選択回路及び
動作比較回路の各動作状態との関係を示す図である。
【図８】図４中の要部の具体的な回路構成例を示す図で
ある。
ある。
【図９】図８に示す回路における動作一致検出時のタイ
ムチャートである。
ムチャートである。
【図１０】図８に示す回路における動作不一致検出時の
タイムチャートである。
タイムチャートである。
１００Ａ，１００Ｂ…ＣＰＵ、１１０，１１０Ａ，１０
０Ｂ…二重系状態記憶回路、１２０，１２０Ａ，１２０
Ｂ…動作比較回路、１３０…二重系状態信号、１４０
Ａ，１４０Ｂ…ＣＰＵ出力信号、１５０，３９０Ａ，３
９０Ｂ…動作比較結果信号、１６０Ａ，１６０Ｂ，３８
０Ａ，３８０Ｂ…ＣＰＵ間（系間）のインタフェース信
号、３００Ａ，３００Ｂ…片系状態記憶回路、３１０
Ａ，３１０Ｂ…システムバス、３２０Ａ，３２０Ｂ…片
系状態信号、３３０Ａ，３３０Ｂ…動作一致検証状態信
号、３４０Ａ，３４０Ｂ…出力選択回路、３５０Ａ，３
５０Ｂ，３６０Ａ，３６０Ｂ…Ｉ／Ｏ装置、３７０Ａ，
３７０Ｂ…Ｉ／Ｏバス。
０Ｂ…二重系状態記憶回路、１２０，１２０Ａ，１２０
Ｂ…動作比較回路、１３０…二重系状態信号、１４０
Ａ，１４０Ｂ…ＣＰＵ出力信号、１５０，３９０Ａ，３
９０Ｂ…動作比較結果信号、１６０Ａ，１６０Ｂ，３８
０Ａ，３８０Ｂ…ＣＰＵ間（系間）のインタフェース信
号、３００Ａ，３００Ｂ…片系状態記憶回路、３１０
Ａ，３１０Ｂ…システムバス、３２０Ａ，３２０Ｂ…片
系状態信号、３３０Ａ，３３０Ｂ…動作一致検証状態信
号、３４０Ａ，３４０Ｂ…出力選択回路、３５０Ａ，３
５０Ｂ，３６０Ａ，３６０Ｂ…Ｉ／Ｏ装置、３７０Ａ，
３７０Ｂ…Ｉ／Ｏバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高谷 壮一 茨城県日立市大みか町五丁目２番１号株式 会社日立製作所大みか工場内 (72)発明者 日向 一弘 茨城県日立市大みか町五丁目２番１号株式 会社日立製作所大みか工場内 (72)発明者 明浦 伸夫 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 (72)発明者 山口 伸一朗 茨城県日立市大みか町七丁目１番１号株式 会社日立製作所日立研究所内 (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号株式 会社日立製作所日立研究所内 (72)発明者 粥川 悟 茨城県日立市大みか町五丁目２番１号株式 会社日立情報制御システム内
Claims (7)
- 【請求項１】 二重化したＣＰＵを備えてなり、片系Ｃ
ＰＵが稼働中に他系ＣＰＵの保守交換が可能な二重化コ
ンピュータシステムにおいて、前記二重化ＣＰＵの状態
として少なくとも両系同一動作状態、両系非同一動作状
態及び両系動作一致検証状態を記憶する二重系状態記憶
手段と、この二重系状態記憶手段及び前記二重化ＣＰＵ
に接続され、前記二重系状態記憶手段が両系動作一致検
証状態にあるときに前記二重化ＣＰＵの動作を相互比較
する動作比較手段とを備え、保守交換のためのＣＰＵ組
み込み後に両系の同一動作を開始させると共に、前記二
重系状態記憶手段を両系非同一動作状態から両系動作一
致検証状態として前記動作比較手段による前記二重化Ｃ
ＰＵの動作の相互比較を開始させ、前記二重系状態記憶
手段の状態を、前記動作比較手段の比較結果が一致であ
れば両系同一動作状態とし、不一致であれば両系非同一
動作状態とすることを特徴とする二重化ＣＰＵ保守交換
時の動作一致検証方式。 - 【請求項２】 前記二重系状態記憶手段は、二重化した
系のうちの一方の系の状態を記憶する片系状態記憶手段
ともう一方の系の状態を記憶する片系状態記憶手段の各
状態記憶内容に応じて決められた二重系状態を記憶する
ことを特徴とする、請求項１に記載の二重化ＣＰＵ保守
交換時の動作一致検証方式。 - 【請求項３】 各片系状態記憶手段は少なくともシステ
ム稼働状態、一致検証状態及びシステム切離し状態の各
状態をもち、前記二重系状態記憶手段は、両片系状態記
憶手段が共にシステム稼働状態のときに両系同一動作状
態をとり、一方の片系状態記憶手段がシステム稼働状態
で他方の片系状態記憶手段が一致検証状態のときに両系
動作一致検証状態をとり、両片系状態記憶手段の状態が
その他の組合わせのときは両系非同一動作状態をとるこ
とを特徴とする、請求項２に記載の二重化ＣＰＵ保守交
換時の動作一致検証方式。 - 【請求項４】 一方の片系状態記憶手段がシステム稼働
状態で他系ＣＰＵを保守交換時、保守交換系の片系状態
記憶手段はシステム切離し状態から一致検証状態となる
が、動作比較手段の比較結果が不一致であれば一致検証
状態の片系状態記憶手段をシステム切離し状態とし、保
守交換系ＣＰＵである他系ＣＰＵを前記コンピュータシ
ステムから切り離すことを特徴とする、請求項３に記載
の二重化ＣＰＵ保守交換時の動作一致検証方式。 - 【請求項５】 前記二重系状態記憶手段に接続され、自
系ＣＰＵ出力と他系ＣＰＵ出力を入力とし、それらのう
ちのいずれかを選択して出力する出力選択手段を各系に
備え、その各出力選択手段は、前記二重系状態記憶手段
が両系同一動作状態又は両系非同一動作状態にあるとき
に自系ＣＰＵ出力を選択出力するが、両系動作一致検証
状態のときは他系ＣＰＵ出力を選択出力することを特徴
とする請求項１〜４のうちのいずれかの項に記載の二重
化ＣＰＵ保守交換時の動作一致検証方式。 - 【請求項６】 前記動作比較手段は、前記コンピュータ
システムのクロックサイクル毎に両系ＣＰＵの所定の信
号の比較を行うことを特徴とする請求項１〜５のうちの
いずれかの項に記載の二重化ＣＰＵ保守交換時の動作一
致検証方式。 - 【請求項７】 二重化したＣＰＵを備えてなり、片系Ｃ
ＰＵが稼働中に他系ＣＰＵの保守交換が可能な二重化コ
ンピュータシステムにおいて、前記二重化ＣＰＵの状態
として少なくとも両系同一動作状態、両系非同一動作状
態及び両系動作一致検証状態を記憶する二重系状態記憶
手段と、この二重系状態記憶手段及び前記二重化ＣＰＵ
に接続され、前記二重系状態記憶手段が両系動作一致検
証状態にあるときに前記二重化ＣＰＵの動作を相互比較
する動作比較手段とを備え、保守交換のためのＣＰＵ組
み込み後に両系の同一動作を開始させると共に、前記二
重系状態記憶手段を両系非同一動作状態から両系動作一
致検証状態として前記動作比較手段による前記二重化Ｃ
ＰＵの動作の相互比較を開始させ、前記動作比較手段の
比較結果が一致であれば前記二重系状態記憶手段の状態
を両系同一動作状態として保守交換の対象であるＣＰＵ
の交換完了とし、不一致であれば前記二重系状態記憶手
段の状態を両系非同一動作状態として保守交換の対象で
あるＣＰＵを前記コンピュータシステムから切り離すこ
とを特徴とする二重化ＣＰＵ保守交換時の動作一致検証
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07125109A JP3132744B2 (ja) | 1995-05-24 | 1995-05-24 | 二重化ｃｐｕ保守交換時の動作一致検証方式 |
| US08/650,662 US5737513A (en) | 1995-05-24 | 1996-05-20 | Method of and system for verifying operation concurrence in maintenance/replacement of twin CPUs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07125109A JP3132744B2 (ja) | 1995-05-24 | 1995-05-24 | 二重化ｃｐｕ保守交換時の動作一致検証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08320852A true JPH08320852A (ja) | 1996-12-03 |
| JP3132744B2 JP3132744B2 (ja) | 2001-02-05 |
Family
ID=14902078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07125109A Expired - Fee Related JP3132744B2 (ja) | 1995-05-24 | 1995-05-24 | 二重化ｃｐｕ保守交換時の動作一致検証方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5737513A (ja) |
| JP (1) | JP3132744B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282596B1 (en) | 1999-03-25 | 2001-08-28 | International Business Machines Corporation | Method and system for hot-plugging a processor into a data processing system |
| GB2353113B (en) * | 1999-08-11 | 2001-10-10 | Sun Microsystems Inc | Software fault tolerant computer system |
| JP4182486B2 (ja) * | 2004-12-20 | 2008-11-19 | 日本電気株式会社 | フォールト・トレラント・コンピュータ・リセット方法及びそのシステム |
| JP2006178636A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントコンピュータ、およびその制御方法 |
| JP4182948B2 (ja) * | 2004-12-21 | 2008-11-19 | 日本電気株式会社 | フォールト・トレラント・コンピュータシステムと、そのための割り込み制御方法 |
| US7526674B2 (en) * | 2005-12-22 | 2009-04-28 | International Business Machines Corporation | Methods and apparatuses for supplying power to processors in multiple processor systems |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3864670A (en) * | 1970-09-30 | 1975-02-04 | Yokogawa Electric Works Ltd | Dual computer system with signal exchange system |
| US3810119A (en) * | 1971-05-04 | 1974-05-07 | Us Navy | Processor synchronization scheme |
| US4049957A (en) * | 1971-06-23 | 1977-09-20 | Hitachi, Ltd. | Dual computer system |
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| US4358823A (en) * | 1977-03-25 | 1982-11-09 | Trw, Inc. | Double redundant processor |
| IT1111606B (it) * | 1978-03-03 | 1986-01-13 | Cselt Centro Studi Lab Telecom | Sistema elaborativo modulare multiconfigurabile integrato con un sistema di preelaborazione |
| JPS58221453A (ja) * | 1982-06-17 | 1983-12-23 | Toshiba Corp | 多重系情報処理装置 |
| US4851985A (en) * | 1985-04-15 | 1989-07-25 | Logitek, Inc. | Fault diagnosis system for comparing counts of commanded operating state changes to counts of actual resultant changes |
| EP0306211A3 (en) * | 1987-09-04 | 1990-09-26 | Digital Equipment Corporation | Synchronized twin computer system |
| US5434998A (en) * | 1988-04-13 | 1995-07-18 | Yokogawa Electric Corporation | Dual computer system |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| US5086499A (en) * | 1989-05-23 | 1992-02-04 | Aeg Westinghouse Transportation Systems, Inc. | Computer network for real time control with automatic fault identification and by-pass |
| US5138708A (en) * | 1989-08-03 | 1992-08-11 | Unisys Corporation | Digital processor using current state comparison for providing fault tolerance |
| DE69028517D1 (de) * | 1990-05-11 | 1996-10-17 | Ibm | Verfahren und Gerät zur Ableitung des Zustandes einer gespiegelten Einheit bei Reinitialisierung eines Systems |
| JPH05128080A (ja) * | 1991-10-14 | 1993-05-25 | Mitsubishi Electric Corp | 情報処理装置 |
-
1995
- 1995-05-24 JP JP07125109A patent/JP3132744B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-20 US US08/650,662 patent/US5737513A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5737513A (en) | 1998-04-07 |
| JP3132744B2 (ja) | 2001-02-05 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |