JPH08321182A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08321182A JPH08321182A JP7148264A JP14826495A JPH08321182A JP H08321182 A JPH08321182 A JP H08321182A JP 7148264 A JP7148264 A JP 7148264A JP 14826495 A JP14826495 A JP 14826495A JP H08321182 A JPH08321182 A JP H08321182A
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- write control
- write
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Abstract
(57)【要約】
【目的】 低消費電力かつ高速動作が可能な半導体メモ
リを提供することを目的とするものである。 【構成】 メモリセルへの書込みのタイミングを制御す
る第１の書込制御信号を遅延回路が遅延させて第２の書
込制御信号を出力し、第１の書込制御信号と第２の書込
制御信号とのうちの少なくとも一方が書込状態である期
間だけ、アドレス信号に基づいて、メモリセルの選択に
用いられるワード線を活性化するものである。
リを提供することを目的とするものである。 【構成】 メモリセルへの書込みのタイミングを制御す
る第１の書込制御信号を遅延回路が遅延させて第２の書
込制御信号を出力し、第１の書込制御信号と第２の書込
制御信号とのうちの少なくとも一方が書込状態である期
間だけ、アドレス信号に基づいて、メモリセルの選択に
用いられるワード線を活性化するものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに係り、
特に、書込みサイクル後半のリカバリ期間中に、ワード
線を非選択状態に制御することによって、低電力化を図
る半導体メモリに関するものである。
特に、書込みサイクル後半のリカバリ期間中に、ワード
線を非選択状態に制御することによって、低電力化を図
る半導体メモリに関するものである。
【０００２】
【従来の技術】半導体メモリは、ワード線によって選択
されるメモリセルが選択されると、この選択されたメモ
リセルで電力が消費され、したがって、ワード線によっ
て選択されるメモリセルの数が多い程、電力消費量が多
くなる。ここで、ワード線をパルス動作させ、メモリセ
ルを選択している期間を制限することによって、消費電
力を低減することができる。このような消費電力低減方
法については、たとえば「柴田、２ポートＲＡＭの一消
費電力低減法、SC-9-10 P285 1995 信学会総合全国大
会」 に開示されている。
されるメモリセルが選択されると、この選択されたメモ
リセルで電力が消費され、したがって、ワード線によっ
て選択されるメモリセルの数が多い程、電力消費量が多
くなる。ここで、ワード線をパルス動作させ、メモリセ
ルを選択している期間を制限することによって、消費電
力を低減することができる。このような消費電力低減方
法については、たとえば「柴田、２ポートＲＡＭの一消
費電力低減法、SC-9-10 P285 1995 信学会総合全国大
会」 に開示されている。
【０００３】図６は、上記消費電力低減方法に基づいて
構成されている従来の半導体メモリＣＭ４を示す図であ
る。図６は、書込み専用ポートと読出し専用ポートとを
有する２ポートメモリにおいて、書込みポートに関連す
る部分の構成を示した図である。
構成されている従来の半導体メモリＣＭ４を示す図であ
る。図６は、書込み専用ポートと読出し専用ポートとを
有する２ポートメモリにおいて、書込みポートに関連す
る部分の構成を示した図である。
【０００４】上記半導体メモリＣＭ４において、メモリ
セルアレイ１は、選択信号を伝送するワード線ＷＬと入
力データを伝送するビット線ＢＬとの多数の格子点上に
メモリセルＭを縦横に配置して構成したものである。ま
た、ワード線選択回路２は、ロウアドレス信号ＡX をデ
コードし、複数のワード線ＷＬのうちからその１本を特
定する回路であり、ビット線選択回路３は、コラムアド
レス信号ＡY をデコードし、複数のビット線ＢＬのうち
からその１本を特定する回路である。
セルアレイ１は、選択信号を伝送するワード線ＷＬと入
力データを伝送するビット線ＢＬとの多数の格子点上に
メモリセルＭを縦横に配置して構成したものである。ま
た、ワード線選択回路２は、ロウアドレス信号ＡX をデ
コードし、複数のワード線ＷＬのうちからその１本を特
定する回路であり、ビット線選択回路３は、コラムアド
レス信号ＡY をデコードし、複数のビット線ＢＬのうち
からその１本を特定する回路である。
【０００５】書込み回路４は、ワード線ＷＬとビット線
ＢＬとによって特定されたメモリセルＭについて、書込
み制御信号ＷＥバーに基づいて、データを書き込む回路
である。タイミング調整用の遅延回路５は、書込み制御
信号ＷＥバーを遅延させる回路であり、入力した書込み
制御信号ＷＥバーと、出力する書込み制御信号ＷＥバ
ー’との間で、極性を反転せずに、変化のタイミングを
異らせる回路である。また、ＡＮＤゲート７は、たとえ
ばＮＡＮＤゲートの出力端子にインバータを接続するこ
とによって実現できるものである。
ＢＬとによって特定されたメモリセルＭについて、書込
み制御信号ＷＥバーに基づいて、データを書き込む回路
である。タイミング調整用の遅延回路５は、書込み制御
信号ＷＥバーを遅延させる回路であり、入力した書込み
制御信号ＷＥバーと、出力する書込み制御信号ＷＥバ
ー’との間で、極性を反転せずに、変化のタイミングを
異らせる回路である。また、ＡＮＤゲート７は、たとえ
ばＮＡＮＤゲートの出力端子にインバータを接続するこ
とによって実現できるものである。
【０００６】なお、書込み制御信号ＷＥバーをLow レベ
ルに制御した状態で、メモリセルＭにデータが書込ま
れ、このデータ書込が終了した後に、書込み制御信号Ｗ
ＥバーがHighレベルに復帰される。このデータ書込の終
了後に書込み制御信号ＷＥバーがHighレベルに復帰され
る動作は、読み出し時にメモリセルＭに書き込まれるこ
とを防止するためのものであり、ライトリカバリと呼ば
れ、ＧＮＤレベル近傍まで大振幅動作したLow 側ビット
線ＢＬのレベルを、十分高いレベルにまで回復させる時
間に当てられる。異なるメモリセルＭにデータを連続し
て書き込む場合にも、書込み制御信号ＷＥバーを一旦、
Highレベルに復帰させる必要がある。
ルに制御した状態で、メモリセルＭにデータが書込ま
れ、このデータ書込が終了した後に、書込み制御信号Ｗ
ＥバーがHighレベルに復帰される。このデータ書込の終
了後に書込み制御信号ＷＥバーがHighレベルに復帰され
る動作は、読み出し時にメモリセルＭに書き込まれるこ
とを防止するためのものであり、ライトリカバリと呼ば
れ、ＧＮＤレベル近傍まで大振幅動作したLow 側ビット
線ＢＬのレベルを、十分高いレベルにまで回復させる時
間に当てられる。異なるメモリセルＭにデータを連続し
て書き込む場合にも、書込み制御信号ＷＥバーを一旦、
Highレベルに復帰させる必要がある。
【０００７】図７は、従来の半導体メモリＣＭ４につい
ての動作波形を示す図である。
ての動作波形を示す図である。
【０００８】ワード線選択回路２の各出力信号と、イン
バータ６”によって書込み制御信号ＷＥバーが反転され
た信号とについて、ＡＮＤゲート７がＡＮＤ論理をと
り、書込み制御信号ＷＥバーがLow レベルである期間だ
け、ワード線ＷＬが選択される。リカバリ期間中におい
て全てのワード線ＷＬが非選択状態であるので、選択時
にメモリセルが消費する電力分だけ、このリカバリ期間
中に消費電力を低減することができる。
バータ６”によって書込み制御信号ＷＥバーが反転され
た信号とについて、ＡＮＤゲート７がＡＮＤ論理をと
り、書込み制御信号ＷＥバーがLow レベルである期間だ
け、ワード線ＷＬが選択される。リカバリ期間中におい
て全てのワード線ＷＬが非選択状態であるので、選択時
にメモリセルが消費する電力分だけ、このリカバリ期間
中に消費電力を低減することができる。
【０００９】書込みバッファ４に供給する書込み制御信
号ＷＥバー’を、書込み制御信号ＷＥバーよりも遅延さ
せるのは、ワード線選択回路２を構成する論理ゲートの
ハザードによる誤選択期間を回避するためである。
号ＷＥバー’を、書込み制御信号ＷＥバーよりも遅延さ
せるのは、ワード線選択回路２を構成する論理ゲートの
ハザードによる誤選択期間を回避するためである。
【００１０】この遅延量ＴD が大きい程、ハザードに対
するタイミングマージンは大きいが、この反面、正味の
書込み期間ＴW が短くなる。メモリセルＭが選択されて
いる期間（書込み制御信号ＷＥバーがLow レベルである
期間）と、書込み内容に対応した信号が書込みバッファ
４によってビット線ＢＬに印加されている期間（書込み
制御信号ＷＥバー’がLow レベルである期間）とのオー
バーラップ期間が、正味の書込み期間ＴW である。
するタイミングマージンは大きいが、この反面、正味の
書込み期間ＴW が短くなる。メモリセルＭが選択されて
いる期間（書込み制御信号ＷＥバーがLow レベルである
期間）と、書込み内容に対応した信号が書込みバッファ
４によってビット線ＢＬに印加されている期間（書込み
制御信号ＷＥバー’がLow レベルである期間）とのオー
バーラップ期間が、正味の書込み期間ＴW である。
【００１１】
【発明が解決しようとする課題】上記従来例において、
高速動作させる目的でメモリの書込サイクル時間を短縮
し、この場合書込期間とリカバリ期間との比率を同じに
すると、遅延量ＴD は一定であり短縮できないので、遅
延量ＴD を短くすることができない時間分だけ正味の書
込み期間ＴW が短くなるために、正味の書込み期間ＴW
を充分に取れなくなることがあり、この場合には、書込
み制御信号ＷＥバーとして十分なパルス幅があっても、
書込み不良が発生するという問題がある。このことは、
最高動作周波数を制限する要因の１つであり、特に高速
動作を狙った半導体メモリでは問題である。
高速動作させる目的でメモリの書込サイクル時間を短縮
し、この場合書込期間とリカバリ期間との比率を同じに
すると、遅延量ＴD は一定であり短縮できないので、遅
延量ＴD を短くすることができない時間分だけ正味の書
込み期間ＴW が短くなるために、正味の書込み期間ＴW
を充分に取れなくなることがあり、この場合には、書込
み制御信号ＷＥバーとして十分なパルス幅があっても、
書込み不良が発生するという問題がある。このことは、
最高動作周波数を制限する要因の１つであり、特に高速
動作を狙った半導体メモリでは問題である。
【００１２】本発明は、低消費電力かつ高速動作が可能
な半導体メモリを提供することを目的とするものであ
る。
な半導体メモリを提供することを目的とするものであ
る。
【００１３】
【課題を解決するための手段】本発明は、メモリセルへ
の書込みのタイミングを制御する第１の書込制御信号を
遅延回路が遅延させて第２の書込制御信号を出力し、第
１の書込制御信号と第２の書込制御信号とのうちの少な
くとも一方が書込状態である期間だけ、アドレス信号に
基づいて、メモリセルの選択に用いられるワード線を活
性化するものである。
の書込みのタイミングを制御する第１の書込制御信号を
遅延回路が遅延させて第２の書込制御信号を出力し、第
１の書込制御信号と第２の書込制御信号とのうちの少な
くとも一方が書込状態である期間だけ、アドレス信号に
基づいて、メモリセルの選択に用いられるワード線を活
性化するものである。
【００１４】
【作用】本発明は、メモリセルへの書込みのタイミング
を制御する第１の書込制御信号を遅延回路が遅延させて
第２の書込制御信号を出力し、第１の書込制御信号と第
２の書込制御信号とのうちの少なくとも一方が書込状態
である期間だけ、アドレス信号に基づいて、メモリセル
の選択に用いられるワード線を活性化するものであり、
リカバリ期間中において全てのワード線が非選択状態で
あるので、選択時にメモリセルが消費する電力分だけ、
このリカバリ期間中に消費電力を低減することができ、
また、書込サイクル時間を短縮しても、正味の書込み期
間を長く確保することができるので、高速動作が可能で
ある。
を制御する第１の書込制御信号を遅延回路が遅延させて
第２の書込制御信号を出力し、第１の書込制御信号と第
２の書込制御信号とのうちの少なくとも一方が書込状態
である期間だけ、アドレス信号に基づいて、メモリセル
の選択に用いられるワード線を活性化するものであり、
リカバリ期間中において全てのワード線が非選択状態で
あるので、選択時にメモリセルが消費する電力分だけ、
このリカバリ期間中に消費電力を低減することができ、
また、書込サイクル時間を短縮しても、正味の書込み期
間を長く確保することができるので、高速動作が可能で
ある。
【００１５】
【実施例】図１は、本発明の第１の実施例である半導体
メモリＣＭ１を示す図であり、書込み専用ポートと読出
し専用ポートとを有する２ポートメモリにおいて、書込
みポートに関連する部分の構成を示す図である。
メモリＣＭ１を示す図であり、書込み専用ポートと読出
し専用ポートとを有する２ポートメモリにおいて、書込
みポートに関連する部分の構成を示す図である。
【００１６】半導体メモリＣＭ１において、メモリセル
アレイ１は、選択信号を伝送するワード線ＷＬと入力デ
ータを伝送するビット線ＢＬとの格子点上にメモリセル
Ｍを縦横に配置して構成されたものである。ワード線選
択回路２は、ロウアドレス信号ＡX をデコードしてワー
ド線ＷＬを特定する回路であり、ビット線選択回路３
は、コラムアドレス信号ＡY をデコードしてビット線Ｂ
Ｌを特定する回路である。書込み回路４は、ワード線Ｗ
Ｌとビット線ＢＬとで特定されたメモリセルＭに対して
データを書き込む回路であり、具体的には、たとえばト
ライステートバッファである。
アレイ１は、選択信号を伝送するワード線ＷＬと入力デ
ータを伝送するビット線ＢＬとの格子点上にメモリセル
Ｍを縦横に配置して構成されたものである。ワード線選
択回路２は、ロウアドレス信号ＡX をデコードしてワー
ド線ＷＬを特定する回路であり、ビット線選択回路３
は、コラムアドレス信号ＡY をデコードしてビット線Ｂ
Ｌを特定する回路である。書込み回路４は、ワード線Ｗ
Ｌとビット線ＢＬとで特定されたメモリセルＭに対して
データを書き込む回路であり、具体的には、たとえばト
ライステートバッファである。
【００１７】書込み制御信号ＷＥバーは、書込み時にLo
w レベルに制御される信号であり、従来技術と同様に、
異なるメモリセルＭに連続してデータを書き込む際に一
旦、Highレベルに復帰させる。このように、異なるメモ
リセルＭに連続してデータを書き込む際に一旦、Highレ
ベルに復帰させるのは、読み出し時にメモリセルＭに書
き込まれることを防止するためである。
w レベルに制御される信号であり、従来技術と同様に、
異なるメモリセルＭに連続してデータを書き込む際に一
旦、Highレベルに復帰させる。このように、異なるメモ
リセルＭに連続してデータを書き込む際に一旦、Highレ
ベルに復帰させるのは、読み出し時にメモリセルＭに書
き込まれることを防止するためである。
【００１８】タイミング調整用の遅延回路５は、書込み
制御信号ＷＥバーを遅延させる回路であり、入力した書
込み制御信号ＷＥバーと、出力する書込み制御信号ＷＥ
バー’との間で、極性を反転せずに、変化のタイミング
を異らせる回路である。また、インバータ６”が設けら
れ、ＡＮＤゲート７は、たとえばＮＡＮＤゲートの出力
端子にインバータを接続することによって実現できるも
のである。
制御信号ＷＥバーを遅延させる回路であり、入力した書
込み制御信号ＷＥバーと、出力する書込み制御信号ＷＥ
バー’との間で、極性を反転せずに、変化のタイミング
を異らせる回路である。また、インバータ６”が設けら
れ、ＡＮＤゲート７は、たとえばＮＡＮＤゲートの出力
端子にインバータを接続することによって実現できるも
のである。
【００１９】また、半導体メモリＣＭ１において、書込
み制御信号ＷＥバーと、遅延回路５が出力する書込み制
御信号ＷＥバー’とについて、ＮＡＮＤゲート６がＮＡ
ＮＤ論理をとり、このＮＡＮＤ論理がとられた信号を、
ＡＮＤゲート７に入力している。つまり、インバータ
６”の代わりに、ＮＡＮＤゲート６を設けた点が従来の
半導体メモリＣＭ４とは異なる。
み制御信号ＷＥバーと、遅延回路５が出力する書込み制
御信号ＷＥバー’とについて、ＮＡＮＤゲート６がＮＡ
ＮＤ論理をとり、このＮＡＮＤ論理がとられた信号を、
ＡＮＤゲート７に入力している。つまり、インバータ
６”の代わりに、ＮＡＮＤゲート６を設けた点が従来の
半導体メモリＣＭ４とは異なる。
【００２０】なお、書込み制御信号ＷＥバーは、メモリ
セル１への書込みのタイミングを制御する第１の書込制
御信号の例であり、書込み制御信号ＷＥバー’は、第１
の書込制御信号が遅延された第２の書込制御信号の例で
あり、遅延回路５は、メモリセルへの書込みのタイミン
グを制御する第１の書込制御信号を遅延させ、第２の書
込制御信号を出力する遅延手段の例である。また、ＮＡ
ＮＤゲート６とＡＮＤゲート７とは、第１の書込制御信
号と第２の書込制御信号とのうちの少なくとも一方が書
込状態である期間だけ、アドレス信号に基づいて、メモ
リセルの選択に用いられるワード線を活性化する手段の
例である。
セル１への書込みのタイミングを制御する第１の書込制
御信号の例であり、書込み制御信号ＷＥバー’は、第１
の書込制御信号が遅延された第２の書込制御信号の例で
あり、遅延回路５は、メモリセルへの書込みのタイミン
グを制御する第１の書込制御信号を遅延させ、第２の書
込制御信号を出力する遅延手段の例である。また、ＮＡ
ＮＤゲート６とＡＮＤゲート７とは、第１の書込制御信
号と第２の書込制御信号とのうちの少なくとも一方が書
込状態である期間だけ、アドレス信号に基づいて、メモ
リセルの選択に用いられるワード線を活性化する手段の
例である。
【００２１】次に、半導体メモリＣＭ１の動作について
説明する。
説明する。
【００２２】図２は、半導体メモリＣＭ１における動作
波形を示す図である。
波形を示す図である。
【００２３】半導体メモリＣＭ１の外部から入力された
書込み制御信号ＷＥバーが時刻ｔ１において立ち上が
り、遅延回路５の出力信号である書込み制御信号ＷＥバ
ー’が時刻ｔ２において立ち上がる。ここで、書込み制
御信号ＷＥバーが立ち上がっても、書込み制御信号ＷＥ
バー’が立ち上がるまでの期間（ｔ１〜ｔ２）におい
て、ワード線ＷＬを選択状態に保つことができる。
書込み制御信号ＷＥバーが時刻ｔ１において立ち上が
り、遅延回路５の出力信号である書込み制御信号ＷＥバ
ー’が時刻ｔ２において立ち上がる。ここで、書込み制
御信号ＷＥバーが立ち上がっても、書込み制御信号ＷＥ
バー’が立ち上がるまでの期間（ｔ１〜ｔ２）におい
て、ワード線ＷＬを選択状態に保つことができる。
【００２４】この場合、従来技術と同様に、ハザードに
対するタイミングマージンＴD を確保することができ
る。書込み期間ＴW の長さは、書込み制御信号ＷＥバー
がLowレベルの時間と同じである。したがって、半導体
メモリＣＭ１において、高速動作させる目的でメモリの
書込サイクル時間を短縮し、この場合たとえば書込期間
とリカバリ期間との比率を同じにし、遅延量ＴD が一定
であるために短縮できなくても、正味の書込み期間ＴW
を十分に長くすることができ、したがって、書込み制御
信号ＷＥバーとして十分なパルス幅があれば、書込み不
良が発生することがない。
対するタイミングマージンＴD を確保することができ
る。書込み期間ＴW の長さは、書込み制御信号ＷＥバー
がLowレベルの時間と同じである。したがって、半導体
メモリＣＭ１において、高速動作させる目的でメモリの
書込サイクル時間を短縮し、この場合たとえば書込期間
とリカバリ期間との比率を同じにし、遅延量ＴD が一定
であるために短縮できなくても、正味の書込み期間ＴW
を十分に長くすることができ、したがって、書込み制御
信号ＷＥバーとして十分なパルス幅があれば、書込み不
良が発生することがない。
【００２５】また、半導体メモリＣＭ１は、書込みサイ
クル後半のリカバリ期間中に、ワード線ＷＬが非選択状
態に制御され、このリカバリ期間中にメモリセルＭが電
力を消費しないので、低消費電力化を図ることができ
る。
クル後半のリカバリ期間中に、ワード線ＷＬが非選択状
態に制御され、このリカバリ期間中にメモリセルＭが電
力を消費しないので、低消費電力化を図ることができ
る。
【００２６】なお、たとえば非反転インバータの縦続接
続によって遅延回路５を実現することができるので、遅
延回路５の出力節点から書込み制御信号ＷＥバー’を得
る代わりに、縦続接続されている非反転インバータ列の
中間節点から書込み制御信号ＷＥバー’を得、このよう
にして得られた書込み制御信号ＷＥバー’をＮＡＮＤゲ
ート６に入力するようにしてもよい。このようにすれ
ば、ワード線ＷＬが非選択になるタイミングをさらに細
かく設定することができる。
続によって遅延回路５を実現することができるので、遅
延回路５の出力節点から書込み制御信号ＷＥバー’を得
る代わりに、縦続接続されている非反転インバータ列の
中間節点から書込み制御信号ＷＥバー’を得、このよう
にして得られた書込み制御信号ＷＥバー’をＮＡＮＤゲ
ート６に入力するようにしてもよい。このようにすれ
ば、ワード線ＷＬが非選択になるタイミングをさらに細
かく設定することができる。
【００２７】図３は、本発明の第２の実施例である半導
体メモリＣＭ２を示す図である。
体メモリＣＭ２を示す図である。
【００２８】この半導体メモリＣＭ２は、同期信号とし
てクロックを用いる同期形半導体メモリへ適用した実施
例であり、図３は、書込み専用ポートと読出し専用ポー
トとを有する２ポートメモリにおいて、書込みポートに
関連する部分の構成を示した図である。
てクロックを用いる同期形半導体メモリへ適用した実施
例であり、図３は、書込み専用ポートと読出し専用ポー
トとを有する２ポートメモリにおいて、書込みポートに
関連する部分の構成を示した図である。
【００２９】この半導体メモリＣＭ２の基本的な構成
は、半導体メモリＣＭ１と同じであるが、ロウアドレス
信号ＡX 、コラムアドレス信号ＡY 、書込み制御信号Ｗ
Ｅバーを保持するレジスタ８と、レジスタ８に保持され
ている書込み制御信号ＷＥバーとクロックＣＫとからタ
イミング信号としての書込み制御信号ＷＥバー”を生成
する論理ゲート９、１０とが付加されている点が、半導
体メモリＣＭ１とは異なる。レジスタ８の内容は、クロ
ックＣＫが立ち上がる際に更新される。
は、半導体メモリＣＭ１と同じであるが、ロウアドレス
信号ＡX 、コラムアドレス信号ＡY 、書込み制御信号Ｗ
Ｅバーを保持するレジスタ８と、レジスタ８に保持され
ている書込み制御信号ＷＥバーとクロックＣＫとからタ
イミング信号としての書込み制御信号ＷＥバー”を生成
する論理ゲート９、１０とが付加されている点が、半導
体メモリＣＭ１とは異なる。レジスタ８の内容は、クロ
ックＣＫが立ち上がる際に更新される。
【００３０】次に、半導体メモリＣＭ２の動作について
説明する。
説明する。
【００３１】図４は、半導体メモリＣＭ２における動作
波形を示す図である。
波形を示す図である。
【００３２】半導体メモリＣＭ２ににおいて、ロウアド
レス信号ＡX 、コラムアドレス信号ＡY 、書込み制御信
号ＷＥバーの各状態は、クロックＣＫが立ち上がる前に
確定する必要がある。クロックＣＫが立ち上がる際に各
レジスタ８の入力信号がサンプリングされ、更新データ
としてレジスタ８から出力される。すなわち、メモリＭ
の１つのサイクルは、クロックＣＫの立ち上がりエッジ
から次の立ち上がりエッジまでである。
レス信号ＡX 、コラムアドレス信号ＡY 、書込み制御信
号ＷＥバーの各状態は、クロックＣＫが立ち上がる前に
確定する必要がある。クロックＣＫが立ち上がる際に各
レジスタ８の入力信号がサンプリングされ、更新データ
としてレジスタ８から出力される。すなわち、メモリＭ
の１つのサイクルは、クロックＣＫの立ち上がりエッジ
から次の立ち上がりエッジまでである。
【００３３】クロックＣＫが立ち上がる際に書込み制御
信号ＷＥバーの状態がLow レベルの場合にのみ書込みが
行われる。書込み制御信号ＷＥバーを保持するレジスタ
８の出力信号は、論理ゲート９、１０によってクロック
ＣＫと論理がとられ、書込み制御信号ＷＥバー”が内部
生成される。書込み制御信号ＷＥバー”は、メモリセル
１への書込み動作を制御するタイミング信号であり、半
導体メモリＣＭ１（非同期メモリ）における書込み制御
信号ＷＥバーに相当する。
信号ＷＥバーの状態がLow レベルの場合にのみ書込みが
行われる。書込み制御信号ＷＥバーを保持するレジスタ
８の出力信号は、論理ゲート９、１０によってクロック
ＣＫと論理がとられ、書込み制御信号ＷＥバー”が内部
生成される。書込み制御信号ＷＥバー”は、メモリセル
１への書込み動作を制御するタイミング信号であり、半
導体メモリＣＭ１（非同期メモリ）における書込み制御
信号ＷＥバーに相当する。
【００３４】図５は、本発明の第３の実施例である半導
体メモリＣＭ３を示す図である。
体メモリＣＭ３を示す図である。
【００３５】この半導体メモリＣＭ３は、同期信号とし
てクロックＣＫを用いる１ポートＲＡＭへ適用した実施
例であり、半導体メモリＣＭ２における書込み専用ポー
トの構成と比較すると、半導体メモリＣＭ３は、インバ
ータ１１と読出し回路１２とが付加されている点と、２
入力ＮＡＮＤゲート６の代わりに３入力ＮＡＮＤゲート
６’が設けられている点とが異なる。
てクロックＣＫを用いる１ポートＲＡＭへ適用した実施
例であり、半導体メモリＣＭ２における書込み専用ポー
トの構成と比較すると、半導体メモリＣＭ３は、インバ
ータ１１と読出し回路１２とが付加されている点と、２
入力ＮＡＮＤゲート６の代わりに３入力ＮＡＮＤゲート
６’が設けられている点とが異なる。
【００３６】半導体メモリＣＭ３において、クロックＣ
Ｋの立ち上がりエッジにおいて、書込み制御信号ＷＥバ
ーがLow レベルである場合は、書込みサイクルになり、
書込み制御信号ＷＥバーがHighレベルである場合は、読
出しサイクルになる。
Ｋの立ち上がりエッジにおいて、書込み制御信号ＷＥバ
ーがLow レベルである場合は、書込みサイクルになり、
書込み制御信号ＷＥバーがHighレベルである場合は、読
出しサイクルになる。
【００３７】読出しサイクルでワード線ＷＬを選択状態
に維持する必要があり、半導体メモリＣＭ３では、書込
み制御信号ＷＥバー用のレジスタの出力信号をインバー
タ１１で反転させ、２入力ＮＡＮＤゲート６’に入力す
ることによって、読出しサイクルでワード線ＷＬを選択
状態に維持するようにしている。メモリセル１からの読
出し信号は、読出し回路１２によって検出増幅され、外
部に出力される。半導体メモリＣＭ３における書込みの
動作は、半導体メモリＣＭ２における書込動作と同じで
あり、同等の効果を有する。
に維持する必要があり、半導体メモリＣＭ３では、書込
み制御信号ＷＥバー用のレジスタの出力信号をインバー
タ１１で反転させ、２入力ＮＡＮＤゲート６’に入力す
ることによって、読出しサイクルでワード線ＷＬを選択
状態に維持するようにしている。メモリセル１からの読
出し信号は、読出し回路１２によって検出増幅され、外
部に出力される。半導体メモリＣＭ３における書込みの
動作は、半導体メモリＣＭ２における書込動作と同じで
あり、同等の効果を有する。
【００３８】
【発明の効果】本発明によれば、低電力化を狙って書込
みサイクル後半のリカバリ期間中にワード線を非選択状
態に制御する際、ワード線の選択期間を長く設定でき、
このために、高い動作周波数領域を狙った半導体メモリ
において書込み不良を防止できるという効果を奏する。
みサイクル後半のリカバリ期間中にワード線を非選択状
態に制御する際、ワード線の選択期間を長く設定でき、
このために、高い動作周波数領域を狙った半導体メモリ
において書込み不良を防止できるという効果を奏する。
【図１】本発明の第１の実施例である半導体メモリＣＭ
１を示す図である。
１を示す図である。
【図２】半導体メモリＣＭ１における動作波形を示す図
である。
である。
【図３】本発明の第２の実施例である半導体メモリＣＭ
２を示す図である。
２を示す図である。
【図４】半導体メモリＣＭ２における動作波形を示す図
である。
である。
【図５】本発明の第３の実施例である半導体メモリＣＭ
３を示す図である。
３を示す図である。
【図６】消費電力低減方法に基づいて構成されている従
来の半導体メモリＣＭ４を示す図である。
来の半導体メモリＣＭ４を示す図である。
【図７】従来の半導体メモリＣＭ４についての動作波形
を示す図である。
を示す図である。
ＣＭ１、ＣＭ２、ＣＭ３…半導体メモリ、 １…メモリセルアレイ、 Ｍ…メモリセル、 ２…ワード線選択回路、 ３…ビット線選択回路、 ４…書込みバッファ、 ５…遅延回路、 ８…レジスタ、 １２…読み出し回路。
Claims (1)
- 【請求項１】 メモリセルへの書込みのタイミングを制
御する第１の書込制御信号を遅延させ、第２の書込制御
信号を出力する遅延手段と；上記第１の書込制御信号と
上記第２の書込制御信号とのうちの少なくとも一方が書
込状態である期間だけ、アドレス信号に基づいて、上記
メモリセルの選択に用いられるワード線を活性化する手
段と；を有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148264A JPH08321182A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148264A JPH08321182A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321182A true JPH08321182A (ja) | 1996-12-03 |
Family
ID=15448889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7148264A Pending JPH08321182A (ja) | 1995-05-23 | 1995-05-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238334A (ja) * | 2010-04-16 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1995
- 1995-05-23 JP JP7148264A patent/JPH08321182A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238334A (ja) * | 2010-04-16 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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