JPH08321587A - 入出力保護回路および保護素子 - Google Patents
入出力保護回路および保護素子Info
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- JPH08321587A JPH08321587A JP7335555A JP33555595A JPH08321587A JP H08321587 A JPH08321587 A JP H08321587A JP 7335555 A JP7335555 A JP 7335555A JP 33555595 A JP33555595 A JP 33555595A JP H08321587 A JPH08321587 A JP H08321587A
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Liquid Crystal (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 基準電圧より低い電圧が印加されても、この
電圧から内部回路を保護することが可能な入出力保護回
路および保護素子を提供すること。 【解決手段】 電気信号を入力する複数の入力端子Ｉ1
〜Ｉ4 と、基準電位を入力する基準電位入力端子Ｉ
5 と、入力端子Ｉ1 〜Ｉ4 と電源電位Ｖdd間に順方向に
接続されて入力端子Ｉ1 〜Ｉ4 に電源電位Ｖddより高い
電圧が印加されるとこれを電源電位Ｖddに放電するダイ
オードＤ11〜Ｄ51と、入力端子Ｉ1 〜Ｉ4 と基準電位間
に逆方向に接続されて入力端子に負の電圧が印加される
とこれを基準電位に放電するダイオードＤ12〜Ｄ52と、
基準電位入力端子と電源電位Ｖddに接続され、ベースが
浮遊されているトランジスタＱとを有する。そして、こ
の構成により、基準電位入力端子に所定の値以下の負の
電圧が入力されると、トランジスタＱは当該入力した負
の電圧を放電する。
電圧から内部回路を保護することが可能な入出力保護回
路および保護素子を提供すること。 【解決手段】 電気信号を入力する複数の入力端子Ｉ1
〜Ｉ4 と、基準電位を入力する基準電位入力端子Ｉ
5 と、入力端子Ｉ1 〜Ｉ4 と電源電位Ｖdd間に順方向に
接続されて入力端子Ｉ1 〜Ｉ4 に電源電位Ｖddより高い
電圧が印加されるとこれを電源電位Ｖddに放電するダイ
オードＤ11〜Ｄ51と、入力端子Ｉ1 〜Ｉ4 と基準電位間
に逆方向に接続されて入力端子に負の電圧が印加される
とこれを基準電位に放電するダイオードＤ12〜Ｄ52と、
基準電位入力端子と電源電位Ｖddに接続され、ベースが
浮遊されているトランジスタＱとを有する。そして、こ
の構成により、基準電位入力端子に所定の値以下の負の
電圧が入力されると、トランジスタＱは当該入力した負
の電圧を放電する。
Description
【０００１】
【発明の属する技術分野】本発明は入出力保護回路およ
び保護素子、より具体的にはたとえば静電気のようなサ
ージ電圧から内部回路を保護する入出力保護回路および
保護素子に関する。
び保護素子、より具体的にはたとえば静電気のようなサ
ージ電圧から内部回路を保護する入出力保護回路および
保護素子に関する。
【０００２】
【従来の技術】電子回路に実装されている半導体素子
は、耐電圧が決められており、静電気等によるこれより
大きな電圧が印加されると破壊されてしまう。このた
め、一般に電子回路では、静電気除去（ＥＳＤ：electr
ostatic discharg) 対策として、過電圧から内部回路を
保護する入出力保護回路が、内部回路の入力端子および
出力端子の両方または一方に付加されている。このよう
な、入出力保護回路は、主にダイオード、抵抗またはト
ランジスタ等を単独または組み合わせて構成され、これ
ら素子により動作電圧より大きい電圧や基準電圧より低
い電圧から内部回路を保護している。
は、耐電圧が決められており、静電気等によるこれより
大きな電圧が印加されると破壊されてしまう。このた
め、一般に電子回路では、静電気除去（ＥＳＤ：electr
ostatic discharg) 対策として、過電圧から内部回路を
保護する入出力保護回路が、内部回路の入力端子および
出力端子の両方または一方に付加されている。このよう
な、入出力保護回路は、主にダイオード、抵抗またはト
ランジスタ等を単独または組み合わせて構成され、これ
ら素子により動作電圧より大きい電圧や基準電圧より低
い電圧から内部回路を保護している。
【０００３】図４はこのような従来技術における入出力
保護回路を示した回路図であり、同図では一対のダイオ
ードによる入出力保護回路が形成されている。なお、入
力端子および出力端子に接続される入出力保護回路は実
質的に同じ内容になるので、ここでは入力端子に接続さ
れる保護回路を例に説明を行う。
保護回路を示した回路図であり、同図では一対のダイオ
ードによる入出力保護回路が形成されている。なお、入
力端子および出力端子に接続される入出力保護回路は実
質的に同じ内容になるので、ここでは入力端子に接続さ
れる保護回路を例に説明を行う。
【０００４】２つのダイオードＤ1 ，Ｄ2 は電源電位Ｖ
ddの電源Ｖddと接地電位Ｖssの接地Ｖss間に直列接続さ
れ、これら２つのダイオードの接続点に入力端子（Ｉ
Ｎ）が接続されている。すなわち、ダイオードＤ1 のカ
ソードは電源Ｖddに、ダイオードＤ2 のアノードは接地
Ｖssに接続され、ダイオードＤ1 のアノードとダイオー
ドＤ2 のカソードが接続されている。また、入力端子は
ダイオードＤ1 とダイオードＤ2 との接続点に接続さ
れ、これらダイオードが入力端子の信号線に対し並列に
接続されている。
ddの電源Ｖddと接地電位Ｖssの接地Ｖss間に直列接続さ
れ、これら２つのダイオードの接続点に入力端子（Ｉ
Ｎ）が接続されている。すなわち、ダイオードＤ1 のカ
ソードは電源Ｖddに、ダイオードＤ2 のアノードは接地
Ｖssに接続され、ダイオードＤ1 のアノードとダイオー
ドＤ2 のカソードが接続されている。また、入力端子は
ダイオードＤ1 とダイオードＤ2 との接続点に接続さ
れ、これらダイオードが入力端子の信号線に対し並列に
接続されている。
【０００５】したがって、ダイオードＤ1 は入力端子と
電源Ｖdd間で順方向接続されており、またダイオードＤ
2 は入力端子と接地Ｖss間で逆方向接続されている。な
お、ここで用いられるダイオードは主にｎ+ ／ｐ- 接合
が一般に用いられる。このような保護回路において、電
源Ｖddよりも高い正（＋）の電圧が印加されると、その
電流は順方向ダイオードＤ1 を介して電源Ｖddに放電さ
れ、一方、負（−）の電圧が印加されるとその電流は逆
方向ダイオードＤ2 を介して接地Ｖssに放電される。
電源Ｖdd間で順方向接続されており、またダイオードＤ
2 は入力端子と接地Ｖss間で逆方向接続されている。な
お、ここで用いられるダイオードは主にｎ+ ／ｐ- 接合
が一般に用いられる。このような保護回路において、電
源Ｖddよりも高い正（＋）の電圧が印加されると、その
電流は順方向ダイオードＤ1 を介して電源Ｖddに放電さ
れ、一方、負（−）の電圧が印加されるとその電流は逆
方向ダイオードＤ2 を介して接地Ｖssに放電される。
【０００６】図５は図４に示した保護回路を液晶表示装
置の駆動回路に適用した場合を示したものである。
Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はそれぞれ入力端子であり、こ
れには順方向ダイオードＤ11，Ｄ21，Ｄ31，Ｄ41，と逆
方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42が接続されてい
る。また、Ｉ1 〜Ｉ4 の入力端子に印加される電圧より
低い基準電圧が印加される入力端子Ｉ5 には、順方向ダ
イオードＤ51のみが接続されている。
置の駆動回路に適用した場合を示したものである。
Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はそれぞれ入力端子であり、こ
れには順方向ダイオードＤ11，Ｄ21，Ｄ31，Ｄ41，と逆
方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42が接続されてい
る。また、Ｉ1 〜Ｉ4 の入力端子に印加される電圧より
低い基準電圧が印加される入力端子Ｉ5 には、順方向ダ
イオードＤ51のみが接続されている。
【０００７】このように、図５に示した駆動回路には、
基準電圧が印加される入力端子を除いた各入力端子Ｉｉ
（ｉ＝１，２，３，４）に対して、順方向および逆方向
の一対のダイオードＤi1，Ｄi2が保護回路として機能す
るよう挿入されている。図４のような電源電位および接
地電位に接続される一般的な保護回路を図５の保護回路
として組み込むと、内部回路（図示せず）の動作途中で
保護回路が動作し、入力信号を駆動回路に正確に伝達す
ることができないという問題が発生する。したがって、
このような誤動作を防止するため、図５に示した保護回
路では、逆方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42の入
力端子を、接地Ｖssに接続するのではなく、基準電圧が
入力される入力端子Ｉ5 に接続している。
基準電圧が印加される入力端子を除いた各入力端子Ｉｉ
（ｉ＝１，２，３，４）に対して、順方向および逆方向
の一対のダイオードＤi1，Ｄi2が保護回路として機能す
るよう挿入されている。図４のような電源電位および接
地電位に接続される一般的な保護回路を図５の保護回路
として組み込むと、内部回路（図示せず）の動作途中で
保護回路が動作し、入力信号を駆動回路に正確に伝達す
ることができないという問題が発生する。したがって、
このような誤動作を防止するため、図５に示した保護回
路では、逆方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42の入
力端子を、接地Ｖssに接続するのではなく、基準電圧が
入力される入力端子Ｉ5 に接続している。
【０００８】
【発明が解決しようとする課題】しかしながら、図５に
示した保護回路では、基準電圧を入力する入力端子Ｉ5
に逆方向ダイオードが接続されておらず、この入力端子
Ｉ5 に大きな負の電圧が印加された場合、この大きな負
の電圧が放電されることなく内部回路に印加されてしま
う。したがって、このような場合には保護回路が実質的
に機能せず、内部回路の素子が破壊される可能性が高い
という問題があった。
示した保護回路では、基準電圧を入力する入力端子Ｉ5
に逆方向ダイオードが接続されておらず、この入力端子
Ｉ5 に大きな負の電圧が印加された場合、この大きな負
の電圧が放電されることなく内部回路に印加されてしま
う。したがって、このような場合には保護回路が実質的
に機能せず、内部回路の素子が破壊される可能性が高い
という問題があった。
【０００９】本発明はこのような従来技術の課題を解決
し、基準電圧より低い電圧が印加されても、この電圧か
ら内部回路を保護することが可能な入出力保護回路およ
び保護素子を提供することを目的とする。
し、基準電圧より低い電圧が印加されても、この電圧か
ら内部回路を保護することが可能な入出力保護回路およ
び保護素子を提供することを目的とする。
【００１０】
【課題を解決するための手端子】本発明は上述の課題を
解決するために、電気信号を入力する少なくとも１つの
入力端子と、基準電位を入力する基準電位入力端子とに
接続された入出力保護回路は、入力端子と電源電位間に
順方向に接続され、入力端子に電源電位より高い電圧が
印加されるとこれを電源電位に放電する第１のダイオー
ドと、入力端子と基準電位間に逆方向に接続され、入力
端子に負の電圧が印加されるとこれを基準電位に放電す
る第２のダイオードと、基準電位入力端子と電源電位に
接続され、ベースが浮遊されているトランジスタとを有
し、基準電位入力端子に所定の値以下の負の電圧が入力
されると、トランジスタは当該入力した負の電圧を放電
する。
解決するために、電気信号を入力する少なくとも１つの
入力端子と、基準電位を入力する基準電位入力端子とに
接続された入出力保護回路は、入力端子と電源電位間に
順方向に接続され、入力端子に電源電位より高い電圧が
印加されるとこれを電源電位に放電する第１のダイオー
ドと、入力端子と基準電位間に逆方向に接続され、入力
端子に負の電圧が印加されるとこれを基準電位に放電す
る第２のダイオードと、基準電位入力端子と電源電位に
接続され、ベースが浮遊されているトランジスタとを有
し、基準電位入力端子に所定の値以下の負の電圧が入力
されると、トランジスタは当該入力した負の電圧を放電
する。
【００１１】また、本発明によれば、過電圧が印加され
たときにこの過電圧を放電する保護素子は、第１導電形
の半導体基板に形成された第２導電形の第１領域と、第
１領域に形成された第１導電形の第２領域と、半導体基
板より高濃度でこの基板に形成された第１導電形の第３
領域とを有する。
たときにこの過電圧を放電する保護素子は、第１導電形
の半導体基板に形成された第２導電形の第１領域と、第
１領域に形成された第１導電形の第２領域と、半導体基
板より高濃度でこの基板に形成された第１導電形の第３
領域とを有する。
【００１２】
【発明の実施の形態】次に添付図面を参照して本発明に
よる入出力保護回路および保護素子の実施の形態を詳細
に説明する。
よる入出力保護回路および保護素子の実施の形態を詳細
に説明する。
【００１３】図１は本発明による入出力保護回路の実施
の形態を示す回路図である。図１に示すように本実施の
形態における入出力保護回路は、電気信号を入力する４
つの入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 と接地レベルの基
準電位Ｖssを入力する基準電位入力端子Ｉ5 に接続さ
れ、これら入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 に接続され
る内部回路（図示せず）を過電圧から保護する保護回路
である。
の形態を示す回路図である。図１に示すように本実施の
形態における入出力保護回路は、電気信号を入力する４
つの入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 と接地レベルの基
準電位Ｖssを入力する基準電位入力端子Ｉ5 に接続さ
れ、これら入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 に接続され
る内部回路（図示せず）を過電圧から保護する保護回路
である。
【００１４】なお、図１では電気信号を入力する入力端
子を４つとしているが、本発明は特にこれに限定される
ものではなく、入力端子の数はいくつでも良い。また、
図１では入力側に保護回路を設けた例を示しているが、
勿論、出力側にも同様の保護回路を設けることが可能で
ある。
子を４つとしているが、本発明は特にこれに限定される
ものではなく、入力端子の数はいくつでも良い。また、
図１では入力側に保護回路を設けた例を示しているが、
勿論、出力側にも同様の保護回路を設けることが可能で
ある。
【００１５】本実施の形態における入出力保護回路は、
複数のダイオードＤと１つのトランジスタＱにより構成
され、これら素子が入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 お
よび基準電位入力端子Ｉ5 に接続されている。すなわ
ち、各入力端子Ｉi （ｉ＝１〜４）は順方向接続のダイ
オードＤi1と逆方向接続のダイオードＤi2の一対のダイ
オードＤに接続され、基準電位入力端子Ｉ5 が順方向接
続のダイオードＤ51と保護トランジスタＱに接続されて
いる。
複数のダイオードＤと１つのトランジスタＱにより構成
され、これら素子が入力端子Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 お
よび基準電位入力端子Ｉ5 に接続されている。すなわ
ち、各入力端子Ｉi （ｉ＝１〜４）は順方向接続のダイ
オードＤi1と逆方向接続のダイオードＤi2の一対のダイ
オードＤに接続され、基準電位入力端子Ｉ5 が順方向接
続のダイオードＤ51と保護トランジスタＱに接続されて
いる。
【００１６】これにより、各入力端子Ｉi （ｉ＝１〜
４）は、順方向接続のダイオードＤi1を介して電源Ｖdd
に接続されるとともに、逆方向接続のダイオードＤi2を
介して基準電位入力端子Ｉ5 に接続された基準電位線に
接続される。また、基準電位入力端子Ｉ5 は、順方向接
続のダイオードＤ51を介して電源Ｖddに接続されるとと
もに、保護トランジスタＱのエミッタに接続されてい
る。
４）は、順方向接続のダイオードＤi1を介して電源Ｖdd
に接続されるとともに、逆方向接続のダイオードＤi2を
介して基準電位入力端子Ｉ5 に接続された基準電位線に
接続される。また、基準電位入力端子Ｉ5 は、順方向接
続のダイオードＤ51を介して電源Ｖddに接続されるとと
もに、保護トランジスタＱのエミッタに接続されてい
る。
【００１７】保護トランジスタＱは、ベースがどこにも
接続されていない浮遊ベース（floating base)のｎｐｎ
トランジスタであり、コレクタは電源Ｖddに接続されて
いる。本実施の形態における入出力保護回路では、この
ような保護トランジスタＱを基準電位Ｖssに接続される
基準電位入力端子Ｉ5 に接続することで、この入力端子
Ｉ5 にある値以上の負の電圧が印加された場合に、保護
トランジスタＱの降伏作用により印加された負の電圧を
放電させることを可能としている。
接続されていない浮遊ベース（floating base)のｎｐｎ
トランジスタであり、コレクタは電源Ｖddに接続されて
いる。本実施の形態における入出力保護回路では、この
ような保護トランジスタＱを基準電位Ｖssに接続される
基準電位入力端子Ｉ5 に接続することで、この入力端子
Ｉ5 にある値以上の負の電圧が印加された場合に、保護
トランジスタＱの降伏作用により印加された負の電圧を
放電させることを可能としている。
【００１８】すなわち、図１に示した入出力保護回路で
は、各入力端子Ｉi （ｉ＝１〜４）に電源Ｖddよりも高
い正の電圧が印加されると、その電流は順方向ダイオー
ドＤi1を介して電源Ｖddに放電され、一方、各入力端子
Ｉi （ｉ＝１〜４）に基準電位Ｖssよりも低い負の電圧
が印加されると、その電流は逆方向ダイオードＤi2を介
して保護トランジスタＱより放電される。
は、各入力端子Ｉi （ｉ＝１〜４）に電源Ｖddよりも高
い正の電圧が印加されると、その電流は順方向ダイオー
ドＤi1を介して電源Ｖddに放電され、一方、各入力端子
Ｉi （ｉ＝１〜４）に基準電位Ｖssよりも低い負の電圧
が印加されると、その電流は逆方向ダイオードＤi2を介
して保護トランジスタＱより放電される。
【００１９】図２は、このような保護トランジスタＱの
素子構造として、垂直形ｎｐｎトランジスタの断面図を
示している。半導体基板１はトランジタＱのコレクタと
して用いられるｎ形基板であり、この基板内にｐ形領域
２が形成されてこれがトランジタＱのベースとなる。ま
た、半導体基板１にはｎ+ 領域４が形成され、この領域
４はｐ形領域２と離れて形成されている。
素子構造として、垂直形ｎｐｎトランジスタの断面図を
示している。半導体基板１はトランジタＱのコレクタと
して用いられるｎ形基板であり、この基板内にｐ形領域
２が形成されてこれがトランジタＱのベースとなる。ま
た、半導体基板１にはｎ+ 領域４が形成され、この領域
４はｐ形領域２と離れて形成されている。
【００２０】ｐ形領域２にはｎ+ 領域３が形成され、こ
のｎ+ 領域３がトランジスタＱのエミッタとして用いら
れる。ｎ+ 領域３とｎ+ 領域４との間には酸化膜５が形
成されている。エミッタ領域であるｎ+ 領域３には図１
に示した基準電位入力端子Ｉ5 が接続され、ｎ+ 領域４
には電源Ｖddが接続される。
のｎ+ 領域３がトランジスタＱのエミッタとして用いら
れる。ｎ+ 領域３とｎ+ 領域４との間には酸化膜５が形
成されている。エミッタ領域であるｎ+ 領域３には図１
に示した基準電位入力端子Ｉ5 が接続され、ｎ+ 領域４
には電源Ｖddが接続される。
【００２１】トランジスタＱをこのような構造にするこ
とにより、基準電位入力端子Ｉ5 に負の電圧が印加され
ると、ｎ+ 領域３（エミッタ）とｐ領域２（ベース）間
は順方向にバイアスされ、一方、ｐ領域２（ベース）と
半導体基板１（コレクタ）間は逆方向にバイアスされ
る。このとき、たとえばサージ電圧のような大きな負の
電圧が印加されて急激な電流の増加が起こると、ｐ領域
２（ベース）と半導体基板１（コレクタ）間の空乏層が
拡張される。この空乏層の拡張がさらに大きくなり、ｎ
+ 領域３（エミッタ）に達すると、絶縁破壊（降伏：ブ
レークダウン）効果が起こり、半導体基板１（コレク
タ）を通じて基準電位入力端子Ｉ5 に入力された電流が
電源Ｖddに放電される。
とにより、基準電位入力端子Ｉ5 に負の電圧が印加され
ると、ｎ+ 領域３（エミッタ）とｐ領域２（ベース）間
は順方向にバイアスされ、一方、ｐ領域２（ベース）と
半導体基板１（コレクタ）間は逆方向にバイアスされ
る。このとき、たとえばサージ電圧のような大きな負の
電圧が印加されて急激な電流の増加が起こると、ｐ領域
２（ベース）と半導体基板１（コレクタ）間の空乏層が
拡張される。この空乏層の拡張がさらに大きくなり、ｎ
+ 領域３（エミッタ）に達すると、絶縁破壊（降伏：ブ
レークダウン）効果が起こり、半導体基板１（コレク
タ）を通じて基準電位入力端子Ｉ5 に入力された電流が
電源Ｖddに放電される。
【００２２】図３は保護トランジスタＱの他の素子構造
を示した断面図であり、ここには図２より好ましい保護
トランジスタＱの実施の形態が示されている。図３に示
した保護トランジスタＱはｎ+ 領域４がｐ形領域２に接
合されており、これ以外は図２に示した保護トランジス
タＱと同じ構造になっている。
を示した断面図であり、ここには図２より好ましい保護
トランジスタＱの実施の形態が示されている。図３に示
した保護トランジスタＱはｎ+ 領域４がｐ形領域２に接
合されており、これ以外は図２に示した保護トランジス
タＱと同じ構造になっている。
【００２３】このように、ｎ+ 領域４をｐ形領域２と接
合することにより、この保護トランジスタＱでは図２に
示した保護トランジスタＱと比較して、ベース−コレク
タ間の降伏電圧を低くしている。したがって、低い静電
気電圧でも電流を放電することが可能となる。
合することにより、この保護トランジスタＱでは図２に
示した保護トランジスタＱと比較して、ベース−コレク
タ間の降伏電圧を低くしている。したがって、低い静電
気電圧でも電流を放電することが可能となる。
【００２４】この理由をもっと具体的に説明する。降伏
電圧は一般にドーピング濃度と密接な関係があり、ベー
ス−コレクタ間の降伏電圧を低くするには、ｐ領域２
（ベース）または半導体基板１（コレクタ）のいずれか
の濃度を高くする必要がある。しかしながら、図２およ
び図３に示した垂直形ｎｐｎトランジスタでは、半導体
基板１がコレクタの役割をしているので、基板の濃度を
増加させることは非常に困難である。一方、ｐ領域２
（ベース）の濃度を変化させると、トランジスタの特性
が変化するので、ｐ領域２の濃度を高めることも難し
い。
電圧は一般にドーピング濃度と密接な関係があり、ベー
ス−コレクタ間の降伏電圧を低くするには、ｐ領域２
（ベース）または半導体基板１（コレクタ）のいずれか
の濃度を高くする必要がある。しかしながら、図２およ
び図３に示した垂直形ｎｐｎトランジスタでは、半導体
基板１がコレクタの役割をしているので、基板の濃度を
増加させることは非常に困難である。一方、ｐ領域２
（ベース）の濃度を変化させると、トランジスタの特性
が変化するので、ｐ領域２の濃度を高めることも難し
い。
【００２５】したがって、トランジスタＱのｎ+ 領域４
とｐ領域２（ベース）とを図３に示したように接合する
構造にすることで、ｎ+ 領域４とｐ領域２（ベース）と
による降伏電圧が、半導体基板１とｐ領域２（ベース）
とによる降伏電圧より低くなり、図２に示したトランジ
スタＱより低い電圧での降伏効果を実現することが可能
となる。
とｐ領域２（ベース）とを図３に示したように接合する
構造にすることで、ｎ+ 領域４とｐ領域２（ベース）と
による降伏電圧が、半導体基板１とｐ領域２（ベース）
とによる降伏電圧より低くなり、図２に示したトランジ
スタＱより低い電圧での降伏効果を実現することが可能
となる。
【００２６】次に、図２または図３に示したトランジス
タＱが、入力端子Ｉに接続されている内部回路の通常の
動作に影響を及ぼさない理由を説明する。これらトラン
ジスタＱではベースが開放されているので、基準電位入
力端子Ｉ5 には直接的な放電経路が形成されていない。
したがって、トランジスタＱのベース−コレクタ間に、
降伏効果を発生させる程度の大きな電圧が加わらなけれ
ば、電源Ｖddへの放電経路が形成されることが無いため
である。
タＱが、入力端子Ｉに接続されている内部回路の通常の
動作に影響を及ぼさない理由を説明する。これらトラン
ジスタＱではベースが開放されているので、基準電位入
力端子Ｉ5 には直接的な放電経路が形成されていない。
したがって、トランジスタＱのベース−コレクタ間に、
降伏効果を発生させる程度の大きな電圧が加わらなけれ
ば、電源Ｖddへの放電経路が形成されることが無いため
である。
【００２７】次に、静電気等の過電圧を効率的に放電す
るｎｐｎトランジスタを実現する上で影響を与える要素
を以下に説明する。設計、すなわちレイアウトにより変
えることができる要素として最も重要な要因は、ベース
領域（ｐ領域２）と半導体基板１との接合面からｎ+ 領
域３（エミッタ）とベース領域（ｐ領域２）との接合面
までの水平距離が、ベース領域（ｐ領域２）の接合深さ
よりも小さいと、静電気等の過電圧に弱くなるという点
である。これは、このような構造の場合、ｎｐｎトラン
ジスタＱの動作が水平方向に発生するためである。
るｎｐｎトランジスタを実現する上で影響を与える要素
を以下に説明する。設計、すなわちレイアウトにより変
えることができる要素として最も重要な要因は、ベース
領域（ｐ領域２）と半導体基板１との接合面からｎ+ 領
域３（エミッタ）とベース領域（ｐ領域２）との接合面
までの水平距離が、ベース領域（ｐ領域２）の接合深さ
よりも小さいと、静電気等の過電圧に弱くなるという点
である。これは、このような構造の場合、ｎｐｎトラン
ジスタＱの動作が水平方向に発生するためである。
【００２８】したがって、垂直形ｎｐｎトランジスタの
動作により静電気放電を誘導するためには、ベース領域
（ｐ領域２）と半導体基板１との接合面からｎ+ 領域３
（エミッタ）とベース領域（ｐ領域２）との接合面まで
の水平距離が、ベース領域（ｐ領域２）の接合深さより
も必ず大きくする必要がある。
動作により静電気放電を誘導するためには、ベース領域
（ｐ領域２）と半導体基板１との接合面からｎ+ 領域３
（エミッタ）とベース領域（ｐ領域２）との接合面まで
の水平距離が、ベース領域（ｐ領域２）の接合深さより
も必ず大きくする必要がある。
【００２９】また、入力端子Ｉ1 〜Ｉ4 に形成されるｎ
+ ／ｐ+ ダイオードのｐ−ウェルと基準電位入力端子Ｉ
5 のｐ領域２とを分離させる。これは、もしｐ−ウェル
を分離させない場合、近くにある他の入／出力端子のｎ
+ 拡散領域と寄生的なｎ+ ｐｎ+ バイポーラジャンクシ
ョントランジスタを起こして、静電気不良を発生させる
ためである。
+ ／ｐ+ ダイオードのｐ−ウェルと基準電位入力端子Ｉ
5 のｐ領域２とを分離させる。これは、もしｐ−ウェル
を分離させない場合、近くにある他の入／出力端子のｎ
+ 拡散領域と寄生的なｎ+ ｐｎ+ バイポーラジャンクシ
ョントランジスタを起こして、静電気不良を発生させる
ためである。
【００３０】さらに、コレクタであるｎ形の半導体基板
１をバイアスするためのｎ+ エミッタ領域は、ベース領
域（ｐ領域２）と基板１との境界にできるだけ近く配設
する。これは、コレクタの寄生抵抗を最小化して放電効
果を最大にするためである。また、漏洩電流を考慮して
ダイオードの面積を最適化することも重要である。
１をバイアスするためのｎ+ エミッタ領域は、ベース領
域（ｐ領域２）と基板１との境界にできるだけ近く配設
する。これは、コレクタの寄生抵抗を最小化して放電効
果を最大にするためである。また、漏洩電流を考慮して
ダイオードの面積を最適化することも重要である。
【００３１】
【発明の効果】以上、詳細に説明したように本発明によ
れば、負の過電圧が印加された場合でも、正の過電圧が
印加された場合と同様にその電流を放電することができ
る。したがって、本発明による入出力保護回路を入力端
子側または出力端子側に設ければ、これら端子より入力
された過電圧から内部回路を保護することが可能とな
る。また、本発明によれば、負の過電圧を放電するトラ
ンジスタのベースを浮遊したことにより、内部回路の通
常の動作に悪影響を与えることが無い。このため、本発
明を電子機器等に用いることにより、電子機器の信頼性
を向上させることが可能となる。
れば、負の過電圧が印加された場合でも、正の過電圧が
印加された場合と同様にその電流を放電することができ
る。したがって、本発明による入出力保護回路を入力端
子側または出力端子側に設ければ、これら端子より入力
された過電圧から内部回路を保護することが可能とな
る。また、本発明によれば、負の過電圧を放電するトラ
ンジスタのベースを浮遊したことにより、内部回路の通
常の動作に悪影響を与えることが無い。このため、本発
明を電子機器等に用いることにより、電子機器の信頼性
を向上させることが可能となる。
【図１】本発明による入出力保護回路の実施の形態を示
す回路図である。
す回路図である。
【図２】図１に示した入出力保護回路に用いたトランジ
スタの内部構造を示す断面図である。
スタの内部構造を示す断面図である。
【図３】図１に示した入出力保護回路に用いた他のトラ
ンジスタの内部構造を示す断面図である。
ンジスタの内部構造を示す断面図である。
【図４】ダイオードを用いた従来技術における一般的な
入出力保護回路の回路図である。
入出力保護回路の回路図である。
【図５】従来技術における入出力保護回路の回路図であ
る。
る。
１ 半導体基板 ２ ベース領域 ３ エミッタ領域 ４ ｎ+ 領域 ５ 酸化膜 Ｄ11〜Ｄ51，Ｄ12〜Ｄ42 ダイオード Ｑ トランジスタ
Claims (11)
- 【請求項１】 電気信号を入力する少なくとも１つの入
力端子と、基準電位を入力する基準電位入力端子とに接
続された入出力保護回路において、 前記入力端子と電源電位間に順方向に接続され、前記入
力端子に前記電源電位より高い電圧が印加されるとこれ
を前記電源電位に放電する第１のダイオードと、 前記入力端子と前記基準電位間に逆方向に接続され、前
記入力端子に負の電圧が印加されるとこれを前記基準電
位に放電する第２のダイオードと、 前記基準電位入力端子と前記電源電位に接続され、ベー
スが浮遊されているトランジスタとを有し、 前記基準電位入力端子に所定の値以下の負の電圧が入力
されると、前記トランジスタは当該入力した負の電圧を
放電することを特徴とする入出力保護回路。 - 【請求項２】 請求項１に記載のトランジスタは、エミ
ッタが前記基準電位入力端子に接続され、コレクタが前
記電源電位に接続されたｎｐｎトランジスタであること
を特徴とする入出力保護回路。 - 【請求項３】 過電圧が印加されたときにこの過電圧を
放電する保護素子において、 第１導電形の半導体基板に形成された第２導電形の第１
領域と、 前記第１領域に形成された前記第１導電形の第２領域
と、 前記半導体基板より高濃度でこの基板に形成された前記
第１導電形の第３領域とを有することを特徴とする保護
素子。 - 【請求項４】 請求項３に記載の保護素子において、前
記第１領域は外部と接続されないことを特徴とする保護
素子。 - 【請求項５】 請求項３に記載の保護素子において、前
記第３領域は前記第１領域と接合されていることを特徴
とする保護素子。 - 【請求項６】 請求項３に記載の保護素子において、前
記第１導電形はｎ形であり、前記第２導電形はｐ形であ
ることを特徴とする保護素子。 - 【請求項７】 請求項３に記載の保護素子において、前
記第２領域は前記半導体基板より高濃度であることを特
徴とする保護素子。 - 【請求項８】 請求項３に記載の保護素子において、前
記第２領域と前記第３領域との間には酸化膜が形成され
ていることを特徴とする保護素子。 - 【請求項９】 請求項３に記載の保護素子において、前
記第２領域は保護を行う内部回路の入力端子に接続さ
れ、前記第３領域はこの内部回路の電源に接続されるこ
とを特徴とする保護素子。 - 【請求項１０】 請求項３に記載の保護素子において、
前記第１領域と前記半導体基板との接合面から前記第２
領域と前記第１領域との接合面までの水平距離が、前記
第１領域の接合深さよりも大きいことを特徴とする保護
素子。 - 【請求項１１】 請求項１０に記載の保護素子におい
て、この保護素子は、前記半導体基板にコレクタ領域
が、前記第１領域にベース領域が、前記第２領域にエミ
ッタ領域がそれぞれ形成されたｎｐｎトランジスタであ
ることを特徴とする保護素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035828A KR0163877B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치의 정전기 보호 회로 및 정전기 방전 소자 |
| KR1994P-35828 | 1994-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321587A true JPH08321587A (ja) | 1996-12-03 |
Family
ID=19402824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335555A Pending JPH08321587A (ja) | 1994-12-22 | 1995-12-22 | 入出力保護回路および保護素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5712752A (ja) |
| JP (1) | JPH08321587A (ja) |
| KR (1) | KR0163877B1 (ja) |
| DE (1) | DE19548489B4 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9054521B2 (en) * | 2013-06-25 | 2015-06-09 | Hong Kong Applied Science & Technology Research Institute Company, Ltd. | Electro-static-discharge (ESD) protection structure with stacked implant junction transistor and parallel resistor and diode paths to lower trigger voltage and raise holding volatge |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4200884A1 (de) * | 1991-01-16 | 1992-07-23 | Micron Technology Inc | Integrierte halbleiterschaltungsvorrichtung |
| US5644460A (en) * | 1994-01-21 | 1997-07-01 | National Semiconductor Corporation | Multi-rail electrostatic discharge protection device |
| US5521789A (en) * | 1994-03-15 | 1996-05-28 | National Semiconductor Corporation | BICMOS electrostatic discharge protection circuit |
-
1994
- 1994-12-22 KR KR1019940035828A patent/KR0163877B1/ko not_active Expired - Fee Related
-
1995
- 1995-12-21 US US08/576,215 patent/US5712752A/en not_active Expired - Lifetime
- 1995-12-22 DE DE19548489A patent/DE19548489B4/de not_active Expired - Fee Related
- 1995-12-22 JP JP7335555A patent/JPH08321587A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR0163877B1 (ko) | 1998-12-01 |
| DE19548489B4 (de) | 2004-09-16 |
| DE19548489A1 (de) | 1996-06-27 |
| KR960026932A (ko) | 1996-07-22 |
| US5712752A (en) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
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|
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060814 |