JPH08321612A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08321612A JPH08321612A JP15235995A JP15235995A JPH08321612A JP H08321612 A JPH08321612 A JP H08321612A JP 15235995 A JP15235995 A JP 15235995A JP 15235995 A JP15235995 A JP 15235995A JP H08321612 A JPH08321612 A JP H08321612A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- gate
- compressive stress
- refractory metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリサイドゲート構造の半導体装置におい
て、熱処理後の高融点金属シリサイド膜中の引っ張り応
力による半導体素子のホットキャリヤの増速劣化を抑制
する。 【構成】 半導体基板０上にウエル領域１、素子分離領
域２を形成し、ゲート絶縁膜になるゲート酸化膜３、多
結晶シリコン４を成長し、ＣＶＤタングステンシリサイ
ド膜５を堆積し、さらに圧縮応力膜としてＣＶＤ Ｏ３
−ＴＥＯＳ ＳｉＯ2 膜６を堆積した。ゲート酸化膜、
多結晶シリコン、ＣＶＤタングステンシリサイド膜、Ｓ
ｉＯ2 膜６を同時にエッチングしてゲート絶縁膜、ゲー
ト電極を形成し、ＬＤＤ構造のソース／ドレイン領域を
形成した後、層間絶縁膜１０を半導体基板０の全面に堆
積させた。リフロー工程において層間絶縁膜１０を平坦
化した後、層間絶縁膜１２および配線１３を形成し、最
終的にパッシベーション膜１４を形成した。
て、熱処理後の高融点金属シリサイド膜中の引っ張り応
力による半導体素子のホットキャリヤの増速劣化を抑制
する。 【構成】 半導体基板０上にウエル領域１、素子分離領
域２を形成し、ゲート絶縁膜になるゲート酸化膜３、多
結晶シリコン４を成長し、ＣＶＤタングステンシリサイ
ド膜５を堆積し、さらに圧縮応力膜としてＣＶＤ Ｏ３
−ＴＥＯＳ ＳｉＯ2 膜６を堆積した。ゲート酸化膜、
多結晶シリコン、ＣＶＤタングステンシリサイド膜、Ｓ
ｉＯ2 膜６を同時にエッチングしてゲート絶縁膜、ゲー
ト電極を形成し、ＬＤＤ構造のソース／ドレイン領域を
形成した後、層間絶縁膜１０を半導体基板０の全面に堆
積させた。リフロー工程において層間絶縁膜１０を平坦
化した後、層間絶縁膜１２および配線１３を形成し、最
終的にパッシベーション膜１４を形成した。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に高速化を可能にするポリサイドゲー
ト構造の半導体装置において、そのゲート絶縁膜と半導
体との界面にかかる応力による半導体素子の劣化を抑制
できる半導体装置と、その製造方法に関する。
造方法に関し、特に高速化を可能にするポリサイドゲー
ト構造の半導体装置において、そのゲート絶縁膜と半導
体との界面にかかる応力による半導体素子の劣化を抑制
できる半導体装置と、その製造方法に関する。
【０００２】
【従来の技術】ポリサイドゲート構造の半導体装置にお
ける、ゲート絶縁膜と半導体との界面にかかる応力によ
るホットキャリヤ信頼性低下についての報告が、1994 I
EEE International Reliability Physics Symposium，
講演番号2A. 1 ，Apr. 1994 （ベルギーのIMEC）におい
てなされている。
ける、ゲート絶縁膜と半導体との界面にかかる応力によ
るホットキャリヤ信頼性低下についての報告が、1994 I
EEE International Reliability Physics Symposium，
講演番号2A. 1 ，Apr. 1994 （ベルギーのIMEC）におい
てなされている。
【０００３】この報告の内容を要約すると、「０．７μ
ｍＣＭＯＳプロセスで作製したＬＤＤ ｎＭＯＳＦＥ
Ｔ、Ｔｉシリサイド／ポリシリコンゲート構造の半導体
素子において、外部から強制的に応力をかけてゲート絶
縁膜と半導体との界面にかかる応力のホットキャリヤ劣
化への影響を調べた結果、圧縮応力のときは半導体素子
の劣化を抑える方向に働き、反対に引っ張り応力のとき
は、半導体素子の劣化を加速する方向に働くことがわか
った。」となる。
ｍＣＭＯＳプロセスで作製したＬＤＤ ｎＭＯＳＦＥ
Ｔ、Ｔｉシリサイド／ポリシリコンゲート構造の半導体
素子において、外部から強制的に応力をかけてゲート絶
縁膜と半導体との界面にかかる応力のホットキャリヤ劣
化への影響を調べた結果、圧縮応力のときは半導体素子
の劣化を抑える方向に働き、反対に引っ張り応力のとき
は、半導体素子の劣化を加速する方向に働くことがわか
った。」となる。
【０００４】
【発明が解決しようとする課題】高融点金属シリサイド
／ポリシリコンゲート（ポリサイド）構造の半導体素子
において、高融点金属シリサイドは層間絶縁膜プロセス
のリフローなどの熱処理を経ると室温状態に戻った時
に、膜中に引っ張り応力が存在することがわかってい
る。
／ポリシリコンゲート（ポリサイド）構造の半導体素子
において、高融点金属シリサイドは層間絶縁膜プロセス
のリフローなどの熱処理を経ると室温状態に戻った時
に、膜中に引っ張り応力が存在することがわかってい
る。
【０００５】したがって本発明の目的は、高速化を可能
にするポリサイドゲート構造の半導体装置において、熱
処理後の高融点金属シリサイド膜中の引っ張り応力によ
る半導体素子のホットキャリヤの増速劣化を抑制できる
半導体装置と、その製造方法を提供することである。
にするポリサイドゲート構造の半導体装置において、熱
処理後の高融点金属シリサイド膜中の引っ張り応力によ
る半導体素子のホットキャリヤの増速劣化を抑制できる
半導体装置と、その製造方法を提供することである。
【０００６】
【課題を解決するための手段】請求項１に記載の半導体
装置は、ポリサイドゲートがポリシリコン膜、高融点金
属シリサイド膜および、後工程の熱処理後に膜内に圧縮
応力をもつ膜（圧縮応力膜）の３層で形成されているこ
とを特徴とする。
装置は、ポリサイドゲートがポリシリコン膜、高融点金
属シリサイド膜および、後工程の熱処理後に膜内に圧縮
応力をもつ膜（圧縮応力膜）の３層で形成されているこ
とを特徴とする。
【０００７】請求項２に記載の半導体装置は、請求項１
において圧縮応力膜が、絶縁膜またはアモルファス半導
体膜であることを特徴とする。
において圧縮応力膜が、絶縁膜またはアモルファス半導
体膜であることを特徴とする。
【０００８】請求項３に記載の半導体装置の製造方法
は、ポリサイドゲート構造の半導体装置を製造する方法
において、ポリシリコン膜上に高融点金属膜を形成し、
ゲート電極形状にパターニングする際、高融点金属膜の
面積をポリシリコン膜の面積よりも小さくすることを特
徴とする。
は、ポリサイドゲート構造の半導体装置を製造する方法
において、ポリシリコン膜上に高融点金属膜を形成し、
ゲート電極形状にパターニングする際、高融点金属膜の
面積をポリシリコン膜の面積よりも小さくすることを特
徴とする。
【０００９】請求項４に記載の半導体装置の製造方法
は、請求項１または２に記載の半導体装置を製造する方
法であって、ポリシリコン膜上に高融点金属膜を形成
し、ゲート電極形状にパターニングする際、高融点金属
膜の面積をポリシリコン膜の面積よりも小さくすること
を特徴とする。
は、請求項１または２に記載の半導体装置を製造する方
法であって、ポリシリコン膜上に高融点金属膜を形成
し、ゲート電極形状にパターニングする際、高融点金属
膜の面積をポリシリコン膜の面積よりも小さくすること
を特徴とする。
【００１０】請求項５に記載の半導体装置は、請求項１
もしくは２に記載の半導体装置、または請求項３もしく
は４に記載の製造方法で作製された半導体装置であっ
て、ポリサイドゲートが（１１０）の結晶面方位に沿っ
て配置されていることを特徴とする。
もしくは２に記載の半導体装置、または請求項３もしく
は４に記載の製造方法で作製された半導体装置であっ
て、ポリサイドゲートが（１１０）の結晶面方位に沿っ
て配置されていることを特徴とする。
【００１１】請求項６に記載の半導体装置の製造方法
は、ポリシリコン膜とシリサイド膜を堆積することによ
りポリサイドゲートを２層構造に形成し、ゲート形状に
パターニングした後、圧縮応力膜を基板全面に形成する
ことを特徴とする。
は、ポリシリコン膜とシリサイド膜を堆積することによ
りポリサイドゲートを２層構造に形成し、ゲート形状に
パターニングした後、圧縮応力膜を基板全面に形成する
ことを特徴とする。
【００１２】請求項７に記載の半導体装置の製造方法
は、請求項６において圧縮応力膜が絶縁膜であることを
特徴とする。
は、請求項６において圧縮応力膜が絶縁膜であることを
特徴とする。
【００１３】請求項８に記載の半導体装置は、請求項６
または７に記載の半導体装置の製造方法で作製された半
導体装置であって、ポリサイドゲートが（１１０）の結
晶面方位に沿って配置されていることを特徴とする。
または７に記載の半導体装置の製造方法で作製された半
導体装置であって、ポリサイドゲートが（１１０）の結
晶面方位に沿って配置されていることを特徴とする。
【００１４】以下、本発明の構成・作用について具体的
に説明する。本発明の半導体装置の製造方法においてデ
ュアルポリサイドゲートを形成する工程は、ゲート絶縁
膜上にｎ型ポリシリコン膜、ｐ型ポリシリコン膜を形成
した後、高融点金属または高融点金属シリサイドをＣＶ
Ｄ法またはスパッタ法で形成する工程を含み、前記の高
融点金属または高融点金属シリサイド上に後工程の熱処
理により膜中に圧縮応力をもつような膜、例えばＴＥＯ
Ｓを原料とした絶縁膜またはａ−Ｇｅのようなアモルフ
ァス半導体をＣＶＤ法で形成し、ゲート形状にパターニ
ングする工程となっている。
に説明する。本発明の半導体装置の製造方法においてデ
ュアルポリサイドゲートを形成する工程は、ゲート絶縁
膜上にｎ型ポリシリコン膜、ｐ型ポリシリコン膜を形成
した後、高融点金属または高融点金属シリサイドをＣＶ
Ｄ法またはスパッタ法で形成する工程を含み、前記の高
融点金属または高融点金属シリサイド上に後工程の熱処
理により膜中に圧縮応力をもつような膜、例えばＴＥＯ
Ｓを原料とした絶縁膜またはａ−Ｇｅのようなアモルフ
ァス半導体をＣＶＤ法で形成し、ゲート形状にパターニ
ングする工程となっている。
【００１５】前記のようなプロセスにより高融点金属シ
リサイド膜中の引っ張り応力は、その膜上の圧縮応力を
もつ膜で緩和され、実効的にゲート絶縁膜と半導体との
界面にかかる応力をゼロ、または圧縮応力にすることが
できるので、高融点金属シリサイド膜中の引っ張り応力
による半導体素子のホットキャリヤの増速劣化を抑制す
ることになる。ここで用いる高融点金属にはタングステ
ン、チタン、クロム、コバルトなどがある。
リサイド膜中の引っ張り応力は、その膜上の圧縮応力を
もつ膜で緩和され、実効的にゲート絶縁膜と半導体との
界面にかかる応力をゼロ、または圧縮応力にすることが
できるので、高融点金属シリサイド膜中の引っ張り応力
による半導体素子のホットキャリヤの増速劣化を抑制す
ることになる。ここで用いる高融点金属にはタングステ
ン、チタン、クロム、コバルトなどがある。
【００１６】さらに前記のような３層構造のポリシリコ
ンゲートを形成する際、ポリシリコン膜上に高融点金属
膜を形成し、ポリシリコン膜と高融点金属膜のエッチン
グレートの違いの利用して、高融点金属膜の面積をポリ
シリコン膜の面積よりも小さいゲート電極にすること
で、ゲート電極のドレイン側への後工程で形成される高
融点金属シリサイド膜中の引っ張り応力の影響を小さく
できる。よって、半導体素子のホットキャリヤの増速劣
化を抑制することができる。
ンゲートを形成する際、ポリシリコン膜上に高融点金属
膜を形成し、ポリシリコン膜と高融点金属膜のエッチン
グレートの違いの利用して、高融点金属膜の面積をポリ
シリコン膜の面積よりも小さいゲート電極にすること
で、ゲート電極のドレイン側への後工程で形成される高
融点金属シリサイド膜中の引っ張り応力の影響を小さく
できる。よって、半導体素子のホットキャリヤの増速劣
化を抑制することができる。
【００１７】また、ゲート酸化膜の内部応力の面方位依
存性を利用して、内部応力の圧縮応力が最大になる（１
１０）面に沿ってポリシリコンゲートを形成すれば、高
融点金属シリサイド膜中の引っ張り応力は、ゲート絶縁
膜と半導体との界面にかかる圧縮応力により緩和され、
実効的にゲート絶縁膜と半導体との界面にかかる応力を
ゼロまたは圧縮応力にすることができる。
存性を利用して、内部応力の圧縮応力が最大になる（１
１０）面に沿ってポリシリコンゲートを形成すれば、高
融点金属シリサイド膜中の引っ張り応力は、ゲート絶縁
膜と半導体との界面にかかる圧縮応力により緩和され、
実効的にゲート絶縁膜と半導体との界面にかかる応力を
ゼロまたは圧縮応力にすることができる。
【００１８】また、ポリシリコンゲートをポリシリコン
膜、シリサイド膜の２層構造にし、ＴＥＯＳを原料とし
た絶縁膜または、ａ−Ｇｅのようなアモルファス半導体
膜などの圧縮応力膜を基板全面にＣＶＤ法により堆積さ
せれば、ポリシリコンゲートを圧縮応力膜で覆うことに
なる。すなわち、圧縮応力膜の圧縮応力は、高融点金属
シリサイド膜中の引っ張り応力を緩和し、かつ高融点金
属シリサイド膜中の引っ張り応力よりもゲート絶縁膜と
半導体との界面への影響がより大きくなるので、実効的
にゲート絶縁膜と半導体との界面にかかる応力をゼロま
たは圧縮応力にすることができる。
膜、シリサイド膜の２層構造にし、ＴＥＯＳを原料とし
た絶縁膜または、ａ−Ｇｅのようなアモルファス半導体
膜などの圧縮応力膜を基板全面にＣＶＤ法により堆積さ
せれば、ポリシリコンゲートを圧縮応力膜で覆うことに
なる。すなわち、圧縮応力膜の圧縮応力は、高融点金属
シリサイド膜中の引っ張り応力を緩和し、かつ高融点金
属シリサイド膜中の引っ張り応力よりもゲート絶縁膜と
半導体との界面への影響がより大きくなるので、実効的
にゲート絶縁膜と半導体との界面にかかる応力をゼロま
たは圧縮応力にすることができる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 実施例１ 図１は、シリコン半導体基板全面にＣＶＤ法によりタン
グステンシリサイド膜を５００Åの膜厚で堆積し、窒素
雰囲気で室温から９００℃まで連続的にアニール温度を
加えたときの、タングステンシリサイド膜の膜中応力変
化を示したものである。図中、矢印は温度変化の方向を
示す。
する。 実施例１ 図１は、シリコン半導体基板全面にＣＶＤ法によりタン
グステンシリサイド膜を５００Åの膜厚で堆積し、窒素
雰囲気で室温から９００℃まで連続的にアニール温度を
加えたときの、タングステンシリサイド膜の膜中応力変
化を示したものである。図中、矢印は温度変化の方向を
示す。
【００２０】この結果から、８５０℃の熱処理を受けて
室温に戻った時には、タングステンシリサイド膜の膜中
に約１０００ＭＰａの引っ張り応力が存在していること
がわかる。
室温に戻った時には、タングステンシリサイド膜の膜中
に約１０００ＭＰａの引っ張り応力が存在していること
がわかる。
【００２１】前記タングステンシリサイド膜に代えて、
ＣＶＤ ０３−ＴＥＯＳシリコン酸化膜とＣＶＤアモル
ファスＧｅをシリコン半導体基板全面に堆積した後、窒
素雰囲気で８５０℃アニールを行い、室温での応力測定
を行った。その結果を［表１］に示す。
ＣＶＤ ０３−ＴＥＯＳシリコン酸化膜とＣＶＤアモル
ファスＧｅをシリコン半導体基板全面に堆積した後、窒
素雰囲気で８５０℃アニールを行い、室温での応力測定
を行った。その結果を［表１］に示す。
【００２２】
【表１】（８５０℃アニール後の室温における膜中応
力）
力）
【００２３】［表１］の結果から、室温におけるＣＶＤ
Ｏ３−ＴＥＯＳシリコン酸化膜とＣＶＤアモルファス
Ｇｅのどちらも、膜中には圧縮応力が存在していること
がわかった。
Ｏ３−ＴＥＯＳシリコン酸化膜とＣＶＤアモルファス
Ｇｅのどちらも、膜中には圧縮応力が存在していること
がわかった。
【００２４】そこで、図２（ａ）〜（ｅ）に示すような
ポリサイドゲートをもつＬＤＤ構造のＭＯＳトランジス
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
ポリサイドゲートをもつＬＤＤ構造のＭＯＳトランジス
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
【００２５】本実施例では、まず図２（ａ）に示すよう
に、半導体基板０上にウエル領域１、素子分離領域２を
公知技術によりそれぞれ形成し、ゲート絶縁膜になるゲ
ート酸化膜（シリコン酸化膜）３、多結晶シリコン４を
公知技術により成長または堆積し、ＣＶＤタングステン
シリサイド膜５を５００〜８００Åの膜厚で堆積した
後、さらに圧縮応力膜としてＯ３−ＴＥＯＳを原料とす
るシリコン酸化膜６（ＣＶＤ Ｏ３−ＴＥＯＳ ＳｉＯ
2 膜）を１０００〜１５００Åの膜厚で堆積した。
に、半導体基板０上にウエル領域１、素子分離領域２を
公知技術によりそれぞれ形成し、ゲート絶縁膜になるゲ
ート酸化膜（シリコン酸化膜）３、多結晶シリコン４を
公知技術により成長または堆積し、ＣＶＤタングステン
シリサイド膜５を５００〜８００Åの膜厚で堆積した
後、さらに圧縮応力膜としてＯ３−ＴＥＯＳを原料とす
るシリコン酸化膜６（ＣＶＤ Ｏ３−ＴＥＯＳ ＳｉＯ
2 膜）を１０００〜１５００Åの膜厚で堆積した。
【００２６】次に、図２（ｂ）に示すように、ゲート酸
化膜３、多結晶シリコン４、ＣＶＤタングステンシリサ
イド膜５、シリコン酸化膜６を同時にエッチングしてゲ
ート絶縁膜、ゲート電極を形成した。
化膜３、多結晶シリコン４、ＣＶＤタングステンシリサ
イド膜５、シリコン酸化膜６を同時にエッチングしてゲ
ート絶縁膜、ゲート電極を形成した。
【００２７】次に、図２（ｃ）に示すように、公知技術
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０の全面に堆積させ
た。図２（ｃ）において７はサイドウオール、８はドレ
イン、９はソースである。
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０の全面に堆積させ
た。図２（ｃ）において７はサイドウオール、８はドレ
イン、９はソースである。
【００２８】そして、図２（ｄ）のリフロー工程におい
て、層間絶縁膜１０を８５０℃の温度で平坦化した。こ
のときＣＶＤタングステンシリサイド膜５およびシリコ
ン酸化膜６はそれぞれ熱を受けて、ＣＶＤタングステン
シリサイド膜５中には引っ張り応力が、シリコン酸化膜
６中には圧縮応力がそれぞれ存在することになるが、そ
れぞれの応力の相殺の結果、ゲート酸化膜３と半導体基
板０との界面には、応力の影響は殆どなくなる。
て、層間絶縁膜１０を８５０℃の温度で平坦化した。こ
のときＣＶＤタングステンシリサイド膜５およびシリコ
ン酸化膜６はそれぞれ熱を受けて、ＣＶＤタングステン
シリサイド膜５中には引っ張り応力が、シリコン酸化膜
６中には圧縮応力がそれぞれ存在することになるが、そ
れぞれの応力の相殺の結果、ゲート酸化膜３と半導体基
板０との界面には、応力の影響は殆どなくなる。
【００２９】次に、図２（ｅ）に示すように、公知技術
により層間絶縁膜１２および配線１３を形成し、最終的
にパッシベーション膜１４を形成した。以上の工程で得
られた試料を「試料１」とした。また、シリコン酸化膜
６の代わりに、同じ膜厚のアモルファスＧｅをＣＶＤ法
で堆積した「試料２」も作製し、さらに対照として圧縮
応力膜のない「試料３」も作製した。
により層間絶縁膜１２および配線１３を形成し、最終的
にパッシベーション膜１４を形成した。以上の工程で得
られた試料を「試料１」とした。また、シリコン酸化膜
６の代わりに、同じ膜厚のアモルファスＧｅをＣＶＤ法
で堆積した「試料２」も作製し、さらに対照として圧縮
応力膜のない「試料３」も作製した。
【００３０】次に、試料１，２，３上のＭＯＳトランジ
スタ（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝
５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍ
の変化率を測定した。結果を図３に示す。この結果か
ら、圧縮応力膜のホットキャリヤ劣化抑制効果が確認で
きた。
スタ（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝
５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍ
の変化率を測定した。結果を図３に示す。この結果か
ら、圧縮応力膜のホットキャリヤ劣化抑制効果が確認で
きた。
【００３１】実施例２ ポリサイドゲートをもつＬＤＤ構造のＭＯＳトランジス
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
【００３２】本実施例では、まず図４（ａ）に示すよう
に、半導体基板０上にウエル領域１、素子分離領域２を
公知技術によりそれぞれ形成し、ゲート絶縁膜になるゲ
ート酸化膜（シリコン酸化膜）３、多結晶シリコン４を
公知技術により成長または堆積した。ＣＶＤタングステ
ン膜１５を５００〜８００Åの膜厚で堆積した後、ゲー
ト酸化膜３、多結晶シリコン４、ＣＶＤタングステン膜
１５を同時にエッチングしてゲート絶縁膜、ゲート電極
を形成した。そのときにゲート酸化膜３、多結晶シリコ
ン４、ＣＶＤタングステン膜１５のエッチングレートの
違いを利用して、図４（ｂ）に示すような段差を形成し
た。こうすることで、実効的にＣＶＤタングステン膜１
５の膜面積を多結晶シリコン４の膜面積よりも小さくで
きた。
に、半導体基板０上にウエル領域１、素子分離領域２を
公知技術によりそれぞれ形成し、ゲート絶縁膜になるゲ
ート酸化膜（シリコン酸化膜）３、多結晶シリコン４を
公知技術により成長または堆積した。ＣＶＤタングステ
ン膜１５を５００〜８００Åの膜厚で堆積した後、ゲー
ト酸化膜３、多結晶シリコン４、ＣＶＤタングステン膜
１５を同時にエッチングしてゲート絶縁膜、ゲート電極
を形成した。そのときにゲート酸化膜３、多結晶シリコ
ン４、ＣＶＤタングステン膜１５のエッチングレートの
違いを利用して、図４（ｂ）に示すような段差を形成し
た。こうすることで、実効的にＣＶＤタングステン膜１
５の膜面積を多結晶シリコン４の膜面積よりも小さくで
きた。
【００３３】次に、図４（ｃ）に示すように、公知技術
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０全面に堆積させた。
そして、図４（ｄ）のリフロー工程で層間絶縁膜１０を
８５０℃で平坦化した。このとき、ＣＶＤタングステン
膜１５およびゲート酸化膜３はそれぞれ熱を受けて、Ｃ
ＶＤタングステン膜１５は多結晶シリコン４と反応し、
ＣＶＤタングステンシリサイド膜５を形成した。そし
て、このＣＶＤタングステンシリサイド膜５中には引っ
張り応力、ゲート酸化膜３中には圧縮応力が存在するこ
とになる。しかし、それぞれの応力の相殺により、ゲー
ト酸化膜３と半導体基板０との界面には応力の影響は殆
どなくなる。
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０全面に堆積させた。
そして、図４（ｄ）のリフロー工程で層間絶縁膜１０を
８５０℃で平坦化した。このとき、ＣＶＤタングステン
膜１５およびゲート酸化膜３はそれぞれ熱を受けて、Ｃ
ＶＤタングステン膜１５は多結晶シリコン４と反応し、
ＣＶＤタングステンシリサイド膜５を形成した。そし
て、このＣＶＤタングステンシリサイド膜５中には引っ
張り応力、ゲート酸化膜３中には圧縮応力が存在するこ
とになる。しかし、それぞれの応力の相殺により、ゲー
ト酸化膜３と半導体基板０との界面には応力の影響は殆
どなくなる。
【００３４】次に、図４（ｅ）に示すように、公知技術
により層間絶縁膜１２および配線１３を形成し、最終的
にパッシベーション膜１４を形成した。これを「試料
４」とした。また、対照として同じゲートの膜構成で、
ゲートに段差がない「試料５」も作製した。そして、Ｃ
ＶＤタングステン膜１５上に０３−ＴＥＯＳを原料とす
るシリコン酸化膜をＣＶＤ法で堆積した後、ゲートパタ
ーニングで段差のある「試料６」と、段差のない「試料
７」も作製した。
により層間絶縁膜１２および配線１３を形成し、最終的
にパッシベーション膜１４を形成した。これを「試料
４」とした。また、対照として同じゲートの膜構成で、
ゲートに段差がない「試料５」も作製した。そして、Ｃ
ＶＤタングステン膜１５上に０３−ＴＥＯＳを原料とす
るシリコン酸化膜をＣＶＤ法で堆積した後、ゲートパタ
ーニングで段差のある「試料６」と、段差のない「試料
７」も作製した。
【００３５】次に、試料４〜７のＭＯＳトランジスタ
（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝５．８
Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍの変化
率を比較した。結果を図５に示す。この結果から、ゲー
トに段差を設けた場合のホットキャリヤ劣化抑制効果が
確認できた。また、圧縮応力をＣＶＤタングステン膜１
５上に堆積させた方が、さらにホットキャリヤ劣化の抑
制効果が向上することがわかった。
（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝５．８
Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍの変化
率を比較した。結果を図５に示す。この結果から、ゲー
トに段差を設けた場合のホットキャリヤ劣化抑制効果が
確認できた。また、圧縮応力をＣＶＤタングステン膜１
５上に堆積させた方が、さらにホットキャリヤ劣化の抑
制効果が向上することがわかった。
【００３６】実施例３ 面方位が（１００）、（１１０）、（１１１）のシリコ
ン半導体基板全面に８５０℃で膜厚１００Åの熱酸化膜
を形成したときの酸化膜中応力を測定した。結果を［表
２］に示す。
ン半導体基板全面に８５０℃で膜厚１００Åの熱酸化膜
を形成したときの酸化膜中応力を測定した。結果を［表
２］に示す。
【００３７】
【表２】
【００３８】［表２］から、（１１０）面で酸化膜中応
力（ここでは圧縮応力）が最大になることがわかる。そ
こで、実施例１と同じプロセスで前記面方位のシリコン
半導体基板上に半導体素子を作製した。そして、各基板
上のＭＯＳトランジスタ（Ｗ／Ｌ＝０．３５／１０）を
同一条件（Ｖｄ＝５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）
で劣化させ、Ｇｍの変化率を比較した。結果を図６に示
す。この結果から、（１１０）面のシリコン半導体基板
で劣化が最小となり、ホットキャリヤ劣化抑制効果が確
認できた。
力（ここでは圧縮応力）が最大になることがわかる。そ
こで、実施例１と同じプロセスで前記面方位のシリコン
半導体基板上に半導体素子を作製した。そして、各基板
上のＭＯＳトランジスタ（Ｗ／Ｌ＝０．３５／１０）を
同一条件（Ｖｄ＝５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）
で劣化させ、Ｇｍの変化率を比較した。結果を図６に示
す。この結果から、（１１０）面のシリコン半導体基板
で劣化が最小となり、ホットキャリヤ劣化抑制効果が確
認できた。
【００３９】実施例４ ポリサイドゲートをもつＬＤＤ構造のＭＯＳトランジス
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
タのゲート形成工程と、その後工程の配線工程のうち層
間絶縁膜、配線を形成する工程により半導体素子を作製
した。
【００４０】まず、図７（ａ）に示すように半導体基板
０上にウエル領域１、素子分離領域２を公知技術により
それぞれ形成し、ゲート絶縁膜になるゲート酸化膜（シ
リコン酸化膜）３、多結晶シリコン４を公知技術により
成長または堆積した。ＣＶＤタングステンシリサイド膜
５を５００〜８００Åの膜厚で堆積した後、図７（ｂ）
に示すようにゲート酸化膜３、多結晶シリコン４、ＣＶ
Ｄタングステンシリサイド膜５を同時にエッチングして
ゲート絶縁膜、ゲート電極を形成した。
０上にウエル領域１、素子分離領域２を公知技術により
それぞれ形成し、ゲート絶縁膜になるゲート酸化膜（シ
リコン酸化膜）３、多結晶シリコン４を公知技術により
成長または堆積した。ＣＶＤタングステンシリサイド膜
５を５００〜８００Åの膜厚で堆積した後、図７（ｂ）
に示すようにゲート酸化膜３、多結晶シリコン４、ＣＶ
Ｄタングステンシリサイド膜５を同時にエッチングして
ゲート絶縁膜、ゲート電極を形成した。
【００４１】次に、図７（ｃ）に示すように、圧縮応力
膜としてＯ３−ＴＥＯＳを原料とするシリコン酸化膜１
７（Ｏ３−ＴＥＯＳ ＳｉＯ2 膜）を１０００〜１５０
０Åの膜厚で半導体基板０全面に堆積させた。
膜としてＯ３−ＴＥＯＳを原料とするシリコン酸化膜１
７（Ｏ３−ＴＥＯＳ ＳｉＯ2 膜）を１０００〜１５０
０Åの膜厚で半導体基板０全面に堆積させた。
【００４２】そして、図７（ｄ）に示すように公知技術
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０全面に堆積させた。
そして、図７（ｅ）に示すリフロー工程で層間絶縁膜１
０を８５０℃で平坦化した。このとき、ＣＶＤタングス
テンシリサイド膜５およびシリコン酸化膜１７はそれぞ
れ熱を受けて、ＣＶＤタングステンシリサイド膜５中に
は引っ張り応力、シリコン酸化膜１７中には圧縮応力が
存在することになる。
によりＬＤＤ構造のソース／ドレイン領域を形成した
後、層間絶縁膜１０を半導体基板０全面に堆積させた。
そして、図７（ｅ）に示すリフロー工程で層間絶縁膜１
０を８５０℃で平坦化した。このとき、ＣＶＤタングス
テンシリサイド膜５およびシリコン酸化膜１７はそれぞ
れ熱を受けて、ＣＶＤタングステンシリサイド膜５中に
は引っ張り応力、シリコン酸化膜１７中には圧縮応力が
存在することになる。
【００４３】しかし、この場合シリコン酸化膜１７はＣ
ＶＤタングステンシリサイド膜５を覆うようにしている
ので、シリコン酸化膜１７中の圧縮応力がより効果的に
作用し、それぞれの応力の相殺が生じる結果、ゲート酸
化膜３と半導体基板０との界面には応力の影響は殆どな
くなるか、または応力が圧縮応力の方向にかかる。そし
て、図７（ｆ）に示すように、公知技術により層間絶縁
膜１２および配線１３を形成し、最終的にパッシベーシ
ョン膜１４を形成した。これを「試料８」とした。ま
た、対照として「試料１」を用いた。
ＶＤタングステンシリサイド膜５を覆うようにしている
ので、シリコン酸化膜１７中の圧縮応力がより効果的に
作用し、それぞれの応力の相殺が生じる結果、ゲート酸
化膜３と半導体基板０との界面には応力の影響は殆どな
くなるか、または応力が圧縮応力の方向にかかる。そし
て、図７（ｆ）に示すように、公知技術により層間絶縁
膜１２および配線１３を形成し、最終的にパッシベーシ
ョン膜１４を形成した。これを「試料８」とした。ま
た、対照として「試料１」を用いた。
【００４４】次に、試料１および８上のＭＯＳトランジ
スタ（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝
５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍ
の変化率を比較した。結果を図８に示す。この結果か
ら、ゲートを圧縮応力膜で覆う場合のホットキャリヤ劣
化抑制効果が確認できた。
スタ（Ｗ／Ｌ＝０．３５／１０）を同一条件（Ｖｄ＝
５．８Ｖ、Ｖｇ＝２．３Ｖ、６０分）で劣化させ、Ｇｍ
の変化率を比較した。結果を図８に示す。この結果か
ら、ゲートを圧縮応力膜で覆う場合のホットキャリヤ劣
化抑制効果が確認できた。
【００４５】
【発明の効果】以上の説明で明らかなように、請求項１
または２に記載の半導体装置では、ポリサイドゲートが
ポリシリコン膜、高融点金属シリサイド膜、および圧縮
応力膜の３層で形成されていることで、高融点金属シリ
サイド膜中の引っ張り応力が圧縮応力膜により緩和さ
れ、実効的にポリサイドゲートの応力をゼロまたは圧縮
応力にできるので、半導体素子のホットキャリヤの増速
劣化を抑制することができる。請求項３に記載の半導体
装置では、ポリサイドゲート構造の半導体装置を製造す
る方法において、ポリシリコン膜上に高融点金属膜を形
成し、ゲート電極形状にパターニングする際、高融点金
属膜の面積をポリシリコン膜の面積よりも小さくするこ
とで、ゲート電極のドレイン側への後工程で形成される
高融点金属シリサイド膜中の引っ張り応力の影響を小さ
くできる。よって、半導体素子のホットキャリヤの増速
劣化を抑制することができる。請求項４に記載の半導体
装置の製造方法では、請求項１または２に記載の半導体
装置を製造する際、ポリシリコン膜上に高融点金属膜を
形成し、ゲート電極形状にパターニングする際、高融点
金属膜の面積をポリシリコン膜の面積よりも小さくする
ことで、高融点金属シリサイド膜上の圧縮応力膜の効果
も加わり、ゲート電極のドレイン側への後工程で形成さ
れる高融点金属シリサイド膜中の引っ張り応力の影響を
より小さくできる。よって、半導体素子のホットキャリ
ヤの増速劣化を抑制することができる。請求項５または
８に記載の半導体装置では、ポリサイドゲートが（１１
０）の結晶面方位に沿って配置されていることで、他の
どの面方位よりもゲート酸化膜中の内部応力（圧縮応
力）が大きくなるので、高融点金属シリサイド膜中の引
っ張り応力は、ゲート酸化膜中の内部応力（圧縮応力）
により緩和され、実効的にポリサイドゲートの応力をゼ
ロまたは圧縮応力にできる。よって、半導体素子のホッ
トキャリヤの増速劣化を抑制することができる。請求項
６または７に記載の半導体装置の製造方法では、ポリシ
リコン膜とシリサイド膜を堆積することによりポリサイ
ドゲートを２層構造に形成し、ゲート形状にパターニン
グした後、圧縮応力膜を基板全面に形成することで、ポ
リシリコンゲートは圧縮応力膜で覆われ、高融点金属シ
リサイド膜中の引っ張り応力を緩和しつつ、圧縮応力膜
の圧縮応力の方が、高融点金属シリサイド膜中の引っ張
り応力よりもゲート絶縁膜と半導体との界面への影響が
より大きくなるので、実効的にゲート酸化膜とシリコン
半導体基板との界面の応力をゼロまたは圧縮応力にでき
る。よって、半導体素子のホットキャリヤの増速劣化を
抑制することができる。
または２に記載の半導体装置では、ポリサイドゲートが
ポリシリコン膜、高融点金属シリサイド膜、および圧縮
応力膜の３層で形成されていることで、高融点金属シリ
サイド膜中の引っ張り応力が圧縮応力膜により緩和さ
れ、実効的にポリサイドゲートの応力をゼロまたは圧縮
応力にできるので、半導体素子のホットキャリヤの増速
劣化を抑制することができる。請求項３に記載の半導体
装置では、ポリサイドゲート構造の半導体装置を製造す
る方法において、ポリシリコン膜上に高融点金属膜を形
成し、ゲート電極形状にパターニングする際、高融点金
属膜の面積をポリシリコン膜の面積よりも小さくするこ
とで、ゲート電極のドレイン側への後工程で形成される
高融点金属シリサイド膜中の引っ張り応力の影響を小さ
くできる。よって、半導体素子のホットキャリヤの増速
劣化を抑制することができる。請求項４に記載の半導体
装置の製造方法では、請求項１または２に記載の半導体
装置を製造する際、ポリシリコン膜上に高融点金属膜を
形成し、ゲート電極形状にパターニングする際、高融点
金属膜の面積をポリシリコン膜の面積よりも小さくする
ことで、高融点金属シリサイド膜上の圧縮応力膜の効果
も加わり、ゲート電極のドレイン側への後工程で形成さ
れる高融点金属シリサイド膜中の引っ張り応力の影響を
より小さくできる。よって、半導体素子のホットキャリ
ヤの増速劣化を抑制することができる。請求項５または
８に記載の半導体装置では、ポリサイドゲートが（１１
０）の結晶面方位に沿って配置されていることで、他の
どの面方位よりもゲート酸化膜中の内部応力（圧縮応
力）が大きくなるので、高融点金属シリサイド膜中の引
っ張り応力は、ゲート酸化膜中の内部応力（圧縮応力）
により緩和され、実効的にポリサイドゲートの応力をゼ
ロまたは圧縮応力にできる。よって、半導体素子のホッ
トキャリヤの増速劣化を抑制することができる。請求項
６または７に記載の半導体装置の製造方法では、ポリシ
リコン膜とシリサイド膜を堆積することによりポリサイ
ドゲートを２層構造に形成し、ゲート形状にパターニン
グした後、圧縮応力膜を基板全面に形成することで、ポ
リシリコンゲートは圧縮応力膜で覆われ、高融点金属シ
リサイド膜中の引っ張り応力を緩和しつつ、圧縮応力膜
の圧縮応力の方が、高融点金属シリサイド膜中の引っ張
り応力よりもゲート絶縁膜と半導体との界面への影響が
より大きくなるので、実効的にゲート酸化膜とシリコン
半導体基板との界面の応力をゼロまたは圧縮応力にでき
る。よって、半導体素子のホットキャリヤの増速劣化を
抑制することができる。
【図１】ＣＶＤタングステンシリサイドのアニール時の
応力変化を示すグラフである。
応力変化を示すグラフである。
【図２】本発明の実施例に係る半導体装置の製造工程説
明図であって、半導体装置の断面図で示したものであ
る。
明図であって、半導体装置の断面図で示したものであ
る。
【図３】ＭＯＳトランジスタの膜構成とホットキャリヤ
劣化の関係を示すグラフである。
劣化の関係を示すグラフである。
【図４】別の実施例に係る半導体装置の製造工程説明図
であって、半導体装置の断面図で示したものである。
であって、半導体装置の断面図で示したものである。
【図５】ＭＯＳトランジスタの膜構成における段差あり
／なしとホットキャリヤ劣化の関係を示すグラフであ
る。
／なしとホットキャリヤ劣化の関係を示すグラフであ
る。
【図６】ＭＯＳトランジスタを構成するシリコン半導体
基板の面方位とホットキャリヤ劣化の関係を示すグラフ
である。
基板の面方位とホットキャリヤ劣化の関係を示すグラフ
である。
【図７】さらに別の実施例に係る半導体装置の製造工程
説明図であって、半導体装置の断面図で示したものであ
る。
説明図であって、半導体装置の断面図で示したものであ
る。
【図８】プロセスの違いとＭＯＳトランジスタのホット
キャリヤ劣化の関係を示すグラフである。
キャリヤ劣化の関係を示すグラフである。
０ 半導体基板 １ ウエル領域 ２ 素子分離領域 ３ ゲート酸化膜 ４ 多結晶シリコン ５ ＣＶＤタングステンシリサイド膜 ６ シリコン酸化膜（ＣＶＤ Ｏ３−ＴＥＯＳ ＳｉＯ
2 膜） ７ サイドウオール ８ ドレイン ９ ソース １０，１２ 層間絶縁膜 １３ 配線 １４ パッシベーション膜 １５ ＣＶＤタングステン膜 １７ シリコン酸化膜（Ｏ３−ＴＥＯＳ ＳｉＯ2 膜）
2 膜） ７ サイドウオール ８ ドレイン ９ ソース １０，１２ 層間絶縁膜 １３ 配線 １４ パッシベーション膜 １５ ＣＶＤタングステン膜 １７ シリコン酸化膜（Ｏ３−ＴＥＯＳ ＳｉＯ2 膜）
Claims (8)
- 【請求項１】 ポリサイドゲートがポリシリコン膜、高
融点金属シリサイド膜および、後工程の熱処理後に膜内
に圧縮応力をもつ膜（以下、圧縮応力膜）の３層で形成
されていることを特徴とする半導体装置。 - 【請求項２】 前記圧縮応力膜は、絶縁膜またはアモル
ファス半導体膜であることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 ポリサイドゲート構造の半導体装置を製
造する方法において、ポリシリコン膜上に高融点金属膜
を形成し、ゲート電極形状にパターニングする際、高融
点金属膜の面積をポリシリコン膜の面積よりも小さくす
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１または２に記載の半導体装置を
製造する方法であって、ポリシリコン膜上に高融点金属
膜を形成し、ゲート電極形状にパターニングする際、高
融点金属膜の面積をポリシリコン膜の面積よりも小さく
することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１もしくは２に記載の半導体装
置、または請求項３もしくは４に記載の製造方法で作製
された半導体装置であって、ポリサイドゲートが（１１
０）の結晶面方位に沿って配置されていることを特徴と
する半導体装置。 - 【請求項６】 ポリシリコン膜とシリサイド膜を堆積す
ることによりポリサイドゲートを２層構造に形成し、ゲ
ート形状にパターニングした後、圧縮応力膜を基板全面
に形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記圧縮応力膜が絶縁膜であることを特
徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 請求項６または７に記載の半導体装置の
製造方法で作製された半導体装置であって、ポリサイド
ゲートが（１１０）の結晶面方位に沿って配置されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15235995A JPH08321612A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15235995A JPH08321612A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321612A true JPH08321612A (ja) | 1996-12-03 |
Family
ID=15538826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15235995A Pending JPH08321612A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321612A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6929991B2 (en) | 1998-12-15 | 2005-08-16 | Kabushiki Kaisha Toshiba | Reliable semiconductor device and method of manufacturing the same |
| SG115585A1 (en) * | 2003-01-17 | 2005-10-28 | Taiwan Semiconductor Mfg | Strained silicon mos devices |
| KR100616671B1 (ko) * | 2005-02-07 | 2006-08-28 | 삼성전기주식회사 | 절연층을 갖는 반도성 칩 소자의 제조방법 및 이로부터제조된 반도성 칩 소자 |
| CN1293646C (zh) * | 2003-02-13 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 增加沟道载流子流动性的结构 |
| JP2007067086A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| JP2007073801A (ja) * | 2005-09-08 | 2007-03-22 | Seiko Epson Corp | 半導体装置 |
| WO2007034718A1 (ja) * | 2005-09-21 | 2007-03-29 | Nec Corporation | 半導体装置 |
| JP2007203420A (ja) * | 2006-02-03 | 2007-08-16 | Hitachi Ltd | Ｍｅｍｓ構造体およびその製造方法、並びにｍｅｍｓ構造体混載半導体装置の製造方法 |
| WO2008096587A1 (ja) * | 2007-02-07 | 2008-08-14 | Nec Corporation | 半導体装置 |
-
1995
- 1995-05-26 JP JP15235995A patent/JPH08321612A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6929991B2 (en) | 1998-12-15 | 2005-08-16 | Kabushiki Kaisha Toshiba | Reliable semiconductor device and method of manufacturing the same |
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| SG115585A1 (en) * | 2003-01-17 | 2005-10-28 | Taiwan Semiconductor Mfg | Strained silicon mos devices |
| CN1293646C (zh) * | 2003-02-13 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 增加沟道载流子流动性的结构 |
| KR100616671B1 (ko) * | 2005-02-07 | 2006-08-28 | 삼성전기주식회사 | 절연층을 갖는 반도성 칩 소자의 제조방법 및 이로부터제조된 반도성 칩 소자 |
| US8045379B2 (en) | 2005-08-30 | 2011-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device that is advantageous in operational environment at high temperatures |
| JP2007067086A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| JP2007073801A (ja) * | 2005-09-08 | 2007-03-22 | Seiko Epson Corp | 半導体装置 |
| WO2007034718A1 (ja) * | 2005-09-21 | 2007-03-29 | Nec Corporation | 半導体装置 |
| JP5109660B2 (ja) * | 2005-09-21 | 2012-12-26 | 日本電気株式会社 | 半導体装置 |
| JP2007203420A (ja) * | 2006-02-03 | 2007-08-16 | Hitachi Ltd | Ｍｅｍｓ構造体およびその製造方法、並びにｍｅｍｓ構造体混載半導体装置の製造方法 |
| US7670861B2 (en) | 2006-02-03 | 2010-03-02 | Hitachi, Ltd. | Controlling stress in MEMS structures |
| WO2008096587A1 (ja) * | 2007-02-07 | 2008-08-14 | Nec Corporation | 半導体装置 |
| JP5401991B2 (ja) * | 2007-02-07 | 2014-01-29 | 日本電気株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5322809A (en) | Self-aligned silicide process | |
| KR0147241B1 (ko) | 반도체 장치의 제조 방법 | |
| US5529958A (en) | Method of manufacturing a semiconductor device having silicide | |
| JPH10284732A (ja) | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 | |
| JP2882410B2 (ja) | 高ゲルマニウム含量を有するｍｏｓトランジスタゲートの製造方法 | |
| JPH08321612A (ja) | 半導体装置及びその製造方法 | |
| JPH07211668A (ja) | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 | |
| JP3689756B2 (ja) | 半導体素子のゲート電極形成方法 | |
| US6864178B1 (en) | Method of making a MOS transistor | |
| US6248632B1 (en) | Method of forming gate electrode with polycide structure in semiconductor device | |
| US5750438A (en) | Method for fabricating a local interconnection structure | |
| US7022594B2 (en) | Manufacturing method which prevents abnormal gate oxidation | |
| CN1300827C (zh) | 堆叠式栅极结构及具有该堆叠式栅极结构的场效晶体管的制造方法 | |
| JP3168400B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH04320029A (ja) | 半導体装置の製造方法 | |
| JP3263155B2 (ja) | 電極の製造方法およびそれを用いた半導体素子の製造方法 | |
| JPS61224435A (ja) | 半導体装置 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| JP3095452B2 (ja) | 半導体素子の製造方法 | |
| JPH05160068A (ja) | 半導体装置の製造方法 | |
| JPH0738103A (ja) | 半導体装置およびその製造方法 | |
| JP3295108B2 (ja) | 半導体装置の製造方法 | |
| KR100364524B1 (ko) | 텅스텐 실리사이드 단층 게이트 구조를 갖는 모스 트랜지스터의 제조방법 | |
| JPH043978A (ja) | 半導体装置の製造方法 | |
| TW202445868A (zh) | 薄膜電晶體的鈍化元件 |