JPH08321726A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【目的】 整合回路の損失を減少させ、雑音特性が向上
したＭＭＩＣ増幅回路を提供することを目的とする。 【構成】 ＦＥＴ１０のゲート端子には第１のスパイラ
ルインダクタＬ１が接続され、この第１のスパイラルイ
ンダクタＬ１の他端には第２のキャパシタＣ１が接続さ
れる。入力信号はこの第２のキャパシタＣ１を介して入
力される。第１のスパイラルインダクタＬ１と第２のキ
ャパシタＬ２との接続点は、第２のスパイラルインダク
タＬ２を介して接地に接続される。ＦＥＴ１０のゲート
端子と接地との間には第１のキャパシタＣ５が接続され
ており、この第１のキャパシタＣ５と第１のスパイラル
インダクタＬ１とから形成される整合回路によって、線
路とのインピーダンス整合が図られる。第２のスパイラ
ルインダクタＬ２のインダクタンス値をインピーダンス
整合とは無関係に大きくできるので、第２のスパイラル
インダクタＬ２における損失が低減され、増幅回路の雑
音特性が向上される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、モノリシックマイクロ
ウェーブＩＣ（以下、ＭＭＩＣという）に関する。特
に、集中定数を用いて外部信号との整合をとるＭＭＩＣ
に関する。

【０００２】

【従来の技術】従来、マイクロ波帯のＩＣに関しては、
ＦＥＴ等の能動素子に所定の整合回路を付加して構成し
ている。このような構成に係るＭＭＩＣが、例えば、特
公平４−５７１２４号公報に記載されている。

【０００３】尚、低損失の可変リアクタンスを得、低損
失の可変整合回路が特開平５−２５１９６４号公報に記
載されている。また、不整合による損失を低減できる遅
延等価器が特開昭６４−４６３０９号公報に記載されて
いる。

【０００４】

【発明が解決しようとする課題】通常、低雑音特性を追
及する増幅器では、能動素子の特性から導き出される最
も雑音の低い入力インピーダンス条件を満足するよう入
力整合回路が構成される。そして、入力信号は、この入
力整合回路を介して能動素子の入力端子に供給される。
例えば、図７には、従来のこのような整合回路を含んだ
増幅回路の回路図が示されている。このとき、当然のこ
とであるが、この回路における入力の整合回路のインピ
ーダンスは、整合をとるために最適な値となるように設
計される。そのため、各集中定数はそれぞれ自由な値を
取るわけには行かない。

【０００５】ところで、理想的にはこの入力整合回路の
損失をなるべく小さくする必要がある。入力整合回路の
部分に損失があると、信号が能動素子に達する以前に減
衰してしまい、雑音特性を劣化させる原因となるからで
ある。上記従来技術の回路構成では整合回路に起因する
損失を考慮した回路構成がなされていない（上述したよ
うに、回路の定数が決まっているのでできない）ので、
ＭＭＩＣ（モノリシックマイクロウェーブＩＣ）増幅器
を構成した際の整合回路の損失が大きく、その結果増幅
器の雑音が大きくなるという欠点があった。

【０００６】整合回路の損失の大部分は、ＭＭＩＣ（モ
ノリシックマイクロウェーブＩＣ）上のスパイラルイン
ダクタの損失であることが知られている。

【０００７】そこで、このスパイラルインダクタの損失
を低減することが整合回路の損失を低減することに寄与
する。スパイラルインダクタの損失はそのインダクタン
ス値によって変化するため、スパイラルインダクタの損
失が最も小さくなるような値にインダクタンス値を設定
できれば整合回路の損失を極めて小さくすることができ
る。

【０００８】しかし、上述した従来の増幅器の回路構成
ではインピーダンスのマッチングを行うという整合回路
の本来の目的によって、スパイラルインダクタンスのイ
ンダクタンス値が自動的に決定される。そのため、スパ
イラルインダクタの値を、その損失が最も小さくなるよ
うに選択することは不可能であった。

【０００９】本発明は、上記課題に鑑みなされたもので
あり、整合回路の損失を減少させ、雑音特性が向上した
増幅回路を提供することである。

【００１０】

【課題を解決するための手段】本発明による手段の特徴
は、スパイラルインダクタの値を、スパイラルインダク
タの損失が小さくなるような値に設定可能な回路構成を
採用していることである。

【００１１】まず、第１の本発明は、上記課題を解決す
るために、能動素子と、該能動素子の入力端子に一端が
接続された第１のインダクタと、該能動素子の入力端子
と接地との間に接続されている第１のキャパシタと、前
記第１のインダクタの他端と被増幅信号たる入力信号を
入力する入力端子との間に接続されている第２のキャパ
シタと、前記第１のインダクタの他端と接地との間に接
続された第２のインダクタと、を含むことを特徴とする
増幅回路である。

【００１２】第２の本発明は、上記第１の本発明の増幅
回路において、前記第２のインダクタは、直接に接地に
接続されているのではなく、第３のキャパシタを介して
接地に接続されていることを特徴とする増幅回路であ
る。

【００１３】

【作用】第１の本発明によれば、第１のキャパシタと、
第１のインダクタとにより、インピーダンスの整合を行
っている。そのため、第２のインダクタのインダクタン
ス値を充分大きくすることが可能である。

【００１４】また、第２の本発明によれば、第２のイン
ダクタが第３のキャパシタを介して設置されているの
で、能動素子の入力端子に０ボルト以外のバイアス値を
設定することが可能である。

【００１５】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１６】図１には本発明の好適な実施例に係る増幅
器の回路図が示されている。図１に示されている回路
は、１．５ＧＨｚ帯低雑音増幅器の回路で、その構成を
以下に説明する。

【００１７】電界効果トランジスタ（以下ＦＥＴ）１０
には、該ＦＥＴ１０のゲート端子に第１のスパイラルイ
ンダクタＬ１が接続されている。また、ＦＥＴ１０のゲ
ート端子と接地との間にはさらに第１のキャパシタＣ５
が接続されている。

【００１８】また、上記第１のスパイラルインダクタＬ
１の他端には、第２のキャパシタＣ１が接続されてい
る。第２のキャパシタＣ１の他端は、入力端子に接続さ
れており、１．５ＧＨｚ帯の入力信号がこの入力端子を
介して入力される。

【００１９】また、前記第１のスパイラルインダクタＬ
１と第２のキャパシタＣ１との接続点と、接地との間に
は第２のスパイラルインダクタＬ２が接続されている。

【００２０】このように、図１に示されている増幅器の
整合回路は、本発明の請求項１に対応するものである。
尚、上記第２のスパイラルインダクタＬ２を直接接地す
るのではなく、図２に示されているように、第３のキャ
パシタＣ３を介して接地するのも好適である。この図２
に示されている構成は、請求項２に対応するのである。

【００２１】また、図１には、ＦＥＴ１０のドレイン端
子に第３のスパイラルインダクタＬ３と、第４のキャパ
シタＣ２が接続されている様子が示されている。また、
第３のスパイラルインダクタＬ３と接地との間には第５
のキャパシタＣ４が接続されている。第３のスパイラル
インダクタＬ３と、第４のキャパシタＣ２と、を含む出
力側の整合回路がこのように構成されているが、これら
のインダクタンス値や容量値は雑音特性に大きな影響を
与えるものではない。本発明においては、これらの構成
は必須構成要素ではない。

【００２２】以下、本実施例の動作を従来の回路と比較
しつつ説明する まず、本実施例においてはＦＥＴ１０にゲート長０．７
μｍ、ゲート幅６００μｍのＨＥＭＴ（高電子移動度ト
ランジスタ）を使用している。さらに、各集中定数の値
としては、Ｃ１＝１０ｐＦ，Ｌ１＝９ｎＨ，Ｃ２＝１．
５ｐＦ，Ｌ２＝５０ｎＨ，Ｃ３＝１０ｐＦ，Ｌ３＝１５
ｎＨ，Ｌ４＝３．５ｎＨ，Ｃ４＝１０ｐＦ，Ｃ５＝０．
４５ｐＦを使用している。

【００２３】従来回路ではＦＥＴの入力と入力側の整合
回路との整合を取るために、図７中のＬ２のインダクタ
ンスの値が所定の有限の値に設定される。しかし、その
値におけるスパイラルインダクタの損失は最低の値では
ないことが多い。

【００２４】ここで、スパイラルインダクタの損失の概
念を図３を用いて説明する。図３に示されているよう
に、インダクタの一方を接地し、もう一方を入出力端子
としてＲＦ入力を入れる。入力パワーに対して、出力
（反射）パワーが減少した割合がそのインダクタの損失
である。すなわち、図３に示されているような回路で出
力パワーが入力パワーと等しければ、損失は０ｄＢであ
り、出力パワーが入力パワーの半分である場合には、損
失は−３ｄＢとなる。尚、本実施例・本発明において
は、第２のスパイラルインダクタＬ２の損失のみを考慮
し、第１のスパイラルインダクタＬ１の損失の改善は図
っていない。

【００２５】スパイラルインダクタのインダクタンス値
とその損失の関係（１．５ＧＨｚ）は、本願発明者の実
験によれば、例えば図４に示されているグラフのように
なることが判明した。図４に示されているグラフは横軸
がインダクタンス値（ｎＨ）を表し、縦軸が損失（ｄ
Ｂ）を表す。図４のグラフに示されているように、イン
ダクタンス値が４ｎＨ以上の領域では、インダクタンス
値が大きくなるほどその損失が減少することがわかる
（図１は１．５ＧＨｚ付近の場合だが、異なる周波数帯
の場合でも損失の極大値が異なるだけで同様の傾向を示
す）。

【００２６】スパイラルインダクタは、内部に直列抵抗
を持っており、その内部直列抵抗値はインダクタの線路
の長さに比例して増加する。また、スパイラルインダク
タのインダクタンス値は、巻数が多く、その線路の長さ
が長いほどその値が大きくなる。そのため、インダクタ
ンス値が大きいほどその内部抵抗値も大きいのである。

【００２７】このようなスパイラルインダクタの特性に
より、まず、インダクタンス値が小さくなる場合には、
抵抗が小さくなるので損失が徐々に減少していく。イン
ダクタンス値が０であれば、抵抗値も０であるので損失
も０となる。そのため、図４に示されているように、イ
ンダクタンス値が０のときに損失が０となるようにグラ
フは収束するカーブを描いている。

【００２８】一方、インダクタンス値が大きくなり、無
限大に近づいていく場合にはインピーダンス値も大きく
なり、内部を流れる電流が０に近づいていく。インダク
タの損失は内部抵抗による電力消費（電力消費＝（１／
２）×（電流＾２）×（内部抵抗））に比例する。その
ため、インダクタンス値が無限大に近づくにつれて、消
費電力が減少し、インダクタの損失も０に近づいてい
く。

【００２９】結局、インダクタンス値が０か無限大に近
い場合には、インダクタの損失も小さくなり、内部抵抗
値と電流値と適度に大きい場合に損失が最も大きくな
る。そのため、図４のグラフに示されるように、インダ
クタの損失は適度なインダクタンス値において極大値を
採るのである。

【００３０】図４のグラフによれば、インダクタンス値
が４ｎＨ以上の領域では、インダクタンス値が大きくな
るほどその損失が減少することがわかる（図４は１．５
ＧＨｚ付近の場合だが、異なる周波数帯の場合でも損失
の極大値が異なるだけで同様の傾向を示す）。

【００３１】従って、第２のスパイラルインダクタの値
を０が無限大にすることができれば整合回路の損失を著
しく減少させることが可能である。

【００３２】本実施例において特徴的なことは、ＦＥＴ
１０の入力端子に第１のスパイラルインダクタンスＬ１
に（並列に）第１のキャパシタＣ５を挿入したことであ
る。ここに第１のキャパシタＣ５を挿入したことにより
（図１）、第２のスパイラルインダクタＬ２のインダク
タンス値を可能な限り大きくし、その結果そのスパイラ
ルインダクタの損失が小さくなるように設定することが
可能となる。

【００３３】以下、スミスチャートを用いて、第２スパ
イラルインダクタＬ２のインダクタンス値を無限大とす
ることができることを説明する。まず、本実施例の回路
と従来の回路における入力整合回路内のインダクタンス
値を比べてみる。

【００３４】１．５ＧＨｚ付近でＦＥＴ１０の入力イン
ピーダンスは、例えば、図５に示されているスミスチャ
ート内の点ａで表すことができる。

【００３５】本実施例に係る整合回路は、入力ＶＳＷＲ
（電圧定在波比）の低減と雑音指数低減の両立を図るた
めに（従来の整合回路と同様に）ＦＥＴ１０のソースに
インダクタを接続する直列帰還回路構成となっている。
そのため、ａ点は通常のＦＥＴ１０のＳ１１と比較して
スミスチャートの内側に位置している。このａ点から特
性インピーダンス５０オームに整合をとることは、従来
の整合経路によれば、直列インダクタンスＬ１により定
抵抗円上をａ点からｂ点へ移動させ、並列インダクタン
スＬ２により低コンダクタンス円上をｂ点からｃ点に移
動させることにより行われる。さらに直列キャパシタＣ
１によりｃ点からｏ点に移動させる（ここでａ点からｂ
点へのインダクタンス値をＬ１ｐ、ｂ点からｃ点へのイ
ンダクタンス値をＬ２ｐとする）。

【００３６】このようにして、従来の整合回路において
は、ａ点から、ｂ→ｃ→ｏと移動させることによりイン
ピーダンスの整合を行っていた。

【００３７】一方、本実施例の回路においては、まず第
１のキャパシタＣ５により定コンダクタンス円上をａ点
からｄ点へ、そして第１のスパイラルインダクタＬ１に
より定抵抗円上をｄ点からｏ点へ移動させる（ここで、
ｄ点からｏ点へ移動させるのに必要な第１のスパイラル
インダクタのインダクタンス値をＬ１ｎとする）。

【００３８】このように、従来の回路ではａ点が５０オ
ームの定抵抗円にある特殊な場合以外は第２のスパイラ
ルインダクタンスＬ２（インダクタンス値Ｌ２ｐ）によ
るｂ点からｃ点への整合経路が必ず必要になり、このこ
とはすなわちインダクタンス値Ｌ２ｐがある所定の有限
の値になければならないことを意味する。

【００３９】一方、本実施例においては、ＦＥＴ１０の
入力端子と、接地端子との間に第１のキャパシタＣ５を
加えた構成にすることで、ａ点からｄ点への整合経路に
より５０オームの定抵抗円上にインピーダンスをひとま
ず設定することができる。その結果第１のスパイラルイ
ンダクタＬ１のみで、このｄ点からｏ点へ移動すること
ができる。

【００４０】このように、本実施例に係る整合回路にお
いては、第２のスパイラルインダクタＬ２を用いなくと
もインピーダンスの整合が行える。

【００４１】そこで、本実施例においては、ほぼ無限大
のインダクタンス値を有する第２のスパイラルインダク
タＬ２を用いている。すなわち充分に大きなインダクタ
ンス値を有する第２のスパイラルインダクタンスを用い
れば第１のスパイラルインダクタンスＬ１や第１のキャ
パシタＣ５の動作に影響を与えないからである。

【００４２】また、図２（請求項２に相当）に示されて
いる回路の場合は、ほぼ無限大のインダクタンス値を有
する第２のスパイラルインダクタＬ２と、十分に大きな
容量を有する第２のキャパシタＣ１とを用いている。こ
の結果、インピーダンスの整合が行われたスミスチャー
ト上の点ｏは、充分大きな値を有する第２のスパイラル
インダクタＬ２、（図２に示されている回路の場合はさ
らに第２のキャパシタＣ１）によって移動（変化）せず
に、整合条件は依然として満足されている。

【００４３】もちろん、第２のスパイラルインダクタＬ
２及び第２のキャパシタＣ１は接続しなくても整合条件
は既に満足されている。しかし、ＦＥＴ１０のゲートに
印加されるべきＤＣバイアスは必ず必要であり、その印
加は、第２のスパイラルインダクタＬ２を介して行われ
るため、第２のスパイラルインダクタＬ２は、必要な構
成である。

【００４４】また、ＤＣバイアスを０Ｖにする場合にお
いても、図１に示される回路（請求項１に相当）が採用
され、第２のスパイラルインダクタＬ２を介してＤＣバ
イアスの印加が行われる。第２のキャパシタＣ１につい
ても、入力信号に重畳されているかもしれないＤＣ成分
を除去するために、必要な構成である。

【００４５】又、図１には記載されていないが、ＦＥＴ
１０のソース端子のＤＣ電圧をゲート端子のＤＣ電圧よ
りも高くするため、インダクタＬ４と接地の間に抵抗と
キャパシタを並列に挿入することも可能である。図２に
ついても同様である。

【００４６】尚、本実施例においては、第２のスパイラ
ルインダクタＬ２は、上述したように無限大の値ではな
く、５０ｎＨという有限の値を採用している。これは図
６に示す雑音指数低減効果のグラフからも明らかなよう
に、一定の値以上のインダクタンス値を設定しても雑音
指数の改善が飽和してしまうためである。無限大のイン
ダクタンス値を有するスパイラルインダクタはその大き
さも大きなものとなってしまうため、ある程度充分な雑
音指数の改善が達成できる５０ｎＨという値を本実施例
では採用しているのである。

【００４７】以上述べたように、無限大に近いインダク
タンス値（本実施例では５０ｎＨ）を有するスパイラル
インダクタは、上記図４に示すごとくその損失が小さ
く、そのため整合回路全体としての損失も小さくできる
ことになる。その結果、本構成の回路によって雑音特性
の優れた増幅器を実現することができる。実際に実施例
における雑音指数の低減の様子を従来の回路と比較した
様子が上述した図６に示されている。図６（ａ）（ｂ）
には、横軸がスパイラルインダクタのシャントインダク
タ径（μｍ）表し、縦軸がＭＭＩＣの雑音指数（ｄＢ）
を表す。尚、横軸の括弧中に示されているのは、インダ
クタンス値（ｎＨ）を表す数である。図６（ａ）には、
従来の回路構成と、本実施例に係る回路構成との場合の
第２スパイラルインダクタのインダクタンス値及びＭＭ
ＩＣの雑音指数を表したグラフが示されている。図６
（ｂ）には、（ａ）に加えて、第２のスパイラルインダ
クタのインダクタンス値を変化させた場合の雑音指数の
変化のプロットが示されている。

【００４８】以上述べたように、本実施例によれば、従
来と比較して第２のスパイラルインダクタＬ２のインダ
クタンス値を大きくでき、そのための入力整合回路の損
失低減により、０．３ｄＢ程度の雑音指数低減効果があ
ることが理解されよう。また、本実施例においては、ス
パイラルインダクタを用いた例を示したが、その他の種
類のインダクタを用いた場合でも、本実施例における第
２のスパイラルインダクタに相当するインダクタのイン
ダクタンス値を充分に大きくすることにより、本実施例
と同様の作用・効果を奏することができる。

【００４９】尚、ＭＭＩＣは小さい面積で構成可能であ
るという特徴を有しているが、スパイラルインダクタの
インダクタンスを本実施例のように大きくすることは増
幅器ＭＭＩＣの小型化という特徴を没却するものではな
い。その理由は、スパイラルインダクタのその寄生容量
の効果により有限の大きさで無限大のインダクタンス値
が得られること、また、スパイラルインダクタの配線断
面積が少々小さくなっても損失はそれほど増加せず、配
線幅（配線断面積）が大きくインダクタンス値の小さい
スパイラルインダクタを使用するよりもより小さい面積
で損失の小さいインダクタが実現できるからである。

【００５０】

【発明の効果】以上述べたように、第１の本発明によれ
ば、第２のインダクタのインダクタンス値を充分大きく
設定可能であるので、整合回路の損失を小さくすること
が可能である。その結果、雑音特性が向上した増幅回路
を提供し得る。

【００５１】また、第２の本発明によれば、能動素子の
入力端子に印可されるバイアス電圧を自由に設定できる
ので、能動素子の特性に応じた自由度の高い回路構成が
実現可能である。その結果、応用範囲の広い増幅回路が
提供され得る。

【図面の簡単な説明】

【図１】 本実施例に係る増幅回路の回路図である。

【図２】 本実施例に係る他の増幅回路の回路図であ
る。

【図３】 スパイラルインダクタの損失を説明する説明
図である。

【図４】 スパイラルインダクタのインダクタンス値と
損失との関係を表すグラフである。

【図５】 本実施例におけるインピーダンス整合の様子
を表すスミスチャートである。

【図６】 本実施例に係る増幅回路と、従来の増幅回路
の雑音指数の比較を示すグラフである。

【図７】 従来のＭＭＩＣの増幅回路の回路図である。

【符号の説明】

１０ ＦＥＴ、Ｌ１ 第１のスパイラルインダクタ、Ｃ
５ 第１のキャパシタ、Ｃ１ 第２のキャパシタ、Ｌ２
第２のスパイラルインダクタ、Ｃ３ 第３のキャパシ
タ、Ｃ２ 第４のキャパシタ、Ｃ４ 第５のキャパシ
タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 貴敏 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 林 宏明 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】能動素子と、 該能動素子の入力端子に一端が接続された第１のインダ
   クタと、 該能動素子の入力端子と接地との間に接続されている第
   １のキャパシタと、 前記第１のインダクタの他端と被増幅信号たる入力信号
   を入力する入力端子との間に接続されている第２のキャ
   パシタと、 前記第１のインダクタの他端と接地との間に接続された
   第２のインダクタと、 を含むことを特徴とする増幅回路。
2. 【請求項２】請求項１記載の増幅回路において、 前記第２のインダクタは、第３のキャパシタを介して接
   地に接続されていることを特徴とする増幅回路。