JPH08321731A - バイアス電流源回路及び差動増幅器 - Google Patents
バイアス電流源回路及び差動増幅器Info
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- JPH08321731A JPH08321731A JP7128534A JP12853495A JPH08321731A JP H08321731 A JPH08321731 A JP H08321731A JP 7128534 A JP7128534 A JP 7128534A JP 12853495 A JP12853495 A JP 12853495A JP H08321731 A JPH08321731 A JP H08321731A
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Abstract
(57)【要約】
【目的】使用回路全体の面積を小面積化することができ
るバイアス電流源回路及びバイアス電流の供給がカット
されたときに強制的に出力電圧を０Ｖとすることができ
る差動増幅器を提供するにある。 【構成】ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２はＶＤＤとＧＮＤの抵抗分割用の回路を構成して
いる。バイアス電流供給用ミラー回路を構成するＰＭＯ
Ｓトランジスタ３…はソースをＶＤＤに接続し、ドレイ
ンをバイアス電流供給用端子ＩＰ１…に夫々接続してい
る。バイアス電流引抜き用ミラー回路を構成するＮＭＯ
Ｓトランジスタ７…はソースをＧＮＤに接続し、ドレイ
ンをバイアス電流引抜き用端子ＩＭ１…に夫々接続して
いる。又ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２のドレインとＰＭＯＳトランジスタ３…及びＮＭ
ＯＳトランジスタ７…のゲートとは共通接続している。
るバイアス電流源回路及びバイアス電流の供給がカット
されたときに強制的に出力電圧を０Ｖとすることができ
る差動増幅器を提供するにある。 【構成】ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２はＶＤＤとＧＮＤの抵抗分割用の回路を構成して
いる。バイアス電流供給用ミラー回路を構成するＰＭＯ
Ｓトランジスタ３…はソースをＶＤＤに接続し、ドレイ
ンをバイアス電流供給用端子ＩＰ１…に夫々接続してい
る。バイアス電流引抜き用ミラー回路を構成するＮＭＯ
Ｓトランジスタ７…はソースをＧＮＤに接続し、ドレイ
ンをバイアス電流引抜き用端子ＩＭ１…に夫々接続して
いる。又ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２のドレインとＰＭＯＳトランジスタ３…及びＮＭ
ＯＳトランジスタ７…のゲートとは共通接続している。
Description
【０００１】
【産業上の利用分野】本発明は、多数のアナログ基本回
路に対してバイアス電流を出力又は引き抜くバイアス電
流源回路及び該バイアス電流源回路を用いる差動増幅器
に関するものである。
路に対してバイアス電流を出力又は引き抜くバイアス電
流源回路及び該バイアス電流源回路を用いる差動増幅器
に関するものである。
【０００２】
【従来の技術】従来の差動増幅器の構成を図４および図
５に示す。図４はＰＭＯＳトランジスタ１００、１０
３、１０４およびＮＭＯＳトランジスタ１０１、１０２
から構成される動作をオン・オフするための回路を備え
ている差動増幅器を示しており、この差動増幅器には回
路が動作状態にあるときにバイアス電流を差動増幅器に
供給するＰＭＯＳトランジスタ１０５およびＮＭＯＳト
ランジスタ１１５、１１６からなるバイアス電流源を付
設している。入力端子１２３に”Ｌｏｗ”電圧を印加し
た場合、ＰＭＯＳトランジスタ１０３、１０４のゲート
にはＧＮＤ（０Ｖ）が印加されることからＰＭＯＳトラ
ンジスタ１０３、１０４はオンする。また、ＮＭＯＳト
ランジスタ１０２、１１４のゲートには１段目のインバ
ータを構成するＰＭＯＳトランジスタ１００とＮＭＯＳ
トランジスタ１０１の出力ＶＤＤ（＋５Ｖ）が印加され
るためＮＭＯＳトランジスタ１０２、１１４はオンす
る。このことから、ＰＭＯＳトランジスタ１０６、１０
７、１０８、１１３のゲートには出力ＶＤＤ（＋５Ｖ）
が、ＮＭＯＳトランジスタ１１５、１１６、１１７、１
１９のゲートにはＧＮＤ（０Ｖ）が印加されることか
ら、ＭＯＳトランジスタ１０６、１０７、１０８、１１
３、１１５、１１６、１１７、１１９はすべてオフとな
る。つまり、入力端子１２３に”Ｌｏｗ”電圧を印加し
た場合、図４の差動増幅器は非動作状態となる。入力端
子１２３に”Ｈｉｇｈ”を印加した場合は逆にＰＭＯＳ
トランジスタ１０３、１０４とＮＭＯＳトランジスタ１
０２、１１４はオフとなって、ＰＭＯＳトランジスタ１
０５がオンとなりＰＭＯＳトランジスタ１０５からＮＭ
ＯＳトランジスタ１１５、１１６及び１１８に向かって
バイアス電流が流入することにより図４の差動増幅器は
動作状態となる。
５に示す。図４はＰＭＯＳトランジスタ１００、１０
３、１０４およびＮＭＯＳトランジスタ１０１、１０２
から構成される動作をオン・オフするための回路を備え
ている差動増幅器を示しており、この差動増幅器には回
路が動作状態にあるときにバイアス電流を差動増幅器に
供給するＰＭＯＳトランジスタ１０５およびＮＭＯＳト
ランジスタ１１５、１１６からなるバイアス電流源を付
設している。入力端子１２３に”Ｌｏｗ”電圧を印加し
た場合、ＰＭＯＳトランジスタ１０３、１０４のゲート
にはＧＮＤ（０Ｖ）が印加されることからＰＭＯＳトラ
ンジスタ１０３、１０４はオンする。また、ＮＭＯＳト
ランジスタ１０２、１１４のゲートには１段目のインバ
ータを構成するＰＭＯＳトランジスタ１００とＮＭＯＳ
トランジスタ１０１の出力ＶＤＤ（＋５Ｖ）が印加され
るためＮＭＯＳトランジスタ１０２、１１４はオンす
る。このことから、ＰＭＯＳトランジスタ１０６、１０
７、１０８、１１３のゲートには出力ＶＤＤ（＋５Ｖ）
が、ＮＭＯＳトランジスタ１１５、１１６、１１７、１
１９のゲートにはＧＮＤ（０Ｖ）が印加されることか
ら、ＭＯＳトランジスタ１０６、１０７、１０８、１１
３、１１５、１１６、１１７、１１９はすべてオフとな
る。つまり、入力端子１２３に”Ｌｏｗ”電圧を印加し
た場合、図４の差動増幅器は非動作状態となる。入力端
子１２３に”Ｈｉｇｈ”を印加した場合は逆にＰＭＯＳ
トランジスタ１０３、１０４とＮＭＯＳトランジスタ１
０２、１１４はオフとなって、ＰＭＯＳトランジスタ１
０５がオンとなりＰＭＯＳトランジスタ１０５からＮＭ
ＯＳトランジスタ１１５、１１６及び１１８に向かって
バイアス電流が流入することにより図４の差動増幅器は
動作状態となる。
【０００３】尚差動増幅器はＮＭＯＳトランジスタ１１
１、１１２からなる差動入力部、ＰＭＯＳトランジスタ
１０９、１１０からなるミラー回路、及びＰＭＯＳトラ
ンジスタ１１８とからなる差動増幅回路と、ＮＭＯＳト
ランジスタ１１３、ＰＭＯＳトランジスタ１１９からな
る出力回路、位相補償用容量１２２とで構成される。ま
たＶＩＮＰは正極入力端子，ＶＩＮＮは負極入力端子，
ＯＵＴは出力端子である。
１、１１２からなる差動入力部、ＰＭＯＳトランジスタ
１０９、１１０からなるミラー回路、及びＰＭＯＳトラ
ンジスタ１１８とからなる差動増幅回路と、ＮＭＯＳト
ランジスタ１１３、ＰＭＯＳトランジスタ１１９からな
る出力回路、位相補償用容量１２２とで構成される。ま
たＶＩＮＰは正極入力端子，ＶＩＮＮは負極入力端子，
ＯＵＴは出力端子である。
【０００４】図５の差動増幅器は図４の差動増幅器とは
異なり、回路のオン・オフ機能を持たず、ＰＭＯＳトラ
ンジスタ１３０およびＮＭＯＳトランジスタ１３７から
構成されるバイアス電流源のみを持つものである。尚差
動増幅器はＮＭＯＳトランジスタ１３５、１３６からな
る差動入力部、ＰＭＯＳトランジスタ１３１、１３２か
らなるミラー回路とＰＭＯＳトランジスタ１３８とから
なる差動増幅回路と、ＮＭＯＳトランジスタ１３３、１
３４、１４０、ＰＭＯＳトランジスタ１３９からなる出
力回路と、位相補償用容量１４３とで構成される。
異なり、回路のオン・オフ機能を持たず、ＰＭＯＳトラ
ンジスタ１３０およびＮＭＯＳトランジスタ１３７から
構成されるバイアス電流源のみを持つものである。尚差
動増幅器はＮＭＯＳトランジスタ１３５、１３６からな
る差動入力部、ＰＭＯＳトランジスタ１３１、１３２か
らなるミラー回路とＰＭＯＳトランジスタ１３８とから
なる差動増幅回路と、ＮＭＯＳトランジスタ１３３、１
３４、１４０、ＰＭＯＳトランジスタ１３９からなる出
力回路と、位相補償用容量１４３とで構成される。
【０００５】
【発明が解決しようとする課題】上記従来例の問題点
は、これらの差動増幅器を多数利用してアナログ回路を
構成した場合、図４の差動増幅器ではオン・オフ回路と
バイアス電流源、図５ではバイアス電流源が差動増幅器
に付設された形態となっているため、差動増幅器を多数
用いて集積化した場合、集積回路全体の面積が大面積化
してしまうという問題点があった。特に、バイアス電流
源はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
の抵抗成分がバイアス電流値を決定するため、小信号の
増幅回路部の電流源に用いるＭＯＳトランジスタは増幅
回路部を構成するＭＯＳトランジスタより規模の大きい
ＭＯＳトランジスタが使用されることになる。また、図
４の演算増幅器のようにオン・オフ回路を備えている場
合、動作状態から非動作状態に回路状態が移行した時に
出力電圧が不安定になり、その出力が比較器に入力され
るものであれぱ比較器以降の回路の誤動作につながると
いった問題点があった。
は、これらの差動増幅器を多数利用してアナログ回路を
構成した場合、図４の差動増幅器ではオン・オフ回路と
バイアス電流源、図５ではバイアス電流源が差動増幅器
に付設された形態となっているため、差動増幅器を多数
用いて集積化した場合、集積回路全体の面積が大面積化
してしまうという問題点があった。特に、バイアス電流
源はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
の抵抗成分がバイアス電流値を決定するため、小信号の
増幅回路部の電流源に用いるＭＯＳトランジスタは増幅
回路部を構成するＭＯＳトランジスタより規模の大きい
ＭＯＳトランジスタが使用されることになる。また、図
４の演算増幅器のようにオン・オフ回路を備えている場
合、動作状態から非動作状態に回路状態が移行した時に
出力電圧が不安定になり、その出力が比較器に入力され
るものであれぱ比較器以降の回路の誤動作につながると
いった問題点があった。
【０００６】本発明は上記のような問題点に鑑みて為さ
れたものであり、請求項１の発明の目的は、集積した場
合の回路面積を小面積化することができるバイアス電流
源回路を提供するにある。請求項２の発明は、請求項１
の発明において、出力するバイアス電流をオン、オフす
ることができるバイアス電流源回路を提供するにある。
れたものであり、請求項１の発明の目的は、集積した場
合の回路面積を小面積化することができるバイアス電流
源回路を提供するにある。請求項２の発明は、請求項１
の発明において、出力するバイアス電流をオン、オフす
ることができるバイアス電流源回路を提供するにある。
【０００７】請求項３の発明は、請求項１又は２の発明
のバイアス電流源回路からバイアス電流の供給を受ける
ものにおいて、バイアス電流がカットされて非動作状態
となった場合出力電圧を強制的に０Ｖにすることができ
る差動増幅器を実現することである。
のバイアス電流源回路からバイアス電流の供給を受ける
ものにおいて、バイアス電流がカットされて非動作状態
となった場合出力電圧を強制的に０Ｖにすることができ
る差動増幅器を実現することである。
【０００８】
【課題を解決するための手段】請求項１の発明では、Ｎ
ＭＯＳトランジスタおよびＰＭＯＳトランジスタから構
成された多段のミラー回路を有し、各ミラー回路に対応
してバイアス電流を印加または引き抜くように各別にア
ナログ基本回路を接続するものである。請求項２の発明
では、請求項１の発明において、前記各ミラー回路に用
いられているＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタのゲートに印加される電圧を作成するために抵
抗成分を利用するように設けた第１のＰＭＯＳトランジ
スタに対して並列にバイアス電流のオン、オフ制御用の
第２のＰＭＯＳトランジスタを接続したものである。
ＭＯＳトランジスタおよびＰＭＯＳトランジスタから構
成された多段のミラー回路を有し、各ミラー回路に対応
してバイアス電流を印加または引き抜くように各別にア
ナログ基本回路を接続するものである。請求項２の発明
では、請求項１の発明において、前記各ミラー回路に用
いられているＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタのゲートに印加される電圧を作成するために抵
抗成分を利用するように設けた第１のＰＭＯＳトランジ
スタに対して並列にバイアス電流のオン、オフ制御用の
第２のＰＭＯＳトランジスタを接続したものである。
【０００９】請求項３の発明では、請求項２のバイアス
電流回路のミラー回路に接続されてバイアス電流を受け
て動作する差動増輻器において、出力端子に対して並列
にＮＭＯＳトランジスタを接続し、該ＮＭＯＳトランジ
スタのゲート電圧を制御することで、前記バイアス電流
源回路からのバイアス電流がカットされて非動作状態と
なった時に出力電圧を強制的に０Ｖとするものである。
電流回路のミラー回路に接続されてバイアス電流を受け
て動作する差動増輻器において、出力端子に対して並列
にＮＭＯＳトランジスタを接続し、該ＮＭＯＳトランジ
スタのゲート電圧を制御することで、前記バイアス電流
源回路からのバイアス電流がカットされて非動作状態と
なった時に出力電圧を強制的に０Ｖとするものである。
【００１０】
【作用】請求項１の発明によれば、ＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタから構成された多段のミ
ラー回路を有し、各ミラー回路に対応してバイアス電流
を印加または引き抜くように各別にアナログ基本回路を
接続するので、ミラー回路のバイアス電流を供給するす
るＰＭＯＳトランジスタと、バイアス電流を引き抜くＮ
ＭＯＳトランジスタの配置数を変更することで、用いる
回路全体の仕様変更に伴うアナログ基本回路の使用個数
変動に対応することが可能であるだけでなく、電源電圧
の抵抗分割に用いられるＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタの個数を削減できることからアナロ
グ基本回路とともに集積した場合の回路全体の面積を小
面積化することが可能となる。
タおよびＰＭＯＳトランジスタから構成された多段のミ
ラー回路を有し、各ミラー回路に対応してバイアス電流
を印加または引き抜くように各別にアナログ基本回路を
接続するので、ミラー回路のバイアス電流を供給するす
るＰＭＯＳトランジスタと、バイアス電流を引き抜くＮ
ＭＯＳトランジスタの配置数を変更することで、用いる
回路全体の仕様変更に伴うアナログ基本回路の使用個数
変動に対応することが可能であるだけでなく、電源電圧
の抵抗分割に用いられるＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタの個数を削減できることからアナロ
グ基本回路とともに集積した場合の回路全体の面積を小
面積化することが可能となる。
【００１１】請求項２の発明によれば、請求項１の発明
において、前記各ミラー回路に用いられているＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタのゲートに印
加される電圧を作成するために抵抗成分を利用するよう
に設けた第１のＰＭＯＳトランジスタに対して並列に第
２のＰＭＯＳトランジスタを接続したので、該第２のＰ
ＭＯＳトランジスタのゲート電圧を制御することによ
り、各ミラー回路から出力されるバイアス電流のオン、
オフを切り替えることができる。
において、前記各ミラー回路に用いられているＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタのゲートに印
加される電圧を作成するために抵抗成分を利用するよう
に設けた第１のＰＭＯＳトランジスタに対して並列に第
２のＰＭＯＳトランジスタを接続したので、該第２のＰ
ＭＯＳトランジスタのゲート電圧を制御することによ
り、各ミラー回路から出力されるバイアス電流のオン、
オフを切り替えることができる。
【００１２】請求項３の発明によれば、請求項１若しく
は請求項２のバイアス電流回路のミラー回路に接続され
てバイアス電流を受けて動作する差動増輻器において、
出力端子に対して並列にＮＭＯＳトランジスタを接続
し、該ＮＭＯＳトランジスタのゲート電圧を制御するこ
とで、前記バイアス電流源回路からのバイアス電流がカ
ットされて非動作状態となった時に出力電圧を強制的に
０Ｖとするので、バイアス電流源回路から供給されるバ
イアス電流がカットされ、非動作状態となる場合出力電
圧を強制的に０Ｖとすることにより、当該差動増幅器の
出力を利用する回路の誤動作を防止することが可能とな
る。
は請求項２のバイアス電流回路のミラー回路に接続され
てバイアス電流を受けて動作する差動増輻器において、
出力端子に対して並列にＮＭＯＳトランジスタを接続
し、該ＮＭＯＳトランジスタのゲート電圧を制御するこ
とで、前記バイアス電流源回路からのバイアス電流がカ
ットされて非動作状態となった時に出力電圧を強制的に
０Ｖとするので、バイアス電流源回路から供給されるバ
イアス電流がカットされ、非動作状態となる場合出力電
圧を強制的に０Ｖとすることにより、当該差動増幅器の
出力を利用する回路の誤動作を防止することが可能とな
る。
【００１３】
【実施例】以下本発明を実施例により説明する。 （実施例１）図１は請求項１の発明に対応する本実施例
を示しており、電源電圧を抵抗分圧するためのＰＭＯＳ
トランジスタ１およびＮＭＯＳトランジスタ２の内、Ｐ
ＭＯＳトランジスタ１はソースをＶＤＤ（＋５Ｖ）、ド
レインをＮＭＯＳトランジスタ２のドレインに接続し、
ＮＭＯＳトランジスタ２はソースをＧＮＤ（０Ｖ）に接
続し、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ
２のゲートおよびドレインはそれぞれ共通接続してい
る。
を示しており、電源電圧を抵抗分圧するためのＰＭＯＳ
トランジスタ１およびＮＭＯＳトランジスタ２の内、Ｐ
ＭＯＳトランジスタ１はソースをＶＤＤ（＋５Ｖ）、ド
レインをＮＭＯＳトランジスタ２のドレインに接続し、
ＮＭＯＳトランジスタ２はソースをＧＮＤ（０Ｖ）に接
続し、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ
２のゲートおよびドレインはそれぞれ共通接続してい
る。
【００１４】夫々がバイアス電流供給用のミラー回路を
構成するＰＭＯＳトランジスタ３、４、５、６はソース
をＶＤＤ（＋５Ｖ）に接続し、ドレインをバイアス電流
供給用端子ＩＰ１、ＩＰ２、ＩＰ３、ＩＰ４にそれぞれ
接続している。バイアス電流引抜き用のミラー回路を構
成するＮＭＯＳトランジスタ７、８、９、１０はソース
をＧＮＤ（０Ｖ）に接続し、ドレインをバイアス電流引
抜き用端子ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４にそれぞれ
接続している。ＰＭＯＳトランジスタ１およびＮＭＯＳ
トランジスタ２のドレインとＰＭＯＳトランジスタ３、
４、５、６およびＮＭＯＳトランジスタ７、８、９、１
０のゲートとは共通に接続されている。
構成するＰＭＯＳトランジスタ３、４、５、６はソース
をＶＤＤ（＋５Ｖ）に接続し、ドレインをバイアス電流
供給用端子ＩＰ１、ＩＰ２、ＩＰ３、ＩＰ４にそれぞれ
接続している。バイアス電流引抜き用のミラー回路を構
成するＮＭＯＳトランジスタ７、８、９、１０はソース
をＧＮＤ（０Ｖ）に接続し、ドレインをバイアス電流引
抜き用端子ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４にそれぞれ
接続している。ＰＭＯＳトランジスタ１およびＮＭＯＳ
トランジスタ２のドレインとＰＭＯＳトランジスタ３、
４、５、６およびＮＭＯＳトランジスタ７、８、９、１
０のゲートとは共通に接続されている。
【００１５】而してＰＭＯＳトランジスタ１とＮＭＯＳ
トランジスタ２によって分割された電圧Ｖａがミラー回
路を構成する各ＰＭＯＳおよびＮＭＯＳの各トランジス
タ３、４、５、６および７、８、９、１０のゲートに印
加され、各アナログ回路に供給するバイアス電流を発生
する。前述にもある通りアナログ全体回路の使用変更で
アナログ回路数が変更された場合でもＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタの追加および削減によ
り容易に調節が可能である。
トランジスタ２によって分割された電圧Ｖａがミラー回
路を構成する各ＰＭＯＳおよびＮＭＯＳの各トランジス
タ３、４、５、６および７、８、９、１０のゲートに印
加され、各アナログ回路に供給するバイアス電流を発生
する。前述にもある通りアナログ全体回路の使用変更で
アナログ回路数が変更された場合でもＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタの追加および削減によ
り容易に調節が可能である。
【００１６】（実施例２）図２は請求項２の発明に対応
する本実施例の回路を示しており、本実施例回路は各ア
ナログ回路に供給するバイアス電流の作成方法および回
路動作は図１のバイアス電流源回路と同様であるが、図
１のＰＭＯＳトランジスタ１に並列にＰＭＯＳトランジ
スタ１１を接続したものである。本実施例回路において
バイアス電流を出力する場合、入力端子１２はＰＭＯＳ
トランジスタ１１がオフ状態となる程度の電圧を印加し
ておく。その場合ＰＭＯＳトランジスタ３、４、５、６
のゲートにはＰＭＯＳトランジスタ１とＮＭＯＳトラン
ジスタ２から構成される抵抗分割回路から出力される電
圧Ｖｂが印加された状態にある。またバイアス電流をカ
ットする場合、入力端子１２に０Ｖを入力するよう全体
回路動作を設定しておく。すると入力端子１２からの印
加電圧が低下しＰＭＯＳトランジスタ１１がオン状態と
なると、電源ラインＶＤＤ（＋５Ｖ）から電流が流入し
ＰＭＯＳトランジスタ３、４、５、６のゲートに電荷が
蓄積してＰＭＯＳトランジスタ３、４、５、６はオフし
バイアス電流がカットされる。このような構造にすると
図４に示した差動増幅器に配置されているような動作カ
ット用の回路は必要でなくなり、小面積化が実現でき
る。
する本実施例の回路を示しており、本実施例回路は各ア
ナログ回路に供給するバイアス電流の作成方法および回
路動作は図１のバイアス電流源回路と同様であるが、図
１のＰＭＯＳトランジスタ１に並列にＰＭＯＳトランジ
スタ１１を接続したものである。本実施例回路において
バイアス電流を出力する場合、入力端子１２はＰＭＯＳ
トランジスタ１１がオフ状態となる程度の電圧を印加し
ておく。その場合ＰＭＯＳトランジスタ３、４、５、６
のゲートにはＰＭＯＳトランジスタ１とＮＭＯＳトラン
ジスタ２から構成される抵抗分割回路から出力される電
圧Ｖｂが印加された状態にある。またバイアス電流をカ
ットする場合、入力端子１２に０Ｖを入力するよう全体
回路動作を設定しておく。すると入力端子１２からの印
加電圧が低下しＰＭＯＳトランジスタ１１がオン状態と
なると、電源ラインＶＤＤ（＋５Ｖ）から電流が流入し
ＰＭＯＳトランジスタ３、４、５、６のゲートに電荷が
蓄積してＰＭＯＳトランジスタ３、４、５、６はオフし
バイアス電流がカットされる。このような構造にすると
図４に示した差動増幅器に配置されているような動作カ
ット用の回路は必要でなくなり、小面積化が実現でき
る。
【００１７】（実施例３）図３は請求項３の発明に対応
する本実施例の差動増幅器の回路を示している。図にお
いて、ＮＭＯＳトランジスタ５５、５６は差動入力部を
構成し、ＰＭＯＳトランジスタ５１、５２およびＮＭＯ
Ｓトランジスタ５８、５９、６０はそれぞれミラー回路
を構成している。また容量５７は位相補償用の容量であ
る。入力端子６７は実施例２（又は１）のバイアス電流
源回路からのバイアス電流を入力するための端子で、バ
イアス電流源回路からのバイアス電流がカットされた場
合入力端子６７に印加される電流も従ってカットされ
る。すると差動増幅器の動作もオフする。この場合出力
端子ＰＯＵＴの出力電圧が不安定となるため、差動増幅
器の出力端子ＯＵＴに接続されたＮＭＯＳトランジスタ
６２のゲート電圧入力端子６６からＮＭＯＳトランジス
タ６２がオンする程度の電圧を印加するように全体回路
を動作させれぱ差動増幅器が非動作状態となった時の出
力が強制的にＧＮＤ（０Ｖ）となる。従って、差動増幅
器の出力が入力される例えば比較器や、差動増幅器が使
用される回路全体の誤動作を防止することができる。尚
出力回路はＭＯＳトランジスタ５３、５４、６１、ＰＭ
ＯＳトランジスタ６０からなる。
する本実施例の差動増幅器の回路を示している。図にお
いて、ＮＭＯＳトランジスタ５５、５６は差動入力部を
構成し、ＰＭＯＳトランジスタ５１、５２およびＮＭＯ
Ｓトランジスタ５８、５９、６０はそれぞれミラー回路
を構成している。また容量５７は位相補償用の容量であ
る。入力端子６７は実施例２（又は１）のバイアス電流
源回路からのバイアス電流を入力するための端子で、バ
イアス電流源回路からのバイアス電流がカットされた場
合入力端子６７に印加される電流も従ってカットされ
る。すると差動増幅器の動作もオフする。この場合出力
端子ＰＯＵＴの出力電圧が不安定となるため、差動増幅
器の出力端子ＯＵＴに接続されたＮＭＯＳトランジスタ
６２のゲート電圧入力端子６６からＮＭＯＳトランジス
タ６２がオンする程度の電圧を印加するように全体回路
を動作させれぱ差動増幅器が非動作状態となった時の出
力が強制的にＧＮＤ（０Ｖ）となる。従って、差動増幅
器の出力が入力される例えば比較器や、差動増幅器が使
用される回路全体の誤動作を防止することができる。尚
出力回路はＭＯＳトランジスタ５３、５４、６１、ＰＭ
ＯＳトランジスタ６０からなる。
【００１８】
【発明の効果】請求項１の発明は、ＮＭＯＳトランジス
タおよびＰＭＯＳトランジスタから構成された多段のミ
ラー回路を有し、各ミラー回路に対応してバイアス電流
を印加または引き抜くように各別にアナログ基本回路を
接続するので、ミラー回路のバイアス電流を供給するす
るＰＭＯＳトランジスタと、バイアス電流を引き抜くＮ
ＭＯＳトランジスタの配置数を変更することで、用いる
回路全体の仕様変更に伴うアナログ基本回路の使用個数
変動に対応することが可能であるだけでなく、電源電圧
の抵抗分割に用いられるＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタの個数を削減できることからアナロ
グ基本回路とともに集積した場合の回路全体の面積を小
面積化することが可能となるいう効果がある。
タおよびＰＭＯＳトランジスタから構成された多段のミ
ラー回路を有し、各ミラー回路に対応してバイアス電流
を印加または引き抜くように各別にアナログ基本回路を
接続するので、ミラー回路のバイアス電流を供給するす
るＰＭＯＳトランジスタと、バイアス電流を引き抜くＮ
ＭＯＳトランジスタの配置数を変更することで、用いる
回路全体の仕様変更に伴うアナログ基本回路の使用個数
変動に対応することが可能であるだけでなく、電源電圧
の抵抗分割に用いられるＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタの個数を削減できることからアナロ
グ基本回路とともに集積した場合の回路全体の面積を小
面積化することが可能となるいう効果がある。
【００１９】請求項２の発明は、請求項１の発明におい
て、前記各ミラー回路に用いられているＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタのゲートに印加され
る電圧を作成するために抵抗成分を利用するように設け
た第１のＰＭＯＳトランジスタに対して並列に第２のＰ
ＭＯＳトランジスタを接続したので、該第２のＰＭＯＳ
トランジスタのゲート電圧を制御することにより、各ミ
ラー回路から出力されるバイアス電流のオン、オフを切
り替えることができるという効果がある。
て、前記各ミラー回路に用いられているＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタのゲートに印加され
る電圧を作成するために抵抗成分を利用するように設け
た第１のＰＭＯＳトランジスタに対して並列に第２のＰ
ＭＯＳトランジスタを接続したので、該第２のＰＭＯＳ
トランジスタのゲート電圧を制御することにより、各ミ
ラー回路から出力されるバイアス電流のオン、オフを切
り替えることができるという効果がある。
【００２０】請求項３の発明は、請求項１若しくは請求
項２のバイアス電流回路のミラー回路に接続されてバイ
アス電流を受けて動作する差動増輻器において、出力端
子に対して並列にＮＭＯＳトランジスタを接続し、該Ｎ
ＭＯＳトランジスタのゲート電圧を制御することで、前
記バイアス電流源回路からのバイアス電流がカットされ
て非動作状態となった時に出力電圧を強制的に０Ｖとす
るので、バイアス電流源回路から供給されるバイアス電
流がカットされ、非動作状態となる場合出力電圧を強制
的に０Ｖとすることにより、当該差動増幅器の出力を利
用する回路の誤動作を防止することが可能となるという
効果がある。
項２のバイアス電流回路のミラー回路に接続されてバイ
アス電流を受けて動作する差動増輻器において、出力端
子に対して並列にＮＭＯＳトランジスタを接続し、該Ｎ
ＭＯＳトランジスタのゲート電圧を制御することで、前
記バイアス電流源回路からのバイアス電流がカットされ
て非動作状態となった時に出力電圧を強制的に０Ｖとす
るので、バイアス電流源回路から供給されるバイアス電
流がカットされ、非動作状態となる場合出力電圧を強制
的に０Ｖとすることにより、当該差動増幅器の出力を利
用する回路の誤動作を防止することが可能となるという
効果がある。
【図１】請求項１の発明に対応する実施例１のバイアス
電流源回路の回路図である。
電流源回路の回路図である。
【図２】請求項２の発明に対応する実施例２のバイアス
電流源回路の回路図である。
電流源回路の回路図である。
【図３】請求項３の発明に対応する実施例３の差動増幅
器の回路図である。
器の回路図である。
【図４】従来例の差動増幅器の回路図である。
【図５】別の従来例の差動増幅器の回路図である。
１〜６ ＰＭＯＳトランジスタ ７〜１０ ＮＭＯＳトランジスタ ＩＰ１〜ＩＰ４ バイアス電流供給用端子 ＩＭ１〜ＩＭ４バイアス電流引抜き用端子
Claims (3)
- 【請求項１】ＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタから構成された多段のミラー回路を有し、各ミ
ラー回路に対応してバイアス電流を印加または引き抜く
ように各別にアナログ基本回路を接続することを特徴と
するバイアス電流源回路。 - 【請求項２】前記各ミラー回路に用いられているＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタのゲートに
印加される電圧を作成するために抵抗成分を利用するよ
うに設けた第１のＰＭＯＳトランジスタに対して並列に
バイアス電流のオン、オフ制御用の第２のＰＭＯＳトラ
ンジスタを接続したことを特徴とする請求項１記載のバ
イアス電流源回路。 - 【請求項３】請求項１若しくは請求項２のバイアス電流
回路のミラー回路に接続されてバイアス電流を受けて動
作する差動増輻器において、出力端子に対して並列にＮ
ＭＯＳトランジスタを接続し、該ＮＭＯＳトランジスタ
のゲート電圧を制御することで、前記バイアス電流源回
路からのバイアス電流がカットされて非動作状態となっ
た時に出力電圧を強制的に０Ｖとすることを特徴とする
差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128534A JPH08321731A (ja) | 1995-05-26 | 1995-05-26 | バイアス電流源回路及び差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128534A JPH08321731A (ja) | 1995-05-26 | 1995-05-26 | バイアス電流源回路及び差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321731A true JPH08321731A (ja) | 1996-12-03 |
Family
ID=14987138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128534A Pending JPH08321731A (ja) | 1995-05-26 | 1995-05-26 | バイアス電流源回路及び差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268528B2 (en) | 2004-10-08 | 2007-09-11 | Ricoh Company, Ltd. | Constant-current circuit and system power source using this constant-current circuit |
| JP2010532618A (ja) * | 2007-06-29 | 2010-10-07 | エムシー テクノロジー カンパニー リミテッド | 増幅回路およびこれを使用した表示装置の駆動装置 |
| CN115885234A (zh) * | 2021-07-26 | 2023-03-31 | 日清纺微电子有限公司 | 差分放大电路 |
-
1995
- 1995-05-26 JP JP7128534A patent/JPH08321731A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268528B2 (en) | 2004-10-08 | 2007-09-11 | Ricoh Company, Ltd. | Constant-current circuit and system power source using this constant-current circuit |
| US7535212B2 (en) | 2004-10-08 | 2009-05-19 | Ricoh Company, Ltd. | Constant-current circuit and system power source using this constant-current circuit |
| JP2010532618A (ja) * | 2007-06-29 | 2010-10-07 | エムシー テクノロジー カンパニー リミテッド | 増幅回路およびこれを使用した表示装置の駆動装置 |
| US8314764B2 (en) | 2007-06-29 | 2012-11-20 | Mc Technology Co., Ltd. | Voltage amplifier and driving device of display device using the voltage amplifier |
| CN115885234A (zh) * | 2021-07-26 | 2023-03-31 | 日清纺微电子有限公司 | 差分放大电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001031 |