JPH0832365A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0832365A JPH0832365A JP16648094A JP16648094A JPH0832365A JP H0832365 A JPH0832365 A JP H0832365A JP 16648094 A JP16648094 A JP 16648094A JP 16648094 A JP16648094 A JP 16648094A JP H0832365 A JPH0832365 A JP H0832365A
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- emitter
- transistor
- npn transistor
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Abstract
(57)【要約】
【目的】 ソース抵抗を備えたソース接地型ＦＥＴとエ
ミッタ抵抗を備えたエミッタ接地型ＮＰＮトランジスタ
とで２段増幅器構成された増幅回路において、ＦＥＴに
常に一定のドレイン電流が流れるようにする。 【構成】 ＦＥＴのドレインがバイアス素子を介してＮ
ＰＮトランジスタのコレクタと共通の或いは別の電源端
子に接続され且つＮＰＮトランジスタのベースに直接接
続されており、該ＮＰＮトランジスタのエミッタと該Ｆ
ＥＴのソースとの間にＰＮＰトランジスタのエミッタ・
ベース間を接続するとともに該ＰＮＰトランジスタのコ
レクタを該ＦＥＴのゲートに接続する。
ミッタ抵抗を備えたエミッタ接地型ＮＰＮトランジスタ
とで２段増幅器構成された増幅回路において、ＦＥＴに
常に一定のドレイン電流が流れるようにする。 【構成】 ＦＥＴのドレインがバイアス素子を介してＮ
ＰＮトランジスタのコレクタと共通の或いは別の電源端
子に接続され且つＮＰＮトランジスタのベースに直接接
続されており、該ＮＰＮトランジスタのエミッタと該Ｆ
ＥＴのソースとの間にＰＮＰトランジスタのエミッタ・
ベース間を接続するとともに該ＰＮＰトランジスタのコ
レクタを該ＦＥＴのゲートに接続する。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、特に準
マイクロ波帯からマイクロ波帯で使用する増幅回路に関
するものである。
マイクロ波帯からマイクロ波帯で使用する増幅回路に関
するものである。
【０００２】準マイクロ波帯の移動体通信からマイクロ
波帯の多重無線装置などの無線機器で使用される増幅回
路としては、例えば低雑音増幅器では、後段の損失や雑
音指数を低減するため、利得の大きい２段の増幅器で構
成された増幅回路が要求されている。
波帯の多重無線装置などの無線機器で使用される増幅回
路としては、例えば低雑音増幅器では、後段の損失や雑
音指数を低減するため、利得の大きい２段の増幅器で構
成された増幅回路が要求されている。
【０００３】
【従来の技術】図６は従来の増幅回路を示したもので、
この増幅回路は、高周波での低雑音・高利得などの特性
を有するＦＥＴ４と同じく高周波での特性が良くGaAsＦ
ＥＴ等よりコストが低くて済むＮＰＮトランジスタ５の
２段の増幅器で構成されている。
この増幅回路は、高周波での低雑音・高利得などの特性
を有するＦＥＴ４と同じく高周波での特性が良くGaAsＦ
ＥＴ等よりコストが低くて済むＮＰＮトランジスタ５の
２段の増幅器で構成されている。
【０００４】このＦＥＴ４のゲート（Ｇ）は直流阻止用
（デカプリング）コンデンサ２１を介して入力端子１に
接続されており且つ抵抗１１を介して接地されている。
また、ＦＥＴ４のソース（Ｓ）はソース抵抗１２を介し
て接地されているとともに、このソース抵抗１２には高
周波バイパス用コンデンサ２３が並列接続されている。
（デカプリング）コンデンサ２１を介して入力端子１に
接続されており且つ抵抗１１を介して接地されている。
また、ＦＥＴ４のソース（Ｓ）はソース抵抗１２を介し
て接地されているとともに、このソース抵抗１２には高
周波バイパス用コンデンサ２３が並列接続されている。
【０００５】さらに、このＦＥＴ４のドレイン（Ｄ）は
直流阻止用コンデンサ２６を介してＮＰＮトランジスタ
５のベースに接続されており、またバイアス用のインダ
クタ３１を介して電源端子３に接続されている。なお、
この電源端子３には接地電位との間に高周波バイパス用
コンデンサ２５も接続されている。
直流阻止用コンデンサ２６を介してＮＰＮトランジスタ
５のベースに接続されており、またバイアス用のインダ
クタ３１を介して電源端子３に接続されている。なお、
この電源端子３には接地電位との間に高周波バイパス用
コンデンサ２５も接続されている。
【０００６】ＮＰＮトランジスタ５のベースは、電源端
子３と接地電位との間に直列接続された抵抗１６と１７
との接続点に接続されており、そのエミッタはエミッタ
抵抗１３を介して接地されており、このエミッタ抵抗１
３の両端には高周波バイパス用コンデンサ２４が並列接
続されている。
子３と接地電位との間に直列接続された抵抗１６と１７
との接続点に接続されており、そのエミッタはエミッタ
抵抗１３を介して接地されており、このエミッタ抵抗１
３の両端には高周波バイパス用コンデンサ２４が並列接
続されている。
【０００７】さらに、このＮＰＮトランジスタ５のコレ
クタは直流阻止用コンデンサ２２を介して出力端子２に
接続されるとともに、バイアス用のインダクタ３２を介
して電源端子３と接続されている。
クタは直流阻止用コンデンサ２２を介して出力端子２に
接続されるとともに、バイアス用のインダクタ３２を介
して電源端子３と接続されている。
【０００８】このような従来の増幅回路の動作において
は、入力端子１から信号が入力されると、この入力信号
はコンデンサ２０を介してソース接地で動作するＦＥＴ
４のゲートに与えられることによりＦＥＴ４で増幅さ
れ、コンデンサ６を介してエミッタ接地で動作するＮＰ
Ｎトランジスタ５のベースに送られ、このＮＰＮトラン
ジスタ５でさらに増幅された信号がコンデンサ２２を介
して出力端子２から出力される。
は、入力端子１から信号が入力されると、この入力信号
はコンデンサ２０を介してソース接地で動作するＦＥＴ
４のゲートに与えられることによりＦＥＴ４で増幅さ
れ、コンデンサ６を介してエミッタ接地で動作するＮＰ
Ｎトランジスタ５のベースに送られ、このＮＰＮトラン
ジスタ５でさらに増幅された信号がコンデンサ２２を介
して出力端子２から出力される。
【０００９】ここで、ＦＥＴ４のゲートは抵抗１１によ
り接地されているが、ソース抵抗１２に流れる電流によ
り生じる電圧降下によりソース電位ＶSをゲート電位ＶG
より高くし、このゲート・ソース間電圧ＶGSでバイアス
されるようになっている。
り接地されているが、ソース抵抗１２に流れる電流によ
り生じる電圧降下によりソース電位ＶSをゲート電位ＶG
より高くし、このゲート・ソース間電圧ＶGSでバイアス
されるようになっている。
【００１０】一方、ＮＰＮトランジスタ５のベースには
電源端子３からの電源電圧を抵抗１６，１７で分圧した
電圧が印加され、エミッタ抵抗１３によって決定される
電流がＮＰＮトランジスタ５のコレクタに流れるように
バイアスされている。
電源端子３からの電源電圧を抵抗１６，１７で分圧した
電圧が印加され、エミッタ抵抗１３によって決定される
電流がＮＰＮトランジスタ５のコレクタに流れるように
バイアスされている。
【００１１】
【発明が解決しようとする課題】上記のようにＮＰＮト
ランジスタ５には、分圧抵抗１６，１７とエミッタ抵抗
１３とによって一定のバイアス電流が与えられるが、こ
のＮＰＮトランジスタ５とは独立して動作する前段のＦ
ＥＴ４には素子バラツキにより一定のドレイン電流が流
れないという問題点がある。
ランジスタ５には、分圧抵抗１６，１７とエミッタ抵抗
１３とによって一定のバイアス電流が与えられるが、こ
のＮＰＮトランジスタ５とは独立して動作する前段のＦ
ＥＴ４には素子バラツキにより一定のドレイン電流が流
れないという問題点がある。
【００１２】これを以下に説明すると、図７（ａ）は図
６に示したＦＥＴ４を取り出して示しており、このＦＥ
Ｔの伝達特性を直線近似すると図７（ｂ）に示すように
なる。そして、この伝達特性を式で表すと次式のように
なる。
６に示したＦＥＴ４を取り出して示しており、このＦＥ
Ｔの伝達特性を直線近似すると図７（ｂ）に示すように
なる。そして、この伝達特性を式で表すと次式のように
なる。
【００１３】
【数１】
【００１４】従って、同図（ｂ）に示すようにソース抵
抗ＲS が決まれば、ＶG＝０Ｖ であるためこのソース抵
抗ＲS とＦＥＴの伝達特性との交点Ａに対応したドレイ
ン電流ｉDSが流れることになるが、同図に示す如く、Ｆ
ＥＴの伝達特性にはバラツキがあり、このため上記の交
点Ａが点Ａ’，Ａ”…というように変わることとなり、
以てドレイン電流ｉDSもｉDS',ｉDS" …というように変
化することになって所望の高周波特性が満たされなくな
ってしまう。
抗ＲS が決まれば、ＶG＝０Ｖ であるためこのソース抵
抗ＲS とＦＥＴの伝達特性との交点Ａに対応したドレイ
ン電流ｉDSが流れることになるが、同図に示す如く、Ｆ
ＥＴの伝達特性にはバラツキがあり、このため上記の交
点Ａが点Ａ’，Ａ”…というように変わることとなり、
以てドレイン電流ｉDSもｉDS',ｉDS" …というように変
化することになって所望の高周波特性が満たされなくな
ってしまう。
【００１５】このドレイン電流を一定にするためにはＦ
ＥＴの伝達特性に合わせてソース抵抗ＲS の抵抗値を調
整する必要があり、このために製造に時間を要するとい
う問題を併せて生じさせていた。
ＥＴの伝達特性に合わせてソース抵抗ＲS の抵抗値を調
整する必要があり、このために製造に時間を要するとい
う問題を併せて生じさせていた。
【００１６】従って本発明は、ソース抵抗を備えたソー
ス接地型ＦＥＴとエミッタ抵抗を備えたエミッタ接地型
ＮＰＮトランジスタとで２段増幅器構成された増幅回路
において、ＦＥＴに常に一定のドレイン電流が流れるよ
うにすることを目的とする。
ス接地型ＦＥＴとエミッタ抵抗を備えたエミッタ接地型
ＮＰＮトランジスタとで２段増幅器構成された増幅回路
において、ＦＥＴに常に一定のドレイン電流が流れるよ
うにすることを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る増幅回路は、図１に原理的に示すよう
に、ＦＥＴ４のドレインがバイアス素子１８を介してＮ
ＰＮトランジスタ５のコレクタと共通に電源端子３に接
続され且つ該ＮＰＮトランジスタ５のベースに直接接続
されており、該ＮＰＮトランジスタ５のエミッタと該Ｆ
ＥＴ４のソースとの間にエミッタ・ベース間が接続され
ると共にコレクタが該ＦＥＴ４のゲートに接続されたＰ
ＮＰトランジスタ６を設けたことを特徴とするものであ
る。
め、本発明に係る増幅回路は、図１に原理的に示すよう
に、ＦＥＴ４のドレインがバイアス素子１８を介してＮ
ＰＮトランジスタ５のコレクタと共通に電源端子３に接
続され且つ該ＮＰＮトランジスタ５のベースに直接接続
されており、該ＮＰＮトランジスタ５のエミッタと該Ｆ
ＥＴ４のソースとの間にエミッタ・ベース間が接続され
ると共にコレクタが該ＦＥＴ４のゲートに接続されたＰ
ＮＰトランジスタ６を設けたことを特徴とするものであ
る。
【００１８】上記の増幅回路において、該ＦＥＴ４のド
レインはバイアス素子を介して該ＮＰＮトランジスタ５
のコレクタとは別の電源端子に接続してもよい。
レインはバイアス素子を介して該ＮＰＮトランジスタ５
のコレクタとは別の電源端子に接続してもよい。
【００１９】さらに上記の増幅回路において、該ＰＮＰ
トランジスタ６のエミッタを該ＮＰＮトランジスタ５の
エミッタ抵抗の分割点に接続してもよい。
トランジスタ６のエミッタを該ＮＰＮトランジスタ５の
エミッタ抵抗の分割点に接続してもよい。
【００２０】さらに上記の増幅回路において、該ＰＮＰ
トランジスタ６をダーリントン接続型トランジスタとし
てもよい。
トランジスタ６をダーリントン接続型トランジスタとし
てもよい。
【００２１】
【作用】図１において、入力端子１から入力された信号
はＦＥＴ４のゲートに送られ増幅されてドレイン端子か
ら出力される。ＦＥＴ４のドレイン端子はＮＰＮトラン
ジスタ５のベースに直接接続されており、このＮＰＮト
ランジスタ５で増幅されコレクタを出力端子２として出
力が得られる。
はＦＥＴ４のゲートに送られ増幅されてドレイン端子か
ら出力される。ＦＥＴ４のドレイン端子はＮＰＮトラン
ジスタ５のベースに直接接続されており、このＮＰＮト
ランジスタ５で増幅されコレクタを出力端子２として出
力が得られる。
【００２２】この場合、ＮＰＮトランジスタ５のベース
はＦＥＴ４のドレインに直接接続されてドレイン電圧Ｖ
D をベース電圧としエミッタ抵抗１３によってコレクタ
電流を決定している。
はＦＥＴ４のドレインに直接接続されてドレイン電圧Ｖ
D をベース電圧としエミッタ抵抗１３によってコレクタ
電流を決定している。
【００２３】また、ＰＮＰトランジスタ６のエミッタが
ＮＰＮトランジスタ５のエミッタに接続され、ＰＮＰト
ランジスタ６のベースがＦＥＴ４のソースに接続されて
いるため、ＮＰＮトランジスタ５のエミッタ電位がＰＮ
Ｐトランジスタ６のベース・エミッタ間電圧を介してソ
ース抵抗１２に伝えられ、ソース抵抗１２が電流源とし
て動作する。
ＮＰＮトランジスタ５のエミッタに接続され、ＰＮＰト
ランジスタ６のベースがＦＥＴ４のソースに接続されて
いるため、ＮＰＮトランジスタ５のエミッタ電位がＰＮ
Ｐトランジスタ６のベース・エミッタ間電圧を介してソ
ース抵抗１２に伝えられ、ソース抵抗１２が電流源とし
て動作する。
【００２４】また、ＰＮＰトランジスタ６のコレクタが
ＦＥＴ４のゲート抵抗１１に接続されているため、ＰＮ
Ｐトランジスタ６のコレクタ電流により所望のゲート・
ソース間電圧となるように制御されるので、ＦＥＴ４の
ドレイン電流はＮＰＮトランジスタ５のエミッタ電位に
より制御されることになり、ＦＥＴ４の伝達特性のバラ
ツキに無関係に所望のドレイン電流を得ることが可能と
なる。
ＦＥＴ４のゲート抵抗１１に接続されているため、ＰＮ
Ｐトランジスタ６のコレクタ電流により所望のゲート・
ソース間電圧となるように制御されるので、ＦＥＴ４の
ドレイン電流はＮＰＮトランジスタ５のエミッタ電位に
より制御されることになり、ＦＥＴ４の伝達特性のバラ
ツキに無関係に所望のドレイン電流を得ることが可能と
なる。
【００２５】これを数式を用いて説明すると、まずＦＥ
Ｔ４のゲート・ソース間電圧ＶGSは次の式で表される。
Ｔ４のゲート・ソース間電圧ＶGSは次の式で表される。
【００２６】
【数２】
【００２７】また、ＰＮＰトランジスタ６の動作電流に
より次の式が得られる。
より次の式が得られる。
【００２８】
【数３】
【００２９】上記の式〜からドレイン電流ｉDSを求
める式に整理すると次式のようになる。
める式に整理すると次式のようになる。
【００３０】
【数４】
【００３１】上記の式において一般に、ＲS≪β・Ｒg
及びＶP≪β・Ｒg・ｉDS，β・Ｒg・ｉDSSの関係が成り
立つので、上記の式は次のように書き換えることが出
来る。
及びＶP≪β・Ｒg・ｉDS，β・Ｒg・ｉDSSの関係が成り
立つので、上記の式は次のように書き換えることが出
来る。
【００３２】
【数５】
【００３３】このように、β・Ｒgが充分大きければＦ
ＥＴ４のドレイン電流ｉDSはＶEE，ＶBEにより決定され
るソース電位ＶSとソース抵抗とＲSとの比となるが上記
のようにＶEE，ＶBEは一定である。
ＥＴ４のドレイン電流ｉDSはＶEE，ＶBEにより決定され
るソース電位ＶSとソース抵抗とＲSとの比となるが上記
のようにＶEE，ＶBEは一定である。
【００３４】従って、ＦＥＴ４の伝達特性のパラメータ
である飽和ドレイン電流ＩDSS，ピンチオフ電圧ＶPのバ
ラツキの影響を受けることなく一定のドレイン電流を得
ることが可能となる。
である飽和ドレイン電流ＩDSS，ピンチオフ電圧ＶPのバ
ラツキの影響を受けることなく一定のドレイン電流を得
ることが可能となる。
【００３５】また本発明において、ＦＥＴ４のドレイン
電圧とＮＰＮトランジスタ５のコレクタ電圧の電源端子
を分離すれば、ＮＰＮトランジスタ５に印加するコレク
タ電圧を任意に設定出来るため、例えばコレクタ・エミ
ッタ間電圧を大きく設定することが出来、以て高出力の
増幅回路を実現出来る。
電圧とＮＰＮトランジスタ５のコレクタ電圧の電源端子
を分離すれば、ＮＰＮトランジスタ５に印加するコレク
タ電圧を任意に設定出来るため、例えばコレクタ・エミ
ッタ間電圧を大きく設定することが出来、以て高出力の
増幅回路を実現出来る。
【００３６】また、ＮＰＮトランジスタ５のエミッタ抵
抗を分割して、ＦＥＴ４のソース電位を小さく設定する
ことによりＦＥＴ４のドレイン・ソース間電圧を大きく
することが可能となり、ＦＥＴ４の増幅回路の高出力化
が図れる。
抗を分割して、ＦＥＴ４のソース電位を小さく設定する
ことによりＦＥＴ４のドレイン・ソース間電圧を大きく
することが可能となり、ＦＥＴ４の増幅回路の高出力化
が図れる。
【００３７】さらには、ＰＮＰトランジスタ６をダーリ
ントン接続とすることにより、ベース・エミッタ間電圧
が１個のトランジスタより大きいため部品点数を増やす
ことなくＦＥＴ４のドレイン・ソース間電圧を大きく設
定することが可能となる。
ントン接続とすることにより、ベース・エミッタ間電圧
が１個のトランジスタより大きいため部品点数を増やす
ことなくＦＥＴ４のドレイン・ソース間電圧を大きく設
定することが可能となる。
【００３８】
【実施例】図２には本発明に係る増幅回路の実施例
（１）が示されており、この実施例において図１及び図
６と同じ部分には同一符号が付されている。
（１）が示されており、この実施例において図１及び図
６と同じ部分には同一符号が付されている。
【００３９】すなわち、入力端子１とＦＥＴ４のゲート
との間には直流阻止用コンデンサ２１が接続され、ＦＥ
Ｔ４のソース抵抗１２には高周波バイパス用コンデンサ
２３が並列に接続されており、ドレイン端子はバイアス
用インダクタ３１及びバイアス素子としての抵抗１８を
介して電源端子３に接続されている。
との間には直流阻止用コンデンサ２１が接続され、ＦＥ
Ｔ４のソース抵抗１２には高周波バイパス用コンデンサ
２３が並列に接続されており、ドレイン端子はバイアス
用インダクタ３１及びバイアス素子としての抵抗１８を
介して電源端子３に接続されている。
【００４０】またＮＰＮトランジスタ５においてもエミ
ッタ抵抗１３に対して高周波バイパス用コンデンサ２４
が並列接続されており、コレクタ端子はインダクタ３２
を介して電源端子３に接続されるとともに直流阻止用コ
ンデンサ２２を介して出力端子に接続されている。
ッタ抵抗１３に対して高周波バイパス用コンデンサ２４
が並列接続されており、コレクタ端子はインダクタ３２
を介して電源端子３に接続されるとともに直流阻止用コ
ンデンサ２２を介して出力端子に接続されている。
【００４１】さらに、ＰＮＰトランジスタ６のコレクタ
は抵抗１４を介してＦＥＴ４のゲートに接続されており
且つ高周波バイパス用コンデンサ２６を介して接地され
ている。また、抵抗１８とインダクタ３１との接続点は
高周波バイパス用コンデンサ２５を介して接地されてい
る。
は抵抗１４を介してＦＥＴ４のゲートに接続されており
且つ高周波バイパス用コンデンサ２６を介して接地され
ている。また、抵抗１８とインダクタ３１との接続点は
高周波バイパス用コンデンサ２５を介して接地されてい
る。
【００４２】このような実施例において、入力端子１か
ら入力された信号は使用周波数帯域で充分インピーダン
スの低い直流阻止用コンデンサ２１を通ってＦＥＴ４の
ゲートに送られる。
ら入力された信号は使用周波数帯域で充分インピーダン
スの低い直流阻止用コンデンサ２１を通ってＦＥＴ４の
ゲートに送られる。
【００４３】ＦＥＴ４で増幅された信号は使用周波数帯
域で充分インピーダンスが高いインダクタ３１を負荷と
してこのＦＥＴ４のドレインに直結されたＮＰＮトラン
ジスタ５のベースに入り増幅されてそのコレクタから直
流阻止用コンデンサ２２を介して出力端子に出力される
ようになっている。
域で充分インピーダンスが高いインダクタ３１を負荷と
してこのＦＥＴ４のドレインに直結されたＮＰＮトラン
ジスタ５のベースに入り増幅されてそのコレクタから直
流阻止用コンデンサ２２を介して出力端子に出力される
ようになっている。
【００４４】この場合、ＰＮＰトランジスタ６は、ＮＰ
Ｎトランジスタ５のエミッタ電位をＦＥＴ４のソースに
渡すとともにＦＥＴ４のゲート・ソース間電圧ＶGSを抵
抗１１及び１４に流れるＰＮＰトランジスタ６のコレク
タ電流により制御している。
Ｎトランジスタ５のエミッタ電位をＦＥＴ４のソースに
渡すとともにＦＥＴ４のゲート・ソース間電圧ＶGSを抵
抗１１及び１４に流れるＰＮＰトランジスタ６のコレク
タ電流により制御している。
【００４５】この抵抗１４は入力信号に対して高周波的
に見えなくするため充分高いインピーダンス（例えば１
〜２ KΩ）を有していればよく、インダクタに置き換え
ても動作可能である。
に見えなくするため充分高いインピーダンス（例えば１
〜２ KΩ）を有していればよく、インダクタに置き換え
ても動作可能である。
【００４６】ＰＮＰトランジスタ６のコレクタ電流は負
荷抵抗１１及び１４によりほぼ決定され、これらの抵抗
値が数十 KΩ程度とすれば数百μＡでよく、その電流は
ＮＰＮトランジスタ５のエミッタから分岐しているが、
信号増幅動作には影響しない。
荷抵抗１１及び１４によりほぼ決定され、これらの抵抗
値が数十 KΩ程度とすれば数百μＡでよく、その電流は
ＮＰＮトランジスタ５のエミッタから分岐しているが、
信号増幅動作には影響しない。
【００４７】このようにして本実施例によれば、ＦＥＴ
４のドレインとＮＰＮトランジスタ５のベースを直結し
ているため、ベース電圧を与えるための分圧抵抗や直流
的に回路を分離するためのコンデンサを不要としてい
る。
４のドレインとＮＰＮトランジスタ５のベースを直結し
ているため、ベース電圧を与えるための分圧抵抗や直流
的に回路を分離するためのコンデンサを不要としてい
る。
【００４８】図３は本発明に係る増幅回路の実施例
（２）を示したもので、この実施例と図２に示した実施
例（１）とは、ＦＥＴ４のドレイン電圧とＮＰＮトラン
ジスタ５のコレクタ電圧がそれぞれ電源端子３及び３’
に分離されている点が異なっており、これによりＮＰＮ
トランジスタ５に印加するコレクタ電圧を任意に設定で
きるため、例えばコレクタ・エミッタ間電圧を大きく設
定することにより高出力の増幅回路が実現出来る。
（２）を示したもので、この実施例と図２に示した実施
例（１）とは、ＦＥＴ４のドレイン電圧とＮＰＮトラン
ジスタ５のコレクタ電圧がそれぞれ電源端子３及び３’
に分離されている点が異なっており、これによりＮＰＮ
トランジスタ５に印加するコレクタ電圧を任意に設定で
きるため、例えばコレクタ・エミッタ間電圧を大きく設
定することにより高出力の増幅回路が実現出来る。
【００４９】図４は本発明に係る増幅回路の実施例
（３）を示したもので、この実施例と図２に示した実施
例（１）との違いはＮＰＮトランジスタ５のエミッタ抵
抗を二つに分割して抵抗１３と１３’とにした点であ
り、この抵抗１３と１３’との接続点とＰＮＰトランジ
スタ６のエミッタとを接続することによりＦＥＴ４のソ
ース電位が低く設定されることとなるので、上記の式
によりＦＥＴ４のドレイン・ソース間電圧を大きくする
ことが可能となり、ＦＥＴ４の増幅回路の高出力化に効
果がある。
（３）を示したもので、この実施例と図２に示した実施
例（１）との違いはＮＰＮトランジスタ５のエミッタ抵
抗を二つに分割して抵抗１３と１３’とにした点であ
り、この抵抗１３と１３’との接続点とＰＮＰトランジ
スタ６のエミッタとを接続することによりＦＥＴ４のソ
ース電位が低く設定されることとなるので、上記の式
によりＦＥＴ４のドレイン・ソース間電圧を大きくする
ことが可能となり、ＦＥＴ４の増幅回路の高出力化に効
果がある。
【００５０】図５は本発明に係る増幅回路の実施例
（４）を示したもので、この実施例と図２に示した実施
例（１）との違いは、ＰＮＰトランジスタ６がダーリン
トン接続型トランジスタ６’に変形されている点であ
り、このダーリントン接続型トランジスタ６’のベース
・エミッタ間電圧が一個のトランジスタより大きいた
め、部品点数を増やすことなくＦＥＴ４のドレイン・ソ
ース間電圧を大きくすることが可能となり、実施例
（３）と同様にＦＥＴ４の高出力化を図ることが出来
る。
（４）を示したもので、この実施例と図２に示した実施
例（１）との違いは、ＰＮＰトランジスタ６がダーリン
トン接続型トランジスタ６’に変形されている点であ
り、このダーリントン接続型トランジスタ６’のベース
・エミッタ間電圧が一個のトランジスタより大きいた
め、部品点数を増やすことなくＦＥＴ４のドレイン・ソ
ース間電圧を大きくすることが可能となり、実施例
（３）と同様にＦＥＴ４の高出力化を図ることが出来
る。
【００５１】
【発明の効果】以上説明した様に本発明に係る増幅回路
によれば、ＦＥＴのドレインがバイアス素子を介してＮ
ＰＮトランジスタのコレクタと共通の或いは別の電源端
子に接続され且つＮＰＮトランジスタのベースに直接接
続されており、該ＮＰＮトランジスタのエミッタと該Ｆ
ＥＴのソースとの間にＰＮＰトランジスタのエミッタ・
ベース間を接続するとともに該ＰＮＰトランジスタのコ
レクタが該ＦＥＴのゲートに接続されるように構成した
ので、回路規模を増やすことなくＦＥＴのドレイン電流
のバラツキを抑え、安定した高周波特性を得ることが可
能となり、高性能な通信装置の実現に寄与することが可
能となる。
によれば、ＦＥＴのドレインがバイアス素子を介してＮ
ＰＮトランジスタのコレクタと共通の或いは別の電源端
子に接続され且つＮＰＮトランジスタのベースに直接接
続されており、該ＮＰＮトランジスタのエミッタと該Ｆ
ＥＴのソースとの間にＰＮＰトランジスタのエミッタ・
ベース間を接続するとともに該ＰＮＰトランジスタのコ
レクタが該ＦＥＴのゲートに接続されるように構成した
ので、回路規模を増やすことなくＦＥＴのドレイン電流
のバラツキを抑え、安定した高周波特性を得ることが可
能となり、高性能な通信装置の実現に寄与することが可
能となる。
【図１】本発明に係る増幅回路の構成を原理的に示した
回路図である。
回路図である。
【図２】本発明に係る増幅回路の実施例（１）を示した
回路図である。
回路図である。
【図３】本発明に係る増幅回路の実施例（２）を示した
回路図である。
回路図である。
【図４】本発明に係る増幅回路の実施例（３）を示した
回路図である。
回路図である。
【図５】本発明に係る増幅回路の実施例（４）を示した
回路図である。
回路図である。
【図６】従来の増幅回路を示した回路図である。
【図７】ＦＥＴの特性を説明するための図である。
１ 入力端子 ２ 出力端子 ３，３’ 電源端子 ４ ＦＥＴ ５ ＮＰＮトランジスタ ６，６’ ＰＮＰトランジスタ １２ ソース抵抗 １３，１３’ エミッタ抵抗 １８ バイアス抵抗 図中、同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】 ソース抵抗を備えたソース接地型ＦＥＴ
とエミッタ抵抗を備えたエミッタ接地型ＮＰＮトランジ
スタとで２段増幅器構成された増幅回路において、 該ＦＥＴのドレインがバイアス素子を介して該ＮＰＮト
ランジスタのコレクタと共通に電源端子に接続され且つ
該ＮＰＮトランジスタのベースに直接接続されており、
該ＮＰＮトランジスタのエミッタと該ＦＥＴのソースと
の間にエミッタ−ベース間が接続されると共にコレクタ
が該ＦＥＴのゲートに接続されたＰＮＰトランジスタを
設けたことを特徴とする増幅回路。 - 【請求項２】 請求項１に記載の増幅回路において、該
ＦＥＴのドレインがバイアス素子を介して該ＮＰＮトラ
ンジスタのコレクタとは別の電源端子に接続されている
ことを特徴とした増幅回路。 - 【請求項３】 請求項１又は２に記載の増幅回路におい
て、該ＰＮＰトランジスタのエミッタが該ＮＰＮトラン
ジスタのエミッタ抵抗の分割点に接続されていることを
特徴とした増幅回路。 - 【請求項４】 請求項１乃至３のいずれかに記載の増幅
回路において、該ＰＮＰトランジスタがダーリントン接
続型トランジスタであることを特徴とした増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16648094A JPH0832365A (ja) | 1994-07-19 | 1994-07-19 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16648094A JPH0832365A (ja) | 1994-07-19 | 1994-07-19 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832365A true JPH0832365A (ja) | 1996-02-02 |
Family
ID=15832187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16648094A Withdrawn JPH0832365A (ja) | 1994-07-19 | 1994-07-19 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109842A (ja) * | 2003-09-30 | 2005-04-21 | Sanyo Electric Co Ltd | コンデンサ・マイクロフォン用増幅回路 |
| CN116094468A (zh) * | 2023-04-06 | 2023-05-09 | 南京米乐为微电子科技有限公司 | 一种低噪声放大器以及一种超宽带接收机 |
-
1994
- 1994-07-19 JP JP16648094A patent/JPH0832365A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109842A (ja) * | 2003-09-30 | 2005-04-21 | Sanyo Electric Co Ltd | コンデンサ・マイクロフォン用増幅回路 |
| CN116094468A (zh) * | 2023-04-06 | 2023-05-09 | 南京米乐为微电子科技有限公司 | 一种低噪声放大器以及一种超宽带接收机 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |