JPH0832373A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0832373A JPH0832373A JP7077756A JP7775695A JPH0832373A JP H0832373 A JPH0832373 A JP H0832373A JP 7077756 A JP7077756 A JP 7077756A JP 7775695 A JP7775695 A JP 7775695A JP H0832373 A JPH0832373 A JP H0832373A
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Abstract
(57)【要約】
【目的】 高速、高精度、かつ低消費電力のサンプルホ
ールド回路を提供する。 【構成】 アナログスイッチ１０１と、ホールドキャパ
シタ１０２と、ボルテージフォロア形式の演算増幅器１
０３とを備えたサンプルホールド回路において、抵抗１
０５とキャパシタ１０６とを直列接続してなるリンギン
グキャンセル回路１０７を、ホールドキャパシタ１０２
と並列に、演算増幅器１０３の非反転入力線と定電位線
との間に挿入する。
ールド回路を提供する。 【構成】 アナログスイッチ１０１と、ホールドキャパ
シタ１０２と、ボルテージフォロア形式の演算増幅器１
０３とを備えたサンプルホールド回路において、抵抗１
０５とキャパシタ１０６とを直列接続してなるリンギン
グキャンセル回路１０７を、ホールドキャパシタ１０２
と並列に、演算増幅器１０３の非反転入力線と定電位線
との間に挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号処理に用
いられるサンプルホールド回路に関するものである。
いられるサンプルホールド回路に関するものである。
【０００２】
【従来の技術】アナログ信号の高速サンプリングに適し
た従来のサンプルホールド回路の要部構成を図８に示
す。このサンプルホールド回路は、アナログスイッチ１
０１と、ホールドキャパシタ１０２と、演算増幅器１０
３とを備えている。アナログスイッチ１０１は、制御線
１１０を介してゲート電極にサンプリングクロックＣＬ
Ｋが供給されるｎチャネルＭＯＳ（metal oxide semico
nductor ）トランジスタと、他の制御線１１１を介して
相補サンプリングクロックＸＣＬＫが供給されるｐチャ
ネルＭＯＳトランジスタとで構成される。このアナログ
スイッチ１０１は２個の端子を有し、一方の端子が信号
入力線に接続され、該信号入力線に入力電圧Ｖinが供給
される。入力電圧Ｖinは、電源電圧ＶDDと接地電圧ＶSS
との間の範囲内で急速に変化する。演算増幅器１０３
は、非反転入力線と反転入力線とを有し、２個の入力Ｍ
ＯＳトランジスタで構成された差動増幅段を有する周知
の内部構造を備えている。この演算増幅器１０３は、高
入力インピーダンスかつ低出力インピーダンスのボルテ
ージフォロアを構成するように、該演算増幅器１０３の
出力電圧Ｖout が反転入力線にフィードバックされてい
る。アナログスイッチ１０１の他方の端子は、演算増幅
器１０３の非反転入力線に接続されている。ホールドキ
ャパシタ１０２は、演算増幅器１０３の非反転入力線
と、接地電圧ＶSSを有する定電位線との間に挿入されて
いる。
た従来のサンプルホールド回路の要部構成を図８に示
す。このサンプルホールド回路は、アナログスイッチ１
０１と、ホールドキャパシタ１０２と、演算増幅器１０
３とを備えている。アナログスイッチ１０１は、制御線
１１０を介してゲート電極にサンプリングクロックＣＬ
Ｋが供給されるｎチャネルＭＯＳ（metal oxide semico
nductor ）トランジスタと、他の制御線１１１を介して
相補サンプリングクロックＸＣＬＫが供給されるｐチャ
ネルＭＯＳトランジスタとで構成される。このアナログ
スイッチ１０１は２個の端子を有し、一方の端子が信号
入力線に接続され、該信号入力線に入力電圧Ｖinが供給
される。入力電圧Ｖinは、電源電圧ＶDDと接地電圧ＶSS
との間の範囲内で急速に変化する。演算増幅器１０３
は、非反転入力線と反転入力線とを有し、２個の入力Ｍ
ＯＳトランジスタで構成された差動増幅段を有する周知
の内部構造を備えている。この演算増幅器１０３は、高
入力インピーダンスかつ低出力インピーダンスのボルテ
ージフォロアを構成するように、該演算増幅器１０３の
出力電圧Ｖout が反転入力線にフィードバックされてい
る。アナログスイッチ１０１の他方の端子は、演算増幅
器１０３の非反転入力線に接続されている。ホールドキ
ャパシタ１０２は、演算増幅器１０３の非反転入力線
と、接地電圧ＶSSを有する定電位線との間に挿入されて
いる。
【０００３】図８の構成によれば、サンプリング期間中
は、アナログスイッチ１０１がオンし、入力電圧Ｖinに
応じてホールドキャパシタ１０２に充放電がなされる。
ホールド期間中は、アナログスイッチ１０１がオフし、
ボルテージフォロア形式の演算増幅器１０３がホールド
キャパシタ１０２に蓄えられた電荷に応じた出力電圧Ｖ
out を保持する。
は、アナログスイッチ１０１がオンし、入力電圧Ｖinに
応じてホールドキャパシタ１０２に充放電がなされる。
ホールド期間中は、アナログスイッチ１０１がオフし、
ボルテージフォロア形式の演算増幅器１０３がホールド
キャパシタ１０２に蓄えられた電荷に応じた出力電圧Ｖ
out を保持する。
【０００４】
【発明が解決しようとする課題】上記従来のサンプルホ
ールド回路では、演算増幅器１０３の非反転入力線と反
転入力線との間に存在する寄生容量１２０を主原因とし
て出力電圧Ｖout にリンギングが発生し、その結果所望
の出力精度が得られないという問題があった。演算増幅
器１０３の差動増幅段を構成する２個の入力ＭＯＳトラ
ンジスタの各々のゲート・基板間容量がこの寄生容量１
２０の原因になっている。サンプルホールド回路の周波
数特性の向上及び雑音対策のためには両入力ＭＯＳトラ
ンジスタのゲート幅を大きくする必要があり、両入力Ｍ
ＯＳトランジスタのゲート・基板間容量がどうしても大
きくなるという事情がある。
ールド回路では、演算増幅器１０３の非反転入力線と反
転入力線との間に存在する寄生容量１２０を主原因とし
て出力電圧Ｖout にリンギングが発生し、その結果所望
の出力精度が得られないという問題があった。演算増幅
器１０３の差動増幅段を構成する２個の入力ＭＯＳトラ
ンジスタの各々のゲート・基板間容量がこの寄生容量１
２０の原因になっている。サンプルホールド回路の周波
数特性の向上及び雑音対策のためには両入力ＭＯＳトラ
ンジスタのゲート幅を大きくする必要があり、両入力Ｍ
ＯＳトランジスタのゲート・基板間容量がどうしても大
きくなるという事情がある。
【０００５】図８のサンプルホールド回路の伝達関数Ｇ
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝ωt ／｛Ｒon（Ｃs ＋Ｃp ）ｓ2 ＋（ＲonＣs ωt ＋１）ｓ＋ωt ｝ （１） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝ωt ／｛Ｒon（Ｃs ＋Ｃp ）ｓ2 ＋（ＲonＣs ωt ＋１）ｓ＋ωt ｝ （１） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
【０００６】例えば、デジタル通信用モデム回路のベー
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝１０ｋΩ Ｃs ＝Ｃp ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲonＣ0 ）＝１５．９ＭＨｚ とする。
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝１０ｋΩ Ｃs ＝Ｃp ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲonＣ0 ）＝１５．９ＭＨｚ とする。
【０００７】式（１）で表わされた伝達関数Ｇ（ｓ）の
近似式を求めると、 Ｇ（ｓ）＝ωt ／［２ＲonＣ0 ｛ｓ2 ＋（１／ＲonＣ0 ）ｓ ＋（１／ＲonＣ0 ）2 ／２｝］ ＝ωt ／｛２ＲonＣ0 （ｓ＋α／ＲonＣ0 ）（ｓ＋β／ＲonＣ0 ）｝ （２） のようになる。ここに、 α＝（１＋ｊ）／２ β＝（１−ｊ）／２ ｊ：虚数単位 である。
近似式を求めると、 Ｇ（ｓ）＝ωt ／［２ＲonＣ0 ｛ｓ2 ＋（１／ＲonＣ0 ）ｓ ＋（１／ＲonＣ0 ）2 ／２｝］ ＝ωt ／｛２ＲonＣ0 （ｓ＋α／ＲonＣ0 ）（ｓ＋β／ＲonＣ0 ）｝ （２） のようになる。ここに、 α＝（１＋ｊ）／２ β＝（１−ｊ）／２ ｊ：虚数単位 である。
【０００８】式（２）の伝達関数Ｇ（ｓ）は、実数部が
負である互いに共役な複素数の極（ポール）を持ってい
る。これは、図８のサンプルホールド回路の出力電圧Ｖ
outに減衰振動すなわちリンギングが生じることを意味
している。このリンギングのために出力電圧Ｖout がサ
ンプリング期間内に安定せず、出力電圧の精度が低くな
る。サンプリング周波数が高く、したがってサンプリン
グ期間が短い場合には、出力電圧の精度劣化が顕著に現
れることとなる。
負である互いに共役な複素数の極（ポール）を持ってい
る。これは、図８のサンプルホールド回路の出力電圧Ｖ
outに減衰振動すなわちリンギングが生じることを意味
している。このリンギングのために出力電圧Ｖout がサ
ンプリング期間内に安定せず、出力電圧の精度が低くな
る。サンプリング周波数が高く、したがってサンプリン
グ期間が短い場合には、出力電圧の精度劣化が顕著に現
れることとなる。
【０００９】もし演算増幅器１０３のＧＢ積ｆt が無限
大であれば、上記リンギングの問題は解消される。とこ
ろが、実際の演算増幅器１０３のＧＢ積ｆt は有限であ
り、またＧＢ積ｆt を大きくすると、演算増幅器１０３
の消費電力が大きくなってしまう。
大であれば、上記リンギングの問題は解消される。とこ
ろが、実際の演算増幅器１０３のＧＢ積ｆt は有限であ
り、またＧＢ積ｆt を大きくすると、演算増幅器１０３
の消費電力が大きくなってしまう。
【００１０】本発明の主な目的は、高速、高精度、かつ
低消費電力のサンプルホールド回路を提供することにあ
る。
低消費電力のサンプルホールド回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るサンプルホールド回路は、ボルテージ
フォロア形式の演算増幅器の非反転入力線と定電位線と
の間に、ホールドキャパシタと並列に、抵抗とキャパシ
タとを直列接続してなるリンギングキャンセル回路を挿
入した構成を採用したものである。
め、本発明に係るサンプルホールド回路は、ボルテージ
フォロア形式の演算増幅器の非反転入力線と定電位線と
の間に、ホールドキャパシタと並列に、抵抗とキャパシ
タとを直列接続してなるリンギングキャンセル回路を挿
入した構成を採用したものである。
【００１２】
【作用】上記リンギングキャンセル回路を備えたサンプ
ルホールド回路の伝達関数は、互いに共役な複素数の極
ではなくて負の実数の極を持つことができる。これは、
演算増幅器の非反転入力線と反転入力線との間に寄生容
量が存在しても、また該演算増幅器のＧＢ積をあまり大
きくしなくとも、サンプルホールド回路の出力電圧が指
数的に減衰することを意味している。つまり、該出力電
圧が短いサンプリング期間内に安定する。
ルホールド回路の伝達関数は、互いに共役な複素数の極
ではなくて負の実数の極を持つことができる。これは、
演算増幅器の非反転入力線と反転入力線との間に寄生容
量が存在しても、また該演算増幅器のＧＢ積をあまり大
きくしなくとも、サンプルホールド回路の出力電圧が指
数的に減衰することを意味している。つまり、該出力電
圧が短いサンプリング期間内に安定する。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例に
係るサンプルホールド回路について詳細に説明する。
係るサンプルホールド回路について詳細に説明する。
【００１４】（第１の実施例）本発明の第１の実施例に
係るサンプルホールド回路の要部構成を図１に示す。こ
のサンプルホールド回路は、図８の構成に、抵抗１０５
とキャパシタ１０６とを直列接続してなるリンギングキ
ャンセル回路１０７を付加したものである。抵抗１０５
の一端は演算増幅器１０３の非反転入力線に接続され、
該抵抗１０５の他端はキャパシタ１０６を介して接地電
圧ＶSSを有する定電位線に接続されている。抵抗１０５
は、通常の受動素子でもよいし、ＭＯＳトランジスタな
どの能動素子で構成してもよい。ホールドキャパシタ１
０２とリンギングキャンセル回路のキャパシタ１０６と
は、例えば、２つの配線層の間に介在した層間絶縁膜を
用いてそれぞれ作られる。
係るサンプルホールド回路の要部構成を図１に示す。こ
のサンプルホールド回路は、図８の構成に、抵抗１０５
とキャパシタ１０６とを直列接続してなるリンギングキ
ャンセル回路１０７を付加したものである。抵抗１０５
の一端は演算増幅器１０３の非反転入力線に接続され、
該抵抗１０５の他端はキャパシタ１０６を介して接地電
圧ＶSSを有する定電位線に接続されている。抵抗１０５
は、通常の受動素子でもよいし、ＭＯＳトランジスタな
どの能動素子で構成してもよい。ホールドキャパシタ１
０２とリンギングキャンセル回路のキャパシタ１０６と
は、例えば、２つの配線層の間に介在した層間絶縁膜を
用いてそれぞれ作られる。
【００１５】図１のサンプルホールド回路の伝達関数Ｇ
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝｛ωt （Ｒc Ｃc ｓ＋１）｝／Ｆ（ｓ） （３） Ｆ（ｓ）＝ＲonＲc （Ｃs ＋Ｃp ）Ｃc ｓ3 ＋｛Ｒon（Ｃs ＋Ｃp ＋Ｃc ）＋Ｒc Ｃc ＋ωt ＲonＲc Ｃc Ｃs ｝ｓ2 ＋｛ωt （ＲonＣs ＋ＲonＣc ＋Ｒc Ｃc ）＋１｝ｓ＋ωt （４） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｒc ：抵抗１０５の抵抗値 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 Ｃc ：キャパシタ１０６の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝｛ωt （Ｒc Ｃc ｓ＋１）｝／Ｆ（ｓ） （３） Ｆ（ｓ）＝ＲonＲc （Ｃs ＋Ｃp ）Ｃc ｓ3 ＋｛Ｒon（Ｃs ＋Ｃp ＋Ｃc ）＋Ｒc Ｃc ＋ωt ＲonＲc Ｃc Ｃs ｝ｓ2 ＋｛ωt （ＲonＣs ＋ＲonＣc ＋Ｒc Ｃc ）＋１｝ｓ＋ωt （４） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｒc ：抵抗１０５の抵抗値 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 Ｃc ：キャパシタ１０６の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
【００１６】例えば、デジタル通信用モデム回路のベー
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝Ｒc ＝１０ｋΩ（＝Ｒ0 ） Ｃs ＝Ｃp ＝Ｃc ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲ0 Ｃ0 ）＝１５．９ＭＨｚ とする。
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝Ｒc ＝１０ｋΩ（＝Ｒ0 ） Ｃs ＝Ｃp ＝Ｃc ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲ0 Ｃ0 ）＝１５．９ＭＨｚ とする。
【００１７】式（４）で表わされた伝達関数の分母Ｆ
（ｓ）の近似式を求めると、 Ｆ（ｓ）＝２（Ｒ0 Ｃ0 ）2 ｓ3 ＋５（Ｒ0 Ｃ0 ）ｓ2 ＋４ｓ＋１／Ｒ0 Ｃ0 （５） のようになる。
（ｓ）の近似式を求めると、 Ｆ（ｓ）＝２（Ｒ0 Ｃ0 ）2 ｓ3 ＋５（Ｒ0 Ｃ0 ）ｓ2 ＋４ｓ＋１／Ｒ0 Ｃ0 （５） のようになる。
【００１８】更に、式（３）及び式（５）より伝達関数
Ｇ（ｓ）の近似式を求めると、 Ｇ（ｓ）＝Ｒ0 Ｃ0 ωt （Ｒ0 Ｃ0 ｓ＋１）／｛２（Ｒ0 Ｃ0 ）3 ｓ3 ＋５（Ｒ0 Ｃ0 ）2 ｓ2 ＋４（Ｒ0 Ｃ0 ）ｓ＋１｝ ＝Ｒ0 Ｃ0 ωt （Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）ｓ＋１｝（Ｒ0 Ｃ0 ｓ＋１）2 ］ ＝ωt （ｓ＋１／Ｒ0 Ｃ0 ） ／［２Ｒ0 Ｃ0 ｛ｓ＋１／２（Ｒ0 Ｃ0 ）｝（ｓ＋１／Ｒ0 Ｃ0 ）2 ］ ＝ωt ／［２Ｒ0 Ｃ0 ｛ｓ＋１／２（Ｒ0 Ｃ0 ）｝（ｓ＋１／Ｒ0 Ｃ0 ）］ （６） のようになる。
Ｇ（ｓ）の近似式を求めると、 Ｇ（ｓ）＝Ｒ0 Ｃ0 ωt （Ｒ0 Ｃ0 ｓ＋１）／｛２（Ｒ0 Ｃ0 ）3 ｓ3 ＋５（Ｒ0 Ｃ0 ）2 ｓ2 ＋４（Ｒ0 Ｃ0 ）ｓ＋１｝ ＝Ｒ0 Ｃ0 ωt （Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）ｓ＋１｝（Ｒ0 Ｃ0 ｓ＋１）2 ］ ＝ωt （ｓ＋１／Ｒ0 Ｃ0 ） ／［２Ｒ0 Ｃ0 ｛ｓ＋１／２（Ｒ0 Ｃ0 ）｝（ｓ＋１／Ｒ0 Ｃ0 ）2 ］ ＝ωt ／［２Ｒ0 Ｃ0 ｛ｓ＋１／２（Ｒ0 Ｃ0 ）｝（ｓ＋１／Ｒ0 Ｃ0 ）］ （６） のようになる。
【００１９】式（６）の伝達関数Ｇ（ｓ）は、負の実数
の２極を持っている。これは、図１のサンプルホールド
回路の出力電圧Ｖout が指数関数的に減衰しながら一定
の電圧に収束することを意味している。つまり、演算増
幅器１０３の非反転入力線と反転入力線との間に寄生容
量１２０が存在しても、また該演算増幅器１０３のＧＢ
積ｆt をあまり大きくしなくとも、出力電圧Ｖout が短
いサンプリング期間内に安定し、その結果出力精度が向
上する。
の２極を持っている。これは、図１のサンプルホールド
回路の出力電圧Ｖout が指数関数的に減衰しながら一定
の電圧に収束することを意味している。つまり、演算増
幅器１０３の非反転入力線と反転入力線との間に寄生容
量１２０が存在しても、また該演算増幅器１０３のＧＢ
積ｆt をあまり大きくしなくとも、出力電圧Ｖout が短
いサンプリング期間内に安定し、その結果出力精度が向
上する。
【００２０】図１のサンプルホールド回路のステップ応
答を図２（ａ）〜（ｃ）に示す。入力電圧Ｖinは、図２
（ａ）に示すように低電圧ＶILから高電圧ＶIHへ急速に
変化する。サンプリングクロックＣＬＫは、図２（ｃ）
に示すようにサンプリング期間ｔs に高電圧ＶDDとな
る。このとき、図１のサンプルホールド回路の出力電圧
Ｖout は、図２（ｂ）中に実線で示すように、低電圧Ｖ
OLから高電圧ＶOHへリンギングなしに時間ｔn で到達す
る。ここに、ｔn ＜ｔs である。一方、図８のサンプル
ホールド回路の出力電圧Ｖout には、同じ条件下で、図
２（ｂ）中に一点鎖線で示すようにリンギングが生じ、
低電圧ＶOLから高電圧ＶOHへの到達に時間ｔc を要して
いる。ここに、ｔc ＞ｔs である。
答を図２（ａ）〜（ｃ）に示す。入力電圧Ｖinは、図２
（ａ）に示すように低電圧ＶILから高電圧ＶIHへ急速に
変化する。サンプリングクロックＣＬＫは、図２（ｃ）
に示すようにサンプリング期間ｔs に高電圧ＶDDとな
る。このとき、図１のサンプルホールド回路の出力電圧
Ｖout は、図２（ｂ）中に実線で示すように、低電圧Ｖ
OLから高電圧ＶOHへリンギングなしに時間ｔn で到達す
る。ここに、ｔn ＜ｔs である。一方、図８のサンプル
ホールド回路の出力電圧Ｖout には、同じ条件下で、図
２（ｂ）中に一点鎖線で示すようにリンギングが生じ、
低電圧ＶOLから高電圧ＶOHへの到達に時間ｔc を要して
いる。ここに、ｔc ＞ｔs である。
【００２１】以上のとおり、第１の実施例によれば、図
８の構成に抵抗１０５とキャパシタ１０６とを直列接続
してなるリンギングキャンセル回路１０７を付加した構
成を採用したので、高速、高精度、かつ低消費電力のサ
ンプルホールド回路を実現できる。
８の構成に抵抗１０５とキャパシタ１０６とを直列接続
してなるリンギングキャンセル回路１０７を付加した構
成を採用したので、高速、高精度、かつ低消費電力のサ
ンプルホールド回路を実現できる。
【００２２】（第２の実施例）本発明の第２の実施例に
係るサンプルホールド回路の要部構成を図３に示す。こ
のサンプルホールド回路は、ホールドキャパシタ３０１
とリンギングキャンセル回路のキャパシタ３０２とを、
互いに逆並列に接続された２個のＭＩＳ（metal insula
tor semiconductor ）キャパシタでそれぞれ構成したも
のである。しかも、ホールドキャパシタ３０１の一端
と、リンギングキャンセル回路のキャパシタ３０２の一
端とは、電源電圧ＶDDの２分の１の電圧を有する定電位
線にそれぞれ接続されている。他の構成は図１と同様で
ある。
係るサンプルホールド回路の要部構成を図３に示す。こ
のサンプルホールド回路は、ホールドキャパシタ３０１
とリンギングキャンセル回路のキャパシタ３０２とを、
互いに逆並列に接続された２個のＭＩＳ（metal insula
tor semiconductor ）キャパシタでそれぞれ構成したも
のである。しかも、ホールドキャパシタ３０１の一端
と、リンギングキャンセル回路のキャパシタ３０２の一
端とは、電源電圧ＶDDの２分の１の電圧を有する定電位
線にそれぞれ接続されている。他の構成は図１と同様で
ある。
【００２３】ホールドキャパシタ３０１の断面構造を図
４に示す。このホールドキャパシタ３０１は、第１及び
第２のＭＩＳキャパシタ４０１，４０２で構成される。
第１のＭＩＳキャパシタ４０１は、ｐ型半導体基板４０
５の表面に形成されたｎウェル４１１と、該ｎウェル４
１１の表面に形成されたｐ型半導体層４１２と、該ｐ型
半導体層４１２の上に形成された薄い絶縁層４１３と、
該絶縁層４１３の上に形成されたゲート電極４１４と、
ｐ型半導体層４１２の露出部分の上に形成された引き出
し電極４１５，４１６とを備えている。第２のＭＩＳキ
ャパシタ４０２は、ｐ型半導体基板４０５の表面に形成
されたｎウェル４２１と、該ｎウェル４２１の表面に形
成されたｐ型半導体層４２２と、該ｐ型半導体層４２２
の上に形成された薄い絶縁層４２３と、該絶縁層４２３
の上に形成されたゲート電極４２４と、ｐ型半導体層４
２２の露出部分の上に形成された引き出し電極４２５，
４２６とを備えている。第１のＭＩＳキャパシタのゲー
ト電極４１４と第２のＭＩＳキャパシタの引き出し電極
４２５，４２６とはホールドキャパシタ３０１の第１の
引き出し配線４０３に、第１のＭＩＳキャパシタの引き
出し電極４１５，４１６と第２のＭＩＳキャパシタのゲ
ート電極４２４とはホールドキャパシタ３０１の第２の
引き出し配線４０４にそれぞれ接続されている。第１及
び第２のＭＩＳキャパシタのｐ型半導体層４１２，４２
２のうちの絶縁層４１３，４２３の直下の部分は、それ
ぞれチャネル領域として機能する。リンギングキャンセ
ル回路のキャパシタ３０２の断面構造も図４と同様であ
る。
４に示す。このホールドキャパシタ３０１は、第１及び
第２のＭＩＳキャパシタ４０１，４０２で構成される。
第１のＭＩＳキャパシタ４０１は、ｐ型半導体基板４０
５の表面に形成されたｎウェル４１１と、該ｎウェル４
１１の表面に形成されたｐ型半導体層４１２と、該ｐ型
半導体層４１２の上に形成された薄い絶縁層４１３と、
該絶縁層４１３の上に形成されたゲート電極４１４と、
ｐ型半導体層４１２の露出部分の上に形成された引き出
し電極４１５，４１６とを備えている。第２のＭＩＳキ
ャパシタ４０２は、ｐ型半導体基板４０５の表面に形成
されたｎウェル４２１と、該ｎウェル４２１の表面に形
成されたｐ型半導体層４２２と、該ｐ型半導体層４２２
の上に形成された薄い絶縁層４２３と、該絶縁層４２３
の上に形成されたゲート電極４２４と、ｐ型半導体層４
２２の露出部分の上に形成された引き出し電極４２５，
４２６とを備えている。第１のＭＩＳキャパシタのゲー
ト電極４１４と第２のＭＩＳキャパシタの引き出し電極
４２５，４２６とはホールドキャパシタ３０１の第１の
引き出し配線４０３に、第１のＭＩＳキャパシタの引き
出し電極４１５，４１６と第２のＭＩＳキャパシタのゲ
ート電極４２４とはホールドキャパシタ３０１の第２の
引き出し配線４０４にそれぞれ接続されている。第１及
び第２のＭＩＳキャパシタのｐ型半導体層４１２，４２
２のうちの絶縁層４１３，４２３の直下の部分は、それ
ぞれチャネル領域として機能する。リンギングキャンセ
ル回路のキャパシタ３０２の断面構造も図４と同様であ
る。
【００２４】第１及び第２のＭＩＳキャパシタ４０１，
４０２は、薄い絶縁層４１３，４２３を誘電体として用
いているため、それぞれ小さな面積で大きな容量値が得
られる。ただし、第１のＭＩＳキャパシタ４０１の容量
値の電圧依存性は、ゲート電極４１４とｐ型半導体層４
１２との間の印加電圧が正の場合と負の場合とで異な
る。第２のＭＩＳキャパシタ４０２の容量値の電圧依存
性は、ゲート電極４２４とｐ型半導体層４２２との間の
印加電圧が正の場合と負の場合とで異なる。そこで、両
ＭＩＳキャパシタ４０１，４０２は、図４に示すように
互いに逆並列に接続される。この結果、ホールドキャパ
シタ３０１の容量値の電圧依存性は、印加電圧が０の場
合を中心として対称形となる。しかも、印加電圧が０の
近辺では容量値の電圧依存性が小さい。一方、図３のサ
ンプルホールド回路の入力電圧Ｖinは、電源電圧ＶDDと
接地電圧ＶSSとの間の範囲内で変化する。ホールドキャ
パシタ３０１の一端は、電源電圧ＶDDの２分の１の電圧
を有する定電位線に接続されている。したがって、ホー
ルドキャパシタ３０１の印加電圧はたかだかＶDD／２で
あり、電圧依存性の小さい電圧範囲で該ホールドキャパ
シタ３０１が使用される。リンギングキャンセル回路の
キャパシタ３０２についても同様である。
４０２は、薄い絶縁層４１３，４２３を誘電体として用
いているため、それぞれ小さな面積で大きな容量値が得
られる。ただし、第１のＭＩＳキャパシタ４０１の容量
値の電圧依存性は、ゲート電極４１４とｐ型半導体層４
１２との間の印加電圧が正の場合と負の場合とで異な
る。第２のＭＩＳキャパシタ４０２の容量値の電圧依存
性は、ゲート電極４２４とｐ型半導体層４２２との間の
印加電圧が正の場合と負の場合とで異なる。そこで、両
ＭＩＳキャパシタ４０１，４０２は、図４に示すように
互いに逆並列に接続される。この結果、ホールドキャパ
シタ３０１の容量値の電圧依存性は、印加電圧が０の場
合を中心として対称形となる。しかも、印加電圧が０の
近辺では容量値の電圧依存性が小さい。一方、図３のサ
ンプルホールド回路の入力電圧Ｖinは、電源電圧ＶDDと
接地電圧ＶSSとの間の範囲内で変化する。ホールドキャ
パシタ３０１の一端は、電源電圧ＶDDの２分の１の電圧
を有する定電位線に接続されている。したがって、ホー
ルドキャパシタ３０１の印加電圧はたかだかＶDD／２で
あり、電圧依存性の小さい電圧範囲で該ホールドキャパ
シタ３０１が使用される。リンギングキャンセル回路の
キャパシタ３０２についても同様である。
【００２５】以上のとおり、第２の実施例によれば、互
いに逆並列に接続された２個のＭＩＳキャパシタでホー
ルドキャパシタ３０１とリンギングキャンセル回路のキ
ャパシタ３０２とをそれぞれ構成し、かつ両キャパシタ
３０１，３０２の各々の一端の電圧をＶDD／２に設定し
たので、両キャパシタ３０１，３０２の小面積化を実現
できるだけでなく、両キャパシタ３０１，３０２を電圧
依存性の小さい電圧範囲で使うことができる。なお、両
キャパシタ３０１，３０２の端子電圧は、ほぼＶDD／２
であればよい。その他の効果は第１の実施例と同様であ
る。
いに逆並列に接続された２個のＭＩＳキャパシタでホー
ルドキャパシタ３０１とリンギングキャンセル回路のキ
ャパシタ３０２とをそれぞれ構成し、かつ両キャパシタ
３０１，３０２の各々の一端の電圧をＶDD／２に設定し
たので、両キャパシタ３０１，３０２の小面積化を実現
できるだけでなく、両キャパシタ３０１，３０２を電圧
依存性の小さい電圧範囲で使うことができる。なお、両
キャパシタ３０１，３０２の端子電圧は、ほぼＶDD／２
であればよい。その他の効果は第１の実施例と同様であ
る。
【００２６】（第３の実施例）本発明の第３の実施例に
係るサンプルホールド回路の要部構成を図５に示す。こ
のサンプルホールド回路は、図８の構成に、抵抗５０１
とキャパシタ５０２とを直列接続してなる第１のリンギ
ングキャンセル回路５０３と、アナログスイッチ５０４
とキャパシタ５０５とを直列接続してなる第２のリンギ
ングキャンセル回路５０６とを付加したものである。第
１のリンギングキャンセル回路の抵抗５０１の一端は演
算増幅器１０３の非反転入力線に接続され、該抵抗５０
１の他端はキャパシタ５０２を介して接地電圧ＶSSを有
する定電位線に接続されている。第２のリンギングキャ
ンセル回路のアナログスイッチ５０４は、サンプリング
用のアナログスイッチ１０１と同様に、制御線１１０を
介してゲート電極にサンプリングクロックＣＬＫが供給
されるｎチャネルＭＯＳトランジスタと、他の制御線１
１１を介して相補サンプリングクロックＸＣＬＫが供給
されるｐチャネルＭＯＳトランジスタとで構成される。
この第２のリンギングキャンセル回路のアナログスイッ
チ５０４は２個の端子を有し、一方の端子が信号入力線
に接続され、該信号入力線に入力電圧Ｖinが供給され
る。該アナログスイッチ５０４の他方の端子は、キャパ
シタ５０５を介して演算増幅器１０３の非反転入力線に
接続されている。
係るサンプルホールド回路の要部構成を図５に示す。こ
のサンプルホールド回路は、図８の構成に、抵抗５０１
とキャパシタ５０２とを直列接続してなる第１のリンギ
ングキャンセル回路５０３と、アナログスイッチ５０４
とキャパシタ５０５とを直列接続してなる第２のリンギ
ングキャンセル回路５０６とを付加したものである。第
１のリンギングキャンセル回路の抵抗５０１の一端は演
算増幅器１０３の非反転入力線に接続され、該抵抗５０
１の他端はキャパシタ５０２を介して接地電圧ＶSSを有
する定電位線に接続されている。第２のリンギングキャ
ンセル回路のアナログスイッチ５０４は、サンプリング
用のアナログスイッチ１０１と同様に、制御線１１０を
介してゲート電極にサンプリングクロックＣＬＫが供給
されるｎチャネルＭＯＳトランジスタと、他の制御線１
１１を介して相補サンプリングクロックＸＣＬＫが供給
されるｐチャネルＭＯＳトランジスタとで構成される。
この第２のリンギングキャンセル回路のアナログスイッ
チ５０４は２個の端子を有し、一方の端子が信号入力線
に接続され、該信号入力線に入力電圧Ｖinが供給され
る。該アナログスイッチ５０４の他方の端子は、キャパ
シタ５０５を介して演算増幅器１０３の非反転入力線に
接続されている。
【００２７】図５の構成によれば、サンプリング期間中
は、２個のアナログスイッチ１０１，５０４がオンし、
入力電圧Ｖinに応じてホールドキャパシタ１０２に充放
電がなされる。ホールド期間中は、両アナログスイッチ
１０１，５０４がオフし、ボルテージフォロア形式の演
算増幅器１０３がホールドキャパシタ１０２に蓄えられ
た電荷に応じた出力電圧Ｖout を保持する。
は、２個のアナログスイッチ１０１，５０４がオンし、
入力電圧Ｖinに応じてホールドキャパシタ１０２に充放
電がなされる。ホールド期間中は、両アナログスイッチ
１０１，５０４がオフし、ボルテージフォロア形式の演
算増幅器１０３がホールドキャパシタ１０２に蓄えられ
た電荷に応じた出力電圧Ｖout を保持する。
【００２８】図５のサンプルホールド回路の伝達関数Ｇ
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝［ωt （Ｒc Ｃc ｓ＋１）｛（Ｒon＋Ｒd ）Ｃd ｓ＋１｝］ ／Ｐ（ｓ） （７） Ｐ（ｓ）＝Ｒon［Ｒc Ｃc （Ｃs ＋Ｃp ）ｓ3 ＋（Ｃs ＋Ｃp ＋Ｃc ＋ωt Ｒc Ｃc Ｃs ）ｓ2 ＋ωt （Ｃs ＋Ｃc ）ｓ］（Ｒd Ｃd ｓ＋１） ＋｛（Ｒon＋Ｒd ）Ｃd ｓ＋１｝（Ｒc Ｃc ｓ＋１）（ｓ＋ωt ） （８） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｒc ：抵抗５０１の抵抗値 Ｒd ：アナログスイッチ５０４のオン抵抗 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 Ｃc ：キャパシタ５０２の容量値 Ｃd ：キャパシタ５０５の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
（ｓ）＝Ｖout ／Ｖinは、 Ｇ（ｓ）＝［ωt （Ｒc Ｃc ｓ＋１）｛（Ｒon＋Ｒd ）Ｃd ｓ＋１｝］ ／Ｐ（ｓ） （７） Ｐ（ｓ）＝Ｒon［Ｒc Ｃc （Ｃs ＋Ｃp ）ｓ3 ＋（Ｃs ＋Ｃp ＋Ｃc ＋ωt Ｒc Ｃc Ｃs ）ｓ2 ＋ωt （Ｃs ＋Ｃc ）ｓ］（Ｒd Ｃd ｓ＋１） ＋｛（Ｒon＋Ｒd ）Ｃd ｓ＋１｝（Ｒc Ｃc ｓ＋１）（ｓ＋ωt ） （８） のようになる。ここに、 Ｒon：アナログスイッチ１０１のオン抵抗 Ｒc ：抵抗５０１の抵抗値 Ｒd ：アナログスイッチ５０４のオン抵抗 Ｃs ：ホールドキャパシタ１０２の容量値 Ｃp ：寄生容量１２０の容量値 Ｃc ：キャパシタ５０２の容量値 Ｃd ：キャパシタ５０５の容量値 ωt ＝２πｆt ：演算増幅器１０３のＧＢ積ｆt に対応
した角周波数 である。
【００２９】例えば、デジタル通信用モデム回路のベー
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝Ｒc ＝Ｒd ＝１０ｋΩ（＝Ｒ0 ） Ｃs ＝Ｃp ＝Ｃc ＝Ｃd ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲ0 Ｃ0 ）＝１５．９ＭＨｚ とする。
スバンド処理部のためのサンプルホールド回路の場合に
は、 アナログ信号周波数＝１００ｋＨｚ サンプリング周波数＝２〜４ＭＨｚ Ｒon＝Ｒc ＝Ｒd ＝１０ｋΩ（＝Ｒ0 ） Ｃs ＝Ｃp ＝Ｃc ＝Ｃd ＝１ｐＦ（＝Ｃ0 ） ｆt ＝１０〜２０ＭＨｚ のように設定される。ここで簡単のため、 ｆt ＝１／（２πＲ0 Ｃ0 ）＝１５．９ＭＨｚ とする。
【００３０】式（８）で表わされた伝達関数の分母Ｐ
（ｓ）の近似式を求めると、 Ｐ（ｓ）＝｛２（Ｒ0 Ｃ0 ）2 ｓ3 ＋６（Ｒ0 Ｃ0 ）ｓ2 ＋５ｓ ＋１／Ｒ0 Ｃ0 ｝（Ｒ0 Ｃ0 ｓ＋１） （９） のようになる。
（ｓ）の近似式を求めると、 Ｐ（ｓ）＝｛２（Ｒ0 Ｃ0 ）2 ｓ3 ＋６（Ｒ0 Ｃ0 ）ｓ2 ＋５ｓ ＋１／Ｒ0 Ｃ0 ｝（Ｒ0 Ｃ0 ｓ＋１） （９） のようになる。
【００３１】更に、式（７）及び式（９）より伝達関数
Ｇ（ｓ）の近似式を求めると、 Ｇ（ｓ）＝Ｒ0 Ｃ0 ωt （２Ｒ0 Ｃ0 ｓ＋１）（Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）3 ｓ3 ＋６（Ｒ0 Ｃ0 ）2 ｓ2 ＋５（Ｒ0 Ｃ0 ）ｓ＋１｝（Ｒ0 Ｃ0 ｓ＋１）］ ＝Ｒ0 Ｃ0 ωt （２Ｒ0 Ｃ0 ｓ＋１）（Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）2 ｓ2 ＋４（Ｒ0 Ｃ0 ）ｓ＋１｝ ×（Ｒ0 Ｃ0 ｓ＋１）2 ］ ＝ωt （ｓ＋１／２Ｒ0 Ｃ0 ）（ｓ＋１／Ｒ0 Ｃ0 ） ／｛Ｒ0 Ｃ0 （ｓ＋γ／Ｒ0 Ｃ0 ）（ｓ＋δ／Ｒ0 Ｃ0 ） ×（ｓ＋１／Ｒ0 Ｃ0 ）2 ｝ ＝ωt （ｓ＋１／２Ｒ0 Ｃ0 ） ／｛Ｒ0 Ｃ0 （ｓ＋γ／Ｒ0 Ｃ0 ）（ｓ＋δ／Ｒ0 Ｃ0 ） ×（ｓ＋１／Ｒ0 Ｃ0 ）｝ （１０） のようになる。ここに、 γ＝１−２-0.5 δ＝１＋２-0.5 である。
Ｇ（ｓ）の近似式を求めると、 Ｇ（ｓ）＝Ｒ0 Ｃ0 ωt （２Ｒ0 Ｃ0 ｓ＋１）（Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）3 ｓ3 ＋６（Ｒ0 Ｃ0 ）2 ｓ2 ＋５（Ｒ0 Ｃ0 ）ｓ＋１｝（Ｒ0 Ｃ0 ｓ＋１）］ ＝Ｒ0 Ｃ0 ωt （２Ｒ0 Ｃ0 ｓ＋１）（Ｒ0 Ｃ0 ｓ＋１） ／［｛２（Ｒ0 Ｃ0 ）2 ｓ2 ＋４（Ｒ0 Ｃ0 ）ｓ＋１｝ ×（Ｒ0 Ｃ0 ｓ＋１）2 ］ ＝ωt （ｓ＋１／２Ｒ0 Ｃ0 ）（ｓ＋１／Ｒ0 Ｃ0 ） ／｛Ｒ0 Ｃ0 （ｓ＋γ／Ｒ0 Ｃ0 ）（ｓ＋δ／Ｒ0 Ｃ0 ） ×（ｓ＋１／Ｒ0 Ｃ0 ）2 ｝ ＝ωt （ｓ＋１／２Ｒ0 Ｃ0 ） ／｛Ｒ0 Ｃ0 （ｓ＋γ／Ｒ0 Ｃ0 ）（ｓ＋δ／Ｒ0 Ｃ0 ） ×（ｓ＋１／Ｒ0 Ｃ0 ）｝ （１０） のようになる。ここに、 γ＝１−２-0.5 δ＝１＋２-0.5 である。
【００３２】式（１０）の伝達関数Ｇ（ｓ）は、負の実
数の３極を持っている。これは、図５のサンプルホール
ド回路の出力電圧Ｖout が指数関数的に減衰しながら一
定の電圧に収束することを意味している。つまり、演算
増幅器１０３の非反転入力線と反転入力線との間に寄生
容量１２０が存在しても、また該演算増幅器１０３のＧ
Ｂ積ｆt をあまり大きくしなくとも、出力電圧Ｖout が
短いサンプリング期間内に安定し、その結果出力精度が
向上する。
数の３極を持っている。これは、図５のサンプルホール
ド回路の出力電圧Ｖout が指数関数的に減衰しながら一
定の電圧に収束することを意味している。つまり、演算
増幅器１０３の非反転入力線と反転入力線との間に寄生
容量１２０が存在しても、また該演算増幅器１０３のＧ
Ｂ積ｆt をあまり大きくしなくとも、出力電圧Ｖout が
短いサンプリング期間内に安定し、その結果出力精度が
向上する。
【００３３】図１、図３、図５及び図８のサンプルホー
ルド回路の応用例を図６に示す。図６の例は、デジタル
通信用モデム回路のベースバンド処理部であって、アナ
ログ信号源６０１と、サンプルホールド回路６０２と、
ローパスフィルタ６０３と、出力負荷６０４とを備えて
いる。アナログ信号源６０１は、デジタル回路とＤＡ
（digital-to-analog ）変換器との等価回路であって、
周波数ｆb （＝１２５ｋＨｚ）、振幅Ｖa の正弦波電圧
信号を発生する交流信号源と、電圧ＶDD／２の直流電圧
源との直列回路である。サンプルホールド回路６０２
は、図１、図３、図５及び図８の構成を有するものであ
る。サンプリング周波数は２ＭＨｚである。ローパスフ
ィルタ６０３は、３本の抵抗６１１，６１２，６１３
と、３個のキャパシタ６１４，６１５，６１６と、１個
の演算増幅器６１７とで構成されたバターワース（Butt
erworth ）型のフィルタであって、カットオフ周波数は
２５０ｋＨｚである。サンプルホールド回路６０２の入
力電圧Ｖinはアナログ信号源６０１から供給され、該サ
ンプルホールド回路６０２の出力電圧Ｖout はローパス
フィルタ６０３へ供給される。ローパスフィルタ６０３
の中の２個のキャパシタ６１４，６１５の各々の一端
は、電圧ＶDD／２を有する定電位線に接続されている。
出力負荷６０４は、ローパスフィルタ６０３の出力電圧
ＶL で周波数２００ＭＨｚのキャリア信号を変調するた
めの回路の等価回路であって、インピーダンスＺL で表
わされている。
ルド回路の応用例を図６に示す。図６の例は、デジタル
通信用モデム回路のベースバンド処理部であって、アナ
ログ信号源６０１と、サンプルホールド回路６０２と、
ローパスフィルタ６０３と、出力負荷６０４とを備えて
いる。アナログ信号源６０１は、デジタル回路とＤＡ
（digital-to-analog ）変換器との等価回路であって、
周波数ｆb （＝１２５ｋＨｚ）、振幅Ｖa の正弦波電圧
信号を発生する交流信号源と、電圧ＶDD／２の直流電圧
源との直列回路である。サンプルホールド回路６０２
は、図１、図３、図５及び図８の構成を有するものであ
る。サンプリング周波数は２ＭＨｚである。ローパスフ
ィルタ６０３は、３本の抵抗６１１，６１２，６１３
と、３個のキャパシタ６１４，６１５，６１６と、１個
の演算増幅器６１７とで構成されたバターワース（Butt
erworth ）型のフィルタであって、カットオフ周波数は
２５０ｋＨｚである。サンプルホールド回路６０２の入
力電圧Ｖinはアナログ信号源６０１から供給され、該サ
ンプルホールド回路６０２の出力電圧Ｖout はローパス
フィルタ６０３へ供給される。ローパスフィルタ６０３
の中の２個のキャパシタ６１４，６１５の各々の一端
は、電圧ＶDD／２を有する定電位線に接続されている。
出力負荷６０４は、ローパスフィルタ６０３の出力電圧
ＶL で周波数２００ＭＨｚのキャリア信号を変調するた
めの回路の等価回路であって、インピーダンスＺL で表
わされている。
【００３４】ローパスフィルタ６０３の出力電圧ＶL の
うち、周波数ｆb の成分以外の高調波成分は変調歪とな
る。出力電圧ＶL の歪解析結果を図７に示す。図１、図
３及び図５に示すサンプルホールド回路を用いた場合に
は、図８のサンプルホールド回路よりも低歪の出力電圧
を得ることができる。また、図１及び図３のサンプルホ
ールド回路と図５のサンプルホールド回路とを比較する
と、図５のサンプルホールド回路を用いた方が、歪の主
要成分である２次、３次高調波を低減でき、したがって
全高調波歪率ＴＨＤ（total harmonic distortion ）を
低減できることが分かる。
うち、周波数ｆb の成分以外の高調波成分は変調歪とな
る。出力電圧ＶL の歪解析結果を図７に示す。図１、図
３及び図５に示すサンプルホールド回路を用いた場合に
は、図８のサンプルホールド回路よりも低歪の出力電圧
を得ることができる。また、図１及び図３のサンプルホ
ールド回路と図５のサンプルホールド回路とを比較する
と、図５のサンプルホールド回路を用いた方が、歪の主
要成分である２次、３次高調波を低減でき、したがって
全高調波歪率ＴＨＤ（total harmonic distortion ）を
低減できることが分かる。
【００３５】なお、図５のサンプルホールド回路におい
て、互いに逆並列に接続された２個のＭＩＳキャパシタ
でホールドキャパシタ１０２とリンギングキャンセル回
路のキャパシタ５０２とをそれぞれ構成し、かつ両キャ
パシタ１０２，５０２の各々の一端の電圧をＶDD／２に
設定してもよい。
て、互いに逆並列に接続された２個のＭＩＳキャパシタ
でホールドキャパシタ１０２とリンギングキャンセル回
路のキャパシタ５０２とをそれぞれ構成し、かつ両キャ
パシタ１０２，５０２の各々の一端の電圧をＶDD／２に
設定してもよい。
【００３６】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ボルテージフォロア形式の演算増幅器の非反転入力
線と定電位線との間に、ホールドキャパシタと並列に、
抵抗とキャパシタとを直列接続してなるリンギングキャ
ンセル回路を挿入した構成を採用したので、演算増幅器
の非反転入力線と反転入力線との間に寄生容量が存在し
ても、また該演算増幅器のＧＢ積をあまり大きくしなく
とも、サンプルホールド回路の出力電圧が短いサンプリ
ング期間内に安定する。したがって、高速、高精度、か
つ低消費電力のサンプルホールド回路を実現できる効果
がある。このサンプルホールド回路は、アナログ信号処
理のための半導体集積回路に用いられるサンプルホール
ド回路として極めて有用である。
ば、ボルテージフォロア形式の演算増幅器の非反転入力
線と定電位線との間に、ホールドキャパシタと並列に、
抵抗とキャパシタとを直列接続してなるリンギングキャ
ンセル回路を挿入した構成を採用したので、演算増幅器
の非反転入力線と反転入力線との間に寄生容量が存在し
ても、また該演算増幅器のＧＢ積をあまり大きくしなく
とも、サンプルホールド回路の出力電圧が短いサンプリ
ング期間内に安定する。したがって、高速、高精度、か
つ低消費電力のサンプルホールド回路を実現できる効果
がある。このサンプルホールド回路は、アナログ信号処
理のための半導体集積回路に用いられるサンプルホール
ド回路として極めて有用である。
【図１】本発明の第１の実施例に係るサンプルホールド
回路の回路図である。
回路の回路図である。
【図２】（ａ）はステップ応答を調べるための図１の回
路の入力電圧の波形図、（ｂ）は該入力電圧に対応した
図１の回路の出力電圧波形を図８の回路の出力電圧波形
とともに示す図、（ｃ）は図１の回路のサンプリングク
ロックの波形図である。
路の入力電圧の波形図、（ｂ）は該入力電圧に対応した
図１の回路の出力電圧波形を図８の回路の出力電圧波形
とともに示す図、（ｃ）は図１の回路のサンプリングク
ロックの波形図である。
【図３】本発明の第２の実施例に係るサンプルホールド
回路の回路図である。
回路の回路図である。
【図４】図３中のホールドキャパシタの構造を示す断面
図である。
図である。
【図５】本発明の第３の実施例に係るサンプルホールド
回路の回路図である。
回路の回路図である。
【図６】図１、図３、図５及び図８の回路の応用例を示
す回路図である。
す回路図である。
【図７】図６の応用例におけるローパスフィルタの出力
電圧の歪解析結果を示す図である。
電圧の歪解析結果を示す図である。
【図８】従来のサンプルホールド回路の回路図である。
１０１ アナログスイッチ １０２ ホールドキャパシタ １０３ 演算増幅器 １０５ リンギングキャンセル回路の抵抗 １０６ リンギングキャンセル回路のキャパシタ １０７ リンギングキャンセル回路 ３０１ ホールドキャパシタ ３０２ リンギングキャンセル回路のキャパシタ ４０１ 第１のＭＩＳキャパシタ ４０２ 第２のＭＩＳキャパシタ ５０１ 第１のリンギングキャンセル回路の抵抗 ５０２ 第１のリンギングキャンセル回路のキャパシタ ５０３ 第１のリンギングキャンセル回路 ５０４ 第２のリンギングキャンセル回路のアナログス
イッチ ５０５ 第２のリンギングキャンセル回路のキャパシタ ５０６ 第２のリンギングキャンセル回路 ６０１ アナログ信号源 ６０２ サンプルホールド回路 ６０３ ローパスフィルタ ６０４ 出力負荷
イッチ ５０５ 第２のリンギングキャンセル回路のキャパシタ ５０６ 第２のリンギングキャンセル回路 ６０１ アナログ信号源 ６０２ サンプルホールド回路 ６０３ ローパスフィルタ ６０４ 出力負荷
Claims (8)
- 【請求項１】 ２個の端子を有しかつ一方の端子が信号
入力線に接続されたアナログスイッチと、 前記アナログスイッチの他方の端子に接続された非反転
入力線を有するボルテージフォロア形式の演算増幅器
と、 前記演算増幅器の非反転入力線と定電位線との間に挿入
されたホールドキャパシタと、 前記演算増幅器の非反転入力線と前記定電位線との間に
挿入されたリンギングキャンセル回路とを備え、 前記リンギングキャンセル回路は抵抗とキャパシタとを
直列接続してなることを特徴とするサンプルホールド回
路。 - 【請求項２】 請求項１記載のサンプルホールド回路に
おいて、 前記アナログスイッチと前記演算増幅器とは各々複数の
ＭＯＳトランジスタで構成されたことを特徴とするサン
プルホールド回路。 - 【請求項３】 請求項１記載のサンプルホールド回路に
おいて、 前記定電位線は接地電圧を有することを特徴とするサン
プルホールド回路。 - 【請求項４】 請求項１記載のサンプルホールド回路に
おいて、 前記信号入力線は電源電圧と接地電圧との間の信号電圧
範囲を有し、 前記定電位線は前記電源電圧の２分の１の電圧を有する
ことを特徴とするサンプルホールド回路。 - 【請求項５】 請求項４記載のサンプルホールド回路に
おいて、 前記ホールドキャパシタは互いに逆並列に接続された２
個のＭＩＳキャパシタで構成されたことを特徴とするサ
ンプルホールド回路。 - 【請求項６】 請求項４記載のサンプルホールド回路に
おいて、 前記リンギングキャンセル回路のキャパシタは互いに逆
並列に接続された２個のＭＩＳキャパシタで構成された
ことを特徴とするサンプルホールド回路。 - 【請求項７】 請求項１記載のサンプルホールド回路に
おいて、 前記信号入力線と前記演算増幅器の非反転入力線との間
に挿入された他のリンギングキャンセル回路を更に備
え、 前記他のリンギングキャンセル回路はアナログスイッチ
とキャパシタとを直列接続してなることを特徴とするサ
ンプルホールド回路。 - 【請求項８】 請求項７記載のサンプルホールド回路に
おいて、 前記他のリンギングキャンセル回路のアナログスイッチ
は複数のＭＯＳトランジスタで構成されたことを特徴と
するサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7077756A JP2880422B2 (ja) | 1994-04-14 | 1995-04-03 | サンプルホールド回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-75854 | 1994-04-14 | ||
| JP7585494 | 1994-04-14 | ||
| JP7077756A JP2880422B2 (ja) | 1994-04-14 | 1995-04-03 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832373A true JPH0832373A (ja) | 1996-02-02 |
| JP2880422B2 JP2880422B2 (ja) | 1999-04-12 |
Family
ID=26417014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7077756A Expired - Fee Related JP2880422B2 (ja) | 1994-04-14 | 1995-04-03 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880422B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810700A3 (en) * | 1996-05-03 | 1999-06-02 | Xerox Corporation | On-chip high frequency damping for driver chips |
| US7453386B2 (en) | 2006-08-02 | 2008-11-18 | Samsung Electronics Co., Ltd. | Digital to analog converter and source driver |
| JP2010096696A (ja) * | 2008-10-20 | 2010-04-30 | Toyota Central R&D Labs Inc | ホールド回路 |
| JP2013207696A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプル・ホールド回路 |
| JP2015138560A (ja) * | 2014-01-20 | 2015-07-30 | 株式会社デンソー | 電子装置 |
| CN108933520A (zh) * | 2018-07-19 | 2018-12-04 | 启攀微电子（上海）有限公司 | 一种超低功耗dcdc开关电源 |
-
1995
- 1995-04-03 JP JP7077756A patent/JP2880422B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810700A3 (en) * | 1996-05-03 | 1999-06-02 | Xerox Corporation | On-chip high frequency damping for driver chips |
| US7453386B2 (en) | 2006-08-02 | 2008-11-18 | Samsung Electronics Co., Ltd. | Digital to analog converter and source driver |
| JP2010096696A (ja) * | 2008-10-20 | 2010-04-30 | Toyota Central R&D Labs Inc | ホールド回路 |
| JP2013207696A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプル・ホールド回路 |
| JP2015138560A (ja) * | 2014-01-20 | 2015-07-30 | 株式会社デンソー | 電子装置 |
| CN108933520A (zh) * | 2018-07-19 | 2018-12-04 | 启攀微电子（上海）有限公司 | 一种超低功耗dcdc开关电源 |
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| Publication number | Publication date |
|---|---|
| JP2880422B2 (ja) | 1999-04-12 |
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