JPH0832632A

JPH0832632A - 伝送方式及びその装置

Info

Publication number: JPH0832632A
Application number: JP6163495A
Authority: JP
Inventors: Shigeru Okita; 茂沖田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-15
Filing date: 1994-07-15
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】本発明は、訂正能力とハード実現に関し優れ
たインタリーブ方式を提供することのできる伝送方式及
びその装置を提供することを目的とする。【構成】ＦＥＣ符号化方式が適用される伝送方式であ
って、前記ＦＥＣ符号化方式におけるＦＥＣ符号化後の
シンボル列を順次、マトリクス状に配置してインタリー
ブ・ブロックを構成しインタリーブを施す際に、前記シ
ンボル列を順次、当該インタリーブ・ブロックについて
斜行して配置していくことを要旨とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たたみ込み符号化或い
はトレリス符号化変調方式と組み合わせて用いるインタ
リーブ方式及び誤り検出方法が適用される伝送方式及び
その装置に関するものである。

【０００２】

【従来の技術】一般的に、ディジタル化された映像や音
声の情報を伝送する場合、伝送路で発生した雑音等の影
響を受けて伝送誤りが生じることがある。この伝送誤り
の生じた映像等の情報を復元するのに誤り訂正の技術が
用いられる。例えば、たたみ込み符号化変調方式或いは
トレリス符号化変調（Trellis Coded-Modulation、以下
ＴＣＭ）方式は、一般に、ランダム性の雑音に対する誤
り訂正用に用いられる。これら両符号化変調方式は、バ
ースト性の雑音に対する誤り特性においてリード・ソロ
モン（以下、単にＲＳと略記する）符号などと比較し、
やや劣っている。これらの対策として、たたみ込み符号
化シンボル単位或いはトレリス符号化シンボル単位（以
下、これらを単に符号化シンボル単位という）でのイン
タリーブが用いられる。

【０００３】このようなインタリーブを用いるときの送
受信装置の構成を図１３に示す全体のブロック図を参照
して説明する。前記インタリーブ方式として、最も一般
的で単純なものは図１４に示すタイプである（尚、図
中、符号Ｄは図の繁雑化を避けるために一部省略し
た）。この図１４に示す例は、インタリーブの深さが、
ｎi ＝３シンボルであり、ｎi 行×ｎi 列のインタリー
ブ・ブロックを単位として、インタリーブを実現する。
また、インタリーブ後のデータ列は図１５に示すように
なり、隣の符号化シンボルは、インタリーブ・ブロック
の境目（図中、Ａで示す）を除き、ｎi シンボル以上の
距離を確保し得る。

【０００４】従って、元の隣の符号化シンボルはｎi シ
ンボル以上、離間して位置することになり、伝送路上で
ｎi シンボルまでのバーストエラーは、デ・インタリー
ブ後にはランダム化され、ビタビ復号或いはトレリス復
号の誤り訂正特性が改善される。

【０００５】インタリーブ或いはデ・インタリーブの回
路構成例を図１６に示す。この図１６に示す回路は、読
み出しアドレスＲＡと書き込みアドレスＷＡとを交互に
ＲＡＭ１０３ｃに与え、インタリーブ後、或いはデ・イ
ンタリーブ後のデータを出力するものである。図１７に
示すように、１つの符号化シンボルの期間に読み出した
後、書き込むようにＲＡＭ１０３ｃの制御を行うと、デ
・インタリーブに必要なメモリは図１８に示す構成とな
る。これにより、最低（ｎi ×ｎi −１）シンボル分の
メモリで実現できる。

【０００６】デ・インタリーブにおけるＲＡＭ制御のタ
イミング例を図１５に示す。簡便のためＲＡＭのアドレ
スをインタリーブ・マトリックスの行と列に対応させ、
それぞれ行アドレス、列アドレスとする。この例は、デ
・インタリーブ回路の遅延量を最小化したもので、９シ
ンボル（＝ｎi ×ｎi シンボル）に一度、ＲＡＭ出力選
択信号は‘０’になり、図１６において、データ入力が
そのままデータ出力として出力される。

【０００７】また受信側では、デ・インタリーブを行う
場合に、そのインタリーブ・ブロック同期を確定する必
要がある。即ち、インタリーブ・ブロックの先頭位置
が、デ・インタリーブのためのアドレス制御の先頭位置
と一致しないと、デ・インタリーブが正しく行われない
からである。

【０００８】このインタリーブ・ブロック同期を行うた
めの全体構成図を図１９に示す。この図１９は、誤り訂
正符号を用いて受信側で誤り訂正を行う前方向誤り訂正
（Forward Error Correction；ＦＥＣと略記する）方式
において、ＦＥＣ復号前のデータとＦＥＣ復号後のデー
タ列との相関をとることで誤り率を推定するものであ
る。この場合、誤り率が予め推定された値を越えたとき
に同期はずれと判定する。この同期はずれは、Ｃ／Ｎ
（搬送波対雑音比）が十分とれているときには、インタ
リーブ・ブロック同期がとれていないときに起こる。同
期はずれが起こったときには、アドレス発生のタイミン
グを、１シンボル分ずらして改めて誤り率を検出し、判
定する。このようにして、誤り率が予め指定した値より
小となるまで繰り返し、同期確立を実現する（いわゆる
シンボル・シフト法）。

【０００９】なお、誤り率の検出は、例えば図２０に示
す構成によって実現される。この図２０に示す構成は、
たたみ込み符号化／ビタビ復号の例で（符号化率１／
２）、変調はＢＰＳＫであり、軟判定復調データの２シ
ンボル分によりビタビ復号が施される。この軟判定復調
データの上位１bit は硬判定データである。この硬判定
データ２bit から簡易復号が施され（例えば、特開平５
−２４４０１９号公報参照）、ビタビ復号にかかる時間
分と合わせるための遅延が施される。次に、ビタビ復号
後のデータ列と比較される。このとき、Ｃ／Ｎがある程
度とれているときには、ビタビ復号後のデータ列の誤り
率は、簡易復号後のデータ列の誤り率に比べ、十分小さ
いので、簡易復号後のデータ列の誤り率そのものにな
る。簡易復号後のデータ列の誤り率とビタビ復号後の誤
り率には相関関係があるので、ビタビ復号後のデータ列
の誤り率を推定することができる。

【００１０】

【発明が解決しようとする課題】しかしながら、図１４
に示すインタリーブ方式では、インタリーブ・ブロック
の境目（図１５に示すＡ）ではインタリーブ後のデータ
列でも隣のシンボル同士が連続してしまい、バーストエ
ラーをランダム化できない。

【００１１】この図１４のインタリーブ方式に対し、前
記シンボル・シフト法によるインタリーブ・ブロックの
同期確立を行う場合には、最悪８回（＝ｎi ×ｎi −１
回）のシフト操作と誤り率検出が必要であり、処理に時
間がかかることになる。例えば、ｎi ＝１０のときは最
悪９９回のシフト操作を要する。また、誤り率の検出の
ためには、図２０に示すような簡易復号器４７０が必要
である。

【００１２】さらに、たたみ込み符号化或いはトレリス
符号化を内符号として、外符号にＲＳ符号等と組み合わ
せるときに、例えば外符号の１符号化シンボルの構成ビ
ット数が１バイトのとき、バイト同期をとって１バイト
単位で出力する必要があるため、バイト同期をとるため
の手段が必要とされた。

【００１３】本発明は、上記課題に鑑みてなされたもの
で、訂正能力とハード実現に関し優れたインタリーブ方
式を提供することのできる伝送方式及びその装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
本願第１の発明は、ＦＥＣ符号化方式が適用される伝送
方式であって、前記ＦＥＣ符号化方式におけるＦＥＣ符
号化後のシンボル列を順次、マトリクス状に配置してイ
ンタリーブ・ブロックを構成しインタリーブを施す際
に、前記シンボル列を順次、当該インタリーブ・ブロッ
クについて斜行して配置していくことを要旨とする。

【００１５】すなわち、所要のインタリーブの深さがｎ
i シンボルのとき、入力のデータシンボル列を（ｎi ＋
１）シンボルで区切ってインタリーブ・ブロックを構成
して図１に示す斜めインタリーブを施すことで、インタ
リーブ後のデータすべてに渡って、距離ｎi のインタリ
ーブを実現する方式である。

【００１６】具体的には、たたみ込み符号化或いはトレ
リス符号化変調方式によるＦＥＣ符号化方式が適用され
る伝送方式であって、前記ＦＥＣ符号化後のシンボル列
（以下ＦＥＣ符号化シンボル列とする）を（ｎi ＋１）
シンボル毎に区切ってインタリーブ・ブロックを構成
し、前記インタリーブ・ブロックについて斜めの配置を
施し、インタリーブ・マトリックスを構成してインタリ
ーブを施し、インタリーブの深さをｎi シンボルとした
インタリーブシンボル列を送出し、受信側では前記イン
タリーブ・シンボル列に対応するデータ列に、送信側と
は逆の操作（デ・インタリーブ）を施して、ＦＥＣ復号
（ビタビ復号或いはトレリス復号）を行うと良い。

【００１７】また、本願第２の発明は、ＦＥＣ符号化方
式が適用される伝送方式であって、送信側で、ｎout ビ
ット単位で入力される入力シンボル列にｎout からｍ0
への速度変換を行ってｍ0 ビット毎にＦＥＣ符号化を施
し、このＦＥＣ符号化によって得られたシンボル列をｎ
s シンボル毎に区切ってインタリーブ・ブロックを構成
しインタリーブを施してインタリーブ・シンボル列を送
出し、受信側では受信される前記インタリーブ・シンボ
ル列に対応するデータ列に、デ・インタリーブ及びＦＥ
Ｃ復号を施して、１シンボル当りｍ0 ビットを含むＦＥ
Ｃ復号後のシンボル列を得た後、ｍ0 からｎout への速
度変換を施してｎout ビット単位で出力するときに、前
記ｎs とｍ0 とｎout とを、ｎs とｍ0 との積がｎout
で割り切れるように設定することを要旨とする。

【００１８】すなわち、受信側のＦＥＣ復号器の出力に
速度変換を施してｎout ビット単位で出力するときは、
ＦＥＣ復号後のデータ列の復号単位がｍ0 ビットである
ときに、インタリーブ・ブロック長を（ビット数表現
で）ｍ0 とｎout の公倍数とする。これはインタリーブ
・ブロック長がｎs シンボルであるとき、ｎs ×ｍ0 が
ｎout で割り切れるように選ぶということである。

【００１９】具体的には、たたみ込み符号化或いはトレ
リス符号化変調方式によるＦＥＣ符号化方式が適用され
る伝送方式であって、ｎout ビット単位で入力される入
力シンボル列をｎout →ｍ0 速度変換を行って、ｍ0 ビ
ット毎にＦＥＣ符号化を施し、前記ＦＥＣ符号化シンボ
ル列ｎs シンボル毎に区切ってインタリーブ・ブロック
を構成し、このインタリーブ・ブロックを単位としてイ
ンタリーブ・マトリックスを構成し、インタリーブを施
してインタリーブ・シンボル列を送出し、受信側では前
記インタリーブ・シンボル列に対応するデータ列に送信
側とは逆の操作、すなわちデ・インタリーブを施して、
ＦＥＣ復号を施して１シンボル当りｍ0ビットを含むＦ
ＥＣ復号後のシンボル列（以下ＦＥＣ復号シンボル列）
を得て、ｍ0 →ｎout 速度変換を施してｎout ビット単
位で出力するときに、ｎs ×ｍ0がｎout で割り切れる
ようにすると良い。

【００２０】また、本願第３の発明は、前記請求項２記
載のインタリーブ・ブロックを構成しインタリーブを施
す際に、シンボル列を順次、当該インタリーブ・ブロッ
クについて斜行して配置していくことを要旨とする。

【００２１】また、本願第４の発明は、ＦＥＣ符号化方
式が適用される符号化装置であって、たたみ込み符号化
変調方式或いはトレリス符号化変調方式による符号化を
施すＦＥＣ符号化手段と、このＦＥＣ符号化手段で符号
化して得られたシンボル列を順次、斜行して配置してイ
ンタリーブ・ブロックを構成しインタリーブを施すイン
タリーブ手段とを有することを要旨とする。

【００２２】望ましくは、たたみ込み符号化変調方式或
いはトレリス符号化変調方式によるＦＥＣ符号化器と、
前記ＦＥＣ符号化シンボル列（ｎi ＋１）シンボル毎に
区切ってインタリーブ・マトリックスを構成し、前記イ
ンタリーブ・ブロックについて斜の配置を施し、インタ
リーブ・マトリックスを構成してインタリーブを施し、
インタリーブの深さをｎi シンボルとしたインタリーブ
・シンボル列を送出するインタリーブ手段とを有すると
良い。

【００２３】また、本願第５の発明は、ＦＥＣ符号化方
式が適用される符号化装置であって、ｎout ビット単位
で入力される入力シンボル列の速度変換をｎout からｍ
0 へ行う速度変換手段と、この速度変換手段から出力さ
れるシンボル列のｍ0 ビット毎にＦＥＣ符号化を施すＦ
ＥＣ符号化手段と、このＦＥＣ符号化手段から出力され
るＦＥＣ符号化シンボル列をｎs シンボル毎に区切って
インタリーブ・ブロックを構成し、このインタリーブ・
ブロックを単位としてインタリーブ・マトリックスを構
成し、インタリーブを施してインタリーブ・シンボル列
を送出するインタリーブ手段とを有し、前記ｎs とｍ0
とｎout が、それぞれｎs とｍ0 との積がｎout で割り
切れるように設定されることを要旨とする。

【００２４】望ましくは、入力シンボル列をｎout →ｍ
0 速度変換を行う速度変換回路と、ｍ0 ビット毎にＦＥ
Ｃ符号化を施すＦＥＣ符号化器と、前記ＦＥＣ符号化シ
ンボル列のｎs シンボル毎に区切ってインタリーブ・ブ
ロックを構成し、このインタリーブ・ブロックを単位と
してインタリーブ・マトリックスを構成し、インタリー
ブを施してインタリーブ・シンボル列を送出するインタ
リーブ回路とから構成されるとき、上記符号のそれぞれ
について、ｎs ×ｍ0 がｎout で割り切れるようにする
と良い。

【００２５】また、本願第６の発明は、前記請求項５記
載のインタリーブ手段が、インタリーブ・ブロックを構
成しインタリーブを施す際に、シンボル列を順次、当該
インタリーブ・ブロックについて斜行して配置していく
ことを要旨とする。

【００２６】また、本願第７の発明は、ＦＥＣ符号化方
式におけるＦＥＣ符号化で得られたＦＥＣ符号化シンボ
ル列を順次、斜行して配置してインタリーブ・ブロック
を構成しインタリーブを施したインタリーブ・シンボル
列を受信し復号する復号装置であって、前記インタリー
ブ・シンボル列に対応するデータ列にデ・インタリーブ
を施すデ・インタリーブ手段と、このデ・インタリーブ
手段の出力に対してＦＥＣ符号化方式における復号を施
すＦＥＣ復号手段と、前記デ・インタリーブ手段の出力
とＦＥＣ復号手段の出力を入力してＦＥＣ復号の誤り率
を検出すると共に、この検出された誤り率に対応して同
期フラグを出力する誤り率検出手段とを有し、前記デ・
インタリーブ手段は誤り率検出手段から出力される同期
フラグが非同期状態を示すときには、デ・インタリーブ
のタイミングをずらしてインタリーブ・ブロックの同期
を確立することを要旨とする。

【００２７】望ましくは、たたみ込み符号化或いはトレ
リス符号化変調方式によるＦＥＣ符号化方式について、
前記ＦＥＣ符号化後のシンボル列（以下ＦＥＣ符号化シ
ンボル列とする）を（ｎi ＋１）シンボル毎に区切って
インタリーブ・ブロックを構成し、前記インタリーブ・
ブロックについて斜めの配置を施し、インタリーブ・マ
トリックスを構成してインタリーブを施し、インタリー
ブの深さをｎi シンボルとしたインタリーブ・シンボル
列を受信復号する復号装置において、受信側では前記イ
ンタリーブ・シンボル列に対応するデータ列にデ・イン
タリーブ、送信側とは逆の操作を施すデ・インタリーブ
手段と、ＦＥＣ復号器と、ＦＥＣ復号の誤り率を検出推
定する誤り率検出手段とから構成され、前記誤り率検出
手段は、前記誤り率が予め指定した一定の値を越えるか
越えないかを判定する機能を備えてこれを示す同期フラ
グを出力し、前記デ・インタリーブ回路は前記同期フラ
グが非同期状態を示すときには、デインタリーブのタイ
ミングをずらす（いわゆるシンボル・シフト法）ことで
インタリーブ・ブロックの同期を確立する様にすると良
い。

【００２８】また、本願第８の発明は、ｎout ビット単
位で入力される入力シンボル列にｎout からｍ0 への速
度変換を行ってｍ0 ビット毎にＦＥＣ符号化を施し、こ
のＦＥＣ符号化によって得られたシンボル列をｎs シン
ボル毎に区切ってインタリーブ・ブロックを構成しイン
タリーブを施したインタリーブ・シンボル列を受信し復
号する復号装置であって、前記インタリーブ・シンボル
列に対応するデータ列にデ・インタリーブを施すデ・イ
ンタリーブ手段と、このデ・インタリーブ手段の出力に
ＦＥＣ復号を施して１シンボル当りｍ0 ビットを含むＦ
ＥＣ復号シンボル列を得るＦＥＣ復号手段と、このＦＥ
Ｃ復号手段の出力にｍ0 からｎout への速度変換を施し
てｎout ビット単位で出力する速度変換手段と、前記デ
・インタリーブ手段の出力とＦＥＣ復号手段の出力を入
力してＦＥＣ復号の誤り率を検出すると共に、この検出
された誤り率に対応して同期フラグを出力する誤り率検
出手段とを有し、前記デ・インタリーブ手段は前記誤り
率検出手段から出力される同期フラグが非同期状態を示
すときには、デインタリーブのタイミングをずらしてイ
ンタリーブ・ブロックの同期を確立すると共に、前記速
度変換手段は同期確立に基づくインタリーブ・ブロック
周期のタイミングによって速度変換を行い、かつ前記ｎ
s とｍ0 とｎout が、それぞれｎs とｍ0 との積がｎou
t で割り切れるように設定されることを要旨とする。

【００２９】また、本願第９の発明は、前記請求項８記
載のデ・インタリーブ手段が、ＦＥＣ符号化手段で符号
化して得られたシンボル列を順次、斜行して配置してイ
ンタリーブ・ブロックを構成しインタリーブが施された
インタリーブ・シンボル列に対応するデータ列にデ・イ
ンタリーブを施すことを要旨とする。

【００３０】また、本願第１０の発明は、前記請求項７
又は８記載の誤り率検出手段が、ＦＥＣ復号シンボルを
ビタビ復号して得られたビタビ復号ビットをたたみ込み
符号化した符号化ビットの全部、またはその一部を出力
するたたみ込み符号化回路と、前記ＦＥＣ復号シンボル
を硬判定して硬判定符号化ビットを出力する硬判定回路
と、前記硬判定符号化ビットを前記ビタビ復号にかかる
時間分だけ遅延させる遅延回路と、この遅延回路から出
力される硬判定符号化ビットと前記たたみ込み符号化回
路から出力される符号化ビットの不一致数を計数して、
その不一致頻度から誤り率を推定して出力する比較判定
手段とを有することを要旨とする。

【００３１】すなわち、本願第１０の発明は、硬判定の
結果のたたみ込み符号化ビットに相当するビットの全部
または一部を、ビタビ復号にかかる時間分だけ遅延さ
せ、これと、ビタビ復号の結果を再度送信側と同じたた
み込み符号化することで再生復号された符号化ビットと
し、その全部または一部と比較判定手段によりその不一
致頻度を求めることで、ＦＥＣ復号の誤り率と推定する
ことを特徴とする。

【００３２】望ましくは、ＦＥＣ復号器の誤り率を検出
推定する誤り率検出手段が、ＦＥＣ復号シンボルのうち
のビタビ復号ビットをたたみ込み符号化することで復号
再生された符号化ビットの全部、またはその一部を出力
するたたみ込み符号化回路と、ＦＥＣ復号入力のシンボ
ルを硬判定し、前記復号再生された符号化ビットに相当
する硬判定符号化ビットを出力する硬判定回路と、前記
硬判定符号化ビットをビタビ復号にかかる時間分だけ遅
延させる遅延回路と、前記遅延回路と前記復号再生され
た符号化ビットの不一致数をカウントしてその不一致頻
度を求めて前記誤り率を推定して出力する比較判定手段
とから構成されると良い。

【００３３】また、本願第１１の発明は、前記請求項１
０記載の比較判定手段が、予め指定される値を閾値とし
て、不一致頻度または推定された誤り率が、当該閾値を
越えるか否かを判定して同期状態を示す同期フラグを出
力することを要旨とする。

【００３４】また、本願第１２の発明は、前記請求項１
１記載の比較判定手段が、予め指定される値として異な
る２種類の閾値を用意し、非同期状態と同期状態により
これら閾値を適宜切り換えることを要旨とする。

【００３５】また、本願第１３の発明は、前記請求項７
又は８又は９又は１０又は１１又は１２記載のＦＥＣ復
号手段が、内符号としてのたたみ込み符号化変調方式或
いはトレリス符号化変調方式と、外符号としてのブロッ
ク符号とを組み合わせた連接符号化に対するものであっ
て、前記誤り率検出手段から出力された同期フラグを外
側ブロック符号の消失フラグとして外側ＦＥＣ復号の際
に消失訂正を行うことを要旨とする。

【００３６】望ましくは、たたみ込み符号化変調方式或
いはトレリス符号化変調方式を内符号として、外符号に
ブロック符号を組み合わせた連接符号化に対するＦＥＣ
復号器について、内側ＦＥＣ復号器と、その誤り率の検
出推定を行う誤り率検出手段と、外側ＦＥＣ復号器とか
ら構成され、前記誤り率検出手段の出力の同期フラグを
外側ブロック符号の消失フラグとして外側ＦＥＣ復号器
が消失訂正を行うようにすると良い。

【００３７】

【作用】本願第１の発明の伝送方式及び本願第４の発明
の符号化装置及び本願第７の発明の復号装置は、ＦＥＣ
符号化方式におけるＦＥＣ符号化後のシンボル列を順
次、マトリクス状に配置してインタリーブ・ブロックを
構成しインタリーブを施す際に、前記シンボル列を順
次、当該インタリーブ・ブロックについて斜行して配置
していくことにより、インタリーブの深さｎｉに対し、
常にインタリーブの距離を確保することができ、受信側
では、インタリーブ・ブロックが（ｎi ＋１）なので最
悪でもｎi 回のシフト操作と誤り検出によりインタリー
ブ・ブロック同期確立を実現でき、従来の方式に対し約
１／ｎi のスピードが実現できる。

【００３８】本願第２の発明の伝送方式及び本願第５の
発明の符号化装置及び本願第８の発明の復号装置は、送
信側では、ｎout ビット単位で入力される入力シンボル
列にｎout からｍ0 への速度変換を行ってｍ0 ビット毎
にＦＥＣ符号化を施したのち、このＦＥＣ符号化によっ
て得られたシンボル列をｎs シンボル毎に区切ってイン
タリーブ・ブロックを構成しインタリーブを施してイン
タリーブ・シンボル列を送出する。また受信側では受信
されるインタリーブ・シンボル列に対応するデータ列
に、デ・インタリーブ及びＦＥＣ復号を施して、１シン
ボル当りｍ0 ビットを含むＦＥＣ復号後のシンボル列を
得る。さらに、その後に、ｍ0 からｎoutへの速度変換
を施してｎout ビット単位で出力する。このとき、ｎs
とｍ0 とｎout とを、ｎs とｍ0 との積がｎout で割り
切れるように設定しておくことで、インタリーブ・ブロ
ック同期に含まれるＦＥＣ復号後のデータ列のビット数
がｎout で割切れることになり、速度変換のタイミング
をインタリーブ・ブロック同期のタイミングの速度変換
に流用することが可能となる。

【００３９】本願第３の発明の伝送方式及び本願第６の
発明の符号化装置及び本願第９の発明の復号装置は、イ
ンタリーブ・ブロックを構成しインタリーブを施す際
に、シンボル列を順次、当該インタリーブ・ブロックに
ついて斜行して配置していくようにしたので、インタリ
ーブの距離及び同期確立の速度を確保することができる
と共に、速度変換のタイミングをインタリーブ・ブロッ
ク同期のタイミングの速度変換に流用することが可能と
なる。

【００４０】本願第７又は８又は９又は１０の発明の復
号装置にあっては、複雑な簡易復号なしに誤り率の検出
・推定を行うことができる。

【００４１】本願第１１の発明の復号装置は、比較判定
手段に予め指定される値を閾値として用意することによ
り、不一致頻度または推定された誤り率が、当該閾値を
越えるか否かを判定して、例えばこの閾値を越えたとき
に同期フラグを下げて非同期状態を示すことが可能とな
る。

【００４２】本願第１２の発明の復号装置は、比較判定
手段に異なる２種類の閾値を用意し、非同期状態と同期
状態によりこれら閾値を適宜切り換えることにより、ヒ
ステリシス特性を持たせることができ、同期フラグの発
生の安定化を計ることが可能となる。

【００４３】本願第１３の発明の復号装置は、ＦＥＣ復
号手段が、誤り率検出手段から出力された同期フラグを
外側ブロック符号の消失フラグとして外側ＦＥＣ復号の
際に消失訂正を行う。この消失訂正により、外側ＦＥＣ
復号の能力を一層高めることができる。

【００４４】

【実施例】以下、本発明に係る一実施例を図面を参照し
て説明する。まず、図１を参照して第１の実施例につい
て説明する。図１は本発明に係るインタリーブ・ブロッ
クの構成例を示す図であり、インタリーブの深さをｎi
＝３とするときの斜めインタリーブ方式を示すものであ
る。このとき、メモリ容量は、図２に示すように最低で
９シンボル（＝ｎi ×ｎi シンボル）分だけあれば、デ
・インタリーブが実現できる。このときのインタリーブ
後のデータ列を図３に示す。

【００４５】この図３からも明らかなように、本実施例
ではインタリーブ・ブロック（ブロックサイズ：４シン
ボル＝（ｎi ＋１）シンボル）の境目を含む全ての位置
で、ｎi （＝３）シンボル以上の距離が確保されてい
る。また、図３に示す読み出しアドレスと書き込みアド
レスについての一例を参照するに、デ・インタリーブが
正しく行われるためには、図１に示すインタリーブ・マ
トリックスにおける先頭行と、メモリの先頭行が一致し
ていれば良く、列方向には外れていても良い。例えば、
図４に示すように、図１に示す場合に比べて、１列ずれ
ていてもデータに対するメモリアドレスの列アドレスが
１列分ずれるだけであり、図５にも示されるように、デ
・インタリーブ後のデータ列には何等影響はない。した
がって、インタリーブ・ブロック同期に関する不確定性
は行方向のみで、４（＝ｎi ＋１）であり、図１９の構
成でシンボルシフト法により、インタリーブ・ブロック
同期確立を行うときには最悪で３（＝ｎi ）回のシフト
操作で同期が確立する。なお、誤り率検出の手段は、図
２０に示す構成のほか、ビタビ復号の最尤パスメトリッ
クから推定する方法もある。

【００４６】次に、第２の実施例について説明する。図
６は内符号としてトレリス符号化変調方式を適用し、外
符号としてＲＳ符号化変調方式を適用したときの、内側
ＦＥＣ符号化器周辺の構成例である。

【００４７】以下、簡単に構成を説明する。速度変換器
１１は、８bit →３bit の速度変換を行うものであり、
８bit のリード・ソロモン符号化データが入力される。
この速度変換器１１から出力されるトレリス符号化入力
情報シンボルはトレリス符号化器１３に入力される。こ
のトレリス符号化器１３は、たたみ込み符号化器１３１
及び信号配置分配器１３３により構成される。このトレ
リス符号化器１３の出力であるトレリス符号化変調シン
ボルＩi ，Ｑi は、それぞれインタリーブ手段１５に入
力され、インタリーブされた後、変調シンボルＩ，Ｑと
して、１６ＱＡＭ変調器へ出力される。また、速度変換
器１１とインタリーブ手段１５は、タイミング発生器１
７と接続され、同期が計られる。

【００４８】このような構成の内側ＦＥＣ符号化器で、
最もよく用いられるＲＳ符号の１符号化シンボル当りの
ビット数は８bit である。これに対し、この実施例にお
けるトレリス符号化変調方式は１６ＱＡＭを用いるもの
で、１つのトレリス符号化シンボル、即ち１つのトレリ
ス符号化変調シンボル当り４bit であり、含まれるトレ
リス符号化入力での情報ビットは３bit である。したが
って８bit →３bit の速度変換が必要とされる。

【００４９】インタリーブ・ブロックを８個のトレリス
符号化変調シンボルで構成すると、１つのインタリーブ
・ブロック当り、３×８＝２４bit のトレリス符号化入
力における情報ビットを含むことになる。これはＲＳ符
号化３シンボル分に相当する。そこで例えば、入力の各
ＲＳ符号化３シンボルが、各インタリーブ・ブロックに
ちょうど納まる様にタイミング発生回路１７は動作す
る。

【００５０】図７は、図６に対応する内側ＦＥＣ復号器
周辺の構成例である。以下、簡単に構成を説明する。デ
・インタリーブ手段２１は、デ・インタリーブを行うも
のであり、１６ＱＡＭ変調器から変調シンボルＩ，Ｑが
入力される。このデ・インタリーブ手段２１から出力さ
れるトレリス符号化変調シンボルＩi，Ｑi は、トレリ
ス復号器２３及び誤り率検出手段２７に入力される。こ
のトレリス復号器２３から出力されるトレリス復号シン
ボルは、速度変換器２５に入力されると共に、このトレ
リス復号シンボルの内、ビタビ復号ビットが誤り率検出
手段２７に入力される。誤り率検出手段２７から出力さ
れる同期フラグは、タイミング発生器２９に入力され、
デ・インタリーブ手段２１及び速度変換器２５の同期が
計られる。また、速度変換器２５では３bit →８bit の
速度変換が行われ、８bit のリード・ソロモン復号化デ
ータが出力される。

【００５１】このような構成の内側ＦＥＣ復号器におい
て、トレリス復号器２３から出力されるトレリス復号シ
ンボル３bit のうち、内部に含まれているビタビ復号の
復号ビットは１bit である。これとトレリス復号器２３
への入力のＩi データとＱiデータより誤り率検出手段
２７により誤り率を推定し、これが予め設定の値を越え
たときタイミング発生回路２９へ出力する同期フラグを
下げて非同期状態を示す。タイミング発生回路２９は、
この同期フラグを入力して、デ・インタリーブ手段２１
のタイミングを１シンボル分ずらす。これも誤り率が予
め指定の値より小さくなるまで繰り返す。

【００５２】デ・インタリーブ手段２１におけるタイミ
ング制御（アドレス制御）は、インタリーブ・ブロック
周期（８復調シンボル分）を含む。このとき、インタリ
ーブ・ブロック同期に含まれるトレリス復号シンボルは
同じく８シンボル分であるから２４bit 含まれることに
なる。ＲＳ復号入力データを１バイト単位で出力する際
に、前記取り決めによりこの１４bit の先頭から８bit
ずつ取り出す（３−８速度変換器２５による）ことによ
り、バイト同期手段を特に設けることなく、バイトの境
界を検出確定することが可能である。バイトの境界は、
必ずしもインタリーブ・ブロックの境界に一致させる必
要はなく、例えば１bit ずれていても構わない。送信側
と受信側との間での取り決めとして成立していればよ
い。

【００５３】また、内側ＦＥＣ復号シンボル単位が２bi
t の場合は、インタリーブ・ブロック長は４シンボルの
倍数でも可能である。このとき、例えばインタリーブ・
ブロック長を４シンボルとすると、インタリーブ・ブロ
ック同期の１同期中には、ＦＥＣ復号４シンボル＝８bi
t を含み、これをそのままＲＳ復号入力データとするこ
とができる。一般には内側ＦＥＣ復号単位がｍ0 ビット
のときは、インタリーブ・ブロック長がｎs に対してｎ
s ×ｍ0 が外側ＦＥＣ復号単位で割り切れればよい。

【００５４】図１の斜めのインタリーブを用いるときに
は、この条件、すなわち「内側ＦＥＣ復号単位がｍ0 ビ
ットのときは、インタリーブ・ブロック長がｎs に対し
てｎs ×ｍ0 が外側ＦＥＣ復号単位で割り切れればよ
い」を満たすインタリーブ・ブロック長ｎs に対し、イ
ンタリーブの深さは（ｎs −１）なので、所要のインタ
リーブの深さｎi に対し、ｎi ≦（ｎs −１）となるよ
うに選ぶ。

【００５５】図１４に示すタイプのインタリーブでも、
バイト同期確立が実現でき、インタリーブ・ブロック長
ｎs に対し、インタリーブの深さは√（ｎs ）なので、
所要のインタリーブの深さｎi に対しｎi ≦√（ｎs ）
となるように選ぶ。ただし、√（ｎs ）が整数でないと
きはインタリーブ・ブロックが正方形でなくてもよい
が、列数、行数ともにｎi 以上でなくてはならない。

【００５６】図８は内側ＦＥＣ復号単位が８（速度変換
出力単位）の約数でないとき前記、所要のインタリーブ
の深さｎi ＝５に対し、ｎs ＝５６が可能なインタリー
ブ・ブロック長の最小値である。

【００５７】図９は、米国特許４，５５９，６２５に記
載のインタリーブ方式を修正して本発明に応用した例を
示す。所要のｎi に対し、列方向に（ｎi ＋１）シンボ
ルのサブブロックを形成し、ｎi 行の斜めインタリーブ
を施してインタリーブ・ブロックを構成する。この方式
はメモリ最小化の効果がある。ｎs ＝５６（８の係数な
ので）でバイト同期に利用可能である。

【００５８】なお、図８及び図１０を比較して、同じイ
ンタリーブの深さｎi ＝７に対して、インタリーブブロ
ック長ｎs ＝５６である。インタリーブ・ブロック同期
確立の早さの点で、斜めのインタリーブが、さらに有利
であることが明らかである。

【００５９】次に第３の実施例について説明する。この
第３の実施例は誤り率の検出（推定）を図２０に示した
簡易復号器４７０を用いること無く実現するものであ
る。まず図１１を参照して、図２０に対応する本発明に
係る誤り率検出手段の構成を説明する。軟判定復調デー
タＤ₁、Ｄ₂がビタビ復号器２７４が入力されると共
に、この軟判定復調データＤ₁、Ｄ₂の上位１bit （硬
判定結果）が遅延回路２７１或いは遅延回路２７５に入
力される。また、ビタビ復号器２７４からビタビ復号デ
ータが出力として得られ、またこのビタビ復号データ
は、たたみ込み符号化器２７３にも出力される。このた
たみ込み符号化器２７３と前記遅延回路２７１或いは遅
延回路２７５の出力は、それぞれ比較判定手段２７２，
２７６に供給されて、比較及び判定が行われ、その判定
結果が同期フラグ及び誤り率出力として、出力される。

【００６０】この図１１に示す誤り率検出手段における
変調がＢＰＳＫのとき、復調シンボルの２シンボル分の
軟判定復調データＤ₁，Ｄ₂を用いてビタビ復号器２７
４においてビタビ復号が行われる。この得られたビタビ
復号データをたたみ込み符号化器２７３に供給して、再
度、たたみ込み符号化することで、復号された、たたみ
込み符号化ビットを再生する。

【００６１】一方、軟判定復調データＤ₁或いはＤ₂の
上位１bit は、硬判定結果であるから、これをビタビ復
号器２７４におけるビタビ復号に掛かる時間分だけ遅延
回路２７１或いは遅延回路２７５で遅延処理を施し、こ
れと先に求めた対応するたたみ込み符号化ビットと比較
して不一致ビット数をカウントして、その不一致ビット
発生の頻度を求め、誤り率を推定することができる。ま
た、Ｃ／Ｎが十分とれているときは、ビタビ復号ビット
の誤り率は硬判定ビットの誤り率に対して十分小さく無
視できる。したがって、前記不一致ビットの発生頻度は
硬判定ビットの誤り率に一致し、これからビタビ復号デ
ータの誤り率を推定することができる。

【００６２】図１２はトレリス符号化変調方式に対する
誤り率検出手段である。まず図１２を参照して構成を説
明する。５ビット軟判定復調データＩ，Ｑがそれぞれト
レリス復号器２３及び誤り率検出手段２７に入力され
る。このトレリス復号器２３は、非符号化ビット復号器
２３１、ビタビ復号器２３２及びたたみ込み符号化器２
３３で構成され、誤り率検出手段２７は硬判定回路２７
７、遅延回路２７８、比較判定手段２７９で構成され
る。

【００６３】トレリス復号器２３の内部のたたみ込み符
号化器２３３は、非符号化ビットの復号のためのもので
あり、この出力（再生された、たたみ込み符号化ビッ
ト）を誤り率の検出に利用できる。

【００６４】また、トレリス復号器２３へ入力される軟
判定復調データＩ，Ｑは、Ｉ／Ｑ軸のマッピングに直接
対応した配置データであるので、たたみ込み符号化ビッ
トの硬判定には、硬判定回路が必要となる。これはＲＯ
Ｍを用いたデコーダで実現できる。

【００６５】また、第１の実施例及び第２の実施例にお
いて、前記不一致頻度が予め指定の値を越えたとき同期
フラグを下げて非同期状態を示すことが可能である。こ
れを、図７のインタリーブ・ブロック同期の確立に用い
ることができる。

【００６６】また、前記予め指定の値を２種類用意して
おき、ランダム非同期状態になったときは、低い方の値
に設定するようにしてヒステリシス特性を持たせること
で、同期フラグの発生の安定化を実現できる。

【００６７】また、前記比較判定に用いるたたみ込み符
号化ビットは全ビットを用いてもよいが、図１１の遅延
回路２７１、比較判定手段２７２、図１２に示すように
一部のビットを用いた方が遅延回路の規模が少なくてす
む。

【００６８】上記各実施例では、それぞれ、たたみ込み
符号化率がｒ＝１／２の場合を示したが、ｒ＝２／３等
の符号化率の場合であっても適用が可能であるのは明ら
かである。さらに、前記同期フラグが非同期状態を示し
ているときは、トレリス復号シンボルの信頼性が低いの
で、これを外符号の消失フラグとして利用することも可
能である。また、バイト同期は、ＦＥＣ復号後のデータ
をＡＴＭに接続するときにも必要な場合がある。

【００６９】上述したように、上記各実施例によれば、
斜めインタリーブによる、インタリーブ・ブロックの境
い目でもインタリーブの距離をとることができ、同期確
立のスピードアップを実現することができる。また、イ
ンタリーブ・ブロックのタイミングをＦＥＣ復号出力後
の速度変換に利用してその出力同期と兼用することを可
能とするものである。さらには、誤り率の検出推定が簡
易復号回路なしで実現されるものである。

【００７０】

【発明の効果】以上説明したように本発明は、訂正能力
とハード実現に関し優れたインタリーブ方式を提供し得
るものである。

【図面の簡単な説明】

【図１】本発明に係るインタリーブ・ブロックの構成例
を示す図である。

【図２】図１に示したインタリーブ・ブロックのアドレ
スの例を示す図である。

【図３】図１に示したインタリーブ・ブロックに係るデ
・インタリーブのタイミングを示すタイミングチャート
である。

【図４】本発明に係りインタリーブ・ブロックのメモリ
とデータとの関係が一列ずれた場合を示す図である。

【図５】図４に示したインタリーブ・ブロックに係るデ
・インタリーブのアドレス発生タイミングを示すタイミ
ングチャートである。

【図６】本発明に係り内側ＦＥＣ符号化器を含む一実施
例の構成を示すブロック図である。

【図７】本発明に係り内側ＦＥＣ符号化器を含む一実施
例の構成を示すブロック図である。

【図８】本発明に係りバイト同期に利用可能なインタリ
ーブ・ブロックの一実施例の構成例を示す図である。

【図９】本発明に係りバイト同期に利用可能なインタリ
ーブ・ブロックの一実施例の構成例を示す図である。

【図１０】本発明に係りバイト同期に利用可能なインタ
リーブ・ブロックの一実施例の構成例を示す図である。

【図１１】本発明に係る誤り率検出手段の構成の一例を
示すブロック図である。

【図１２】本発明に係る誤り率検出手段の構成の一例を
示すブロック図である。

【図１３】インタリーブを用いるときの送信装置及び受
信装置の概略の構成を示すブロック図である。

【図１４】従来のインタリーブ・ブロックの構成例及び
その送り順を示す図である。

【図１５】図１４に示したインタリーブ・ブロックに係
るデ・インタリーブのタイミングを示すタイミングチャ
ートである。

【図１６】従来のインタリーブ／デ・インタリーブ回路
の構成の一例を示すブロック図である。

【図１７】図１６に示したインタリーブ／デ・インタリ
ーブ回路におけるタイミングを示すタイミングチャート
である。

【図１８】図１４に示したインタリーブ・ブロックのメ
モリ構成とアドレスの例を示す図である。

【図１９】従来のデ・インタリーブ回路と誤り率検出回
路の構成の一例を示すブロック図である。

【図２０】従来の誤り率検出手段の構成の一例を示すブ
ロック図である。

【符号の説明】

１１…速度変換器、１３…トレリス符号化器、１５…イ
ンタリーブ手段、１７…タイミング発生器、２１…デ・
インタリーブ手段、２３…トレリス復号器、２５…速度
変換器、２７…誤り率検出手段、２９…タイミング発生
器、１３１…たたみ込み符号化器、１３３…信号配置分
配器、２３１…非符号化ビット復号器、２３２…ビタビ
復号器、２３３…たたみ込み符号化器、２７１…遅延回
路、２７２…比較判定手段、２７３…たたみ込み符号化
器、２７４…ビタビ復号器、２７５…遅延回路、２７６
…比較判定手段、２７７…硬判定回路、２７８…遅延回
路、２７９…比較判定手段。

Claims

【特許請求の範囲】

【請求項１】ＦＥＣ符号化方式が適用される伝送方式
であって、前記ＦＥＣ符号化方式におけるＦＥＣ符号化後のシンボ
ル列を順次、マトリクス状に配置してインタリーブ・ブ
ロックを構成しインタリーブを施す際に、前記シンボル
列を順次、当該インタリーブ・ブロックについて斜行し
て配置していくことを特徴とする伝送方式。
【請求項２】ＦＥＣ符号化方式が適用される伝送方式
であって、送信側で、ｎout ビット単位で入力される入力シンボル
列にｎout からｍ0 への速度変換を行ってｍ0 ビット毎
にＦＥＣ符号化を施し、このＦＥＣ符号化によって得ら
れたシンボル列をｎs シンボル毎に区切ってインタリー
ブ・ブロックを構成しインタリーブを施してインタリー
ブ・シンボル列を送出し、受信側では受信される前記インタリーブ・シンボル列に
対応するデータ列に、デ・インタリーブ及びＦＥＣ復号
を施して、１シンボル当りｍ0 ビットを含むＦＥＣ復号
後のシンボル列を得た後、ｍ0 からｎout への速度変換
を施してｎoutビット単位で出力するときに、前記ｎs とｍ0 とｎout とを、ｎs とｍ0 との積がｎou
t で割り切れるように設定することを特徴とする伝送方
式。
【請求項３】前記インタリーブ・ブロックを構成しイ
ンタリーブを施す際に、シンボル列を順次、当該インタ
リーブ・ブロックについて斜行して配置していくことを
特徴とする請求項２記載の伝送方式。
【請求項４】ＦＥＣ符号化方式が適用される符号化装
置であって、たたみ込み符号化変調方式或いはトレリス符号化変調方
式による符号化を施すＦＥＣ符号化手段と、このＦＥＣ符号化手段で符号化して得られたシンボル列
を順次、斜行して配置してインタリーブ・ブロックを構
成しインタリーブを施すインタリーブ手段とを有するこ
とを特徴とする符号化装置。
【請求項５】ＦＥＣ符号化方式が適用される符号化装
置であって、ｎout ビット単位で入力される入力シンボル列の速度変
換をｎout からｍ0 へ行う速度変換手段と、この速度変換手段から出力されるシンボル列のｍ0 ビッ
ト毎にＦＥＣ符号化を施すＦＥＣ符号化手段と、このＦＥＣ符号化手段から出力されるＦＥＣ符号化シン
ボル列をｎs シンボル毎に区切ってインタリーブ・ブロ
ックを構成し、このインタリーブ・ブロックを単位とし
てインタリーブ・マトリックスを構成し、インタリーブ
を施してインタリーブ・シンボル列を送出するインタリ
ーブ手段とを有し、前記ｎs とｍ0 とｎout が、それぞ
れｎs とｍ0 との積がｎout で割り切れるように設定さ
れることを特徴とする符号化装置。
【請求項６】前記インタリーブ手段は、インタリーブ
・ブロックを構成しインタリーブを施す際に、シンボル
列を順次、当該インタリーブ・ブロックについて斜行し
て配置していくことを特徴とする請求項５記載の符号化
装置。
【請求項７】ＦＥＣ符号化方式におけるＦＥＣ符号化
で得られたＦＥＣ符号化シンボル列を順次、斜行して配
置してインタリーブ・ブロックを構成しインタリーブを
施したインタリーブ・シンボル列を受信し復号する復号
装置であって、前記インタリーブ・シンボル列に対応するデータ列にデ
・インタリーブを施すデ・インタリーブ手段と、このデ・インタリーブ手段の出力に対してＦＥＣ符号化
方式における復号を施すＦＥＣ復号手段と、前記デ・インタリーブ手段の出力とＦＥＣ復号手段の出
力を入力してＦＥＣ復号の誤り率を検出すると共に、こ
の検出された誤り率に対応して同期フラグを出力する誤
り率検出手段とを有し、前記デ・インタリーブ手段は誤
り率検出手段から出力される同期フラグが非同期状態を
示すときには、デ・インタリーブのタイミングをずらし
てインタリーブ・ブロックの同期を確立することを特徴
とする復号装置。
【請求項８】ｎout ビット単位で入力される入力シン
ボル列にｎout からｍ0 への速度変換を行ってｍ0 ビッ
ト毎にＦＥＣ符号化を施し、このＦＥＣ符号化によって
得られたシンボル列をｎs シンボル毎に区切ってインタ
リーブ・ブロックを構成しインタリーブを施したインタ
リーブ・シンボル列を受信し復号する復号装置であっ
て、前記インタリーブ・シンボル列に対応するデータ列にデ
・インタリーブを施すデ・インタリーブ手段と、このデ・インタリーブ手段の出力にＦＥＣ復号を施して
１シンボル当りｍ0 ビットを含むＦＥＣ復号シンボル列
を得るＦＥＣ復号手段と、このＦＥＣ復号手段の出力にｍ0 からｎout への速度変
換を施してｎout ビット単位で出力する速度変換手段
と、前記デ・インタリーブ手段の出力とＦＥＣ復号手段の出
力を入力してＦＥＣ復号の誤り率を検出すると共に、こ
の検出された誤り率に対応して同期フラグを出力する誤
り率検出手段とを有し、前記デ・インタリーブ手段は前
記誤り率検出手段から出力される同期フラグが非同期状
態を示すときには、デインタリーブのタイミングをずら
してインタリーブ・ブロックの同期を確立すると共に、
前記速度変換手段は同期確立に基づくインタリーブ・ブ
ロック周期のタイミングによって速度変換を行い、かつ
前記ｎs とｍ0 とｎout が、それぞれｎs とｍ0 との積
がｎout で割り切れるように設定されることを特徴とす
る復号装置。
【請求項９】前記デ・インタリーブ手段は、ＦＥＣ符
号化手段で符号化して得られたシンボル列を順次、斜行
して配置してインタリーブ・ブロックを構成しインタリ
ーブが施されたインタリーブ・シンボル列に対応するデ
ータ列にデ・インタリーブを施すことを特徴とする請求
項８記載の復号装置。
【請求項１０】前記誤り率検出手段は、前記ＦＥＣ復号シンボルをビタビ復号して得られたビタ
ビ復号ビットをたたみ込み符号化した符号化ビットの全
部、またはその一部を出力するたたみ込み符号化回路
と、前記ＦＥＣ復号シンボルを硬判定して硬判定符号化ビッ
トを出力する硬判定回路と、前記硬判定符号化ビットを前記ビタビ復号にかかる時間
分だけ遅延させる遅延回路と、この遅延回路から出力される硬判定符号化ビットと前記
たたみ込み符号化回路から出力される符号化ビットの不
一致数を計数して、その不一致頻度から誤り率を推定し
て出力する比較判定手段とを有することを特徴とする請
求項７又は８記載の復号装置。
【請求項１１】前記比較判定手段は、予め指定される
値を閾値として、前記不一致頻度または推定された誤り
率が、前記閾値を越えるか否かを判定して同期状態を示
す同期フラグを出力することを特徴とする請求項１０記
載の復号装置。
【請求項１２】前記比較判定手段は、前記予め指定さ
れる値として異なる２種類の閾値を用意し、非同期状態
と同期状態によりこれら閾値を適宜切り換えることを特
徴とする請求項１１記載の復号装置。
【請求項１３】前記ＦＥＣ復号手段は、内符号として
のたたみ込み符号化変調方式或いはトレリス符号化変調
方式と、外符号としてのブロック符号とを組み合わせた
連接符号化に対するものであって、前記誤り率検出手段
から出力された同期フラグを外側ブロック符号の消失フ
ラグとして外側ＦＥＣ復号の際に消失訂正を行うことを
特徴とする請求項７又は８又は９又は１０又は１１又は
１２記載の復号装置。