JPH08327685A - 開放負荷を検出する方法およびその回路 - Google Patents
開放負荷を検出する方法およびその回路Info
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- JPH08327685A JPH08327685A JP8122082A JP12208296A JPH08327685A JP H08327685 A JPH08327685 A JP H08327685A JP 8122082 A JP8122082 A JP 8122082A JP 12208296 A JP12208296 A JP 12208296A JP H08327685 A JPH08327685 A JP H08327685A
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
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- G05B19/0423—Input/output
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/54—Testing for continuity
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Abstract
(57)【要約】
【課題】 簡易な回路構成で、装置のコストを低減し、
負荷が開放状態になった場合の負荷電流を高い感度で正
確に検出すること。 【解決手段】 負荷Ｌに接続された、少なくとも１つの
主トランジスタＭ１０と、第１の電源供給電圧基準ＶS
と第２の電圧基準ＧＮＤとの間に主トランジスタ１０と
並列に接続された、１つの補助トランジスタＭ１１を使
用する。この方法では、主トランジスタ１０の負荷に接
続された端子上に存在する第１の電圧値を、補助トラン
ジスタＭ１１の端子上に存在する第２の電圧値と比較す
るものである。
負荷が開放状態になった場合の負荷電流を高い感度で正
確に検出すること。 【解決手段】 負荷Ｌに接続された、少なくとも１つの
主トランジスタＭ１０と、第１の電源供給電圧基準ＶS
と第２の電圧基準ＧＮＤとの間に主トランジスタ１０と
並列に接続された、１つの補助トランジスタＭ１１を使
用する。この方法では、主トランジスタ１０の負荷に接
続された端子上に存在する第１の電圧値を、補助トラン
ジスタＭ１１の端子上に存在する第２の電圧値と比較す
るものである。
Description
【０００１】
【発明の属する技術分野】この発明は、開放負荷を検出
する方法およびその回路に関し、より詳細には、より高
い感度で、正確に開放負荷を検出するための方法および
その回路に関するものである。
する方法およびその回路に関し、より詳細には、より高
い感度で、正確に開放負荷を検出するための方法および
その回路に関するものである。
【０００２】
【従来の技術】開放負荷を検出するための回路は、例え
ば、工業システムの自動化生産ラインで用いられるプロ
グラマブル・プロセス制御装置の分野において一般的に
用いられている。
ば、工業システムの自動化生産ラインで用いられるプロ
グラマブル・プロセス制御装置の分野において一般的に
用いられている。
【０００３】自動化生産ラインは、基本的に、その生産
ラインに沿って配置された周辺機器と情報を交換する処
理装置あるいはプロセッサを含んでいる。これらの周辺
装置は、例えば、ソレノイド弁、ランプ、モータなどで
あり、そのプロセッサとの接続は、長さが最大４００メ
ートルにおよび、入力／出力インターフェースで終端さ
れた配線を接続することによって行われる。
ラインに沿って配置された周辺機器と情報を交換する処
理装置あるいはプロセッサを含んでいる。これらの周辺
装置は、例えば、ソレノイド弁、ランプ、モータなどで
あり、そのプロセッサとの接続は、長さが最大４００メ
ートルにおよび、入力／出力インターフェースで終端さ
れた配線を接続することによって行われる。
【０００４】このプロセッサと関連した優れた診断シス
テムは故障箇所を発見するのに要する時間を最小限度に
抑制し、それを確認、修正するためのコストを減らすこ
とができる。こうしたコストに関連する一例としては、
回線の中断やソレノイド弁の配線の破壊などの結果とし
て、組み立てラインで頻繁に発生する製造のロスに関連
したものである。
テムは故障箇所を発見するのに要する時間を最小限度に
抑制し、それを確認、修正するためのコストを減らすこ
とができる。こうしたコストに関連する一例としては、
回線の中断やソレノイド弁の配線の破壊などの結果とし
て、組み立てラインで頻繁に発生する製造のロスに関連
したものである。
【０００５】このような点で、そのプロセッサの出力ス
テージにおける電流の不在を測定できることは極めて有
益である。電流の不在は、接続回線の中断あるいは周辺
部に存在するアクチュエータの巻線の破壊を意味する。
テージにおける電流の不在を測定できることは極めて有
益である。電流の不在は、接続回線の中断あるいは周辺
部に存在するアクチュエータの巻線の破壊を意味する。
【０００６】よく知られているように、図２に示されて
いるように、一例としての工業用プロセッサの出力ステ
ージ１は、通常、図２に示されているように、“ハイ側
ドライバー”構成のＭＯＳパワー・トランジスタにより
構成されている。
いるように、一例としての工業用プロセッサの出力ステ
ージ１は、通常、図２に示されているように、“ハイ側
ドライバー”構成のＭＯＳパワー・トランジスタにより
構成されている。
【０００７】この出力ステージ１は、電力供給基準電圧
Ｖｓに接続されたドレイン端子Ｄ１を有するパワー・ス
イッチ、特に、ＭＯＳパワー・トランジスタＭ１、負荷
Ｌを介しての第２の基準電圧、例えば、アースＧＮＤに
接続されたソース端子Ｓ１、そしてセンサ２に接続され
たゲート端子Ｇ１によって構成されている。より具体的
には、トランジスタＭ１は、Ｎ１個の基本ＭＯＳセルを
有している。
Ｖｓに接続されたドレイン端子Ｄ１を有するパワー・ス
イッチ、特に、ＭＯＳパワー・トランジスタＭ１、負荷
Ｌを介しての第２の基準電圧、例えば、アースＧＮＤに
接続されたソース端子Ｓ１、そしてセンサ２に接続され
たゲート端子Ｇ１によって構成されている。より具体的
には、トランジスタＭ１は、Ｎ１個の基本ＭＯＳセルを
有している。
【０００８】センサ２は、電力供給基準電圧Ｖｓと、そ
して、基準電圧発生器ＧＮ１を介して第２の基準電圧Ｇ
ＮＤに接続されており、センサ２は、比較器３の非可逆
（＋）入力端子Ｉ１にも接続されている。上記比較器３
の可逆（−）入力端子は、トランジスタＭ１のソース端
子Ｓ１に接続されている。
して、基準電圧発生器ＧＮ１を介して第２の基準電圧Ｇ
ＮＤに接続されており、センサ２は、比較器３の非可逆
（＋）入力端子Ｉ１にも接続されている。上記比較器３
の可逆（−）入力端子は、トランジスタＭ１のソース端
子Ｓ１に接続されている。
【０００９】特に、センサ２は電源供給基準電圧Ｖｓに
接続されたドレイン端子Ｄ２を有するＭＯＳトランジス
タＭ２、トランジスタＭ１のゲート端子Ｇ１に接続され
たゲート端子Ｇ２と、基準電圧発生器ＧＮ１に接続され
たソース端子Ｓ２を含んでいる。また、トランジスタＭ
２はＮ２個の基本ＭＯＳセルを含んでいる。
接続されたドレイン端子Ｄ２を有するＭＯＳトランジス
タＭ２、トランジスタＭ１のゲート端子Ｇ１に接続され
たゲート端子Ｇ２と、基準電圧発生器ＧＮ１に接続され
たソース端子Ｓ２を含んでいる。また、トランジスタＭ
２はＮ２個の基本ＭＯＳセルを含んでいる。
【００１０】出力ステージ１の従来における検出方法
は、そのＭＯＳパワー・トランジスタＭ１の飽和電圧Ｖ
SAT の値、換言すると、ＭＯＳパワー・トランジスタＭ
１の飽和抵抗を介して電圧降下の値の検出により行われ
る。しかしながら、この方法にあっては、そのパワー・
トランジスタが低い飽和抵抗で十分にＯＮしている場合
であって、数ｍＡ程度の変動を検出するためには用いる
ことができない。
は、そのＭＯＳパワー・トランジスタＭ１の飽和電圧Ｖ
SAT の値、換言すると、ＭＯＳパワー・トランジスタＭ
１の飽和抵抗を介して電圧降下の値の検出により行われ
る。しかしながら、この方法にあっては、そのパワー・
トランジスタが低い飽和抵抗で十分にＯＮしている場合
であって、数ｍＡ程度の変動を検出するためには用いる
ことができない。
【００１１】実際、図２に示されている回路構成によれ
ば、電流Ｉ1 は、下記の（１）式で表されるように比較
器３の１つの出力端子Ｏ１上に存在している。 Ｉ1 ＝（Ｎ１／Ｎ２）* ＩREF −Ｖｏｆｆ／Ｒｏｎｐ ・・・（１） ＩREF ：基準電圧発生器ＧＮ１によって供給される基
準電流 Ｖｏｆｆ：比較器３のオフセット電圧 Ｒｏｎｐ：ＭＯＳパワー・トランジスタＭ１がＯＮして
いる場合のドレイン−ソース抵抗
ば、電流Ｉ1 は、下記の（１）式で表されるように比較
器３の１つの出力端子Ｏ１上に存在している。 Ｉ1 ＝（Ｎ１／Ｎ２）* ＩREF −Ｖｏｆｆ／Ｒｏｎｐ ・・・（１） ＩREF ：基準電圧発生器ＧＮ１によって供給される基
準電流 Ｖｏｆｆ：比較器３のオフセット電圧 Ｒｏｎｐ：ＭＯＳパワー・トランジスタＭ１がＯＮして
いる場合のドレイン−ソース抵抗
【００１２】上記（１）式で、Ｖｏｆｆ／Ｒｏｎｐは、
パワー・トランジスタがＯＮの場合にこの構成で検出可
能な最少電流、すなわち、下記の（２）式で決定される
飽和電圧ＶSAT を限定する。この式において，ＲSAT は
ＭＯＳパワー・トランジスタＭ１の飽和抵抗である。 ＶSAT ＝ＲSAT * Ｉ1 ・・・（２）
パワー・トランジスタがＯＮの場合にこの構成で検出可
能な最少電流、すなわち、下記の（２）式で決定される
飽和電圧ＶSAT を限定する。この式において，ＲSAT は
ＭＯＳパワー・トランジスタＭ１の飽和抵抗である。 ＶSAT ＝ＲSAT * Ｉ1 ・・・（２）
【００１３】工業プロセス制御装置の出力ステージ１の
場合、飽和抵抗ＲSAT が７０ｍΩ、換言すると、飽和電
圧ＶSAT が２１０μＶ、したがって、上に述べたような
技術では小さすぎて検出できないようなパワー・トラン
ジスタにおける３ｍＡ以下の出力電流Ｉ1 の変動を測定
することが必要な場合がある。
場合、飽和抵抗ＲSAT が７０ｍΩ、換言すると、飽和電
圧ＶSAT が２１０μＶ、したがって、上に述べたような
技術では小さすぎて検出できないようなパワー・トラン
ジスタにおける３ｍＡ以下の出力電流Ｉ1 の変動を測定
することが必要な場合がある。
【００１４】出力電流の小さな変動を測定できるように
するための第１の方式は、１９９２年６月３０日に雑誌
“Ｅｌｅｃｔｒｏｎｉｃａ Ｏｇｇｉ”で発表されたＨ
ｅｒｂｅｒｔ ＳａｘおよびＭｉｃｈａｅｌ Ｂａｒｏ
ｕによる“Ｄｒｉｖｅｒ Ｉｎｔｅｌｌｉｇｅｎｔｉ
ｐｅｒ ｃｏｎｔｒｏｌｌｏｒｉ ｉｎｄｕｓｔｒｉａ
ｌｉ（工業用制御装置用インテリジェント・ドライバ
ー）”に述べられている。この論文で提案されている方
式は、図３に示されているような回路アーキテクチャ４
により実現することができる。
するための第１の方式は、１９９２年６月３０日に雑誌
“Ｅｌｅｃｔｒｏｎｉｃａ Ｏｇｇｉ”で発表されたＨ
ｅｒｂｅｒｔ ＳａｘおよびＭｉｃｈａｅｌ Ｂａｒｏ
ｕによる“Ｄｒｉｖｅｒ Ｉｎｔｅｌｌｉｇｅｎｔｉ
ｐｅｒ ｃｏｎｔｒｏｌｌｏｒｉ ｉｎｄｕｓｔｒｉａ
ｌｉ（工業用制御装置用インテリジェント・ドライバ
ー）”に述べられている。この論文で提案されている方
式は、図３に示されているような回路アーキテクチャ４
により実現することができる。
【００１５】この回路アーキテクチャ４は、第１の電源
供給基準電圧ＶS と比較器５の第１の可逆（−）入力端
子Ｉ３に接続された回路ノードＸ１との間に接続された
ＭＯＳパワー・トランジスタＭ３を含んでいる。この比
較器５は、定電圧発生器ＧＮ２を介して上記電源供給基
準電圧Ｖｓに接続された第２の非可逆（＋）入力端子Ｉ
４を有している。また、負荷Ｌは回路ノードＸ１と第２
の基準電圧、例えば、アースＧＮＤとの間に接続されて
いる。
供給基準電圧ＶS と比較器５の第１の可逆（−）入力端
子Ｉ３に接続された回路ノードＸ１との間に接続された
ＭＯＳパワー・トランジスタＭ３を含んでいる。この比
較器５は、定電圧発生器ＧＮ２を介して上記電源供給基
準電圧Ｖｓに接続された第２の非可逆（＋）入力端子Ｉ
４を有している。また、負荷Ｌは回路ノードＸ１と第２
の基準電圧、例えば、アースＧＮＤとの間に接続されて
いる。
【００１６】トランジスタＭ３は、回路ノードＸ１と電
源供給基準電圧Ｖｓとの間に接続された補助ＭＯＳトラ
ンジスタＭ４のゲート端子Ｇ４に接続されたゲート端子
Ｇ３を有しており、検出抵抗Ｒ１を介して電源供給基準
電圧Ｖｓに接続されている。
源供給基準電圧Ｖｓとの間に接続された補助ＭＯＳトラ
ンジスタＭ４のゲート端子Ｇ４に接続されたゲート端子
Ｇ３を有しており、検出抵抗Ｒ１を介して電源供給基準
電圧Ｖｓに接続されている。
【００１７】補助トランジスタＭ４は、トランジスタＭ
３におけるＮ３個のセルの何分の１かであるＮ４個の基
本ＭＯＳセルを有している（Ｎ４＝Ｎ３／ｎ、ここでｎ
は整数）。負荷電流ＩL の一部はトランジスタＭ３を介
して流れるものである。
３におけるＮ３個のセルの何分の１かであるＮ４個の基
本ＭＯＳセルを有している（Ｎ４＝Ｎ３／ｎ、ここでｎ
は整数）。負荷電流ＩL の一部はトランジスタＭ３を介
して流れるものである。
【００１８】トランジスタＭ３およびＭ４は、それぞれ
負荷Ｌに接続されたソース端子Ｓ３およびＳ４をそれぞ
れ有している。それらはまたゲート端子Ｇ３およびＧ４
を共有し、第２の基準電圧ＧＮＤおよび第２の制御基準
電圧ＶCPとの間に接続された制御回路６に接続されてい
る。また、比較器５は制御回路６に接続された出力端子
Ｏ５を有している。
負荷Ｌに接続されたソース端子Ｓ３およびＳ４をそれぞ
れ有している。それらはまたゲート端子Ｇ３およびＧ４
を共有し、第２の基準電圧ＧＮＤおよび第２の制御基準
電圧ＶCPとの間に接続された制御回路６に接続されてい
る。また、比較器５は制御回路６に接続された出力端子
Ｏ５を有している。
【００１９】さらに、補助トランジスタＭ４は比較器７
の第１の可逆（−）入力端子Ｉ５に接続されたドレイン
端子Ｄ４を有している。比較器７は電圧発生器ＧＮ３を
介して電源供給基準電圧Ｖｓに接続された第２の非可逆
（＋）入力端子Ｉ６と、負荷Ｌが開放されている場合に
それを示す信号を出力する出力端子Ｏ３を有している。
の第１の可逆（−）入力端子Ｉ５に接続されたドレイン
端子Ｄ４を有している。比較器７は電圧発生器ＧＮ３を
介して電源供給基準電圧Ｖｓに接続された第２の非可逆
（＋）入力端子Ｉ６と、負荷Ｌが開放されている場合に
それを示す信号を出力する出力端子Ｏ３を有している。
【００２０】具体的には、制御回路６は、そのソース端
子Ｓ５が第２のアース基準ＧＮＤに接続され、そのゲー
ト端子Ｇ５が比較器５の出力端子Ｏ５に接続され、その
ドレイン端子Ｄ５が補助トランジスタＭ４のゲート端子
Ｇ４と、電流発生器ＧＮ４を介して第３の制御基準電圧
ＶCPに接続されたスイッチＳＷ１に接続されているＭＯ
ＳトランジスタＭ５を有している。また、スイッチＳＷ
１は回路アーキテクチャ４の外部からのオン信号によっ
て制御される。
子Ｓ５が第２のアース基準ＧＮＤに接続され、そのゲー
ト端子Ｇ５が比較器５の出力端子Ｏ５に接続され、その
ドレイン端子Ｄ５が補助トランジスタＭ４のゲート端子
Ｇ４と、電流発生器ＧＮ４を介して第３の制御基準電圧
ＶCPに接続されたスイッチＳＷ１に接続されているＭＯ
ＳトランジスタＭ５を有している。また、スイッチＳＷ
１は回路アーキテクチャ４の外部からのオン信号によっ
て制御される。
【００２１】以下に、抵抗Ｒ１を介して流れる電流の測
定に基づく、回路アーキテクチャ４による検出方法につ
いて説明する。
定に基づく、回路アーキテクチャ４による検出方法につ
いて説明する。
【００２２】トランジスタＭ３およびＭ４を介しての電
圧降下が、非常に小さな負荷電流、あるいは開放負荷に
対してゼロに近づかないようにし、同時に抵抗Ｒ１を介
しての電圧降下を測定できるレベルに保持するようにす
るために、回路アーキテクチャ４は制御回路６が、回路
ノードＸ１を比較器５を介してトランジスタＭ４のゲー
ト端子Ｇ４に接続させるネガティブ・フィードバック・
ループに接続されるようにしている。
圧降下が、非常に小さな負荷電流、あるいは開放負荷に
対してゼロに近づかないようにし、同時に抵抗Ｒ１を介
しての電圧降下を測定できるレベルに保持するようにす
るために、回路アーキテクチャ４は制御回路６が、回路
ノードＸ１を比較器５を介してトランジスタＭ４のゲー
ト端子Ｇ４に接続させるネガティブ・フィードバック・
ループに接続されるようにしている。
【００２３】このネガティブ・フィードバック・ループ
はトランジスタＭ３のソース端子Ｓ３とドレイン端子Ｄ
３との間の電圧降下が電圧発生器ＧＮ２によって供給さ
れる電圧ＶR 以下になることを防止している。換言する
と、負荷電流が小さい場合、これら２つのトランジスタ
Ｍ３とＭ４が飽和状態で動作し、アナログ・モードとな
って、スイッチとしては機能しない。
はトランジスタＭ３のソース端子Ｓ３とドレイン端子Ｄ
３との間の電圧降下が電圧発生器ＧＮ２によって供給さ
れる電圧ＶR 以下になることを防止している。換言する
と、負荷電流が小さい場合、これら２つのトランジスタ
Ｍ３とＭ４が飽和状態で動作し、アナログ・モードとな
って、スイッチとしては機能しない。
【００２４】上記の第１の方式にあっては、いくつかの
側面では好適であるが、以下のような多数の問題点を有
している。
側面では好適であるが、以下のような多数の問題点を有
している。
【００２５】第１に、トランジスタＭ３とＭ４はそれぞ
れ別個のドレイン端子Ｄ３およびＤ４を有しているの
で、したがって、それらは単一のポケットでつくること
ができず、構造間の結合が非効率的なものとなるので、
このことは装置の正確さを減少させる原因となる。さら
に、ドレイン端子がその上に回路が形成される基板と一
致するようにつくられる集積回路構成のための技術、例
えば、ＶＩＰ技術においては、この回路アーキテクチャ
４は実施することができない。
れ別個のドレイン端子Ｄ３およびＤ４を有しているの
で、したがって、それらは単一のポケットでつくること
ができず、構造間の結合が非効率的なものとなるので、
このことは装置の正確さを減少させる原因となる。さら
に、ドレイン端子がその上に回路が形成される基板と一
致するようにつくられる集積回路構成のための技術、例
えば、ＶＩＰ技術においては、この回路アーキテクチャ
４は実施することができない。
【００２６】第２に、検出抵抗Ｒ１を介しての電圧降下
は補助トランジスタＭ４のドレイン−ソース電圧を変化
させ、その結果、それによって反転される（mirrored)
される電流値を変化させ、さらにその回路の正確さを低
下させてしまう。
は補助トランジスタＭ４のドレイン−ソース電圧を変化
させ、その結果、それによって反転される（mirrored)
される電流値を変化させ、さらにその回路の正確さを低
下させてしまう。
【００２７】第３に、最後の問題として、検出されるべ
き開放負荷電流が非常に小さな場合は、特に不利とな
る。すなわち、こうした状態においては、トランジスタ
Ｍ３およびＭ４が閾値以下の状態で、換言すると、ドレ
イン電圧が抵抗Ｒ１を介しての電圧降下によって変化す
るドレイン−ソース電圧に高度に依存した状態で動作す
るからである。
き開放負荷電流が非常に小さな場合は、特に不利とな
る。すなわち、こうした状態においては、トランジスタ
Ｍ３およびＭ４が閾値以下の状態で、換言すると、ドレ
イン電圧が抵抗Ｒ１を介しての電圧降下によって変化す
るドレイン−ソース電圧に高度に依存した状態で動作す
るからである。
【００２８】上記した第１の方式とはまったく異なった
方法に基づく第２の公知の検出方法は、“Ｐｏｗｅｒ
Ｃｏｎｖｅｒｓｉｏｎ Ｊｕｎｅ １９９４ Ｐｒｏｃ
ｅｅｄｉｎｇｓ”に発表されているＪｅａｎ−Ｌｕｉｓ
Ｓｉａｕｄｅａｕによる“Ａ Ｎｅｗ Ｏｐｅｎ Ｌ
ｏａｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｅｒｙ ＬｏｗＬ
ｅｖｅｌ Ｄｅｔｅｃｔｉｏｎ”に記述されている。
方法に基づく第２の公知の検出方法は、“Ｐｏｗｅｒ
Ｃｏｎｖｅｒｓｉｏｎ Ｊｕｎｅ １９９４ Ｐｒｏｃ
ｅｅｄｉｎｇｓ”に発表されているＪｅａｎ−Ｌｕｉｓ
Ｓｉａｕｄｅａｕによる“Ａ Ｎｅｗ Ｏｐｅｎ Ｌ
ｏａｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｅｒｙ ＬｏｗＬ
ｅｖｅｌ Ｄｅｔｅｃｔｉｏｎ”に記述されている。
【００２９】この検出方法は、図４に示されている装置
８において用いられる。装置８は、第１の電源供給基準
電圧Ｖｓと出力端子Ｏ３との間に接続されたＭＯＳパワ
ー・トランジスタＭ６を有している。
８において用いられる。装置８は、第１の電源供給基準
電圧Ｖｓと出力端子Ｏ３との間に接続されたＭＯＳパワ
ー・トランジスタＭ６を有している。
【００３０】この装置８は、電源供給基準電圧Ｖｓと第
２の基準電圧、例えば、アースＧＮＤに負荷Ｌを介して
接続された出力端子Ｏ３との間に接続された補助ＭＯＳ
パワー・トランジスタＭ７を含んでいる。このトランジ
スタＭ６とＭ７のドレイン端子Ｄ６とＤ７およびそのソ
ース端子Ｓ６およびＳ７は相互に接続されており、さら
に、電源供給基準電圧Ｖｓと出力端子Ｏ３にそれぞれ接
続されている。
２の基準電圧、例えば、アースＧＮＤに負荷Ｌを介して
接続された出力端子Ｏ３との間に接続された補助ＭＯＳ
パワー・トランジスタＭ７を含んでいる。このトランジ
スタＭ６とＭ７のドレイン端子Ｄ６とＤ７およびそのソ
ース端子Ｓ６およびＳ７は相互に接続されており、さら
に、電源供給基準電圧Ｖｓと出力端子Ｏ３にそれぞれ接
続されている。
【００３１】トランジスタＭ６はそのゲート端子Ｇ６で
主要制御信号ＯＮ１を受け取り、一方、補助トランジス
タＭ７のゲート端子Ｇ７はさらに他の２つの、上記電源
供給基準電圧Ｖｓおよび第２の基準電圧ＧＮＤとの間に
相互に平行に接続されたＭＯＳパワー・トランジスタＭ
８およびＭ９のゲート端子Ｇ８とＧ９に接続されてい
る。
主要制御信号ＯＮ１を受け取り、一方、補助トランジス
タＭ７のゲート端子Ｇ７はさらに他の２つの、上記電源
供給基準電圧Ｖｓおよび第２の基準電圧ＧＮＤとの間に
相互に平行に接続されたＭＯＳパワー・トランジスタＭ
８およびＭ９のゲート端子Ｇ８とＧ９に接続されてい
る。
【００３２】トランジスタＭ８およびＭ９は、そのドレ
イン端子Ｄ８とＤ９が相互に接続されていると同時に、
電源供給基準電圧Ｖｓに接続されており、そのゲート端
子Ｇ８とＧ９で共通の補助制御信号ＯＮ２を受け取る。
イン端子Ｄ８とＤ９が相互に接続されていると同時に、
電源供給基準電圧Ｖｓに接続されており、そのゲート端
子Ｇ８とＧ９で共通の補助制御信号ＯＮ２を受け取る。
【００３３】トランジスタＭ８のソース端子Ｓ８は電流
発生器ＧＮ５を介して第２の基準電圧ＧＮＤに接続され
ると共に、出力端子Ｏ３と第２の出力端子Ｏ４との間に
接続された論理制御回路９の第２の入力端子Ｉ７に接続
されている。また、トランジスタＭ９のソース端子Ｓ９
は他の電流発生器ＧＮ６を介して第２の基準電圧ＧＮＤ
に接続されると共に、論理制御回路９の第２の入力端子
Ｉ８に接続されている。
発生器ＧＮ５を介して第２の基準電圧ＧＮＤに接続され
ると共に、出力端子Ｏ３と第２の出力端子Ｏ４との間に
接続された論理制御回路９の第２の入力端子Ｉ７に接続
されている。また、トランジスタＭ９のソース端子Ｓ９
は他の電流発生器ＧＮ６を介して第２の基準電圧ＧＮＤ
に接続されると共に、論理制御回路９の第２の入力端子
Ｉ８に接続されている。
【００３４】この装置８のパワー・トランジスタＭ６お
よびＭ７はドレイン端子Ｄ６とＤ７を共有している。こ
の方式は、したがって、ＶＩＰ技術など、パワー・トラ
ンジスタのドレインが集積回路の基板と一致する技術に
おいて実装することができる。また、装置８は主トラン
ジスタとしてのトランジスタＭ６の飽和抵抗ＲSAT1より
高い飽和抵抗ＲSAT2を有する補助トランジスタＭ７をも
用いている。
よびＭ７はドレイン端子Ｄ６とＤ７を共有している。こ
の方式は、したがって、ＶＩＰ技術など、パワー・トラ
ンジスタのドレインが集積回路の基板と一致する技術に
おいて実装することができる。また、装置８は主トラン
ジスタとしてのトランジスタＭ６の飽和抵抗ＲSAT1より
高い飽和抵抗ＲSAT2を有する補助トランジスタＭ７をも
用いている。
【００３５】通常の動作状態においては、２つのトラン
ジスタＭ６とＭ７は並列で動作し、そして、トランジス
タＭ６とＭ７の飽和抵抗ＲSAT1とＲSAT2の並列接続の結
果である装置８の飽和抵抗ＲSAT は、実際には主トラン
ジスタＭ６の飽和抵抗ＲSAT1と同じである。
ジスタＭ６とＭ７は並列で動作し、そして、トランジス
タＭ６とＭ７の飽和抵抗ＲSAT1とＲSAT2の並列接続の結
果である装置８の飽和抵抗ＲSAT は、実際には主トラン
ジスタＭ６の飽和抵抗ＲSAT1と同じである。
【００３６】しかしながら、負荷Ｌが開放になると、そ
れに流れている電流が、電流発生器ＧＮ５からの電流に
トランジスタＭ６およびＭ７のエリアのＷ／Ｌ比をかけ
た値に等しい第１の閾値ＩR1に到達する時点で、主トラ
ンジスタＭ６はＯＦＦになる。トランジスタＭ６がＯＦ
Ｆになると、すべての負荷電流が補助トランジスタＭ７
を介して流れる。したがって、通常状態における回路の
飽和抵抗ＲSAT より高い値を有する補助トランジスタＭ
７の飽和抵抗ＲSAT2からの負荷電流をより正確に測定す
ることができる。
れに流れている電流が、電流発生器ＧＮ５からの電流に
トランジスタＭ６およびＭ７のエリアのＷ／Ｌ比をかけ
た値に等しい第１の閾値ＩR1に到達する時点で、主トラ
ンジスタＭ６はＯＦＦになる。トランジスタＭ６がＯＦ
Ｆになると、すべての負荷電流が補助トランジスタＭ７
を介して流れる。したがって、通常状態における回路の
飽和抵抗ＲSAT より高い値を有する補助トランジスタＭ
７の飽和抵抗ＲSAT2からの負荷電流をより正確に測定す
ることができる。
【００３７】
【発明が解決しようとする課題】しかしながら、この方
式にあっても、上記のような利点はあるが、以下に述べ
るようないくつかの問題点を有している。
式にあっても、上記のような利点はあるが、以下に述べ
るようないくつかの問題点を有している。
【００３８】第１に、装置８の主トランジスタＭ６と補
助トランジスタＭ７のゲート端子Ｇ６とＧ７が分離して
いるので、したがって、別個のドライバーが必要とな
り、その装置の回路構成がかなり複雑になる。
助トランジスタＭ７のゲート端子Ｇ６とＧ７が分離して
いるので、したがって、別個のドライバーが必要とな
り、その装置の回路構成がかなり複雑になる。
【００３９】第２に、負荷電流が減少した場合、主トラ
ンジスタＭ６から補助トランジスタＭ７への切換えが実
行され、これは出力電流にピークを発生させる。
ンジスタＭ６から補助トランジスタＭ７への切換えが実
行され、これは出力電流にピークを発生させる。
【００４０】この発明は、上記に鑑みてなされたもので
あって、簡易な回路構成で、装置のコストを低減し、負
荷が開放状態になった場合の負荷電流を高い感度で正確
に検出するための方法およびその回路を得ることを目的
とする。
あって、簡易な回路構成で、装置のコストを低減し、負
荷が開放状態になった場合の負荷電流を高い感度で正確
に検出するための方法およびその回路を得ることを目的
とする。
【００４１】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係る開放負荷を検出する方法にあって
は、負荷に接続された、少なくとも１つの主トランジス
タと、１つの補助トランジスタを有しており、前記主ト
ランジスタおよび補助トランジスタのゲートが相互に接
続されていると同時に、前記補助トランジスタが出力端
子を有しているドライバーにより開放負荷を検出する方
法において、前記負荷に接続された前記主トランジスタ
の端子に存在する第１の電圧値を、前記補助トランジス
タの前記出力端子に存在する第２の電圧値と比較する工
程を含むものである。
めに、請求項１に係る開放負荷を検出する方法にあって
は、負荷に接続された、少なくとも１つの主トランジス
タと、１つの補助トランジスタを有しており、前記主ト
ランジスタおよび補助トランジスタのゲートが相互に接
続されていると同時に、前記補助トランジスタが出力端
子を有しているドライバーにより開放負荷を検出する方
法において、前記負荷に接続された前記主トランジスタ
の端子に存在する第１の電圧値を、前記補助トランジス
タの前記出力端子に存在する第２の電圧値と比較する工
程を含むものである。
【００４２】また、請求項２に係る開放負荷を検出する
方法にあっては、さらに、前記補助トランジスタの前記
出力端子にバイアス電流をかけることにより、前記第２
の電圧値を基準値に保持する工程を含むものである。
方法にあっては、さらに、前記補助トランジスタの前記
出力端子にバイアス電流をかけることにより、前記第２
の電圧値を基準値に保持する工程を含むものである。
【００４３】また、請求項３に係る開放負荷を検出する
方法にあっては、前記負荷に所定の閾値以下の負荷電流
が流れた場合において、さらに、前記負荷電流が変動し
たとき、その入力端子が前記負荷に接続された前記主ト
ランジスタの前記端子に接続されており、その出力端子
が前記補助トランジスタのゲート端子に接続されている
ネガティブ・フィードバック・ネットワークにより、前
記第１の電圧値を前記基準値より高く保持する工程を含
むものである。
方法にあっては、前記負荷に所定の閾値以下の負荷電流
が流れた場合において、さらに、前記負荷電流が変動し
たとき、その入力端子が前記負荷に接続された前記主ト
ランジスタの前記端子に接続されており、その出力端子
が前記補助トランジスタのゲート端子に接続されている
ネガティブ・フィードバック・ネットワークにより、前
記第１の電圧値を前記基準値より高く保持する工程を含
むものである。
【００４４】また、請求項４に係る開放負荷を検出する
方法にあっては、前記主トランジスタおよび補助トラン
ジスタが電界効果トランジスタであり、さらに、前記主
トランジスタおよび補助トランジスタを、負荷電流が変
動する場合にネガティブ・フィードバック・ループによ
り、飽和に近い動作領域に保持する工程を含むものであ
る。
方法にあっては、前記主トランジスタおよび補助トラン
ジスタが電界効果トランジスタであり、さらに、前記主
トランジスタおよび補助トランジスタを、負荷電流が変
動する場合にネガティブ・フィードバック・ループによ
り、飽和に近い動作領域に保持する工程を含むものであ
る。
【００４５】また、請求項５に係る開放負荷を検出する
方法にあっては、さらに、バイアス電流を、前記閾値と
前記主トランジスタおよび補助トランジスタのエリアの
比との間の比率に等しい値に設定する工程を含んでいる
ものである。
方法にあっては、さらに、バイアス電流を、前記閾値と
前記主トランジスタおよび補助トランジスタのエリアの
比との間の比率に等しい値に設定する工程を含んでいる
ものである。
【００４６】また、請求項６に係る開放負荷を検出する
回路にあっては、ゲート端子および出力端子が負荷に接
続されている主トランジスタと、ゲート端子が前記主ト
ランジスタの前記ゲート端子に接続されている補助トラ
ンジスタと、前記主トランジスタの前記出力端子と前記
補助トランジスタの前記ゲート端子との間に接続され、
前記主トランジスタおよび補助トランジスタを飽和に近
い状態に保持する制御回路と、開放負荷を示す電圧を持
った出力端子と、前記主トランジスタの前記出力端子に
接続された第１の入力端子と、前記補助トランジスタの
端子に接続された第２の入力端子とを有する比較器と、
前記第２の入力端子と基準電圧との間に接続された前記
補助トランジスタのためのバイアス回路と、を具備する
ものである。
回路にあっては、ゲート端子および出力端子が負荷に接
続されている主トランジスタと、ゲート端子が前記主ト
ランジスタの前記ゲート端子に接続されている補助トラ
ンジスタと、前記主トランジスタの前記出力端子と前記
補助トランジスタの前記ゲート端子との間に接続され、
前記主トランジスタおよび補助トランジスタを飽和に近
い状態に保持する制御回路と、開放負荷を示す電圧を持
った出力端子と、前記主トランジスタの前記出力端子に
接続された第１の入力端子と、前記補助トランジスタの
端子に接続された第２の入力端子とを有する比較器と、
前記第２の入力端子と基準電圧との間に接続された前記
補助トランジスタのためのバイアス回路と、を具備する
ものである。
【００４７】また、請求項７に係る開放負荷を検出する
回路にあっては、前記主トランジスタが、多数の基本セ
ルによって構成されており、その個数が補助トランジス
タ内に含まれている基本セルの個数の倍数である。
回路にあっては、前記主トランジスタが、多数の基本セ
ルによって構成されており、その個数が補助トランジス
タ内に含まれている基本セルの個数の倍数である。
【００４８】また、請求項８に係る開放負荷を検出する
回路にあっては、前記バイアス回路が、閾値と主トラン
ジスタおよび補助トランジスタのエリアの比との間の比
率に等しいバイアス電流を供給する電流発生器を含んで
いるものである。
回路にあっては、前記バイアス回路が、閾値と主トラン
ジスタおよび補助トランジスタのエリアの比との間の比
率に等しいバイアス電流を供給する電流発生器を含んで
いるものである。
【００４９】また、請求項９に係る開放負荷を検出する
回路にあっては、前記比較器が、ヒステリシスを有して
いるものである。
回路にあっては、前記比較器が、ヒステリシスを有して
いるものである。
【００５０】また、請求項１０に係る開放負荷を検出す
る回路にあっては、前記主トランジスタと補助トランジ
スタが電界効果トランジスタであり、それらのゲート端
子が相互に接続されていると同時に、第３の基準電圧と
制御信号によって制御されるスイッチにより構成される
インタフェース回路に接続されているものである。
る回路にあっては、前記主トランジスタと補助トランジ
スタが電界効果トランジスタであり、それらのゲート端
子が相互に接続されていると同時に、第３の基準電圧と
制御信号によって制御されるスイッチにより構成される
インタフェース回路に接続されているものである。
【００５１】また、請求項１１に係る開放負荷を検出す
る回路にあっては、前記主トランジスタおよび補助トラ
ンジスタのドレイン端子が相互に接続されていると同時
に、電源供給基準電圧に接続されているものである。
る回路にあっては、前記主トランジスタおよび補助トラ
ンジスタのドレイン端子が相互に接続されていると同時
に、電源供給基準電圧に接続されているものである。
【００５２】また、請求項１２に係る開放負荷を検出す
る回路にあっては、制御端子および出力端子を有し、前
記出力端子が負荷に接続され、前記負荷に負荷電流を供
給するための供給手段と、制御端子と出力端子を有し、
前記出力端子がバイアス回路に接続され、基準電圧を確
立するための確率手段と、開放負荷を示す出力端子と、
前記供給手段と確率手段の出力端子に接続された入力端
子を有し、前記基準電圧を前記負荷に対して前記負荷電
流を供給することによって生成される電圧値と比較し、
前記比較結果に基づいて開放負荷を示す出力を設定する
ための比較手段と、を具備するものである。
る回路にあっては、制御端子および出力端子を有し、前
記出力端子が負荷に接続され、前記負荷に負荷電流を供
給するための供給手段と、制御端子と出力端子を有し、
前記出力端子がバイアス回路に接続され、基準電圧を確
立するための確率手段と、開放負荷を示す出力端子と、
前記供給手段と確率手段の出力端子に接続された入力端
子を有し、前記基準電圧を前記負荷に対して前記負荷電
流を供給することによって生成される電圧値と比較し、
前記比較結果に基づいて開放負荷を示す出力を設定する
ための比較手段と、を具備するものである。
【００５３】また、請求項１３に係る開放負荷を検出す
る回路にあっては、さらに，前記供給手段と前記確立手
段の制御端子に接続されている出力端子を有し、それに
よって変調された負荷電流を前記負荷に供給するための
制御回路を含むものである。
る回路にあっては、さらに，前記供給手段と前記確立手
段の制御端子に接続されている出力端子を有し、それに
よって変調された負荷電流を前記負荷に供給するための
制御回路を含むものである。
【００５４】また、請求項１４に係る開放負荷を検出す
る回路にあっては、さらに、その入力端子が前記供給手
段に接続され、前記供給手段の所定の電流動作点を選択
するために前記制御回路の出力端子を制御する制御手段
を含むものである。
る回路にあっては、さらに、その入力端子が前記供給手
段に接続され、前記供給手段の所定の電流動作点を選択
するために前記制御回路の出力端子を制御する制御手段
を含むものである。
【００５５】また、請求項１５に係る開放負荷を検出す
る回路にあっては、電流を負荷に供給する出力端子と制
御端子とを有する第１のトランジスタと、そこにかけら
れたバイアス電流によって一定電圧値に保持される出力
端子を有し、さらに、前記第１のトランジスタの前記制
御端子に接続された制御端子を有する第２のトランジス
タと、前記第１のトランジスタの前記出力端子に接続さ
れ、そこに存在する電圧値に応答して前記第１および第
２のトランジスタの前記制御端子に接続された出力を生
成し、前記第１および第２のトランジスタを飽和に近い
状態に保持するように動作するフィードバック回路と、
前記第１のトランジスタの前記出力端子および前記第２
のトランジスタの前記出力端子にそれぞれ接続された２
つの入力端子を有し、開放負荷を示す電圧値を持った出
力端子を有する第１の比較器と、を具備するものであ
る。
る回路にあっては、電流を負荷に供給する出力端子と制
御端子とを有する第１のトランジスタと、そこにかけら
れたバイアス電流によって一定電圧値に保持される出力
端子を有し、さらに、前記第１のトランジスタの前記制
御端子に接続された制御端子を有する第２のトランジス
タと、前記第１のトランジスタの前記出力端子に接続さ
れ、そこに存在する電圧値に応答して前記第１および第
２のトランジスタの前記制御端子に接続された出力を生
成し、前記第１および第２のトランジスタを飽和に近い
状態に保持するように動作するフィードバック回路と、
前記第１のトランジスタの前記出力端子および前記第２
のトランジスタの前記出力端子にそれぞれ接続された２
つの入力端子を有し、開放負荷を示す電圧値を持った出
力端子を有する第１の比較器と、を具備するものであ
る。
【００５６】また、請求項１６に係る開放負荷を検出す
る回路にあっては、前記第１のトランジスタおよび前記
第２のトランジスタが電界効果トランジスタである。
る回路にあっては、前記第１のトランジスタおよび前記
第２のトランジスタが電界効果トランジスタである。
【００５７】また、請求項１７に係る開放負荷を検出す
る回路にあっては、前記フィードバック回路が、さら
に、２つの入力端子を有し、第１の入力端子が基準電圧
に接続され、第２の入力端子が前記第１のトランジスタ
の前記出力端子に接続され、前記第１および第２のトラ
ンジスタの前記制御端子に接続された出力を有する第２
の比較器を含むものである。
る回路にあっては、前記フィードバック回路が、さら
に、２つの入力端子を有し、第１の入力端子が基準電圧
に接続され、第２の入力端子が前記第１のトランジスタ
の前記出力端子に接続され、前記第１および第２のトラ
ンジスタの前記制御端子に接続された出力を有する第２
の比較器を含むものである。
【００５８】すなわち、本発明の根底をなすコンセプト
は、非常に低い負荷電流でも、飽和に近い領域でパワー
・トランジスタを強制的に動作させるというコンセプト
に基づくものである。
は、非常に低い負荷電流でも、飽和に近い領域でパワー
・トランジスタを強制的に動作させるというコンセプト
に基づくものである。
【００５９】
【発明の実施の形態】以下この発明に係る開放負荷を検
出する方法およびその回路の実施の形態を図面に基づい
て詳細に説明する。
出する方法およびその回路の実施の形態を図面に基づい
て詳細に説明する。
【００６０】この発明に係る開放負荷を検出する方法お
よびその回路の特徴と利点は、純粋に説明のためであっ
て、何らの限定は意図しない実施の形態の１つに関する
以下の説明と、関連図面を参照することによって明確に
なる。
よびその回路の特徴と利点は、純粋に説明のためであっ
て、何らの限定は意図しない実施の形態の１つに関する
以下の説明と、関連図面を参照することによって明確に
なる。
【００６１】特に、図１において、本発明を具体化した
検出回路１０について説明する。検出回路１０は、主ト
ランジスタと呼ばれ、第１の電源基準電圧Ｖｓと第１の
出力端子Ｏ５との間に接続されているＭＯＳパワー・ト
ランジスタＭ１０を含んでいる。この主トランジスタＭ
１０と並列のゲート端子接続（Ｇ１０、Ｇ１１）を有す
る補助ＭＯＳトランジスタＭ１１が設けられている。
検出回路１０について説明する。検出回路１０は、主ト
ランジスタと呼ばれ、第１の電源基準電圧Ｖｓと第１の
出力端子Ｏ５との間に接続されているＭＯＳパワー・ト
ランジスタＭ１０を含んでいる。この主トランジスタＭ
１０と並列のゲート端子接続（Ｇ１０、Ｇ１１）を有す
る補助ＭＯＳトランジスタＭ１１が設けられている。
【００６２】主トランジスタＭ１０および補助トランジ
スタＭ１１は、相互に接続されていると同時に電源供給
基準電圧Ｖｓに接続されているドレイン端子Ｄ１０およ
びＤ１１を共有している。主トランジスタＭ１０はその
ソース端子Ｓ１０が第１の出力端子Ｏ５に接続されてお
り、一方、補助トランジスタＭ１１のソース端子Ｓ１１
はヒステリシスを有する比較器１１に接続されている。
スタＭ１１は、相互に接続されていると同時に電源供給
基準電圧Ｖｓに接続されているドレイン端子Ｄ１０およ
びＤ１１を共有している。主トランジスタＭ１０はその
ソース端子Ｓ１０が第１の出力端子Ｏ５に接続されてお
り、一方、補助トランジスタＭ１１のソース端子Ｓ１１
はヒステリシスを有する比較器１１に接続されている。
【００６３】好適に、補助トランジスタＭ１１は主トラ
ンジスタＭ１０に含まれているセルの個数Ｎ５の何分の
１かに相当するＮ６個のセルを含んだ構成とすることが
できる（Ｎ６＝Ｎ５／ｎ：ｎはこれらトランジスタのエ
リアの比に相当する整数）。
ンジスタＭ１０に含まれているセルの個数Ｎ５の何分の
１かに相当するＮ６個のセルを含んだ構成とすることが
できる（Ｎ６＝Ｎ５／ｎ：ｎはこれらトランジスタのエ
リアの比に相当する整数）。
【００６４】また、第１の出力端子Ｏ５は負荷Ｌを介し
て第２の基準電圧、例えばアースＧＮＤと、ヒステレシ
ス付き比較器１１の第１の入力端子Ｉ９に接続されてい
る。このヒステリシス付き比較器１１の第２の入力端子
Ｉ１０、すなわち、ソース端子Ｓ１１に接続された第２
の入力端子Ｉ１０は電流発生器ＧＮ７を介して第２の基
準電圧ＧＮＤに接続されている。比較器１１はまた出力
端子Ｏ６を有している。
て第２の基準電圧、例えばアースＧＮＤと、ヒステレシ
ス付き比較器１１の第１の入力端子Ｉ９に接続されてい
る。このヒステリシス付き比較器１１の第２の入力端子
Ｉ１０、すなわち、ソース端子Ｓ１１に接続された第２
の入力端子Ｉ１０は電流発生器ＧＮ７を介して第２の基
準電圧ＧＮＤに接続されている。比較器１１はまた出力
端子Ｏ６を有している。
【００６５】検出回路１０の出力端子Ｏ５は、他の定常
電圧発生器ＧＮ８を介して第１の電源供給基準電圧Ｖｓ
に接続された第２の入力端子Ｉ１２を有する第２の比較
器１２の第１の入力端子Ｉ１１にも接続されている。比
較器１２の出力端子Ｏ７は、第２の基準電圧ＧＮＤと第
３の制御基準電圧ＶCPとの間に接続されたＭＯＳトラン
ジスタＭ１２のゲート端子Ｇ１２に接続されている。
電圧発生器ＧＮ８を介して第１の電源供給基準電圧Ｖｓ
に接続された第２の入力端子Ｉ１２を有する第２の比較
器１２の第１の入力端子Ｉ１１にも接続されている。比
較器１２の出力端子Ｏ７は、第２の基準電圧ＧＮＤと第
３の制御基準電圧ＶCPとの間に接続されたＭＯＳトラン
ジスタＭ１２のゲート端子Ｇ１２に接続されている。
【００６６】特に、トランジスタＭ１２は電流発生器Ｇ
Ｎ９と直列の、制御信号ＯＮによって制御されるスイッ
チＳＷによって構成されるインターフェース回路１４を
介して第３の制御基準電圧ＶCPに接続されたドレイン端
子Ｄ１２を有している。ドレイン端子Ｄ１２は主トラン
ジスタＭ１０および補助トランジスタＭ１１のゲート端
子Ｇ１０およびＧ１１に接続されている。
Ｎ９と直列の、制御信号ＯＮによって制御されるスイッ
チＳＷによって構成されるインターフェース回路１４を
介して第３の制御基準電圧ＶCPに接続されたドレイン端
子Ｄ１２を有している。ドレイン端子Ｄ１２は主トラン
ジスタＭ１０および補助トランジスタＭ１１のゲート端
子Ｇ１０およびＧ１１に接続されている。
【００６７】比較器１２とＭＯＳトランジスタＭ１２は
出力端子Ｏ５と主トランジスタＭ１０および補助トラン
ジスタＭ１１のゲート端子Ｇ１０、Ｇ１１間でネガティ
ブ・フィードバック制御回路１３を構成している。
出力端子Ｏ５と主トランジスタＭ１０および補助トラン
ジスタＭ１１のゲート端子Ｇ１０、Ｇ１１間でネガティ
ブ・フィードバック制御回路１３を構成している。
【００６８】非常に低い電流でも主トランジスタＭ１０
および補助トランジスタＭ１１のソース端子Ｓ１０、Ｓ
１１とドレイン端子Ｄ１０、Ｄ１１間で明確な電圧を測
定できるようにするために、これらのトランジスタＭ１
０、Ｍ１１の両方ともネガティブ・フィードバック制御
回路１３によって飽和に近い動作領域に保持されてい
る。
および補助トランジスタＭ１１のソース端子Ｓ１０、Ｓ
１１とドレイン端子Ｄ１０、Ｄ１１間で明確な電圧を測
定できるようにするために、これらのトランジスタＭ１
０、Ｍ１１の両方ともネガティブ・フィードバック制御
回路１３によって飽和に近い動作領域に保持されてい
る。
【００６９】こうした目的のために、主トランジスタＭ
１０のソース端子Ｓ１０とも一致している比較器１１の
第１の入力端子Ｉ９もネガティブ・フィードバック制御
回路１３によって所定の電圧ＶR に保持されている。
１０のソース端子Ｓ１０とも一致している比較器１１の
第１の入力端子Ｉ９もネガティブ・フィードバック制御
回路１３によって所定の電圧ＶR に保持されている。
【００７０】電流ＩL は電流発生器ＧＮ７によって発生
された基準電流によって所定の電圧ＶR までバイアスさ
れた補助トランジスタＭ１１のソース端子Ｓ１１の電圧
値を負荷Ｌ内に流れる電流ＩL によってバイアスされた
主トランジスタＭ１０のソース端子Ｓ１０の電圧値と比
較することによって検出される。
された基準電流によって所定の電圧ＶR までバイアスさ
れた補助トランジスタＭ１１のソース端子Ｓ１１の電圧
値を負荷Ｌ内に流れる電流ＩL によってバイアスされた
主トランジスタＭ１０のソース端子Ｓ１０の電圧値と比
較することによって検出される。
【００７１】この比較はヒステリシス付き比較器１１に
よって行われ、結果ＶOUT はこの比較器１１の出力端子
Ｏ６において示される。
よって行われ、結果ＶOUT はこの比較器１１の出力端子
Ｏ６において示される。
【００７２】好適に、主トランジスタＭ１０と補助トラ
ンジスタＭ１１のゲート端子Ｇ１０、Ｇ１１は相互に接
続されており、したがって、インターフェース回路１４
を介して同じネガティブ・フィードバック制御回路１３
によって制御される。
ンジスタＭ１１のゲート端子Ｇ１０、Ｇ１１は相互に接
続されており、したがって、インターフェース回路１４
を介して同じネガティブ・フィードバック制御回路１３
によって制御される。
【００７３】つぎに、負荷Ｌの異なった動作状態におけ
る検出回路１０の動作について説明する。
る検出回路１０の動作について説明する。
【００７４】高負荷電流に対しては、両方の主トランジ
スタＭ１０および補助トランジスタＭ１１とも完全にＯ
Ｎとなる。換言すると、それらは飽和領域でスイッチと
して動作し、ネガティブ・フィードバック制御回路１３
によって形成されるループは開放になる。負荷電流が減
少すると、主トランジスタＭ１０の飽和抵抗を介しての
電圧降下が減少する。この降下が基準電圧ＶR の値に近
づくと、フィードバック・ループが閉じられ、トランジ
スタＭ１０とＭ１１を飽和に近い動作領域に保持する。
スタＭ１０および補助トランジスタＭ１１とも完全にＯ
Ｎとなる。換言すると、それらは飽和領域でスイッチと
して動作し、ネガティブ・フィードバック制御回路１３
によって形成されるループは開放になる。負荷電流が減
少すると、主トランジスタＭ１０の飽和抵抗を介しての
電圧降下が減少する。この降下が基準電圧ＶR の値に近
づくと、フィードバック・ループが閉じられ、トランジ
スタＭ１０とＭ１１を飽和に近い動作領域に保持する。
【００７５】したがって、ネガティブ・フィードバック
制御回路１３は低出力電流に対して、すなわち、負荷Ｌ
が開放状態であるときにその値を判定することで、主ト
ランジスタＭ１０のドレイン端子Ｄ１０とソース端子Ｓ
１０間における電圧のより正確な測定を可能にする。
制御回路１３は低出力電流に対して、すなわち、負荷Ｌ
が開放状態であるときにその値を判定することで、主ト
ランジスタＭ１０のドレイン端子Ｄ１０とソース端子Ｓ
１０間における電圧のより正確な測定を可能にする。
【００７６】この電流は、電流発生器ＧＮ７によって供
給される電流ＩB によってバイアスされる補助トランジ
スタＭ１１のソース端子Ｓ１１の電圧を負荷電流ＩL に
よってバイアスされる主トランジスタＭ１０のソース端
子の電圧と比較することによって、比較器１１によって
検出される。
給される電流ＩB によってバイアスされる補助トランジ
スタＭ１１のソース端子Ｓ１１の電圧を負荷電流ＩL に
よってバイアスされる主トランジスタＭ１０のソース端
子の電圧と比較することによって、比較器１１によって
検出される。
【００７７】好適に、バイアス電流ＩB はＩS ／ｎの値
に設定され、この場合ＩS は負荷Ｌの開放状態の検出の
ための閾値電流であり、ｎはこれらパワー・トランジス
タのエリアの比、すなわち、主トランジスタＭ１０のセ
ル個数Ｎ５と補助トランジスタＭ１１のセル個数Ｎ６と
の間の比である。
に設定され、この場合ＩS は負荷Ｌの開放状態の検出の
ための閾値電流であり、ｎはこれらパワー・トランジス
タのエリアの比、すなわち、主トランジスタＭ１０のセ
ル個数Ｎ５と補助トランジスタＭ１１のセル個数Ｎ６と
の間の比である。
【００７８】比較器１１の出力電圧は、したがって、負
荷電流ＩL が閾値電流ＩS に近づくと、その状態を変化
させる。特に、閾値電流ＩS より高い負荷電流ＩL に対
しては、補助トランジスタＭ１１のソース端子Ｓ１１の
電圧は出力端子Ｏ５の電圧より高くなり、この状態で、
比較器１１の出力端子Ｏ６に存在する電圧は低レベルＶ
０である。
荷電流ＩL が閾値電流ＩS に近づくと、その状態を変化
させる。特に、閾値電流ＩS より高い負荷電流ＩL に対
しては、補助トランジスタＭ１１のソース端子Ｓ１１の
電圧は出力端子Ｏ５の電圧より高くなり、この状態で、
比較器１１の出力端子Ｏ６に存在する電圧は低レベルＶ
０である。
【００７９】逆に、負荷電流ＩL が閾値電流ＩS 以下に
なると、補助トランジスタＭ１１のソース端子Ｓ１１の
電圧が出力端子Ｏ５の電圧以下になり、この出力端子Ｏ
５を高い値Ｖ１にスイッチさせ、したがって、負荷Ｌの
開放状態に関する信号を発生する。
なると、補助トランジスタＭ１１のソース端子Ｓ１１の
電圧が出力端子Ｏ５の電圧以下になり、この出力端子Ｏ
５を高い値Ｖ１にスイッチさせ、したがって、負荷Ｌの
開放状態に関する信号を発生する。
【００８０】この目的のために、図１に示した検出回路
１０は閾値電流ＩS よりｎ分の１の小さなバイアス電流
ＩB を用い、この場合ｎは主トランジスタＭ１０および
補助トランジスタＭ１１に含まれるセルの個数の比であ
る。
１０は閾値電流ＩS よりｎ分の１の小さなバイアス電流
ＩB を用い、この場合ｎは主トランジスタＭ１０および
補助トランジスタＭ１１に含まれるセルの個数の比であ
る。
【００８１】なお、ネガティブ・フィードバック制御回
路１３がクローズド・ループになる負荷電流ＩC は開放
負荷検出のための閾値電流ＩS より大きい。出力端子Ｏ
５に存在する負荷は、その負荷電圧が電圧発生器ＧＮ８
によって発生される閾値電圧ＶR になり、それ以下に下
がるまで、負荷Ｌに対する負荷電流ＩL の減少と平行し
て減少する。その結果、ネガティブ・フィードバックが
動作する。
路１３がクローズド・ループになる負荷電流ＩC は開放
負荷検出のための閾値電流ＩS より大きい。出力端子Ｏ
５に存在する負荷は、その負荷電圧が電圧発生器ＧＮ８
によって発生される閾値電圧ＶR になり、それ以下に下
がるまで、負荷Ｌに対する負荷電流ＩL の減少と平行し
て減少する。その結果、ネガティブ・フィードバックが
動作する。
【００８２】図１に示した検出回路の方式による基本的
な利点は以下の通りである。
な利点は以下の通りである。
【００８３】第１に、主トランジスタおよび補助トラン
ジスタＭ１０、Ｍ１１のゲート端子Ｇ１０、Ｇ１１が共
通しているので、したがって、それらをドライブする１
つのドライバーが必要なだけである。これによって回路
設計が単純化され、装置のコストが減少する。
ジスタＭ１０、Ｍ１１のゲート端子Ｇ１０、Ｇ１１が共
通しているので、したがって、それらをドライブする１
つのドライバーが必要なだけである。これによって回路
設計が単純化され、装置のコストが減少する。
【００８４】第２に、トランジスタＭ１０およびＭ１１
のドレイン端子Ｄ１０およびＤ１１も共通しており、し
たがって、１つのエピタキシャル・ポケット内でどのよ
うな技術を用いてでもつくることができ、構造体の結合
がより良くなるので、回路動作の正確さが増大する。
のドレイン端子Ｄ１０およびＤ１１も共通しており、し
たがって、１つのエピタキシャル・ポケット内でどのよ
うな技術を用いてでもつくることができ、構造体の結合
がより良くなるので、回路動作の正確さが増大する。
【００８５】第３に、補助トランジスタＭ１１のドレイ
ン−ソース電圧は検出抵抗の存在によっても変化せず、
そして負荷電流ＩL が閾値電流ＩS に近い状態の場合、
主トランジスタＭ１０のドレイン−ソース電圧と等しく
なり、このことは測定の正確さをさらに向上させる。
ン−ソース電圧は検出抵抗の存在によっても変化せず、
そして負荷電流ＩL が閾値電流ＩS に近い状態の場合、
主トランジスタＭ１０のドレイン−ソース電圧と等しく
なり、このことは測定の正確さをさらに向上させる。
【００８６】第４に、主トランジスタＭ１０と補助トラ
ンジスタＭ１１の間にスイッチが存在しないので、出力
電圧にノイズ成分がない。
ンジスタＭ１１の間にスイッチが存在しないので、出力
電圧にノイズ成分がない。
【００８７】図１に示した回路方式をＢＣＤ技術で、Ｎ
５が１８０００セルの垂直ＤＭＯＳタイプのメイン・パ
ワー・トランジスタＭ１０と、ｎを２０として同じポケ
ットで用いる補助トランジスタを実装した。
５が１８０００セルの垂直ＤＭＯＳタイプのメイン・パ
ワー・トランジスタＭ１０と、ｎを２０として同じポケ
ットで用いる補助トランジスタを実装した。
【００８８】ここで用いられているパワー・トランジス
タの飽和抵抗は７０ｍΩであり、公称電流２．５Ａで、
出力端子上での電圧降下は１７５ｍＷと等しく、基準電
圧Ｖ R は６０ｍＶ、閾値電流ＩS は３ｍＡ、そしてその
結果としてのバイアス電流Ｉ B は１５０μＡとされた。
図１に示した検出回路１０のシミュレーションで得られ
た結果は、最悪の場合での標準的な値で２０％以下の変
動しか示さない。
タの飽和抵抗は７０ｍΩであり、公称電流２．５Ａで、
出力端子上での電圧降下は１７５ｍＷと等しく、基準電
圧Ｖ R は６０ｍＶ、閾値電流ＩS は３ｍＡ、そしてその
結果としてのバイアス電流Ｉ B は１５０μＡとされた。
図１に示した検出回路１０のシミュレーションで得られ
た結果は、最悪の場合での標準的な値で２０％以下の変
動しか示さない。
【００８９】以上、本発明に係る実施の形態について述
べたが、当業者は種々の変更、修正および改善は容易に
想起できる。こうした変更、修正および改善は本発明の
同一の思想の範囲内にある。したがって、上の説明は例
示のためのみであって、権利範囲の限定を意図してはい
ない。本発明は、上記特許請求の範囲の定義、あるいは
その均等の範囲によってのみ限定されるものである。
べたが、当業者は種々の変更、修正および改善は容易に
想起できる。こうした変更、修正および改善は本発明の
同一の思想の範囲内にある。したがって、上の説明は例
示のためのみであって、権利範囲の限定を意図してはい
ない。本発明は、上記特許請求の範囲の定義、あるいは
その均等の範囲によってのみ限定されるものである。
【図１】本発明に係る開放負荷を検出する検出回路の構
成を示す回路図である。
成を示す回路図である。
【図２】従来における工業プロセス制御装置の出力ステ
ージの構成を示す回路図である。
ージの構成を示す回路図である。
【図３】従来における開放負荷を検出するための回路ア
ーキテクチャの構成を示す回路図である。
ーキテクチャの構成を示す回路図である。
【図４】従来における開放負荷を検出するための回路ア
ーキテクチャの他の構成を示す回路図である。
ーキテクチャの他の構成を示す回路図である。
１０ 検出回路 １１ 比較器 １２ 比較器 １３ ネガティブ・フィードバック制御回路 １４ インタフェース回路 Ｍ１０〜Ｍ１２ ＭＯＳトランジスタ Ｌ 負荷 Ｏ５〜Ｏ７ 出力端子 Ｉ９〜Ｉ１１ 入力端子 ＧＮ７，ＧＮ８ 電圧発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト ガリボルディ イタリア国，イ−20084 ミラノ，ラッキ アレッラ，ビア エッフェ．バラッカ，６ ／３
Claims (17)
- 【請求項１】 負荷に接続された、少なくとも１つの主
トランジスタと、１つの補助トランジスタを有してお
り、前記主トランジスタおよび補助トランジスタのゲー
トが相互に接続されていると同時に、前記補助トランジ
スタが出力端子を有している、ドライバーにより開放負
荷を検出する方法において、 前記負荷に接続された前記主トランジスタの端子に存在
する第１の電圧値を、前記補助トランジスタの前記出力
端子に存在する第２の電圧値と比較する工程を含むこと
を特徴とする開放負荷を検出する方法。 - 【請求項２】 さらに、前記補助トランジスタの前記出
力端子にバイアス電流をかけることにより、前記第２の
電圧値を基準値に保持する工程を含むことを特徴とする
請求項１に記載の開放負荷を検出する方法。 - 【請求項３】 前記負荷に所定の閾値以下の負荷電流が
流れた場合において、さらに、前記負荷電流が変動した
とき、その入力端子が前記負荷に接続された前記主トラ
ンジスタの前記端子に接続されており、その出力端子が
前記補助トランジスタのゲート端子に接続されているネ
ガティブ・フィードバック・ネットワークにより、前記
第１の電圧値を前記基準値より高く保持する工程を含む
ことを特徴とする請求項２に記載の開放負荷を検出する
方法。 - 【請求項４】 前記主トランジスタおよび補助トランジ
スタが電界効果トランジスタであり、さらに、前記主ト
ランジスタおよび補助トランジスタを、負荷電流が変動
する場合にネガティブ・フィードバック・ループによ
り、飽和に近い動作領域に保持する工程を含むことを特
徴とする請求項３に記載の開放負荷を検出する方法。 - 【請求項５】 さらに、バイアス電流を、前記閾値と前
記主トランジスタおよび補助トランジスタのエリアの比
との間の比率に等しい値に設定する工程を含んでいるこ
とを特徴とする請求項４に記載の開放負荷を検出する方
法。 - 【請求項６】 ゲート端子および出力端子が負荷に接続
されている主トランジスタと、 ゲート端子が前記主トランジスタの前記ゲート端子に接
続されている補助トランジスタと、 前記主トランジスタの前記出力端子と前記補助トランジ
スタの前記ゲート端子との間に接続され、前記主トラン
ジスタおよび補助トランジスタを飽和に近い状態に保持
する制御回路と、 開放負荷を示す電圧を持った出力端子と、前記主トラン
ジスタの前記出力端子に接続された第１の入力端子と、
前記補助トランジスタの端子に接続された第２の入力端
子とを有する比較器と、 前記第２の入力端子と基準電圧との間に接続された前記
補助トランジスタのためのバイアス回路と、 を具備することを特徴とする開放負荷を検出する回路。 - 【請求項７】 前記主トランジスタが、多数の基本セル
によって構成されており、その個数が補助トランジスタ
内に含まれている基本セルの個数の倍数であることを特
徴とする請求項６に記載の開放負荷を検出する回路。 - 【請求項８】 前記バイアス回路が、閾値と主トランジ
スタおよび補助トランジスタのエリアの比との間の比率
に等しいバイアス電流を供給する電流発生器を含んでい
ることを特徴とする請求項６に記載の開放負荷を検出す
る回路。 - 【請求項９】 前記比較器が、ヒステリシスを有してい
ることを特徴とする請求項６に記載の開放負荷を検出す
る回路。 - 【請求項１０】 前記主トランジスタと補助トランジス
タが電界効果トランジスタであり、それらのゲート端子
が相互に接続されていると同時に、第３の基準電圧と制
御信号によって制御されるスイッチにより構成されるイ
ンタフェース回路に接続されていることを特徴とする請
求項６に記載の開放負荷を検出する回路。 - 【請求項１１】 前記主トランジスタおよび補助トラン
ジスタのドレイン端子が相互に接続されていると同時
に、電源供給基準電圧に接続されていることを特徴とす
る請求項６に記載の開放負荷を検出する回路。 - 【請求項１２】 制御端子および出力端子を有し、前記
出力端子が負荷に接続され、前記負荷に負荷電流を供給
するための供給手段と、 制御端子と出力端子を有し、前記出力端子がバイアス回
路に接続され、基準電圧を確立するための確率手段と、 開放負荷を示す出力端子と、前記供給手段と確率手段の
出力端子に接続された入力端子を有し、前記基準電圧を
前記負荷に対して前記負荷電流を供給することによって
生成される電圧値と比較し、前記比較結果に基づいて開
放負荷を示す出力を設定するための比較手段と、 を具備することを特徴とする開放負荷を検出する回路。 - 【請求項１３】 さらに，前記供給手段と前記確立手段
の制御端子に接続されている出力端子を有し、それによ
って変調された負荷電流を前記負荷に供給するための制
御回路を含むことを特徴とする請求項１２に記載の開放
負荷を検出する回路。 - 【請求項１４】 さらに、その入力端子が前記供給手段
に接続され、前記供給手段の所定の電流動作点を選択す
るために前記制御回路の出力端子を制御する制御手段を
含むことを特徴とする請求項１３に記載の開放負荷を検
出する回路。 - 【請求項１５】 電流を負荷に供給する出力端子と制御
端子とを有する第１のトランジスタと、 そこにかけられたバイアス電流によって一定電圧値に保
持される出力端子を有し、さらに、前記第１のトランジ
スタの前記制御端子に接続された制御端子を有する第２
のトランジスタと、 前記第１のトランジスタの前記出力端子に接続され、そ
こに存在する電圧値に応答して前記第１および第２のト
ランジスタの前記制御端子に接続された出力を生成し、
前記第１および第２のトランジスタを飽和に近い状態に
保持するように動作するフィードバック回路と、 前記第１のトランジスタの前記出力端子および前記第２
のトランジスタの前記出力端子にそれぞれ接続された２
つの入力端子を有し、開放負荷を示す電圧値を持った出
力端子を有する第１の比較器と、 を具備することを特徴とする開放負荷を検出する回路。 - 【請求項１６】 前記第１のトランジスタおよび前記第
２のトランジスタが電界効果トランジスタであることを
特徴とする請求項１５に記載の開放負荷を検出する回
路。 - 【請求項１７】 前記フィードバック回路が、さらに、
２つの入力端子を有し、第１の入力端子が基準電圧に接
続され、第２の入力端子が前記第１のトランジスタの前
記出力端子に接続され、前記第１および第２のトランジ
スタの前記制御端子に接続された出力を有する第２の比
較器を含むことを特徴とする請求項１６に記載の開放負
荷を検出する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95830204A EP0743529B1 (en) | 1995-05-16 | 1995-05-16 | Method and corresponding circuit for detecting an open load |
| IT958302044 | 1995-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08327685A true JPH08327685A (ja) | 1996-12-13 |
Family
ID=8221924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122082A Pending JPH08327685A (ja) | 1995-05-16 | 1996-05-16 | 開放負荷を検出する方法およびその回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5760613A (ja) |
| EP (1) | EP0743529B1 (ja) |
| JP (1) | JPH08327685A (ja) |
| DE (1) | DE69533308T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012226426A (ja) * | 2011-04-15 | 2012-11-15 | Yokogawa Electric Corp | ディジタル出力回路 |
| KR20250155323A (ko) * | 2024-04-23 | 2025-10-30 | 다믈파워반도체 유한회사 | 액티브 상태에서 개방 부하를 검출하는 방법 및 장치 |
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| DE69838973T2 (de) | 1998-05-29 | 2009-01-02 | Stmicroelectronics S.R.L., Agrate Brianza | Schwachstromüberwachung durch "low-side" getriebenen DMOS mittels Modulierung seines inneren Widerstands |
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| IT1313832B1 (it) * | 1999-10-28 | 2002-09-23 | St Microelectronics Srl | Circuito non lineare per il controllo di assenza di carico in circuiti tipo low-side driver |
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|---|---|
| EP0743529B1 (en) | 2004-07-28 |
| DE69533308D1 (de) | 2004-09-02 |
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