JPH08328854A - パイプラインデ−タ処理装置 - Google Patents
パイプラインデ−タ処理装置Info
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- JPH08328854A JPH08328854A JP7132231A JP13223195A JPH08328854A JP H08328854 A JPH08328854 A JP H08328854A JP 7132231 A JP7132231 A JP 7132231A JP 13223195 A JP13223195 A JP 13223195A JP H08328854 A JPH08328854 A JP H08328854A
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Abstract
(57)【要約】
【目的】 パイプライン方式のデータ処理装置におい
て、キャッシュミス処理の信頼度の向上およびクロック
サイクルの低下防止による性能向上を目的とする。 【構成】 ＩＳＲ１０からの主記憶アクセス命令を実
行し、キャッシュディレクトリ３２でミスが検出される
と、ヒットミスレジスタ４１をセットする。これにより
パイプライン制御回路１５は主記憶データがロードされ
るＢＲ１３、ＧＲ１４の番号を示すミスハザードフラグ
１１をセットする。また、１５はパイプライン中の命令
をキャンセルする。１１の出力はハザード検出回路１２
で新たな命令によって使用されるＢＲ、ＧＲの番号と比
較され、一致すればその命令をＤステージでホールドす
る。主記憶からデータが転送されてくると、１１をリセ
ットし、新たな命令の実行を開始する。
て、キャッシュミス処理の信頼度の向上およびクロック
サイクルの低下防止による性能向上を目的とする。 【構成】 ＩＳＲ１０からの主記憶アクセス命令を実
行し、キャッシュディレクトリ３２でミスが検出される
と、ヒットミスレジスタ４１をセットする。これにより
パイプライン制御回路１５は主記憶データがロードされ
るＢＲ１３、ＧＲ１４の番号を示すミスハザードフラグ
１１をセットする。また、１５はパイプライン中の命令
をキャンセルする。１１の出力はハザード検出回路１２
で新たな命令によって使用されるＢＲ、ＧＲの番号と比
較され、一致すればその命令をＤステージでホールドす
る。主記憶からデータが転送されてくると、１１をリセ
ットし、新たな命令の実行を開始する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプラインデータ処
理装置に関し、特にキャッシュを有するパイプラインデ
−タ処理装置に関する。
理装置に関し、特にキャッシュを有するパイプラインデ
−タ処理装置に関する。
【０００２】
【従来の技術】従来のパイプライン処理装置では、キャ
ッシュ索引においてキャッシュミスが判定され、所望の
デ−タを主記憶装置から読み出す間、パイプラインをホ
−ルドし、デ−タの待ち合わせを行うように制御してい
る。今、図４に示す５ステ−ジからなる従来のパイプラ
イン処理装置を例に説明する。この５ステ−ジは、命令
をフェッチするＩＦステ−ジと、命令のデコ−ドとレジ
スタの読み出しを行うＤステ−ジと、命令の実行もしく
はアドレス生成を行うＥＡステ−ジと、オペランドアク
セスを行うＯステ−ジと、結果の格納を行うＷステ−ジ
とからなる計５ステ−ジである。図４は定常状態で命令
を処理しているパイプラインの実行過程を示している。
ッシュ索引においてキャッシュミスが判定され、所望の
デ−タを主記憶装置から読み出す間、パイプラインをホ
−ルドし、デ−タの待ち合わせを行うように制御してい
る。今、図４に示す５ステ−ジからなる従来のパイプラ
イン処理装置を例に説明する。この５ステ−ジは、命令
をフェッチするＩＦステ−ジと、命令のデコ−ドとレジ
スタの読み出しを行うＤステ−ジと、命令の実行もしく
はアドレス生成を行うＥＡステ−ジと、オペランドアク
セスを行うＯステ−ジと、結果の格納を行うＷステ−ジ
とからなる計５ステ−ジである。図４は定常状態で命令
を処理しているパイプラインの実行過程を示している。
【０００３】このように、理想的な状態でパイプライン
が流れているときには、１クロックサイクル毎に命令の
結果を得ることができる。しかしながら、パイプラン処
理装置では各種の要因により、パイプラインのスト−ル
が発生する。このうち代表的ななものに、レジスタハザ
−ド処理とキャッシュミス処理がある。
が流れているときには、１クロックサイクル毎に命令の
結果を得ることができる。しかしながら、パイプラン処
理装置では各種の要因により、パイプラインのスト−ル
が発生する。このうち代表的ななものに、レジスタハザ
−ド処理とキャッシュミス処理がある。
【０００４】レジスタハザ−ド処理とは、ある命令で使
用するレジスタが先行命令により更新されるか否かを検
出し、もし使用するレジスタがまだ更新されておらず、
使用不能である場合には、使用可能になるまでパイプラ
インをスト−ルさせることをいう。レジスタハザ−ド処
理を行うためには、まずＤステ−ジで命令をデコ−ドし
た際に得られるレジスタ番号と該レジスタが更新される
か否かを示すレジスタ更新情報を、Ｄステ−ジ以降のス
テ−ジに存在する命令個数分保持しておく。ある一つの
命令によるレジスタの更新が完了すると、この命令に関
するレジスタ更新情報は無効化される。そして、新たな
命令がＤステ−ジに供給されるとこの命令が使用するレ
ジスタ番号と保持されている先行命令が更新するレジス
タ番号とを比較することで、Ｄステージ上の命令が使用
しようとしているレジスタが更新待ちであるか否か、つ
まりレジスタハザードが起きているか否かを検出する。
レジスタハザードが検出されると、ＩＦステ−ジ、Ｄス
テ−ジをホ−ルドさせ、レジスタの内容が更新されるま
で処理を待たせる。レジスタハザ−ド処理は、パイプラ
インの制御方法やパイプライン段数の違いによって１Ｔ
もしくは２Ｔのクロックサイクルの処理時間を必要とす
る。
用するレジスタが先行命令により更新されるか否かを検
出し、もし使用するレジスタがまだ更新されておらず、
使用不能である場合には、使用可能になるまでパイプラ
インをスト−ルさせることをいう。レジスタハザ−ド処
理を行うためには、まずＤステ−ジで命令をデコ−ドし
た際に得られるレジスタ番号と該レジスタが更新される
か否かを示すレジスタ更新情報を、Ｄステ−ジ以降のス
テ−ジに存在する命令個数分保持しておく。ある一つの
命令によるレジスタの更新が完了すると、この命令に関
するレジスタ更新情報は無効化される。そして、新たな
命令がＤステ−ジに供給されるとこの命令が使用するレ
ジスタ番号と保持されている先行命令が更新するレジス
タ番号とを比較することで、Ｄステージ上の命令が使用
しようとしているレジスタが更新待ちであるか否か、つ
まりレジスタハザードが起きているか否かを検出する。
レジスタハザードが検出されると、ＩＦステ−ジ、Ｄス
テ−ジをホ−ルドさせ、レジスタの内容が更新されるま
で処理を待たせる。レジスタハザ−ド処理は、パイプラ
インの制御方法やパイプライン段数の違いによって１Ｔ
もしくは２Ｔのクロックサイクルの処理時間を必要とす
る。
【０００５】キャッシュミス処理とはキャッシュをアク
セスしたときに、所望のデ−タがキャッシュ内に存在せ
ず、主記憶装置からの読み出しを行っている間パイプラ
インをスト−ルさせることをいう。図５に、従来のパイ
プライン処理装置において、命令２のオペランドアクセ
スによりオペランドキャッシュのミスが発生した状態を
示す。Ｏステ−ジでオペランドミスが発生したために、
主記憶装置から所望のデ−タがフェッチできるまで、Ｉ
Ｆステ−ジ、Ｄステ−ジ、ＡＥステ−ジ、Ｏステ−ジを
ホ−ルドさせている。主記憶装置から所望のデ−タがフ
ェッチされるとＩＦステ−ジ、Ｄステ−ジ、ＡＥステ−
ジ、Ｏステ−ジの処理を再開させる。キャッシュミス処
理には、主記憶装置の構成の違いによって１０数Ｔから
数１０Ｔの処理時間を必要とする。パイプラインデ−タ
処理装置は、複数の命令を各ステ−ジで連続的に処理し
ているため、パイプラインスト−ルが発生することが検
出された場合には、実行を継続できないステージは即座
にホ−ルドさせなければならない。さもないと、同一ス
テ−ジ上で複数の命令の処理が競合してしまい、命令情
報の喪失、リソ−ス破壊などが起こり、スト−ルが解除
されたときに、正しくパイプライン処理を再開できなく
なるからである。
セスしたときに、所望のデ−タがキャッシュ内に存在せ
ず、主記憶装置からの読み出しを行っている間パイプラ
インをスト−ルさせることをいう。図５に、従来のパイ
プライン処理装置において、命令２のオペランドアクセ
スによりオペランドキャッシュのミスが発生した状態を
示す。Ｏステ−ジでオペランドミスが発生したために、
主記憶装置から所望のデ−タがフェッチできるまで、Ｉ
Ｆステ−ジ、Ｄステ−ジ、ＡＥステ−ジ、Ｏステ−ジを
ホ−ルドさせている。主記憶装置から所望のデ−タがフ
ェッチされるとＩＦステ−ジ、Ｄステ−ジ、ＡＥステ−
ジ、Ｏステ−ジの処理を再開させる。キャッシュミス処
理には、主記憶装置の構成の違いによって１０数Ｔから
数１０Ｔの処理時間を必要とする。パイプラインデ−タ
処理装置は、複数の命令を各ステ−ジで連続的に処理し
ているため、パイプラインスト−ルが発生することが検
出された場合には、実行を継続できないステージは即座
にホ−ルドさせなければならない。さもないと、同一ス
テ−ジ上で複数の命令の処理が競合してしまい、命令情
報の喪失、リソ−ス破壊などが起こり、スト−ルが解除
されたときに、正しくパイプライン処理を再開できなく
なるからである。
【０００６】キャッシュミスによるパイプラインスト−
ルが発生した場合の各ステ−ジをホ−ルドさせる従来の
技術を示したものとしては、例えば、特開平３−２７１
８４３号公報記載の「メモリアクセス制御方式」があ
る。この技術には、キャッシュミスを検出した信号によ
りクロックを停止させる方法と、ステ−ジ遷移抑止信号
をセットすることにより各ステ−ジ間の遷移を抑止し
て、パイプラインの各ステ−ジをホ−ルドさせる方法と
がある。
ルが発生した場合の各ステ−ジをホ−ルドさせる従来の
技術を示したものとしては、例えば、特開平３−２７１
８４３号公報記載の「メモリアクセス制御方式」があ
る。この技術には、キャッシュミスを検出した信号によ
りクロックを停止させる方法と、ステ−ジ遷移抑止信号
をセットすることにより各ステ−ジ間の遷移を抑止し
て、パイプラインの各ステ−ジをホ−ルドさせる方法と
がある。
【０００７】
【発明が解決しようとする課題】上述した従来のパイプ
ラインデ−タ処理装置で用いられているクロックを停止
させる方法は、クロックスキュ−が増大するために、装
置全体の遅延時間が増大し、今日の高速クロックで動作
する装置の高速化の大きな妨げになるという欠点があ
る。さらに、クロックと他の論理の論理積がゲートで実
現されるために、この論理とクロックの信号の時間差に
よってノイズが発生し、装置の信頼度が低下するという
欠点がある。
ラインデ−タ処理装置で用いられているクロックを停止
させる方法は、クロックスキュ−が増大するために、装
置全体の遅延時間が増大し、今日の高速クロックで動作
する装置の高速化の大きな妨げになるという欠点があ
る。さらに、クロックと他の論理の論理積がゲートで実
現されるために、この論理とクロックの信号の時間差に
よってノイズが発生し、装置の信頼度が低下するという
欠点がある。
【０００８】また、キャッシュをミスしたときに、ステ
−ジ遷移抑止信号を点灯し、このステ−ジ遷移抑止信号
によって、パイプラインの各ステ−ジをホ−ルドする従
来の方法は、ホ−ルドすべきステ−ジの対象がキャッシ
ュミスを検出したステ−ジおよび上段の全てのステ−ジ
（ＩＦステ−ジ、Ｄステ−ジ、ＡＥステ−ジおよびＯス
テ−ジ）をホ−ルドしなければならないために、このス
テ−ジ遷移抑止信号の遅延時間が増大している。したが
って、パイプラインデ−タ処理装置のクロックサイクル
を高速化することが困難となり、システムの性能が低下
するという欠点もある。
−ジ遷移抑止信号を点灯し、このステ−ジ遷移抑止信号
によって、パイプラインの各ステ−ジをホ−ルドする従
来の方法は、ホ−ルドすべきステ−ジの対象がキャッシ
ュミスを検出したステ−ジおよび上段の全てのステ−ジ
（ＩＦステ−ジ、Ｄステ−ジ、ＡＥステ−ジおよびＯス
テ−ジ）をホ−ルドしなければならないために、このス
テ−ジ遷移抑止信号の遅延時間が増大している。したが
って、パイプラインデ−タ処理装置のクロックサイクル
を高速化することが困難となり、システムの性能が低下
するという欠点もある。
【０００９】
【課題を解決するための手段】本発明の第１のパイプラ
インデータ制御装置は、主記憶装置内のデ−タのコピ−
をブロック単位で保持するキャッシュを有し命令の実行
を複数のステ−ジに分割して処理するパイプライン方式
のパイプラインデ−タ処理装置であって、（ａ）キャッ
シュ索引におけるキャッシュヒットまたはミスを判定す
る判定手段と、（ｂ）前記判定手段でキャッシュミスが
判定されたときにパイプライン中の命令をキャンセルす
るキャンセル手段と、（ｃ）キャッシュミス処理中であ
ることを表示するキャッシュミス表示手段と、（ｄ）パ
イプライン処理の停滞条件を検出する停滞条件検出手段
と、（ｅ）前記キャッシュミス表示手段の出力を前記停
滞条件検出手段に入力し前記キャッシュミス表示手段が
点灯している場合に新たに発行された命令を検出し前記
キャッシュミス表示手段の点灯が消えるまで該命令の処
理を保留する保留手段と、を備えている。
インデータ制御装置は、主記憶装置内のデ−タのコピ−
をブロック単位で保持するキャッシュを有し命令の実行
を複数のステ−ジに分割して処理するパイプライン方式
のパイプラインデ−タ処理装置であって、（ａ）キャッ
シュ索引におけるキャッシュヒットまたはミスを判定す
る判定手段と、（ｂ）前記判定手段でキャッシュミスが
判定されたときにパイプライン中の命令をキャンセルす
るキャンセル手段と、（ｃ）キャッシュミス処理中であ
ることを表示するキャッシュミス表示手段と、（ｄ）パ
イプライン処理の停滞条件を検出する停滞条件検出手段
と、（ｅ）前記キャッシュミス表示手段の出力を前記停
滞条件検出手段に入力し前記キャッシュミス表示手段が
点灯している場合に新たに発行された命令を検出し前記
キャッシュミス表示手段の点灯が消えるまで該命令の処
理を保留する保留手段と、を備えている。
【００１０】本発明の第２のパイプラインデータ制御装
置は、主記憶装置内のデ−タのコピ−をブロック単位で
保持するキャッシュを有し命令の実行を複数のステ−ジ
に分割して処理するパイプライン方式のパイプラインデ
−タ処理装置であって、（ａ）キャッシュ索引における
キャッシュヒットまたはミスを判定する判定手段と、
（ｂ）前記判定手段でキャッシュミスが判定されたとき
にパイプライン中の命令をキャンセルするキャンセル手
段と、（ｃ）前記判定手段でキャッシュミスが判定され
たときにファ−ムウェアに通知するファームウェア通知
手段と、（ｄ）前記主記憶装置から要求デ−タを受け取
ったことを上記ファ−ムウェアに通知するデータ受け取
り通知手段と、を備えている。
置は、主記憶装置内のデ−タのコピ−をブロック単位で
保持するキャッシュを有し命令の実行を複数のステ−ジ
に分割して処理するパイプライン方式のパイプラインデ
−タ処理装置であって、（ａ）キャッシュ索引における
キャッシュヒットまたはミスを判定する判定手段と、
（ｂ）前記判定手段でキャッシュミスが判定されたとき
にパイプライン中の命令をキャンセルするキャンセル手
段と、（ｃ）前記判定手段でキャッシュミスが判定され
たときにファ−ムウェアに通知するファームウェア通知
手段と、（ｄ）前記主記憶装置から要求デ−タを受け取
ったことを上記ファ−ムウェアに通知するデータ受け取
り通知手段と、を備えている。
【００１１】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１２】図１は本発明の第１の実施例を示すパイプ
ラインデ−タ処理装置のブロック図である。本発明の特
徴を示す上で、重要でない部分は説明を分かり易くする
ために省略してある。図１において、ＩＳＲ１０は、信
号線Ｌ１を通して図示されていないＩＦステ−ジから送
出された命令を受け付けるレジスタである。ＩＳＲ１０
に命令がセットされると命令に従った処理が実行され
る。本実施例では、主記憶の内容をロ−ドしてレジスタ
に格納する命令を例に取って説明する。
ラインデ−タ処理装置のブロック図である。本発明の特
徴を示す上で、重要でない部分は説明を分かり易くする
ために省略してある。図１において、ＩＳＲ１０は、信
号線Ｌ１を通して図示されていないＩＦステ−ジから送
出された命令を受け付けるレジスタである。ＩＳＲ１０
に命令がセットされると命令に従った処理が実行され
る。本実施例では、主記憶の内容をロ−ドしてレジスタ
に格納する命令を例に取って説明する。
【００１３】図２に本実施例で使用される命令形式を示
す。ＯＰ部は命令の種類を示すオペレ−ションコ−ド、
ＧＲ１部は主記憶からロ−ドされたオペランドの内容を
格納する汎用レジスタの番号、ＢＲ部はロ−ドする主記
憶の番地を生成するための基底番地を格納するベ−スレ
ジスタの番号、ＧＲ部は上記ＢＲのアドレスを修飾する
インデックス値を格納する汎用レジスタの番号、Ｄ部は
ＢＲ部とＧＲ部から生成されたアドレスからのディスプ
レ−スメント値を示す。
す。ＯＰ部は命令の種類を示すオペレ−ションコ−ド、
ＧＲ１部は主記憶からロ−ドされたオペランドの内容を
格納する汎用レジスタの番号、ＢＲ部はロ−ドする主記
憶の番地を生成するための基底番地を格納するベ−スレ
ジスタの番号、ＧＲ部は上記ＢＲのアドレスを修飾する
インデックス値を格納する汎用レジスタの番号、Ｄ部は
ＢＲ部とＧＲ部から生成されたアドレスからのディスプ
レ−スメント値を示す。
【００１４】次に第１の実施例の動作を図１、図２、図
３を参照して説明する。
３を参照して説明する。
【００１５】図２に示される命令がＩＳＲ１０にセット
されると、ＯＰ部、ＢＲ部、ＧＲ部はハザ−ド検出回路
１２に送出される。ハザ−ド検出回路１２はＯＰ部によ
って命令が主記憶からのロ−ド命令であることを知り、
アドレス生成に必要なＢＲ、ＧＲが使用可能か否かを判
断し、結果をパイプライン制御回路１５に通知する。
されると、ＯＰ部、ＢＲ部、ＧＲ部はハザ−ド検出回路
１２に送出される。ハザ−ド検出回路１２はＯＰ部によ
って命令が主記憶からのロ−ド命令であることを知り、
アドレス生成に必要なＢＲ、ＧＲが使用可能か否かを判
断し、結果をパイプライン制御回路１５に通知する。
【００１６】パイプライン制御回路１５は、パイプライ
ン全体の制御を司る制御回路で、ハザ−ド検出回路１２
からの通知で命令で指定されたＢＲもしくはＧＲが使用
不可である場合は、使用可能になるまでＤステ−ジの処
理を待ち合わせるためにＤステ−ジおよびＩＦステ−ジ
のホ−ルドを行う。
ン全体の制御を司る制御回路で、ハザ−ド検出回路１２
からの通知で命令で指定されたＢＲもしくはＧＲが使用
不可である場合は、使用可能になるまでＤステ−ジの処
理を待ち合わせるためにＤステ−ジおよびＩＦステ−ジ
のホ−ルドを行う。
【００１７】ＢＲ１３およびＧＲ１４は命令で指定され
る複数のＢＲとＧＲを保持するレジスタファイルであ
る。ＩＳＲ１０にセットされた命令のＢＲ番号およびＧ
Ｒ番号はＢＲ１３およびＧＲ１４の索引アドレスとして
ＢＲ１３およびＧＲ１４に供給される。ＢＲ１３および
ＧＲ１４にＢＲ番号およびＧＲ番号が供給されると所望
のＢＲおよびＧＲが読み出され、それぞれＢＲＤ２０、
ＧＲＤ２１にセットされる。
る複数のＢＲとＧＲを保持するレジスタファイルであ
る。ＩＳＲ１０にセットされた命令のＢＲ番号およびＧ
Ｒ番号はＢＲ１３およびＧＲ１４の索引アドレスとして
ＢＲ１３およびＧＲ１４に供給される。ＢＲ１３および
ＧＲ１４にＢＲ番号およびＧＲ番号が供給されると所望
のＢＲおよびＧＲが読み出され、それぞれＢＲＤ２０、
ＧＲＤ２１にセットされる。
【００１８】ＢＲＤ２０およびＧＲＤ２１はＢＲ１３お
よびＧＲ１４から読み出されたＢＲおよびＧＲの内容を
それぞれ格納するレジスタである。ＤＤ２２はＩＳＲ１
０にセットされた命令のＤ部を格納するレジスタであ
る。
よびＧＲ１４から読み出されたＢＲおよびＧＲの内容を
それぞれ格納するレジスタである。ＤＤ２２はＩＳＲ１
０にセットされた命令のＤ部を格納するレジスタであ
る。
【００１９】ＡＤＤ２３は３入力アドレス加算器であ
り、ＩＳＲ１０にセットされたロ−ド命令に従って、Ｂ
ＲＤ２０、ＧＲＤ２１およびＤＤ２２にＢＲ値、ＧＲ値
およびＤ値がセットされると論理アドレスを生成してＬ
ＡＲ３０にセットする。
り、ＩＳＲ１０にセットされたロ−ド命令に従って、Ｂ
ＲＤ２０、ＧＲＤ２１およびＤＤ２２にＢＲ値、ＧＲ値
およびＤ値がセットされると論理アドレスを生成してＬ
ＡＲ３０にセットする。
【００２０】ＬＡＲ３０はＡＤＤ２３で生成された論理
アドレスを格納するレジスタで、論理アドレスがセット
されると内容をＴＬＢ３１、ＡＡ３２およびＤＡ３３に
供給する。
アドレスを格納するレジスタで、論理アドレスがセット
されると内容をＴＬＢ３１、ＡＡ３２およびＤＡ３３に
供給する。
【００２１】ＴＬＢ３１は論理アドレスを主記憶上のア
ドレスを指定する絶対アドレスに変換するためのアドレ
ス変換バッファである。
ドレスを指定する絶対アドレスに変換するためのアドレ
ス変換バッファである。
【００２２】ＡＡ３２はオペランドキャッシュのアドレ
スディレクトリ部であり、ＤＡ３３はオペンドキャッシ
ュのデ−タアレイ部である。ＡＡ３２にはＤＡ３３に格
納されている主記憶上のデ−タのコピ−に対応する絶対
アドレスが格納されており、ＴＬＢ３１で変換された絶
対アドレスと一致すれば命令が要求している主記憶デ−
タがキャッシュに存在している、即ちヒットしているこ
とになり、不一致の場合は、要求されている主記憶デ−
タがキャッシュに存在しない、即ちミスしていることに
なる。
スディレクトリ部であり、ＤＡ３３はオペンドキャッシ
ュのデ−タアレイ部である。ＡＡ３２にはＤＡ３３に格
納されている主記憶上のデ−タのコピ−に対応する絶対
アドレスが格納されており、ＴＬＢ３１で変換された絶
対アドレスと一致すれば命令が要求している主記憶デ−
タがキャッシュに存在している、即ちヒットしているこ
とになり、不一致の場合は、要求されている主記憶デ−
タがキャッシュに存在しない、即ちミスしていることに
なる。
【００２３】ＴＬＢ３１およびＡＡ３２から読み出され
た絶対アドレスは比較器３４に供給され、アドレスの比
較が行われる。比較器３４は値が一致しているとき、つ
まりヒットしているときは“１”を出力し、値が不一致
のとき、つまりミスのときは“０”を出力する。比較器
３４の比較結果はヒットミスレジスタ４１にセットされ
て、パイプライン制御回路１５に通知される。
た絶対アドレスは比較器３４に供給され、アドレスの比
較が行われる。比較器３４は値が一致しているとき、つ
まりヒットしているときは“１”を出力し、値が不一致
のとき、つまりミスのときは“０”を出力する。比較器
３４の比較結果はヒットミスレジスタ４１にセットされ
て、パイプライン制御回路１５に通知される。
【００２４】オペランドキャッシュがヒットしたとき
は、ＤＡ３３から読み出されたデ−タがセレクタ３５を
通してＤＡＲ４０にセットされる。オペランドキャッシ
ュがミスしたときは、所望のデ−タの読み出し要求が、
図示されていない主記憶装置に出される。主記憶装置か
ら読み出された所望のデ−タは、信号線Ｌ５からセレク
タ３５を介してＤＡＲ４０にセットされると共にＤＡ３
３の所望の位置に格納される。
は、ＤＡ３３から読み出されたデ−タがセレクタ３５を
通してＤＡＲ４０にセットされる。オペランドキャッシ
ュがミスしたときは、所望のデ−タの読み出し要求が、
図示されていない主記憶装置に出される。主記憶装置か
ら読み出された所望のデ−タは、信号線Ｌ５からセレク
タ３５を介してＤＡＲ４０にセットされると共にＤＡ３
３の所望の位置に格納される。
【００２５】ＤＡＲ４０は命令によって要求されたオペ
ランドデ−タを格納するレジスタであり、オペランドデ
−タは命令で指定されたＢＲ１３もしくはＧＲ１４の所
望の場所に格納される。本実施例では、命令のＧＲ１部
によって指定されたＧＲ１４の位置にオペランドが格納
される。
ランドデ−タを格納するレジスタであり、オペランドデ
−タは命令で指定されたＢＲ１３もしくはＧＲ１４の所
望の場所に格納される。本実施例では、命令のＧＲ１部
によって指定されたＧＲ１４の位置にオペランドが格納
される。
【００２６】次に本発明のキャッシュミス処理の動作に
関して説明する。
関して説明する。
【００２７】図３に命令２でオペランドキャッシュがミ
スした場合のタイムチャ−トが示されている。クロック
５で命令２のＯステ−ジでオペランドキャッシュのミス
が検出される。オペランドミスはヒットミスレジスタ４
１にセットされ、パイプライン制御回路１５に通知され
る。
スした場合のタイムチャ−トが示されている。クロック
５で命令２のＯステ−ジでオペランドキャッシュのミス
が検出される。オペランドミスはヒットミスレジスタ４
１にセットされ、パイプライン制御回路１５に通知され
る。
【００２８】パイプライン制御回路１５は、クロック６
で信号線Ｌ３を通じてパイプライン全体をキャンセルす
る。パイプラインのキャンセルは制御回路のみをリセッ
トするだけの動作であり、デ−タレジスタにはなんらの
制御も行われない。そのため、従来のパイプラインデ−
タ処理装置のように、ＩＦステ−ジ、Ｄステ−ジ、ＡＥ
ステ−ジ、Ｏステ−ジの制御回路およびデ−タレジスタ
の全てをホ−ルドするよりも遅延の負荷が格段に小さ
い。
で信号線Ｌ３を通じてパイプライン全体をキャンセルす
る。パイプラインのキャンセルは制御回路のみをリセッ
トするだけの動作であり、デ−タレジスタにはなんらの
制御も行われない。そのため、従来のパイプラインデ−
タ処理装置のように、ＩＦステ−ジ、Ｄステ−ジ、ＡＥ
ステ−ジ、Ｏステ−ジの制御回路およびデ−タレジスタ
の全てをホ−ルドするよりも遅延の負荷が格段に小さ
い。
【００２９】ところで、クロック５では、命令１はＷス
テ−ジに到達しているため、命令１のみ、クロック６で
のキャンセルは行われず、命令が完了する。従って、図
示されてはいないが、命令の完了によって更新される命
令カウンタは、クロック６で命令２を指定するように更
新される。
テ−ジに到達しているため、命令１のみ、クロック６で
のキャンセルは行われず、命令が完了する。従って、図
示されてはいないが、命令の完了によって更新される命
令カウンタは、クロック６で命令２を指定するように更
新される。
【００３０】パイプライン制御回路１５は、クロック７
で命令カウンタが指示している命令２のＩＦステ−ジか
らの再実行を要求し、同時にミスハザ−ドフラグ１１を
セットする。
で命令カウンタが指示している命令２のＩＦステ−ジか
らの再実行を要求し、同時にミスハザ−ドフラグ１１を
セットする。
【００３１】ミスハザ−ドフラグ１１はＩＳＲ１０にセ
ットされた命令に対して無条件にハザ−ドを検出するこ
とをハザ−ド検出回路１２に要求する。そのため、クロ
ック８で命令２がＩＳＲ１０にセットされたときは、無
条件にハザ−ドが検出され、ハザ−ドの要因が解除され
るまで、即ちミスハザ−ドフラグ１１がリセットされる
まで、信号線Ｌ４から送出されるＤステ−ジホ−ルド信
号によりＩＦステ−ジおよびＤステ−ジがホ−ルドされ
る。このＩＦステ−ジおよびＤステ−ジのホ−ルドは既
存のハザ−ド検出時のホ−ルド回路を使用しており、Ｉ
Ｆステ−ジ、Ｄステ−ジ、ＡＥステ−ジおよびＯステ−
ジをホ−ルドするよりも遅延の負荷が格段に小さい。
ットされた命令に対して無条件にハザ−ドを検出するこ
とをハザ−ド検出回路１２に要求する。そのため、クロ
ック８で命令２がＩＳＲ１０にセットされたときは、無
条件にハザ−ドが検出され、ハザ−ドの要因が解除され
るまで、即ちミスハザ−ドフラグ１１がリセットされる
まで、信号線Ｌ４から送出されるＤステ−ジホ−ルド信
号によりＩＦステ−ジおよびＤステ−ジがホ−ルドされ
る。このＩＦステ−ジおよびＤステ−ジのホ−ルドは既
存のハザ−ド検出時のホ−ルド回路を使用しており、Ｉ
Ｆステ−ジ、Ｄステ−ジ、ＡＥステ−ジおよびＯステ−
ジをホ−ルドするよりも遅延の負荷が格段に小さい。
【００３２】主記憶装置は要求されたデ−タがパイプラ
ンデ−タ処理装置に届く２クロック前にデ−タが届くこ
とを信号線Ｌ２通してパイプラインデ−タ処理装置に通
知してくる。この信号線Ｌ２の信号によって、ミスハザ
−ドフラグ１１がリセットされてパイプラインスト−ル
が解除される。
ンデ−タ処理装置に届く２クロック前にデ−タが届くこ
とを信号線Ｌ２通してパイプラインデ−タ処理装置に通
知してくる。この信号線Ｌ２の信号によって、ミスハザ
−ドフラグ１１がリセットされてパイプラインスト−ル
が解除される。
【００３３】ここで、命令２はすでにクロック３で既存
のハザ−ドチェックが終了していることに注意しなけれ
ばならない。従って命令２には他のハザ−ド要因は検出
されず滞りなく処理が実行される。そして、クロックＮ
で主記憶装置から送られてきた所望デ−タが信号線Ｌ５
を通してＤＡ３３に格納されると共に、セレクタ３５を
通してＤＡＲ４０にセットされる。このとき、ヒットミ
スレジスタ４１は再びオペランドキャッシュのミスをパ
イプライン制御回路１５に通知するが、信号線Ｌ２を通
してパイプライン制御回路に通知された主記憶デ−タの
返送信号により再度のオペランドキャッシュミスの処理
は抑止される。
のハザ−ドチェックが終了していることに注意しなけれ
ばならない。従って命令２には他のハザ−ド要因は検出
されず滞りなく処理が実行される。そして、クロックＮ
で主記憶装置から送られてきた所望デ−タが信号線Ｌ５
を通してＤＡ３３に格納されると共に、セレクタ３５を
通してＤＡＲ４０にセットされる。このとき、ヒットミ
スレジスタ４１は再びオペランドキャッシュのミスをパ
イプライン制御回路１５に通知するが、信号線Ｌ２を通
してパイプライン制御回路に通知された主記憶デ−タの
返送信号により再度のオペランドキャッシュミスの処理
は抑止される。
【００３４】ＤＡＲ４０にセットされたデ−タはクロッ
クＮ＋１でＧＲ１４の所望の場所に格納され、命令２の
処理が終了する。
クＮ＋１でＧＲ１４の所望の場所に格納され、命令２の
処理が終了する。
【００３５】本発明の第２の実施例では、ミスハザ−ド
フラグ１１を設けるかわりに、パイプライン制御回路１
５からの指示でファ−ムウェアに割り込みを送出し、信
号線Ｌ２を通じて、主記憶装置からのデ−タ転送の通知
があるまでアイドル状態で待ち合わせ、デ−タ転送報告
を受け取った後、命令２をＩＦステ−ジより再実行させ
るようにして、ハ−ドウェアを削減する構成をとる。キ
ャッシュミス処理Ｔ数を増やさないためには主記憶装置
からのデ−タ転送報告をもう１Ｔ速くもらえばよい。
フラグ１１を設けるかわりに、パイプライン制御回路１
５からの指示でファ−ムウェアに割り込みを送出し、信
号線Ｌ２を通じて、主記憶装置からのデ−タ転送の通知
があるまでアイドル状態で待ち合わせ、デ−タ転送報告
を受け取った後、命令２をＩＦステ−ジより再実行させ
るようにして、ハ−ドウェアを削減する構成をとる。キ
ャッシュミス処理Ｔ数を増やさないためには主記憶装置
からのデ−タ転送報告をもう１Ｔ速くもらえばよい。
【００３６】
【発明の効果】以上説明したように、本発明のパイプラ
インデータ処理装置は、キャッシュミス検出時に、クロ
ック停止を実施しなのでノイズが発生せず信頼性が保持
されるという効果がある。さらに、ステ−ジ遷移抑止信
号によるキャッシュ索引ステ−ジ以前の全ステ−ジのホ
−ルドをしなくてすむため、クロックスキュ−を増大さ
せることなく、また、パイプラインデ−タ処理装置を構
成する上でクリティカルとなっていたパイプラインホ−
ルド信号の遅延時間の大幅な削減が可能となるため、パ
イプラインデ−タ処理装置のクロックサイクルを高速化
が可能となりシステムの処理性能向上が達成できるとい
う効果がある。
インデータ処理装置は、キャッシュミス検出時に、クロ
ック停止を実施しなのでノイズが発生せず信頼性が保持
されるという効果がある。さらに、ステ−ジ遷移抑止信
号によるキャッシュ索引ステ−ジ以前の全ステ−ジのホ
−ルドをしなくてすむため、クロックスキュ−を増大さ
せることなく、また、パイプラインデ−タ処理装置を構
成する上でクリティカルとなっていたパイプラインホ−
ルド信号の遅延時間の大幅な削減が可能となるため、パ
イプラインデ−タ処理装置のクロックサイクルを高速化
が可能となりシステムの処理性能向上が達成できるとい
う効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例で使用するロ−ド命令のフォー
マット図である。
マット図である。
【図３】本発明の実施例のキャッシュミス処理を示すタ
イミング図である。
イミング図である。
【図４】本発明の実施例および従来技術のパイプライン
処理を示すタイミング図である。
処理を示すタイミング図である。
【図５】従来技術のキャッシュミス処理を示すタイミン
グ図である。
グ図である。
１０ 命令レジスタ（ＩＳＲ） １１ ミスハザ−ドフラグ １２ ハザ−ド検出回路 １３ ベ−スレジスタファイル（ＢＲ） １４ 汎用レジスタファイル（ＧＲ） １５ パイプライン制御回路 ２０ ベ−スレジスタ受レジスタ（ＢＲＤ） ２１ 汎用レジスタ受レジスタ（ＧＲＤ） ２２ ディスプレ−スメント受レジスタ（ＤＤ） ２３ アドレス加算器 ３０ 論理アドレスレジスタ（ＬＡＲ） ３１ アドレス変換バッファ（ＴＬＢ） ３２ アドレスアレイ（ＡＡ） ３３ デ−タアレイ（ＤＡ） ３４ 比較器 ３５ セレクタ ４０ デ−タレジスタ（ＤＡＲ） ４１ ヒットミスレジスタ Ｌ１〜Ｌ５ 信号線
Claims (2)
- 【請求項１】 主記憶装置内のデ−タのコピ−をブロッ
ク単位で保持するキャッシュを有し命令の実行を複数の
ステ−ジに分割して処理するパイプライン方式のパイプ
ラインデ−タ処理装置において、（ａ）キャッシュ索引
におけるキャッシュヒットまたはミスを判定する判定手
段と、（ｂ）前記判定手段でキャッシュミスが判定され
たときにパイプライン中の命令をキャンセルするキャン
セル手段と、（ｃ）キャッシュミス処理中であることを
表示するキャッシュミス表示手段と、（ｄ）パイプライ
ン処理の停滞条件を検出する停滞条件検出手段と、
（ｅ）前記キャッシュミス表示手段の出力を前記停滞条
件検出手段に入力し前記キャッシュミス表示手段が点灯
している場合に新たに発行された命令を検出し前記キャ
ッシュミス表示手段の点灯が消えるまで該命令の処理を
保留する保留手段と、を備えたことを特徴とするパイプ
ラインデ−タ処理装置。 - 【請求項２】 主記憶装置内のデ−タのコピ−をブロッ
ク単位で保持するキャッシュを有し命令の実行を複数の
ステ−ジに分割して処理するパイプライン方式のパイプ
ラインデ−タ処理装置において、（ａ）キャッシュ索引
におけるキャッシュヒットまたはミスを判定する判定手
段と、（ｂ）前記判定手段でキャッシュミスが判定され
たときにパイプライン中の命令をキャンセルするキャン
セル手段と、（ｃ）前記判定手段でキャッシュミスが判
定されたときにファ−ムウェアに通知するファームウェ
ア通知手段と、（ｄ）前記主記憶装置から要求デ−タを
受け取ったことを上記ファ−ムウェアに通知するデータ
受け取り通知手段と、を備えたことを特徴とするパイプ
ラインデ−タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13223195A JP3251148B2 (ja) | 1995-05-30 | 1995-05-30 | パイプラインデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13223195A JP3251148B2 (ja) | 1995-05-30 | 1995-05-30 | パイプラインデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08328854A true JPH08328854A (ja) | 1996-12-13 |
| JP3251148B2 JP3251148B2 (ja) | 2002-01-28 |
Family
ID=15076445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13223195A Expired - Fee Related JP3251148B2 (ja) | 1995-05-30 | 1995-05-30 | パイプラインデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251148B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224023A (ja) * | 1988-10-11 | 1990-09-06 | Mips Computer Syst Inc | 命令ストリーム機能を有するプロセサ制御型インターフェイス |
| JPH03271843A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH0452759A (ja) * | 1990-06-14 | 1992-02-20 | Fujitsu Ltd | ベクトル命令多重処理方式 |
| JPH05181676A (ja) * | 1991-04-05 | 1993-07-23 | Toshiba Corp | 並列処理型プロセッサシステム |
-
1995
- 1995-05-30 JP JP13223195A patent/JP3251148B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224023A (ja) * | 1988-10-11 | 1990-09-06 | Mips Computer Syst Inc | 命令ストリーム機能を有するプロセサ制御型インターフェイス |
| JPH03271843A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH0452759A (ja) * | 1990-06-14 | 1992-02-20 | Fujitsu Ltd | ベクトル命令多重処理方式 |
| JPH05181676A (ja) * | 1991-04-05 | 1993-07-23 | Toshiba Corp | 並列処理型プロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3251148B2 (ja) | 2002-01-28 |
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