JPH08329680A

JPH08329680A - 半導体記憶装置

Info

Publication number: JPH08329680A
Application number: JP7131261A
Authority: JP
Inventors: Susumu Kusaba; 晋草場; Shiyuuya Asami; 修矢浅見
Original assignee: TECHNO KORAAJIYU KK; Oki Electric Industry Co Ltd
Current assignee: TECHNO KORAAJIYU KK; Oki Electric Industry Co Ltd
Priority date: 1995-05-30
Filing date: 1995-05-30
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】内部同期型半導体記憶装置における誤動作の
防止しと消費電流の低減を図る。【構成】例えば、ＮＯＲゲートＡ₀はアドレスピンＡ₀
の論理変化をＥＸ−ＯＲ回路４２₀に伝え、ＥＸ−ＯＲ
回路４２₀は遅延回路４１₀で幅の設定されたパルス信
号φＡ₀を出力する。チップセレクト回路５０は外部か
らのチップセレクト信号ＣＳ／に基づき、動作時状態及
び待機時状態を示す信号ＣＳ２／，ＣＳ２を生成すると
共に、信号φＡ₀と同じ幅のパルス信号Ｓ５０を出力す
る。ここで、チップセレクト回路５０中の遅延回路５４
は、パルス信号Ｓ５０におけるパルスの発生タイミング
をパルス信号φＡ₀の発生タイミングに一致させ、ＯＲ
回路６０が所望のパルス幅のクロックφを出力する。ゲ
ート部７０は、動作時状態のときだけクロックφを半導
体記憶装置の各部に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス遷移検出回路
を有した内部同期型のスタティックランダムアクセスメ
モリ（以下、ＳＲＡＭという。）等の半導体記憶装置に
関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献；特公昭６１−６４７１号公報上記文献には、半導体記憶装置内に備えられ、複数のア
ドレスピンＡ₀〜Ａ_nのうちの少なくとも一つの論理レ
ベルが変化したことを検出して内部クロックφを発生す
る内部クロック発生回路が、示されている。内部クロッ
ク発生回路は、各アドレスピンＡ₀〜Ａ_nの論理レベル
及び該論理レベルを所定時間Ｔｄだけ遅延した信号をそ
れぞれ入力とする複数の排他的論理和回路（以下、ＥＸ
−ＯＲ回路という）と、それら複数のＥＸ−ＯＲ回路の
出力信号を入力とする論理和回路（以下、ＯＲ回路とい
う）を備え、そのＯＲ回路からクロックφを送出する構
成となっている。例えば、アドレスピンＡ₀の論理レベ
ルが変化すると、それを入力とするＥＸ−ＯＲ回路で
は、時間Ｔｄに対応した期間“Ｈ”レベルを出力する。
この“Ｈ”レベルの出力は、ＯＲ回路を介してクロック
φとして出力される。他のアドレスピンＡ₁〜Ａ_nにお
ける論理レベルが変化しても、同様のクロックφがＯＲ
回路から出力される。このクロックφによって半導体記
憶装置の内部は制御され、あたかも外部からクロックを
与える外部同期型と同様に動作する。例えば、クロック
φを、イコライズパルスやプリチャージパルスに適用す
ることも可能であり、さらにはオートパワーダウン技術
に、このクロックφを応用することもできる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。実際の
低消費電流型のＳＲＡＭ等では、待機時の貫通電流を抑
えるために、アドレスピンに接続された入力バッファと
して、ＮＯＲゲート或いはＮＡＮＤゲートが採用されて
いる。待機時状態にチップセレクト信号ＣＳ１／（／は
レベルの反転を示す）もしくはチップセレクト信号ＣＳ
１が“Ｈ”レベルまたは“Ｌ”レベルになると、入力バ
ッファで貫通電流が流れなくなるように構成されてい
る。図２は、入力バッファを構成するＮＯＲゲートとＮ
ＡＮＤゲートを示す図である。これらＮＯＲゲートとＮ
ＡＮＤゲートは、共に２入力のゲートである。入力バッ
ファの一方の入力端子に、一つのアドレスピンＡ_x（ｘ
は、０≦ｘ≦ｎの整数）のレベルが入力され、他方の入
力端子にチップセレクト信号ＣＳ１／またはＣＳ１が入
力される構成である。入力バッファが、例えば図２のＮ
ＯＲゲートで構成されていると、アドレスピンＡ₀〜Ａ
_nにおける論理レベルがすべて“Ｈ”の場合、チップセ
レクト信号ＣＳ１／のレベルが待機時の“Ｈ”から動作
時の“Ｌ”に変化をしても、ＮＯＲゲートの出力Ａ_xｏ
ｕｔは“Ｌ”レベルのままである。即ち、内部クロック
φが発生しないという課題があり、次のような構成が考
えられている。

【０００４】図３は、従来のＮＯＲゲートを用いた内部
クロック発生回路を示す回路図である。この内部クロッ
ク発生回路は、すべてのアドレスピンＡ₀〜Ａ_nにおけ
る論理レベルが“Ｈ”の場合でも、クロックφを発生す
るようにした回路であり、複数アドレスピンＡ₀〜Ａ_n
のレベルを一方の入力とする複数のＮＯＲゲート１０₀
〜１０_nを備えている。各ＮＯＲゲート１０₀〜１０_n
の出力側は、遅延回路１１₀〜１１_n及びＥＸ−ＯＲ回
路１２₀〜１２_nにそれぞれ接続されている。各遅延回
路１１₀〜１１_nは、各ＮＯＲゲート１０₀〜１０_nの
出力信号Ｓ１０₀〜Ｓ１０_nを所定の時間Ｔｄ遅らせる
ものであり、該遅延回路１１₀〜１１_nの出力側も、Ｅ
Ｘ−ＯＲ回路１２₀〜１２_nの入力側にそれぞれ接続さ
れている。各ＮＯＲゲート１０₀〜１０_nの他方の入力
端子には、チップセレクト回路２０の出力信号ＣＳ１／
が共通に入力される接続となっている。チップセレクト
回路２０は、チップセレクト信号ＣＳ１／を生成するも
のであり、外部からのチップセレクト信号ＣＳ／を入力
とするインバータ２１を備えている。インバータ２１の
出力側にはインバータ２２が接続され、そのインバータ
２２から出力信号ＣＳ１／が出力される構成となってい
る。また、インバータ２１の出力側は、インバータ２３
の入力端子と２入力の論理積回路（以下、ＡＮＤ回路い
う）２４の一方の入力端子に接続されている。インバー
タ２３の出力側は、遅延回路２５に接続され、遅延回路
２５の出力側がＡＮＤ回路２４の他方の入力端子に接続
されている。複数のＥＸ−ＯＲ回路１２₀〜１２_nの出
力側とＡＮＤ回路２４の出力側が、ＯＲ回路３０に接続
されている。

【０００５】図４と図５は、図３の課題を説明する波形
図（その１及び２）である。図３のような構成とった場
合、次の（ｉ）（ii）ような不具合が発生する。（ｉ）チップセレクト信号ＣＳ／が“Ｌ”レベルから
“Ｈ”レベルに変化した場合、つまり動作時状態から待
機時状態に変化した場合に、アドレスピンＡ₀〜Ａ_nの
いずれか一つでも“Ｌ”レベルであれば、アドレスピン
の論理変化がなくても、内部ではあたかもアドレスが変
化したように動作する。例えば図４のように、時刻ｔ５
でチップセレクト信号ＣＳ／が“Ｈ”に変化すると、
“Ｌ”レベルのアドレスピンＡ_xに対応するＥＸ−ＯＲ
回路１２_xの出力信号φＡ_xは、時刻ｔ６から時刻ｔ７
までの時間Ｔｄの間“Ｈ”レベルとなる。これに対応し
て、ＯＲ回路３０からは“Ｈ”レベルが出力される。即
ち、待機時状態になったにもかかわらず有効なクロック
φが発生することになり、イコライズパルスやプリチャ
ージパルス等が発生することになる。このことは、誤動
作の危険性を含むと共に余分な電流消費等につながる。

【０００６】（ii）チップセレクト信号ＣＳ／が
“Ｈ”レベルから“Ｌ”レベルに変化した場合、即ち、
待機時状態から動作時状態に変化した場合、まず図５に
示す時刻ｔ９から時刻ｔ１０の間、チップセレクト回路
２０内のＡＮＤ回路２４の出力信号Ｓ２０には、“Ｈ”
レベルのパルスが形成される。そして、チップセレクト
回路２０による遅延と、配線抵抗と配線容量やＮＯＲゲ
ート１０₀〜１０_nのゲート容量等による遅延とによっ
て、“Ｌ”レベルのアドレスピンＡ_xに対応するＥＸ−
ＯＲ回路１２_xの出力信号φＡ_xには、時刻ｔ９から上
記遅延時間Ｔｄｃａ後の時刻ｔ１１から時刻ｔ１２の
間、“Ｈ”レベルのパルスが形成される。ここで出力信
号φＡ_xのレベルが“Ｈ”レベルになっている期間は、
時間Ｔｄであるので、ＯＲ回路３０の出力信号のレベル
は、Ｔｄ＋Ｔｄｃａの間有効な“Ｈ”レベルとなる。即
ち、クロックの幅がＴｄｃａ分広くなり、イコライズパ
ルスやプリチャージパルスの幅が広くなる。この場合
も、半導体記憶装置の誤動作の危険性を含むとともに、
余分な電流消費等につながることになる。

【０００７】

【課題を解決するための手段】本発明は、前記課題を解
決するために、アドレス入力の論理変化を検出して内部
クロックを発生すると共に、与えられたチップセレクト
信号の指示する状態が待機時状態から動作時状態に変化
したこと検出して前記クロックを発生する内部クロック
発生回路を備えた内部同期型の半導体記憶装置におい
て、次のような構成を講じている。即ち、本発明の半導
体記憶装置における内部クロック発生回路は、アドレス
入力の論理変化に基づいて発生するクロックとチップセ
レクト信号の指示する状態の変化に基づき発生するクロ
ックとの時間ずれを修正する遅延回路と、チップセレク
ト信号の指示する状態を検出し、該状態が待機時状態に
なったときクロックの発生を停止する構成のゲート部と
を、設けている。

【０００８】

【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、内部クロック発生回路は、アドレス入
力の論理変化したとき、またはチップセレクト信号の指
示する状態が待機時状態から動作時状態に変化したとき
に、内部クロックを発生する。内部クロック発生回路の
発生する内部クロックにより、半導体記憶装置は、同期
制御される。ここで、アドレス入力の論理変化によって
発生する内部クロックと、チップセレクト信号の指示す
る状態の変化によって発生する内部クロックとの時間的
ずれが、遅延回路によって修正される。よって、両者の
内部クロックが発生した場合でも、内部クロック発生回
路の出力するクロックは、所望のパルス幅となる。ま
た、チップセレクト信号の指示する状態がゲート部で検
出され、該状態が前記待機時状態になったとき前記クロ
ックの発生が停止する。よって、待機時状態では、内部
クロック発生回路は、内部クロックを発生しない。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す内部クロック発生
回路を示す回路図である。この内部クロック発生回路は
半導体記憶装置の内部に形成され、複数のアドレスピン
Ａ₀〜Ａ_nのレベル変化に基づき、該半導体記憶装置内
部の各部を制御するクロックφを出力するものである。
各アドレスピンＡ₀〜Ａ_nは、入力バッファの２入力の
ＮＯＲゲート４０₀〜４０_nの一方の入力端子にそれぞ
れ接続されている。各ＮＯＲゲート４０₀〜４０_nの出
力側は、複数の遅延回路４１₀〜４１_nと複数のＥＸ−
ＯＲ回路４２₀〜４２_nとにそれぞれ接続されている。
各遅延回路４１₀〜４１_nは、ＮＯＲゲート４０₀〜４
０_nの出力信号を所定の時間Ｔｄそれぞれ遅延するもの
であり、それら遅延回路４１₀〜４１_nの出力側も、Ｅ
Ｘ−ＯＲ回路４２₀〜４２_nの入力側にそれぞれ接続さ
れている。

【００１０】ＮＯＲゲート４０₀〜４０_nの他方の入力
端子には、チップセレクト回路５０の出力するチップセ
レクト信号ＣＳ２／が、共通に入力される構成である。
チップセレクト回路５０は、外部からのチップセレクト
信号ＣＳ／を入力するインバータ５１を備えている。イ
ンバータ５１の出力側には、インバータ５２が接続され
ている。インバータ５２の出力側からチップセレクト信
号ＣＳ２／が出力され、そのチップセレクト信号ＣＳ２
／が、各ＮＯＲゲート４０₀〜４０_nに与えられる構成
である。インバータ５２の出力側には、さらにインバー
タ５３が設けられ、そのインバータ５３の出力側から、
チップセレクト信号ＣＳ２が出力される構成となってい
る。インバータ５１の出力側は、遅延回路５４にも接続
されている。遅延回路５４の出力端子は、インバータ５
５の入力端子と２入力ＡＮＤ回路５６の一方の入力端子
に接続されている。インバータ５５の出力側には、遅延
回路５７が接続され、その遅延回路５７の出力端子が、
ＡＮＤ回路５６の他方の入力端子に接続されている。

【００１１】各ＥＸ−ＯＲ回路４２₀〜４２n の出力信
号φＡ₀〜Ａ_nとＡＮＤ回路５６の出力信号Ｓ５０と
は、ＯＲ回路６０に入力される接続となっている。ＯＲ
回路６０の出力側がゲート部７０に接続されている。ゲ
ート部７０は、チップセレクト信号ＣＳ／が待機状態を
示すとき、クロックφを発生させなようにする機能を有
し、１つのＰＭＯＳ７１と２個のＮＭＯＳ７２，７３を
備えている。ＯＲ回路６０の出力側がＰＭＯＳ７１とＮ
ＭＯＳ７２のソースに共通に接続されている。ＰＭＯＳ
７１のゲート電極にはチップセレクト信号ＣＳ２／が入
力され、ＮＭＯＳ７２のゲート電極にはチップセレクト
信号ＣＳ２が入力されている。ＰＭＯＳ７１とＮＭＯＳ
７２のドレインは、クロックφの出力端子となるノード
Ｎ１で接続され、そのノードＮ１にはＮＭＯＳ７３のド
レインが接続されている。ＮＭＯＳ７３のゲート電極に
は、チップセレクト信号ＣＳ２／が入力される接続であ
り、該ＮＭＯＳ７３のソースが、接地電位ＶＳＳに接続
されている。

【００１２】図６は、図１の内部クロック発生回路を用
いた半導体記憶装置を示す構成ブロック図である。この
半導体記憶装置では、アドレスを入力するアドレスピン
Ａ₀〜Ａ_nが、図１の内部クロック発生回路１００とア
ドレスバッファ１１０に接続されている。アドレスバッ
ファ１１０の出力側に、アドレスデコーダ１２０が接続
され、該アドレスデコーダ１２０の出力側に、メモリセ
ルアレイ１３０が接続されている。メモリセルアレイ１
３０には入出力バッファ１４０が接続され、その入出力
バッファ１４０が入出力端子Ｉ／Ｏに接続されている。
内部クロック発生回路１００の出力するクロックφが、
内部クロックとしてアドレスデコーダ１２０とメモリセ
ルアレイ１３０と入出力バッファ１４０に供給される構
成となっている。図７は、図１の動作を示す波形図であ
り、この図７を参照しつつ、図１の内部クロック発生回
路の動作を説明する。図７にはアドレス入力と、外部か
ら入力されるチップセレクト信号ＣＳ／と、チップセレ
クト回路５０の出力するチップセレクト信号ＣＳ２／，
ＣＳ２及び出力信号Ｓ５０と、あるアドレスＡ_xピンに
対応したＥＸ−ＯＲ回路４２_xの出力信号φＡ_xと、ク
ロックφとが示されている。なお、縦軸はレベルを示
し、横軸は時間を示している。

【００１３】まず、時刻ｔ２０においてアドレス入力が
変化してアドレスピンＡ₀〜Ａ_nのレベルが論理変化
し、チップセレクト信号ＣＳ／が、“Ｈ”から“Ｌ”レ
ベルに変化する。即ち、待機時状態から動作時状態にな
った場合、配線抵抗と配線容量とＮＯＲゲート４０₀〜
４０_n内のゲート容量等に起因する遅延により、チップ
セレクト信号ＣＳ２／は、時刻ｔ２０から時間Ｔｄｃａ
の後の時刻ｔ２１に、“Ｈ”レベルから“Ｌ”レベルに
変化する。同様に、チップセレクト信号ＣＳ２は、時刻
ｔ２０から時間Ｔｄｃａの後の時刻ｔ２１に、“Ｌ”レ
ベルから“Ｈ”レベルに変化する。この論理変化によ
り、“Ｌ”レベルのアドレスピンＡ_xにＮＯＲゲート４
０_xを介して接続されたＥＸ−ＯＲ回路４２_xの出力信
号φＡ_xは、時刻ｔ２２で“Ｈ”レベルとなる。出力信
号φＡ_xは遅延回路４１_xによる遅延時間Ｔｄの後、再
び“Ｌ”レベルに戻る。即ち、出力信号φＡ_xには、時
間Ｔｄの幅のパルスが形成される。一方、遅延回路５４
の遅延時間はあらかじめ調整され、信号Ｓ５０が“Ｈ”
レベルになる時刻が、出力信号φＡ_xが“Ｈ”になる時
刻と同じになるように設定されている。チップセレクト
信号ＣＳの変化は、その遅延回路５４の遅延時間だけ遅
延されてＡＮＤ回路５６に入力される。これにより、Ａ
ＮＤ回路５６の出力信号Ｓ５０のレベルは時刻ｔ２２で
“Ｈ”レベルとなる。出力信号Ｓ５０は遅延回路５７に
よる遅延時間Ｔｄの後、再び“Ｌ”レベルに戻る。出力
信号Ｓ５０には、時間Ｔｄの幅のパルスが形成される。
即ち、信号Ｓ５０に形成されたパルスと、信号φＡ_xに
形成されたパルスとは、時刻のずれがない。よって、Ｏ
Ｒ回路６０はパルス幅Ｔｄのクロックφを出力する。チ
ップセレクト信号ＣＳ２／が“Ｌ”であり、チップセレ
クト信号ＣＳ２が“Ｈ”であるので、ゲート部７０のＰ
ＭＯＳ７１とＮＭＯＳ７２がオン状態となり、ＮＭＯＳ
７３がオフ状態となる。ゲート部７０はＯＲ回路６０の
出力パルスを、クロックφとして出力する。

【００１４】内部クロック発生回路１００から出力され
たクロックφが、アドレスデコーダ１２０とメモリセル
アレイ１３０と入出力バッファ１４０に与えられ、図６
の半導体記憶装置の各部の機能が制御される。時刻ｔ２
３で、チップセレクト信号ＣＳ／のレベルが“Ｌ”から
“Ｈ”レベルに変化する場合、即ち動作時状態から待機
時状態に変化した場合、時刻ｔ２３から時間Ｔｄｃａ後
の時刻ｔ２４において、チップセレクト信号ＣＳ２／は
“Ｌ”レベルから“Ｈ”レベルに変化する。同様に、チ
ップセレクト信号ＣＳ２は“Ｈ”レベルから“Ｌ”レベ
ルに変化する。この論理の変化によって、時刻ｔ２５
で、ＥＸ−ＯＲ回路４２_xの出力信号φＡ_xは“Ｈ”レ
ベルとなり、遅延回路４１_xで設定される遅延時間Ｔｄ
の後、“Ｌ”レベルとなる。即ち、出力信号φＡ_xに
は、パルス幅がＴｄのパルスが形成される。しかしなが
ら、チップセレクト信号ＣＳ２／が“Ｈ”、チップセレ
クト信号ＣＳ２が“Ｌ”であるので、ＰＭＯＳ７１とＮ
ＭＯＳ７２が共にオフ状態で、ＮＭＯＳ７３のみがオン
状態である。よって、内部クロック発生回路の出力のレ
ベルは、強制的に接地電位ＶＳＳとなり、クロックφが
出力されない。

【００１５】以上のように、本実施例では、チップセレ
クト回路５０に遅延回路５４を設けているので、信号Ｓ
５０に形成されたパルスと信号φＡ_xに形成されたパル
スとのずれがなくなり、所望の幅Ｔｄのクロックφを生
成することができる。よって、半導体記憶装置における
誤動作を防ぐことができると共に、余分な電流消費を減
じることができる。また、クロックφを生成すＯＲ回路
６０の出力側にゲート部７０を設けているので、待機時
状態でクロックφを発生することがなくなる。このこと
によっても、半導体記憶装置における誤動作を防ぐこと
ができると共に、余分な電流消費を減じることができ
る。

【００１６】第２の実施例本実施例の内部クロック発生回路の特徴は、第１の実施
例におけるゲート部７０に代えてゲート部８０を設けて
いることであり、他の部分は図１と同様の構成となって
いる。図８は、本発明の第２の実施例のゲート部を示す
回路図である。このゲート部８０は、ＯＲゲート６０の
出力側に接続されたものであり、１個のＰＭＯＳ８１と
２個のＮＭＯＳ８２，８３と、２個の遅延回路８４，８
５とを、備えている。ＯＲゲート６０の出力端子は、Ｐ
ＭＯＳ８１とＮＭＯＳ８２のソースに共通に接続され、
それらＰＭＯＳ８１とＮＭＯＳ８２のドレインは共に、
クロックφの出力端子であるノードＮ２に接続されてい
る。ＮＭＯＳ８３のドレインがそのノードＮ２に接続さ
れ、該ＮＭＯＳ８３のソースは接地電位ＶＳＳに接続さ
れている。遅延回路８４には、図１のチップセレクト回
路５０からのチップセレクト信号ＣＳ２／が入力され、
遅延回路８５にはチップセレクト信号ＣＳ２が入力され
る構成である。遅延回路８４の出力側が、ＰＭＯＳ８１
のゲート電極とＮＭＯＳ８３のゲート電極に共通に接続
され、遅延回路８５の出力側がＮＭＯＳ８２のゲート電
極に接続されている。

【００１７】図９は、図８のゲート部を有する内部クロ
ック発生回路の動作を示す波形図である。この図９を参
照しつつ、本実施例の内部クロック発生回路の動作を説
明する。待機時の状態から動作時の状態になった場合、
この内部クロック発生回路は、第１の実施例と同様の動
作を行い、クロックφを出力する。その後、図９に示さ
れた時刻ｔ３０で、チップセレクト信号ＣＳ／が“Ｈ”
レベルと成り、時刻ｔ３３で“Ｌ”レベルとなるとす
る。ただし、この待機時状態は、クロックφのパルス幅
Ｔｄと同程度の短い期間であるとする。チップセレクト
信号ＣＳ２／は、配線抵抗と配線容量とＮＯＲゲート４
０₀〜４０_n内のゲート容量等に起因する遅延により、
時刻ｔ３０から時間Ｔｄｃａの後の時刻ｔ３１に、
“Ｌ”レベルから“Ｈ”レベルに変化する。同様に、チ
ップセレクト信号ＣＳ２は、時刻ｔ３１に“Ｈ”レベル
から“Ｌ”レベルに変化する。各遅延回路８４，８５の
出力である信号ＣＳ２ｄ／，ＣＳ２ｄは、該遅延回路８
４，８５による遅延で、時刻ｔ３１から時間Ｔｄｄの後
の時刻ｔ３２で、それぞれ“Ｌ”から“Ｈ”レベル、
“Ｈ”から“Ｌ”レベルに変化する。ここで、時刻ｔ３
１で信号ＣＳ２／が“Ｈ”レベルになっているので、
“Ｌ”レベルのアドレスピンＡ_xに対応するＥＸ−ＯＲ
回路４２_xの出力信号φＡ_xには、“Ｈ”レベルのパル
スが形成されている。

【００１８】一方、時刻ｔ３３でチップセレクト信号Ｃ
Ｓ／が“Ｌ”レベルとなることで、各チップセレクト信
号ＣＳ２／，ＣＳ２は、時間Ｔｄｃａの後の時刻ｔ３４
で、それぞれ“Ｈ”から“Ｌ”レベル、“Ｌ”から
“Ｈ”レベルにそれぞれ変化する。信号ＣＳ２ｄ／と信
号ＣＳ２ｄは、時刻ｔ３４の後の時刻ｔ３５でそれぞれ
“Ｈ”から“Ｌ”レベル、“Ｌ”から“Ｈ”レベルに変
化する。ここで、時刻ｔ３４で信号ＣＳ２／が“Ｌ”レ
ベルになることにより、出力信号φＡ_xに再び“Ｈ”レ
ベルのパルスが形成されることになる。第１の実施例の
ように遅延回路８４，８５を有していない場合、チップ
セレクト信号ＣＳ／として短時間のパルスが入力される
と、図９の破線波形のように、最初に待機時状態になっ
たときの出力信号φＡ_xのパルスの後端部である時刻ｔ
３４から、クロックφが出力される。つまり、パルス幅
がＴｄが図９の遅延時間Ｔｄｄだけ長くなったクロック
φが出力されることになる。本実施例ではゲート部８０
に遅延回路８４，８５を設けている。遅延回路８４，８
５による遅延時間をＴｄｄに設定することで、２番目の
動作時状態になったときの出力信号φＡ_xのパルスのみ
で、クロックφが生成される。

【００１９】以上のように、この第２の実施例では、第
１の実施例の内部クロック発生回路に、遅延回路８４，
８５を設けているので、入力されたチップセレクト信号
ＣＳ／が短いパルスである場合、即ち、短い待機時状態
が与えられた場合にも、所望のパルス幅Ｔｄを有するク
ロックφを出力することができる。なお、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。（１）第１，第２の実施例では、ＯＲ回路６０の出力
側にゲート部７０，８０をそれぞれ接続しているが、そ
れらを省略し、各ＥＸ−ＯＲ回路４２₀〜４２_nの出力
側にそれぞれゲート部７０，８０と同様のゲートを設け
る構成としても、同様の効果が得られる。ただし、ゲー
ト部８０内の遅延回路８４，８５に対応する遅延回路の
遅延時間は、この構成に対応して設定する必要がある。（２）第１，第２の実施例におけるゲート部７０，８
０は、ＯＲ回路６０の出力信号をトランスファーゲート
の形態でオン、オフさせているが、クロックドインバー
タに変更して、“Ｌ”レベルのパルスのクロックφ／を
出力する構成としても問題はない。また、（１）の変形
例において各ＥＸ−ＯＲ回路の出力側のそれぞれのゲー
ト部をトランスファーゲートの形態からクロックドイン
バータの形態に変更し、ＯＲ回路の代わりにＡＮＤ回路
を用い、クロックφ／を出力する構成としてもよい。た
だし、この場合では、チップセレクト回路５０の出力信
号Ｓ５０を、何らかの方法で反転し、その反転した信号
Ｓ５０／をＡＮＤ回路に入力する必要がある。

【００２０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、内部同期型の半導体記憶装置に備えられた内部ク
ロック発生回路に、アドレス入力の論理変化に基づいて
発生するクロックとチップセレクト信号の指示する状態
の変化に基づき発生するクロックとの時間ずれを修正す
る遅延回路と、チップセレクト信号が待機時状態になっ
たときにクロックの発生を停止するゲート部とを設けて
いるので、所望のパルス幅のクロックを発生することが
でき、さらに、待機時状態ではクロックの誤発生がなく
なる。よって、半導体記憶装置の誤動作がなくなると共
に、余分な電流消費を減少することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す内部クロック発生
回路を示す回路図である。

【図２】入力バッファを構成するＮＯＲゲートとＮＡＮ
Ｄゲートを示す図である。

【図３】従来のＮＯＲゲートを用いた内部クロック発生
回路を示す回路図である。

【図４】図３の課題を説明する波形図（その１）であ
る。

【図５】図３の課題を説明する波形図（その２）であ
る。

【図６】図１の内部クロック発生回路を用いた半導体記
憶装置を示す構成ブロック図である。

【図７】図１の動作を示す波形図である。

【図８】本発明の第２の実施例のゲート部を示す回路図
である。

【図９】図８のゲート部を有する内部クロック発生回路
の動作を示す波形図である。

【符号の説明】

４０₀〜４０_n ＮＯＲゲ
ート４１₀〜４１_n，５４，５７，８４，８５遅延回路４２₀〜４２_n ＥＸ−Ｏ
Ｒ回路５０チップセ
レクト回路５６ＡＮＤ回
路６０ＯＲ回路７０，８０ゲート部Ａ₀〜Ａ_n アドレス
ピンＣＳ，ＣＳ／，ＣＳ２，ＣＳ２／チップセ
レクト信号 φ クロック

Claims

【特許請求の範囲】

【請求項１】アドレス入力の論理変化を検出して内部
クロックを発生すると共に、与えられたチップセレクト
信号の指示する状態が待機時状態から動作時状態に変化
したこと検出して前記内部クロックを発生するクロック
発生回路を備えた内部同期型の半導体記憶装置におい
て、前記内部クロック発生回路は、前記アドレス入力の論理
変化に基づいて発生する前記クロックとチップセレクト
信号の指示する状態の変化に基づき発生する前記クロッ
クとの時間ずれを修正する遅延回路と、前記チップセレクト信号の指示する状態を検出し、該状
態が前記待機時状態になったとき前記クロックの発生を
停止する構成のゲート部とを、設けたことを特徴とする
半導体記憶装置。
【請求項２】前記ゲート部は、該ゲート部における前
記チップセレクト信号の指示する状態の検出動作を、所
定の時間遅らせる遅延回路を設けたことを特徴とする請
求項１記載の半導体記憶装置。