JPH08329685A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】内蔵メモリ出力の高速バス伝送を可能とする半
導体装置を提供する。 【構成】内蔵メモリのビット線をトランジスタスイッチ
131、231を介してバス181、281に接続し、バス信号を入
力とする演算ブロック161、261等の入力段にセンスアン
プ143、243を設ける。 【効果】メモリの内部信号を利用することにより、効率
よく高速で低電力な小信号振幅バス伝送を実現可能であ
り、メモリからの出力として相補信号を用意することに
より、さらなる高速化と耐ノイズ性の改善が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特
に、内蔵されたメモリの出力をバスを介して他の回路ブ
ロックへ伝送する際の信号伝送を高速化、低電力化し、
さらに耐ノイズ特性を向上する半導体装置及び信号伝送
方式に関する。

【０００２】

【従来の技術】図３は、内蔵メモリを有する従来の半導
体装置における内蔵メモリから演算ブロックへのバスを
介した信号伝送の様子を説明するための図である。

【０００３】図３に示す内蔵メモリ３５１において、３
１１、３１２、３１３はビット線対に接続されたメモリ
セル（同様に３１４、３１５、３１６は隣のビット線系
回路のメモリセル）であり、ワード線（ＷＯＲＤ０、Ｗ
ＯＲＤ１、…）により選択される。また、３０１はプリ
チャージ制御信号（ＰＣＳ）によりビット線対を所定電
位にプリチャージ及びイコライズするプリチャージ制御
回路を示し、３２１は不図示のアドレス信号をデコード
して得られた選択信号（ＹＳＥＬ０、ＹＳＥＬ１等）に
よりビット線を選択するＹセレクタ、３４１はＹセレク
タ３２１の出力を増幅するセンスアンプ（制御信号ＳＥ
でアクティブとされる）であり、３０３はセンスアンプ
３４１の入力をプリチャージするためのプリチャージ制
御回路、３３１は読み出し制御信号（リードイネーブル
信号）ＲＥの論理値によりアクティブ又は高インピーダ
ンスに制御されるトライステートバッファからなるバス
ドライバ回路をそれぞれ示している。

【０００４】図３を参照して、メモリセル（ＭＣ）から
読み出された小振幅のビット線信号は、Ｙセレクタ３２
１を通過後、センスアンプ３４１により増幅され、バス
ドライバ回路３３１によりバス３８１上を大振幅で伝送
する。

【０００５】図４は、別の従来例を示した図であり、図
３に対して、センスアンプ（ＳＡ）を２段接続すること
によりセンス動作の高速化を図ったものである。すなわ
ち、図４を参照して、Ｙセレクタ４２１で選択されたビ
ット線対信号は、まず第１のセンスアンプ４４１、４４
２デ増幅されたあと、第１のセンスアンプ４４１、４４
２の出力が第２のセンスアンプ４４３で増幅され、バス
ドライバ４３１から長配線のバス４８１に出力される。
なお、プリチャージ制御回路４０３、４０４は第１、第
２のセンスアンプの入力をそれぞれプリチャージする回
路である。

【０００６】また、図５に、長配線を駆動する従来の伝
送方式の一例を示す。図５（Ａ）は従来の伝送方式を模
式的に示したブロック図であり、図５（Ｂ）は図５
（Ａ）の回路構成の一例を示した図である。

【０００７】図５（Ａ）を参照して、信号はレベル変換
部５０１を介して所定の小振幅にレベル変換されバスの
長配線５０３に出力され、センス部５０２で長配線５０
３の信号をセンスして論理レベルに変換される。

【０００８】図５（Ｂ）を参照して、レベル変換回路５
１１としては、例えば電源と接地間に直列に接続された
ｎチャネルＭＯＳトランジスタＭ１、Ｍ２からなり、Ｍ
ＯＳトランジスタＭ１、Ｍ２の接続点は長配線５１３に
接続され、ＭＯＳトランジスタＭ２のゲート端子にはプ
リチャージ制御信号ＰＣＳが入力されプリチャージ制御
信号ＰＣＳが高レベルに変化した時点で長配線５１３を
電源電位ＶDDからＭＯＳトランジスタＭ２のしきい値電
圧ＶTを差し引いた電位（＝ＶDD−ＶT）にプルアップす
る。また、ＭＯＳトランジスタＭ１のゲート端子には信
号（データ）が入力され、信号が高レベルの時ＭＯＳト
ランジスタＭ１が導通し長配線５１３は低電位（接地レ
ベル）側に遷移する。

【０００９】センス部５１２は、ゲート端子が電源に接
続されオン状態とされたｎチャネルＭＯＳトランジスタ
Ｍ３と、インバータＩＮＶと、ｐチャネルＭＯＳトラン
ジスタＭ４から構成され、長配線５１３が高電位の際に
インバータＩＮＶの出力は低レベルとなり、ｐチャネル
ＭＯＳトランジスタＭ４は導通状態とされ、インバータ
ＩＮＶの入力を電源電位ＶDDまでプルアップし、高レベ
ルの電位が低下した際に問題となるインバータＩＮＶの
貫通電流の発達やノイズマージンの低下を防止してい
る。そして、長配線５１３の高電位側のレベルは電源電
圧ＶDDからＭＯＳトランジスタＭ３のしきい値電圧ＶT
を差し引いた電位以上にならないように振幅制限されて
いる。一方、長配線５１３が低電位の際にインバータＩ
ＮＶの出力は高レベルとなり、ｐチャネルＭＯＳトラン
ジスタＭ４は非導通状態とされる。

【００１０】このようにダイナミック回路及び小信号振
幅伝送の利用により、高速化と低電力化が実現可能であ
る。

【００１１】また、バスに相補信号を伝送するようにし
た場合信号線の数は倍になるが、高速性と耐ノイズ性を
向上することが可能である。

【００１２】

【発明が解決しようとする課題】従来、メモリとバス伝
送とは個別に検討され、内蔵メモリの読み出しから読み
出し出力が接続される長いバスでの信号伝送までを一貫
して考慮したものは無かった。

【００１３】また、メモリ出力信号を小振幅にてバス伝
送する場合、ビット線振幅をセンスアンプにより増幅し
た後の大振幅のメモリ出力信号から小振幅信号を生成す
る必要があった。すなわち、例えば出力段側に小信号振
幅生成回路を、そして入力段にはセンスアンプの追加す
ることが必要とされる（図５参照）。

【００１４】本発明は上記問題点に鑑みてなされたもの
であって、内蔵メモリ出力をバス伝送まで一貫して考慮
し、バス伝送を小振幅にて行い、内蔵メモリ読み出しの
高速化、低電力化、耐ノイズ性の向上を達成する半導体
装置及びバス伝送方式を提供することを目的とする。

【００１５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、内蔵メモリと、該内蔵メモリの読み出し
データをバスを介して入力する回路ブロックと、を少な
くとも含む半導体装置において、前記内蔵メモリのビッ
ト線がスイッチを介して前記バスに接続され、前記バス
の信号を入力する前記回路ブロックの入力段にセンスア
ンプを設けたことを特徴とする半導体装置を提供する。

【００１６】また、本発明は、内蔵メモリと、該内蔵メ
モリの読み出しデータをバスを介して入力する回路ブロ
ックと、を少なくとも含む半導体装置において、前記内
蔵メモリのビット線信号を増幅する第１のセンスアンプ
の出力がトランジスタスイッチを介して前記バスに接続
されると共に、前記バスの信号を入力とする前記回路ブ
ロック等入力段に第２のセンスアンプを設けたことを特
徴とする半導体装置を提供する。

【００１７】そして、本発明においては、好ましくは、
前記バス上に前記ビット線信号が相補信号にて伝送され
ることを特徴とする。

【００１８】また、本発明においては、前記バス上に前
記ビット線信号が単一信号（シングルエンド）モードで
伝送されるようにしてもよい。

【００１９】本発明は、半導体メモリ素子がビット線信
号をトランジスタスイッチを介してバスに出力し、前記
バスに接続された回路がセンスアンプを介して前記半導
体メモリ素子の出力を入力することを特徴とするバス信
号伝送方式を提供する。

【００２０】また、半導体メモリ素子がビット線信号を
増幅するセンスアンプとトランジスタスイッチを介して
バスに出力し、前記バスに接続された回路がセンスアン
プを介して前記半導体メモリ素子の出力を入力すること
を特徴とするバス信号伝送方式を提供する。

【００２１】本発明においては、好ましくは、前記バス
上に前記ビット線信号が相補信号にて伝送されることを
特徴とする。

【００２２】

【作用】上記構成のもと、本発明によれば、メモリ内部
の信号レベルをそのまま利用して小振幅のビット線出力
をバス伝送信号としたことにより、新たに小信号振幅生
成回路、センスアンプ等を追加することなく、効率よ
く、高速化と小信号振幅伝送による低電力化を実現する
ことができる。また、本発明によれば相補型のビット線
対の信号を積極的に利用することにより、高速性と耐ノ
イズ性を向上している。

【００２３】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２４】

【実施例１】図１は本発明の第１の実施例の構成を示す
図である。図１において、１１１、１１２、１１３はビ
ット線対に接続されたメモリセル（１１４、１１５、１
１６は隣のビット線系回路のメモリセル）であり、ワー
ド線（ＷＯＲＤ０、ＷＯＲＤ１、…、ＷＯＲＤＮ−１）
により選択される。また、１０１はプリチャージ制御信
号（ＰＣＳ）によりビット線対を所定電位にプリチャー
ジ及びイコライズするプリチャージ制御回路を示し、１
２１は不図示のアドレス信号をデコードして得られた選
択信号（ＹＳＥＬ０、ＹＳＥＬ１等）によりビット線を
選択するＹセレクタを示している。

【００２５】図１を参照して、本実施例においては、前
記従来例のようにＹセレクタの後段にセンスアンプとバ
スドライバ回路を設けることなく、読み出し制御信号
（リードイネーブル）ＲＥがゲートに接続され、Ｙセレ
クタ１２１で選択されたビット線対のバス１８１への接
続を制御するｎチャネル型のトランジスタスイッチ１３
１が設けられている。リードイネーブル信号ＲＥがアク
ティブの時トランジスタスイッチ１３１は導通し、Ｙセ
レクタ１２１から出力されるビット線対信号はバス１８
１に接続される。

【００２６】また、メモリ１５１とバス接続した演算ブ
ロック１６１の入力回路として、センスアンプ１４１を
備えている。演算ブロック１６１のプリチャージ制御回
路１０３はプリチャージ制御信号ＰＣＳに基づきセンス
アンプ１４１の入力をプリチャージする他、バス１８１
（長配線１７１、１７２）をプリチャージするものであ
る。

【００２７】センスアンプ１４１は差動増幅回路として
構成され、より詳細には、ソースが共通接続され、ゲー
トにバス１８１の相補信号を入力する差動対ＭＯＳトラ
ンジスタと、差動対ＭＯＳトランジスタのドレインに接
続されたカレントミラー回路から構成され、カレントミ
ラー回路の出力端と差動対との接続点からデータ信号
（ＤＡＴＡ）が出力される。なお、図１に示したセンス
アンプ１４１の回路構成は単に説明のためのものであ
り、本発明はかかる回路構成に限定されるものでない。

【００２８】本実施例の動作を以下に説明する。

【００２９】図１において、ワード線（ＷＯＲＤ０〜Ｗ
ＯＲＤＮ−１）のいずれか一が選択されるとメモリセル
（ＭＣ）から信号がビット線に読み出され、Ｙセレクタ
１２１で選択されたビット線対の相補信号はトランジス
タスイッチ（ＴＲＳＷ）１３１を介して長配線１７１、
１７２からなるバス１８１にそれぞれ読み出される。

【００３０】ビット線対信号（相補信号）はバスの長配
線１７１、１７２を伝搬し、バス信号を入力とする演算
ブロック１６１の入力部に設けられたセンスアンプ１４
１にて増幅される。

【００３１】なお、図１においては、メモリセル（Ｍ
Ｃ）として、ワード線にゲートが接続されたトランスフ
ァトランジスタと、出力と入力とが互いに接続された２
段のインバータからなるフリップフロップとを備えたス
タティック型の構成が例示されているが、本発明はスタ
ティック型のメモリに限定されるものではない。また、
プリチャージ制御回路１０１の構成も図１に示す構成に
限定されず、例えばｐチャネルＭＯＳトランジスタで構
成されたものを用いてもよく、Ｙセレクタ１２１の構成
も図１の構成以外に例えばＣＭＯＳ型トランスファゲー
トを用いてもよい。同様にして、トランジスタスイッチ
も図１に示すｎチャネルＭＯＳトランジスタに限定され
ず、例えばＣＭＯＳ型トランスファゲートを用いてもよ
い。

【００３２】

【実施例２】図２は本発明の第２の実施例の構成を示す
図である。図２を参照して、本実施例と前記第１の実施
例の相違点は、メモリのＹセレクタの後段にビット線対
の相補信号を増幅するためのセンスアンプを設けたこと
である。

【００３３】図２を参照して、Ｙセレクタ２２１からの
読み出されたビット線対の相補信号は一旦、第１のセン
スアンプ２４１、２４２により増幅された後、トランジ
スタスイッチ２３１を介してバスに読み出される。

【００３４】読み出し信号はバスの長配線２７１、２７
２を伝搬し、バス信号を入力とする演算ブロック２６１
の入力部に設けられた第２のセンスアンプ２４３にて増
幅される。

【００３５】上記第１、第２の実施例では、ビット線信
号を相補信号でバスに出力する構成を示したが、ビット
線信号をシングルエンドモードで読み出した場合、高速
性、耐ノイズ性は劣化するもののバス配線数を前記従来
例と同様にすることができる。

【００３６】また、本発明のバス伝送方式は、メモリを
内蔵したプロセッサ、コントローラ等の半導体チップに
限定されず、メモリ素子とＬＳＩとの長配線のバス伝送
にも適用されることは勿論である。

【００３７】

【発明の効果】以上説明したように本発明によれば、ビ
ット線信号等のメモリ内部の信号レベルを利用すること
により、メモリ出力部に特別な回路を追加することな
く、メモリデータの相補型の小振幅バス伝送を可能と
し、これにより高速、低電力、耐ノイズ性に優れたメモ
リバス伝送を実現することができるという効果を有す
る。また、ビット線信号をシングルで読み出した場合、
高速性、耐ノイズ性は劣化するが、バス配線数を従来例
と同じとすることが可能とされる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第２の実施例の構成を示す図である。

【図３】従来例に係るメモリのバス伝送回路の構成を示
す図である。

【図４】別の従来例に係るメモリのバス伝送回路の構成
を示す図である。

【図５】（Ａ）従来の長配線駆動回路を説明するための
ブロック図である。 （Ｂ）図５（Ａ）の長配線駆動回路の回路構成の一例を
示す図である。

【符号の説明】

１０１〜１０３ プリチャージ回路（ＰＣ） １１１〜１１６ メモリセル（ＭＣ） １２１ Ｙセレクタ（Ｙ ＳＥＬ） １３１ トランジスタスイッチ（ＴＲＳＷ） １４１ センスアンプ（ＳＡ） １５１ 内蔵メモリ １６１ 演算ブロック １７１、１７２ 長配線 １８１ バスドライバ ２０１〜２０４ プリチャージ回路（ＰＣ） ２１１〜２１６ メモリセル（ＭＣ） ２２１ Ｙセレクタ（Ｙ ＳＥＬ） ２３１ トランジスタスイッチ（ＴＲＳＷ） ２４１〜２４３ センスアンプ（ＳＡ） ２５１ 内蔵メモリ ２６１ 演算ブロック ２７１、２７２ 長配線 ２８１ バスドライバ ３０１〜３０３ プリチャージ回路（ＰＣ） ３１１〜３１６ メモリセル（ＭＣ） ３２１ Ｙセレクタ（Ｙ ＳＥＬ） ３３１ トランジスタスイッチ（ＴＲＳＷ） ３４１ センスアンプ（ＳＡ） ３５１ 内蔵メモリ ３６１ 演算ブロック ３７１ 長配線 ３８１ バスドライバ ４０１〜４０４ プリチャージ回路（ＰＣ） ４１１〜４１６ メモリセル（ＭＣ） ４２１ Ｙセレクタ（Ｙ ＳＥＬ） ４３１ トランジスタスイッチ（ＴＲＳＷ） ４４１〜４４３ センスアンプ（ＳＡ） ４５１ 内蔵メモリ ４６１ 演算ブロック ４７１ 長配線 ４８１ バスドライバ ５０１ レベル変換部 ５０２ センス部 ５０３ 長配線 ５１１ レベル変換回路 ５１２ センス部 ５１３ 長配線

Claims (7)

【特許請求の範囲】
1. 【請求項１】内蔵メモリと、該内蔵メモリの読み出しデ
   ータをバスを介して入力する回路ブロックと、を少なく
   とも含む半導体装置において、 前記内蔵メモリのビット線がスイッチを介して前記バス
   に接続され、前記バスの信号を入力する前記回路ブロッ
   クの入力段にセンスアンプを設けたことを特徴とする半
   導体装置。
2. 【請求項２】内蔵メモリと、該内蔵メモリの読み出しデ
   ータをバスを介して入力する回路ブロックと、を少なく
   とも含む半導体装置において、 前記内蔵メモリのビット線信号を増幅する第１のセンス
   アンプの出力がスイッチを介して前記バスに接続される
   と共に、前記バスの信号を入力とする前記回路ブロック
   の入力段に第２のセンスアンプを設けたことを特徴とす
   る半導体装置。
3. 【請求項３】前記バス上に前記ビット線の信号が相補信
   号にて伝送されることを特徴とする請求項１又は２記載
   の半導体装置。
4. 【請求項４】前記バス上に前記ビット線の信号が単一信
   号（シングルエンド）モードで伝送されることを特徴と
   する請求項１又は２記載の半導体装置。
5. 【請求項５】半導体メモリ素子が選択されたビット線信
   号をスイッチを介してバスに出力し、前記バスに接続さ
   れた回路が入力段に設けられたセンスアンプを介して前
   記半導体メモリ素子の出力を入力することを特徴とする
   バス伝送方式。
6. 【請求項６】半導体メモリ素子が選択されたビット線信
   号をセンスアンプとスイッチとを介してバスに出力し、
   前記バスに接続された回路が入力段に設けられたセンス
   アンプを介して前記半導体メモリ素子の出力を入力する
   ことを特徴とするバス伝送方式。
7. 【請求項７】前記バス上に前記ビット線信号が相補信号
   にて伝送されることを特徴とする請求項４又は５記載の
   バス伝送方式。