JPH08330930A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08330930A JPH08330930A JP13797595A JP13797595A JPH08330930A JP H08330930 A JPH08330930 A JP H08330930A JP 13797595 A JP13797595 A JP 13797595A JP 13797595 A JP13797595 A JP 13797595A JP H08330930 A JPH08330930 A JP H08330930A
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- shunt
- fet
- signal
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000008054 signal transmission Effects 0.000 claims abstract description 71
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 30
- 238000006243 chemical reaction Methods 0.000 claims description 49
- 230000001603 reducing effect Effects 0.000 claims description 25
- 230000003321 amplification Effects 0.000 claims description 24
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 abstract description 59
- 238000010586 diagram Methods 0.000 description 8
- 238000011144 upstream manufacturing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】
【目的】 ＧａＡｓＦＥＴで構成されるシャントＦＥＴ
を配置したスイッチ回路における信号の歪みの発生を防
止し、無歪みで伝送しうる電力を増大させる。 【構成】 送信信号入力端子６とアンテナ端子８との間
の送信系スイッチ回路には、信号伝達線２０ａにスルー
ＦＥＴ２ａが介設され、シャント接合点Ａから接地まで
分岐する分岐線２１ａにはシャントＦＥＴ１ａが介設さ
れている。アンテナ端子８と受信系端子７との間の受信
系スイッチ回路にも、信号伝達線２０ｂにスルーＦＥＴ
２ｂが、分岐線２１ｂにシャントＦＥＴ１ｂが設けられ
ている。各端子とスイッチ回路との間には、スイッチ回
路内へのインピーダンスを低くするインピーダンス変換
回路９ａ，９ｂ，９ｃが介設されている。送受信を切り
換える際、各シャントＦＥＴのドレインに印加される信
号の電圧振幅を抑制して、シャントＦＥＴがピンチオフ
しないことに起因する歪みの発生を防止する。
を配置したスイッチ回路における信号の歪みの発生を防
止し、無歪みで伝送しうる電力を増大させる。 【構成】 送信信号入力端子６とアンテナ端子８との間
の送信系スイッチ回路には、信号伝達線２０ａにスルー
ＦＥＴ２ａが介設され、シャント接合点Ａから接地まで
分岐する分岐線２１ａにはシャントＦＥＴ１ａが介設さ
れている。アンテナ端子８と受信系端子７との間の受信
系スイッチ回路にも、信号伝達線２０ｂにスルーＦＥＴ
２ｂが、分岐線２１ｂにシャントＦＥＴ１ｂが設けられ
ている。各端子とスイッチ回路との間には、スイッチ回
路内へのインピーダンスを低くするインピーダンス変換
回路９ａ，９ｂ，９ｃが介設されている。送受信を切り
換える際、各シャントＦＥＴのドレインに印加される信
号の電圧振幅を抑制して、シャントＦＥＴがピンチオフ
しないことに起因する歪みの発生を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、各種情報通信機器に用
いられる半導体素子を含む半導体装置に係り、特に送受
信切換ＧａＡｓＦＥＴスイッチの信号の歪の低減対策に
関する。
いられる半導体素子を含む半導体装置に係り、特に送受
信切換ＧａＡｓＦＥＴスイッチの信号の歪の低減対策に
関する。
【０００２】
【従来の技術】近年、情報通信の重要性が増大するに伴
い、情報通信手段特に移動通信システムに対する需要が
急速に高まってきている。このような携帯電話、あるい
はコードレス電話では、コンパクト化を図るために受信
回路と送信回路を一つのアンテナで共有するための送受
信切換スイッチが用いられている。以下、従来の送受信
切換ＧａＡｓＦＥＴスイッチの構成について説明する。
い、情報通信手段特に移動通信システムに対する需要が
急速に高まってきている。このような携帯電話、あるい
はコードレス電話では、コンパクト化を図るために受信
回路と送信回路を一つのアンテナで共有するための送受
信切換スイッチが用いられている。以下、従来の送受信
切換ＧａＡｓＦＥＴスイッチの構成について説明する。
【０００３】図４は、従来の送受信切換ＧａＡｓＦＥＴ
スイッチの構成を示す電気回路図であり、符号１ａ，１
ｂはそれぞれ送信側，受信側のシャントＦＥＴを示し、
符号２ａ，２ｂはそれぞれ送信側，受信側のスルーＦＥ
Ｔを示し、符号４は電圧Ｖｃ１が印加される第１コント
ロール端子を示し、符号５は電圧Ｖｃ２が印加される第
２コントロール端子を示し、符号６は送信信号入力端子
を示し、符号７は受信系端子を示し、符号８はアンテナ
端子を示す。上記各ＦＥＴ１ａ，１ｂ，２ａ，２ｂはい
ずれもＧａＡｓＦＥＴで構成されている。そして、上記
各ＦＥＴ２ａ，１ｂは、それぞれ抵抗３ａ２，３ｂ１を
介し共通の第１コントロール端子４に接続され、各ＦＥ
Ｔ１ａ，２ｂは、それぞれ抵抗３ａ１，３ｂ２を介し共
通の第２コントロール端子５に接続されている。
スイッチの構成を示す電気回路図であり、符号１ａ，１
ｂはそれぞれ送信側，受信側のシャントＦＥＴを示し、
符号２ａ，２ｂはそれぞれ送信側，受信側のスルーＦＥ
Ｔを示し、符号４は電圧Ｖｃ１が印加される第１コント
ロール端子を示し、符号５は電圧Ｖｃ２が印加される第
２コントロール端子を示し、符号６は送信信号入力端子
を示し、符号７は受信系端子を示し、符号８はアンテナ
端子を示す。上記各ＦＥＴ１ａ，１ｂ，２ａ，２ｂはい
ずれもＧａＡｓＦＥＴで構成されている。そして、上記
各ＦＥＴ２ａ，１ｂは、それぞれ抵抗３ａ２，３ｂ１を
介し共通の第１コントロール端子４に接続され、各ＦＥ
Ｔ１ａ，２ｂは、それぞれ抵抗３ａ１，３ｂ２を介し共
通の第２コントロール端子５に接続されている。
【０００４】以上のように構成された送受信切換ＧａＡ
ｓＦＥＴスイッチについて、以下にその動作を説明す
る。
ｓＦＥＴスイッチについて、以下にその動作を説明す
る。
【０００５】まず、第２コントロール端子５の電圧Ｖｃ
２を各ＦＥＴ１ａ，２ｂがピンチオフするような負の電
圧とし、第１コントロール端子４の電圧Ｖｃ１を０Ｖと
する。その結果、送信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴ２ａはＯＮとなり、受信側のシャント
ＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとなり、
送信信号入力端子６とアンテナ端子８との間のみが信号
の流通可能な状態となる。また、第１コントロール端子
４の電圧Ｖｃ１を各ＦＥＴ２ａ，１ｂがピンチオフする
ような負の電圧とし、第２コントロール端子５の電圧Ｖ
ｃ２を０Ｖとする。その結果、受信側のシャントＦＥＴ
１ａはＯＦＦ、スルーＦＥＴは２ａはＯＮとなり、送信
側のシャントＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯ
ＦＦとなり、受信系端子７とアンテナ端子８との間のみ
が信号の流通可能な状態となる。
２を各ＦＥＴ１ａ，２ｂがピンチオフするような負の電
圧とし、第１コントロール端子４の電圧Ｖｃ１を０Ｖと
する。その結果、送信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴ２ａはＯＮとなり、受信側のシャント
ＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとなり、
送信信号入力端子６とアンテナ端子８との間のみが信号
の流通可能な状態となる。また、第１コントロール端子
４の電圧Ｖｃ１を各ＦＥＴ２ａ，１ｂがピンチオフする
ような負の電圧とし、第２コントロール端子５の電圧Ｖ
ｃ２を０Ｖとする。その結果、受信側のシャントＦＥＴ
１ａはＯＦＦ、スルーＦＥＴは２ａはＯＮとなり、送信
側のシャントＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯ
ＦＦとなり、受信系端子７とアンテナ端子８との間のみ
が信号の流通可能な状態となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のような送受信切換ＧａＡｓスイッチの構成では、下
記のような問題があった。
来のような送受信切換ＧａＡｓスイッチの構成では、下
記のような問題があった。
【０００７】すなわち、送信動作時に送信側のシャント
ＦＥＴ１ａのドレインの電位変動が信号電力の増大に伴
って大きくなると、ＦＥＴ１ａのゲートとドレインの電
位差が小さくなって、シャントＦＥＴ１ａがピンチオフ
しなくなり信号に歪が発生する虞れがある。また、大信
号動作時において歪の発生を防止しようとすると、過大
な負電圧をシャントＦＥＴ１ａにかける必要が生じる。
ＦＥＴ１ａのドレインの電位変動が信号電力の増大に伴
って大きくなると、ＦＥＴ１ａのゲートとドレインの電
位差が小さくなって、シャントＦＥＴ１ａがピンチオフ
しなくなり信号に歪が発生する虞れがある。また、大信
号動作時において歪の発生を防止しようとすると、過大
な負電圧をシャントＦＥＴ１ａにかける必要が生じる。
【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、シャントＦＥＴ及びスルーＦＥＴを
配置したスイッチ回路を有する半導体装置において、シ
ャントＦＥＴのドレイン電位の変動を抑制する手段を講
ずることにより、信号の歪みを有効に防止することにあ
る。
あり、その目的は、シャントＦＥＴ及びスルーＦＥＴを
配置したスイッチ回路を有する半導体装置において、シ
ャントＦＥＴのドレイン電位の変動を抑制する手段を講
ずることにより、信号の歪みを有効に防止することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、シャントＦＥＴのドレインに
印加される信号が低インピーダンスになるように、スイ
ッチ回路への入力信号のインピーダンスを低減するイン
ピーダンス低減手段を設けたものである。
に本発明が講じた手段は、シャントＦＥＴのドレインに
印加される信号が低インピーダンスになるように、スイ
ッチ回路への入力信号のインピーダンスを低減するイン
ピーダンス低減手段を設けたものである。
【００１０】具体的に請求項１の発明が講じた手段は、
信号伝達線における信号の流通をオン・オフ切換えるた
めのスイッチング素子と、上記信号伝達線のシャント接
合点から分岐する分岐線に介設されＧａＡｓＦＥＴから
なるシャントＦＥＴとを有するスイッチ回路を備えた半
導体装置において、上記信号伝達線の上記シャント接合
点よりも前段側に介設され、上記シャント接合点への入
力信号のインピーダンスを低減するインピーダンス低減
手段と、上記信号伝達線の上記シャント接合点よりも後
段側に介設され、信号伝達線を流れる信号のインピーダ
ンスを増大させるインピーダンス増大手段とを設ける構
成としたものである。
信号伝達線における信号の流通をオン・オフ切換えるた
めのスイッチング素子と、上記信号伝達線のシャント接
合点から分岐する分岐線に介設されＧａＡｓＦＥＴから
なるシャントＦＥＴとを有するスイッチ回路を備えた半
導体装置において、上記信号伝達線の上記シャント接合
点よりも前段側に介設され、上記シャント接合点への入
力信号のインピーダンスを低減するインピーダンス低減
手段と、上記信号伝達線の上記シャント接合点よりも後
段側に介設され、信号伝達線を流れる信号のインピーダ
ンスを増大させるインピーダンス増大手段とを設ける構
成としたものである。
【００１１】請求項２の発明が講じた手段は、請求項１
において、上記シャント接合点を、上記信号伝達線にお
いて上記スルーＦＥＴよりも前段側に設け、上記インピ
ーダンス低減手段を、上記シャント接合点よりも前段側
に設けられた電力増幅素子とし、上記インピーダンス増
大手段を、上記信号伝達線の上記スルーＦＥＴよりも後
段側に設けられたインピーダンス変換回路としたもので
ある。
において、上記シャント接合点を、上記信号伝達線にお
いて上記スルーＦＥＴよりも前段側に設け、上記インピ
ーダンス低減手段を、上記シャント接合点よりも前段側
に設けられた電力増幅素子とし、上記インピーダンス増
大手段を、上記信号伝達線の上記スルーＦＥＴよりも後
段側に設けられたインピーダンス変換回路としたもので
ある。
【００１２】請求項３の発明が講じた手段は、請求項１
において、上記シャント接合点を、上記信号伝達線にお
いて上記スルーＦＥＴよりも前段側に設け、上記インピ
ーダンス低減手段を、上記シャント接合点よりも後段側
に設けられた電力増幅素子とし、上記インピーダンス増
大手段を、上記信号伝達線の上記シャント接合点−スル
ーＦＥＴ間に介設されたインピーダンス変換回路とした
ものである。
において、上記シャント接合点を、上記信号伝達線にお
いて上記スルーＦＥＴよりも前段側に設け、上記インピ
ーダンス低減手段を、上記シャント接合点よりも後段側
に設けられた電力増幅素子とし、上記インピーダンス増
大手段を、上記信号伝達線の上記シャント接合点−スル
ーＦＥＴ間に介設されたインピーダンス変換回路とした
ものである。
【００１３】請求項４の発明が講じた手段は、信号伝達
線における信号の流通をオン・オフ切換えるためのスイ
ッチング素子と、上記信号伝達線のシャント接合点から
分岐して接地に接続される分岐線に介設されＧａＡｓＦ
ＥＴからなるシャントＦＥＴとを有する複数のスイッチ
回路を備え、上記各スイッチ回路のうちの１つにおける
信号を各シャントＦＥＴ及びスイッチング素子のオン・
オフによって交替的に流通させるように構成された半導
体装置において、上記各スイッチ回路の信号伝達線に、
当該スイッチ回路への入力信号のインピーダンスを低減
するインピーダンス低減手段と、当該スイッチ回路から
の出力信号を増大するインピーダンス増大手段とを設け
る構成としたものである。
線における信号の流通をオン・オフ切換えるためのスイ
ッチング素子と、上記信号伝達線のシャント接合点から
分岐して接地に接続される分岐線に介設されＧａＡｓＦ
ＥＴからなるシャントＦＥＴとを有する複数のスイッチ
回路を備え、上記各スイッチ回路のうちの１つにおける
信号を各シャントＦＥＴ及びスイッチング素子のオン・
オフによって交替的に流通させるように構成された半導
体装置において、上記各スイッチ回路の信号伝達線に、
当該スイッチ回路への入力信号のインピーダンスを低減
するインピーダンス低減手段と、当該スイッチ回路から
の出力信号を増大するインピーダンス増大手段とを設け
る構成としたものである。
【００１４】請求項５の発明が講じた手段は、請求項４
において、上記各スイッチ回路のうちいずれか２つのス
イッチ回路のうちの一方のスイッチ回路における信号伝
達線の出力側と上記２つのスイッチ回路のうちの他方の
出力回路における信号伝達線の入力側とを共通の配線で
構成し、上記共通の配線に、上記一方のスイッチ回路に
おける上記インピーダンス増大手段及び上記他方のスイ
ッチ回路における上記インピーダンス低減手段として機
能するインピーダンス変換回路を設けたものである。
において、上記各スイッチ回路のうちいずれか２つのス
イッチ回路のうちの一方のスイッチ回路における信号伝
達線の出力側と上記２つのスイッチ回路のうちの他方の
出力回路における信号伝達線の入力側とを共通の配線で
構成し、上記共通の配線に、上記一方のスイッチ回路に
おける上記インピーダンス増大手段及び上記他方のスイ
ッチ回路における上記インピーダンス低減手段として機
能するインピーダンス変換回路を設けたものである。
【００１５】請求項６の発明が講じた手段は、信号伝達
線における信号の流通をオン・オフ切換えるためのスイ
ッチング素子と、上記信号伝達線のシャント接合点から
分岐して接地に接続される分岐線に介設されＧａＡｓＦ
ＥＴからなるシャントＦＥＴとを有する複数のスイッチ
回路を備え、上記各スイッチ回路の各スイッチ回路のう
ちの１つにおける信号を各シャントＦＥＴ及びスイッチ
ング素子のオン・オフによって交替的に流通させるよう
に構成された半導体装置において、上記各スイッチ回路
のうち第１のスイッチ回路では、第１の信号伝達線にお
いて、上記スルーＦＥＴを上記シャント接合点よりも後
段側に設け、上記第１の信号伝達線の上記シャント接合
点よりも前段側に介設される電力増幅素子と、上記第１
の信号伝達線の上記シャント接合点−スルーＦＥＴ間に
介設され上記シャント接合点からの出力信号のインピー
ダンスを増大するインピーダンス変換回路とを設けたも
のである。
線における信号の流通をオン・オフ切換えるためのスイ
ッチング素子と、上記信号伝達線のシャント接合点から
分岐して接地に接続される分岐線に介設されＧａＡｓＦ
ＥＴからなるシャントＦＥＴとを有する複数のスイッチ
回路を備え、上記各スイッチ回路の各スイッチ回路のう
ちの１つにおける信号を各シャントＦＥＴ及びスイッチ
ング素子のオン・オフによって交替的に流通させるよう
に構成された半導体装置において、上記各スイッチ回路
のうち第１のスイッチ回路では、第１の信号伝達線にお
いて、上記スルーＦＥＴを上記シャント接合点よりも後
段側に設け、上記第１の信号伝達線の上記シャント接合
点よりも前段側に介設される電力増幅素子と、上記第１
の信号伝達線の上記シャント接合点−スルーＦＥＴ間に
介設され上記シャント接合点からの出力信号のインピー
ダンスを増大するインピーダンス変換回路とを設けたも
のである。
【００１６】請求項７の発明が講じた手段は、請求項
２，３又は６において、上記電力増幅素子を、ＧａＡｓ
ＦＥＴで構成したものである。
２，３又は６において、上記電力増幅素子を、ＧａＡｓ
ＦＥＴで構成したものである。
【００１７】
【作用】請求項１の発明により、インピーダンス低減手
段によってスイッチ回路への入力信号のインピーダンス
が小さくなり、シャントＦＥＴに入力する信号の電圧振
幅が小さくなる。したがって、シャントＦＥＴがピンチ
オフしなくなり信号歪みを発生するような事態を回避す
ることができる。また、大信号動作時においても、シャ
ントＦＥＴのゲートに印加する電圧の絶対値の増大を抑
制することが可能となる。一方、シャント接合点よりも
後段側にはインピーダンス増大手段が設けられているの
で、少なくともスイッチ回路からの出力信号のインピー
ダンスが元のインピーダンス値に戻されるので、他の回
路における信号処理の不具合は回避される。
段によってスイッチ回路への入力信号のインピーダンス
が小さくなり、シャントＦＥＴに入力する信号の電圧振
幅が小さくなる。したがって、シャントＦＥＴがピンチ
オフしなくなり信号歪みを発生するような事態を回避す
ることができる。また、大信号動作時においても、シャ
ントＦＥＴのゲートに印加する電圧の絶対値の増大を抑
制することが可能となる。一方、シャント接合点よりも
後段側にはインピーダンス増大手段が設けられているの
で、少なくともスイッチ回路からの出力信号のインピー
ダンスが元のインピーダンス値に戻されるので、他の回
路における信号処理の不具合は回避される。
【００１８】請求項２の発明により、電力増幅素子が信
号のインピーダンスが低減される機能を有することを利
用し、かつスイッチング素子の出力側にインピーダンス
変換回路を設けることでスイッチ回路からの出力信号の
インピーダンスの整合を図りつつ、大信号の処理時にお
ける歪みの抑制が可能となる。
号のインピーダンスが低減される機能を有することを利
用し、かつスイッチング素子の出力側にインピーダンス
変換回路を設けることでスイッチ回路からの出力信号の
インピーダンスの整合を図りつつ、大信号の処理時にお
ける歪みの抑制が可能となる。
【００１９】請求項３の発明により、電力増幅素子より
も後段側のシャントＦＥＴにおける大信号の歪みの発生
を抑制しながら、シャントＦＥＴよりも後段側のスイッ
チング素子を含む信号伝達線に接続される他の回路部分
ではインピーダンス変換回路を設けることなく信号処理
を行うことが可能となり、損失の増大を防止することが
できる。
も後段側のシャントＦＥＴにおける大信号の歪みの発生
を抑制しながら、シャントＦＥＴよりも後段側のスイッ
チング素子を含む信号伝達線に接続される他の回路部分
ではインピーダンス変換回路を設けることなく信号処理
を行うことが可能となり、損失の増大を防止することが
できる。
【００２０】請求項４の発明により、複数のスイッチ回
路を組合せた回路において、スイッチ回路内では小さな
インピーダンスで信号歪みの発生を抑制しながら、スイ
ッチ回路外におけるインピーダンスの整合を図ることが
可能となる。
路を組合せた回路において、スイッチ回路内では小さな
インピーダンスで信号歪みの発生を抑制しながら、スイ
ッチ回路外におけるインピーダンスの整合を図ることが
可能となる。
【００２１】請求項５の発明により、複数のスイッチ回
路を組合せたときに、１つのインピーダンス変換回路で
インピーダンス低減手段及びインピーダンス増大手段を
兼用することができるので、構成が簡素化されることに
なる。
路を組合せたときに、１つのインピーダンス変換回路で
インピーダンス低減手段及びインピーダンス増大手段を
兼用することができるので、構成が簡素化されることに
なる。
【００２２】請求項６の発明により、第１のスイッチ回
路では、電力増幅素子で増幅された大信号によるシャン
トＦＥＴでの信号の歪みの発生を抑制しながら、第１ス
イッチ回路のスイッチング素子や第２スイッチ回路等で
は、インピーダンス変換手段を設ける必要がなく、損失
の増大を防止することが可能となる。
路では、電力増幅素子で増幅された大信号によるシャン
トＦＥＴでの信号の歪みの発生を抑制しながら、第１ス
イッチ回路のスイッチング素子や第２スイッチ回路等で
は、インピーダンス変換手段を設ける必要がなく、損失
の増大を防止することが可能となる。
【００２３】請求項７の発明により、ＧａＡｓＦＥＴで
構成される電力増幅素子はゲート幅が大きいので、特に
インピーダンス低減作用が顕著となる。
構成される電力増幅素子はゲート幅が大きいので、特に
インピーダンス低減作用が顕著となる。
【００２４】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２５】（第１実施例）図１は、第１実施例に係る
送受信切換ＧａＡｓＦＥＴスイッチの構成を示す電気回
路図であり、送信系スイッチ回路及び受信系スイッチ回
路を組み合わせたものである。同図において、符号１
ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥＴを
示し、符号２ａ，２ｂはそれぞれ送信側，受信側のスル
ーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される第１
コントロール端子を示し、符号５は電圧Ｖｃ２が印加さ
れる第２コントロール端子を示し、符号６は送信信号入
力端子を示し、符号７は受信系端子を示し、符号８はア
ンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２ａ，２
ｂはいずれもＧａＡｓＦＥＴで構成されている。そし
て、送信系スイッチ回路には、信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路には、信号伝達線２０ｂからシャント接合点Ｂで分
岐して接地に接続される分岐線２１ｂが設けられ、シャ
ント接合点Ｂよりも前段側の信号伝達線２０ｂにスルー
ＦＥＴ２ｂが介設され、分岐線２１ｂにシャントＦＥＴ
１ｂが介設されている。なお、送信系スイッチ回路の信
号伝達線２０ａの出力側と受信系スイッチ回路の信号伝
達線２０ｂの入力側とは、接合点Ｃとアンテナ端子８と
を接続する配線２０ｃで共有されている。また、上記各
ＦＥＴ２ａ，１ｂは、それぞれ抵抗３ａ２，３ｂ１を介
し共通の第１コントロール端子４に接続され、各ＦＥＴ
１ａ，２ｂは、それぞれ抵抗３ａ１，３ｂ２を介し共通
の第２コントロール端子５に接続されている。この構成
は、図４に示す従来の送受信切換ＧａＡｓＦＥＴスイッ
チの構成と同じである。
送受信切換ＧａＡｓＦＥＴスイッチの構成を示す電気回
路図であり、送信系スイッチ回路及び受信系スイッチ回
路を組み合わせたものである。同図において、符号１
ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥＴを
示し、符号２ａ，２ｂはそれぞれ送信側，受信側のスル
ーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される第１
コントロール端子を示し、符号５は電圧Ｖｃ２が印加さ
れる第２コントロール端子を示し、符号６は送信信号入
力端子を示し、符号７は受信系端子を示し、符号８はア
ンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２ａ，２
ｂはいずれもＧａＡｓＦＥＴで構成されている。そし
て、送信系スイッチ回路には、信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路には、信号伝達線２０ｂからシャント接合点Ｂで分
岐して接地に接続される分岐線２１ｂが設けられ、シャ
ント接合点Ｂよりも前段側の信号伝達線２０ｂにスルー
ＦＥＴ２ｂが介設され、分岐線２１ｂにシャントＦＥＴ
１ｂが介設されている。なお、送信系スイッチ回路の信
号伝達線２０ａの出力側と受信系スイッチ回路の信号伝
達線２０ｂの入力側とは、接合点Ｃとアンテナ端子８と
を接続する配線２０ｃで共有されている。また、上記各
ＦＥＴ２ａ，１ｂは、それぞれ抵抗３ａ２，３ｂ１を介
し共通の第１コントロール端子４に接続され、各ＦＥＴ
１ａ，２ｂは、それぞれ抵抗３ａ１，３ｂ２を介し共通
の第２コントロール端子５に接続されている。この構成
は、図４に示す従来の送受信切換ＧａＡｓＦＥＴスイッ
チの構成と同じである。
【００２６】ここで、本実施例の特徴として、信号伝達
線２０ａの送信信号入力端子６−シャント接合点Ａ間、
信号伝達線２０ｂのシャント接合点Ｂ−受信系端子７
間、及び信号伝達線２０ｃのアンテナ端子８−接合点Ｃ
間には、それぞれインダクタンスとコンデンサよりなる
Ｌ．Ｐ．Ｆ．型の第１，第２，第３インピーダンス変換
回路９ａ，９ｂ，９ｃが介設されている。そして、第１
インピーダンス変換回路９ａは受信信号端子６からの信
号を高インピーダンスから低インピーダンスに変換する
ものであり、第２インピーダンス変換回路９ｂは受信系
端子７への信号を低インピーダンスから高インピーダン
スに変換するものであり、第３インピーダンス変換回路
９ｃはアンテナ端子８に出力される信号を低インピーダ
ンスから高インピーダンスに変換する一方、アンテナ端
子８から入力される信号を高インピーダンスから低イン
ピーダンスに変換するものである。言い換えると、各イ
ンピーダンス変換回路９ａ，９ｂ，９ｃは当該送受信切
換ＧａＡｓＦＥＴスイッチ内に入力される信号を低イン
ピーダンスに変換し、当該送受信切換ＧａＡｓＦＥＴス
イッチ外に出力される信号を入力前のインピーダンスと
同じ高インピーダンスに変換するものである。
線２０ａの送信信号入力端子６−シャント接合点Ａ間、
信号伝達線２０ｂのシャント接合点Ｂ−受信系端子７
間、及び信号伝達線２０ｃのアンテナ端子８−接合点Ｃ
間には、それぞれインダクタンスとコンデンサよりなる
Ｌ．Ｐ．Ｆ．型の第１，第２，第３インピーダンス変換
回路９ａ，９ｂ，９ｃが介設されている。そして、第１
インピーダンス変換回路９ａは受信信号端子６からの信
号を高インピーダンスから低インピーダンスに変換する
ものであり、第２インピーダンス変換回路９ｂは受信系
端子７への信号を低インピーダンスから高インピーダン
スに変換するものであり、第３インピーダンス変換回路
９ｃはアンテナ端子８に出力される信号を低インピーダ
ンスから高インピーダンスに変換する一方、アンテナ端
子８から入力される信号を高インピーダンスから低イン
ピーダンスに変換するものである。言い換えると、各イ
ンピーダンス変換回路９ａ，９ｂ，９ｃは当該送受信切
換ＧａＡｓＦＥＴスイッチ内に入力される信号を低イン
ピーダンスに変換し、当該送受信切換ＧａＡｓＦＥＴス
イッチ外に出力される信号を入力前のインピーダンスと
同じ高インピーダンスに変換するものである。
【００２７】以上のように構成された送受信切換ＧａＡ
ｓＦＥＴスイッチについて、以下、その動作を説明す
る。
ｓＦＥＴスイッチについて、以下、その動作を説明す
る。
【００２８】まず、第２コントロール端子５の電圧Ｖｃ
２を各ＦＥＴ１ａ，２ｂがピンチオフするような負の電
圧とし、第１コントロール端子４の電圧Ｖｃ１を０Ｖと
する。その結果、送信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴ２ａはＯＮとなり、受信側のシャント
ＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとなり、
送信信号入力端子６とアンテナ端子８との間のみが信号
の流通可能な状態となる。このとき、送信側のシャント
ＦＥＴ１ａの入力側に配置されている第１インピーダン
ス変換回路９ａにより入力信号が低インピーダンスに変
換される。また、アンテナ端子８への信号伝達線２０ｃ
に介設されている第３インピーダンス変換回路９ｃによ
り出力信号が元の入力信号のインピーダンスに再変換さ
れる。
２を各ＦＥＴ１ａ，２ｂがピンチオフするような負の電
圧とし、第１コントロール端子４の電圧Ｖｃ１を０Ｖと
する。その結果、送信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴ２ａはＯＮとなり、受信側のシャント
ＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとなり、
送信信号入力端子６とアンテナ端子８との間のみが信号
の流通可能な状態となる。このとき、送信側のシャント
ＦＥＴ１ａの入力側に配置されている第１インピーダン
ス変換回路９ａにより入力信号が低インピーダンスに変
換される。また、アンテナ端子８への信号伝達線２０ｃ
に介設されている第３インピーダンス変換回路９ｃによ
り出力信号が元の入力信号のインピーダンスに再変換さ
れる。
【００２９】また、第１コントロール端子４の電圧Ｖｃ
１を各ＦＥＴ２ａ，１ｂがピンチオフするような負の電
圧とし、第２コントロール端子５の電圧Ｖｃ２を０Ｖと
する。その結果、受信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴは２ａはＯＮとなり、送信側のシャン
トＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとな
り、受信系端子７とアンテナ端子８との間のみが信号の
流通可能な状態となる。このとき、アンテナ端子８から
入力された信号が第３インピーダンス変換回路９ｃによ
り低インピーダンスに変換され、信号伝達線２０ｂで第
２インピーダンス変換回路９ｂにより元の入力信号のイ
ンピーダンスに再変換された後、受信系端子７から信号
が出力される。
１を各ＦＥＴ２ａ，１ｂがピンチオフするような負の電
圧とし、第２コントロール端子５の電圧Ｖｃ２を０Ｖと
する。その結果、受信側のシャントＦＥＴ１ａはＯＦ
Ｆ、スルーＦＥＴは２ａはＯＮとなり、送信側のシャン
トＦＥＴ１ｂはＯＮ、スルーＦＥＴ２ｂはＯＦＦとな
り、受信系端子７とアンテナ端子８との間のみが信号の
流通可能な状態となる。このとき、アンテナ端子８から
入力された信号が第３インピーダンス変換回路９ｃによ
り低インピーダンスに変換され、信号伝達線２０ｂで第
２インピーダンス変換回路９ｂにより元の入力信号のイ
ンピーダンスに再変換された後、受信系端子７から信号
が出力される。
【００３０】以上のように、本実施例では、３つのイン
ピーダンス変換回路９ａ，９ｂ，９ｃを各信号伝達経路
に配設することにより、送信信号入力端子６からの入力
信号の電圧振幅が小さく変換されてからシャントＦＥＴ
１ａに印加される。具体的には、本実施例では第１イン
ピーダンス変換器９ａによって入力信号のインピーダン
スを５０Ωから１０Ωに減少させるようにしている。こ
れによって、入力信号によるシャントＦＥＴ１ａのドレ
イン振幅は１／√５になり、これによって歪なく伝送で
きる電力を１０倍にすることができるという効果があ
る。また、同じ電力を伝送するためのゲート印加電圧の
絶対値を１／√５にすることができる。
ピーダンス変換回路９ａ，９ｂ，９ｃを各信号伝達経路
に配設することにより、送信信号入力端子６からの入力
信号の電圧振幅が小さく変換されてからシャントＦＥＴ
１ａに印加される。具体的には、本実施例では第１イン
ピーダンス変換器９ａによって入力信号のインピーダン
スを５０Ωから１０Ωに減少させるようにしている。こ
れによって、入力信号によるシャントＦＥＴ１ａのドレ
イン振幅は１／√５になり、これによって歪なく伝送で
きる電力を１０倍にすることができるという効果があ
る。また、同じ電力を伝送するためのゲート印加電圧の
絶対値を１／√５にすることができる。
【００３１】なお、アンテナ端子８からの出力信号のイ
ンピーダンスは第３インピーダンス変換回路９ｃにより
５０Ωのインピーダンスに変換され、アンテナ端子８か
ら入力され第３インピーダンス変換回路９ｃによって１
０Ωに変換された信号は第２インピーダンス変換回路９
ｂによって５０Ωのインピーダンスに変換されるので、
他の回路との間でインピーダンス不整合が生じる等の不
具合は生じない。また、受信系スイッチ回路のシャント
ＦＥＴ１ｂのドレイン振幅も低減されるので、受信信号
の歪を抑制しうる効果もある。
ンピーダンスは第３インピーダンス変換回路９ｃにより
５０Ωのインピーダンスに変換され、アンテナ端子８か
ら入力され第３インピーダンス変換回路９ｃによって１
０Ωに変換された信号は第２インピーダンス変換回路９
ｂによって５０Ωのインピーダンスに変換されるので、
他の回路との間でインピーダンス不整合が生じる等の不
具合は生じない。また、受信系スイッチ回路のシャント
ＦＥＴ１ｂのドレイン振幅も低減されるので、受信信号
の歪を抑制しうる効果もある。
【００３２】なお、本実施例では、インピーダンス変換
回路としてＬ．Ｐ．Ｆ．型のインピーダンス変換回路を
用いたが、本発明はかかる実施例に限定されるものでは
なく、例えばＨ．Ｐ．Ｆ．型のインピーダンス変換回
路、あるいはマイクロストリップ線路、ストリップ線路
を用いたインピーダンス変換回路でも同様の構成が得ら
れることはいうまでもない。
回路としてＬ．Ｐ．Ｆ．型のインピーダンス変換回路を
用いたが、本発明はかかる実施例に限定されるものでは
なく、例えばＨ．Ｐ．Ｆ．型のインピーダンス変換回
路、あるいはマイクロストリップ線路、ストリップ線路
を用いたインピーダンス変換回路でも同様の構成が得ら
れることはいうまでもない。
【００３３】（第２実施例）次に、第２実施例について
説明する。
説明する。
【００３４】図２は、第２実施例に係る送受信切換Ｇａ
ＡｓＦＥＴスイッチの構成を示す電気回路図であり、符
号１ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥ
Ｔを示し、符号２ａ，２ｂはそれぞれ送信側，受信側の
スルーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される
第１コントロール端子を示し、符号５は電圧Ｖｃ２が印
加される第２コントロール端子を示し、符号６は送信信
号入力端子を示し、符号７は受信系端子を示し、符号８
はアンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２
ａ，２ｂはいずれもＧａＡｓＦＥＴで構成されている。
そして、送信系スイッチ回路の信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路において、受信系スイッチ回路の信号伝達線２０ｂ
からシャント接合点Ｂで分岐して接地に接続される分岐
線２１ｂが設けられ、シャント接合点Ｂよりも前段側の
信号伝達線２０ｂにスルーＦＥＴ２ｂが介設され、分岐
線２１ｂにシャントＦＥＴ１ｂが介設されている。な
お、送信系スイッチ回路の信号伝達線２０ａの出力側と
受信系スイッチ回路の信号伝達線２０ｂの入力側とは、
接合点Ｃとアンテナ端子８とを接続する配線２０ｃで共
有されている。また、上記各ＦＥＴ２ａ，１ｂは、それ
ぞれ抵抗３ａ２，３ｂ１を介し共通の第１コントロール
端子４に接続され、各ＦＥＴ１ａ，２ｂは、それぞれ抵
抗３ａ１，３ｂ２を介し共通の第２コントロール端子５
に接続されている。この構成は、図４に示す従来の送受
信切換ＧａＡｓＦＥＴスイッチの構成と同じである。
ＡｓＦＥＴスイッチの構成を示す電気回路図であり、符
号１ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥ
Ｔを示し、符号２ａ，２ｂはそれぞれ送信側，受信側の
スルーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される
第１コントロール端子を示し、符号５は電圧Ｖｃ２が印
加される第２コントロール端子を示し、符号６は送信信
号入力端子を示し、符号７は受信系端子を示し、符号８
はアンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２
ａ，２ｂはいずれもＧａＡｓＦＥＴで構成されている。
そして、送信系スイッチ回路の信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路において、受信系スイッチ回路の信号伝達線２０ｂ
からシャント接合点Ｂで分岐して接地に接続される分岐
線２１ｂが設けられ、シャント接合点Ｂよりも前段側の
信号伝達線２０ｂにスルーＦＥＴ２ｂが介設され、分岐
線２１ｂにシャントＦＥＴ１ｂが介設されている。な
お、送信系スイッチ回路の信号伝達線２０ａの出力側と
受信系スイッチ回路の信号伝達線２０ｂの入力側とは、
接合点Ｃとアンテナ端子８とを接続する配線２０ｃで共
有されている。また、上記各ＦＥＴ２ａ，１ｂは、それ
ぞれ抵抗３ａ２，３ｂ１を介し共通の第１コントロール
端子４に接続され、各ＦＥＴ１ａ，２ｂは、それぞれ抵
抗３ａ１，３ｂ２を介し共通の第２コントロール端子５
に接続されている。この構成は、図４に示す従来の送受
信切換ＧａＡｓＦＥＴスイッチの構成と同じである。
【００３５】ここで、本実施例の特徴として、上記信号
伝達線２０ａの送信信号入力端子６−シャント接合点Ａ
間には、インピーダンス変換回路に代えて電力増幅用Ｇ
ａＡｓＦＥＴ１０が介設される一方、信号伝達線２０ｂ
の受信系端子７−ＦＥＴ２ｂ間、及び信号伝達線２０ｃ
のアンテナ端子８−接合点Ｃ間には、それぞれインダク
タンスとコンデンサよりなるＬ．Ｐ．Ｆ．型の第２，第
３インピーダンス変換回路９ｂ，９ｃが介設されてい
る。上記第２，第３インピーダンス変換回路９ｂ，９ｃ
の機能は上記第１実施例において説明した機能と同じで
ある。一方、電力増幅用ＧａＡｓＦＥＴ１０は、電力増
幅素子としての機能を発揮すべく大きなゲート幅を有す
るように構成されているので、そのインピーダンスは極
めて小さい。具体的には、本実施例では、１０Ω程度の
インピーダンスになる。言い換えると、電力増幅用Ｇａ
ＡｓＦＥＴ１０及び各インピーダンス変換回路９ｂ，９
ｃは当該送受信切換ＧａＡｓＦＥＴスイッチ内に入力さ
れる信号を低インピーダンスに変換し、当該送受信切換
ＧａＡｓＦＥＴスイッチ外に出力される信号を入力前の
インピーダンスと同じ高インピーダンスに変換するもの
である。
伝達線２０ａの送信信号入力端子６−シャント接合点Ａ
間には、インピーダンス変換回路に代えて電力増幅用Ｇ
ａＡｓＦＥＴ１０が介設される一方、信号伝達線２０ｂ
の受信系端子７−ＦＥＴ２ｂ間、及び信号伝達線２０ｃ
のアンテナ端子８−接合点Ｃ間には、それぞれインダク
タンスとコンデンサよりなるＬ．Ｐ．Ｆ．型の第２，第
３インピーダンス変換回路９ｂ，９ｃが介設されてい
る。上記第２，第３インピーダンス変換回路９ｂ，９ｃ
の機能は上記第１実施例において説明した機能と同じで
ある。一方、電力増幅用ＧａＡｓＦＥＴ１０は、電力増
幅素子としての機能を発揮すべく大きなゲート幅を有す
るように構成されているので、そのインピーダンスは極
めて小さい。具体的には、本実施例では、１０Ω程度の
インピーダンスになる。言い換えると、電力増幅用Ｇａ
ＡｓＦＥＴ１０及び各インピーダンス変換回路９ｂ，９
ｃは当該送受信切換ＧａＡｓＦＥＴスイッチ内に入力さ
れる信号を低インピーダンスに変換し、当該送受信切換
ＧａＡｓＦＥＴスイッチ外に出力される信号を入力前の
インピーダンスと同じ高インピーダンスに変換するもの
である。
【００３６】以上のように構成された本実施例の送受信
切換ＧａＡｓＦＥＴスイッチについて、以下その動作を
説明する。
切換ＧａＡｓＦＥＴスイッチについて、以下その動作を
説明する。
【００３７】携帯電話のシステムにおいては送受信切換
スイッチの送信信号の入力側には電力増幅素子が配置さ
れている。この電力増幅素子には通常、高効率、低歪が
要求されるためゲート幅の大きいＧａＡｓＦＥＴが用い
られている。このＧａＡｓＦＥＴは電力増幅用のためゲ
ート幅が大きいため１０Ω程度のインピーダンスにな
る。そこで、本実施例では、電力増幅用ＧａＡｓＦＥＴ
が送信系スイッチ回路の入力側に配置されている場合、
アンテナ端子８への出力信号を通常のシステムで用いら
れている５０Ω系に変換するための第３インピーダンス
変換回路９ｃを配置し、受信系スイッチ回路の出力側に
は、インピーダンスを１０Ωから５０Ωに変換する第２
インピーダンス変換回路９ｂを配置しているのである。
したがって、上記第１実施例と同じ効果により、歪を抑
制することができる。
スイッチの送信信号の入力側には電力増幅素子が配置さ
れている。この電力増幅素子には通常、高効率、低歪が
要求されるためゲート幅の大きいＧａＡｓＦＥＴが用い
られている。このＧａＡｓＦＥＴは電力増幅用のためゲ
ート幅が大きいため１０Ω程度のインピーダンスにな
る。そこで、本実施例では、電力増幅用ＧａＡｓＦＥＴ
が送信系スイッチ回路の入力側に配置されている場合、
アンテナ端子８への出力信号を通常のシステムで用いら
れている５０Ω系に変換するための第３インピーダンス
変換回路９ｃを配置し、受信系スイッチ回路の出力側に
は、インピーダンスを１０Ωから５０Ωに変換する第２
インピーダンス変換回路９ｂを配置しているのである。
したがって、上記第１実施例と同じ効果により、歪を抑
制することができる。
【００３８】さらに、本実施例では、上記第１実施例に
比べ、第１実施例では必要であった高インピーダンスを
低インピーダンスに変換する第１インピーダンス変換回
路９ａの代わりに、送受信切換ＧａＡｓＦＥＴスイッチ
の送信側に使われている電力増幅用ＧａＡｓＦＥＴ１０
を有効活用することにより、送信系に配置するインピー
ダンス変換回路を第３インピーダンス変換回路９ｃのみ
で済ませることができる。したがって、構成の簡素化と
インピーダンス変換回路による損失の低減とを図ること
ができる。
比べ、第１実施例では必要であった高インピーダンスを
低インピーダンスに変換する第１インピーダンス変換回
路９ａの代わりに、送受信切換ＧａＡｓＦＥＴスイッチ
の送信側に使われている電力増幅用ＧａＡｓＦＥＴ１０
を有効活用することにより、送信系に配置するインピー
ダンス変換回路を第３インピーダンス変換回路９ｃのみ
で済ませることができる。したがって、構成の簡素化と
インピーダンス変換回路による損失の低減とを図ること
ができる。
【００３９】（第３実施例）次に、第３実施例について
説明する。
説明する。
【００４０】図３は、第３実施例に係る送受信切換Ｇａ
ＡｓＦＥＴスイッチの構成を示す電気回路図であり、符
号１ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥ
Ｔを示し、符号２ａ，２ｂはそれぞれ送信側，受信側の
スルーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される
第１コントロール端子を示し、符号５は電圧Ｖｃ２が印
加される第２コントロール端子を示し、符号６は送信信
号入力端子を示し、符号７は受信系端子を示し、符号８
はアンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２
ａ，２ｂはいずれもＧａＡｓＦＥＴで構成されている。
そして、送信系スイッチ回路の信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路において、受信系スイッチ回路の信号伝達線２０ｂ
からシャント接合点Ｂで分岐して接地に接続される分岐
線２１ｂが設けられ、シャント接合点Ｂよりも前段側の
信号伝達線２０ｂにスルーＦＥＴ２ｂが介設され、分岐
線２１ｂにシャントＦＥＴ１ｂが介設されている。な
お、送信系スイッチ回路の信号伝達線２０ａの出力側と
受信系スイッチ回路の信号伝達線２０ｂの入力側とは、
接合点Ｃとアンテナ端子８とを接続する配線２０ｃで共
有されている。また、上記各ＦＥＴ２ａ，１ｂは、それ
ぞれ抵抗３ａ２，３ｂ１を介し共通の第１コントロール
端子４に接続され、各ＦＥＴ１ａ，２ｂは、それぞれ抵
抗３ａ１，３ｂ２を介し共通の第２コントロール端子５
に接続されている。この構成は、図４に示す従来の送受
信切換ＧａＡｓＦＥＴスイッチの構成と同じである。
ＡｓＦＥＴスイッチの構成を示す電気回路図であり、符
号１ａ，１ｂはそれぞれ送信側，受信側のシャントＦＥ
Ｔを示し、符号２ａ，２ｂはそれぞれ送信側，受信側の
スルーＦＥＴを示し、符号４は電圧Ｖｃ１が印加される
第１コントロール端子を示し、符号５は電圧Ｖｃ２が印
加される第２コントロール端子を示し、符号６は送信信
号入力端子を示し、符号７は受信系端子を示し、符号８
はアンテナ端子を示す。上記各ＦＥＴ１ａ，１ｂ，２
ａ，２ｂはいずれもＧａＡｓＦＥＴで構成されている。
そして、送信系スイッチ回路の信号伝達線２０ａからシ
ャント接合点Ａで分岐して接地に接続される分岐線２１
ａが設けられており、上記信号伝達線２０ａのシャント
接合点Ａよりも後段側にスイッチング素子として機能す
るスルーＦＥＴ２ａが介設され、分岐線２１ａにシャン
トＦＥＴ１ａが介設されている。また、受信系スイッチ
回路において、受信系スイッチ回路の信号伝達線２０ｂ
からシャント接合点Ｂで分岐して接地に接続される分岐
線２１ｂが設けられ、シャント接合点Ｂよりも前段側の
信号伝達線２０ｂにスルーＦＥＴ２ｂが介設され、分岐
線２１ｂにシャントＦＥＴ１ｂが介設されている。な
お、送信系スイッチ回路の信号伝達線２０ａの出力側と
受信系スイッチ回路の信号伝達線２０ｂの入力側とは、
接合点Ｃとアンテナ端子８とを接続する配線２０ｃで共
有されている。また、上記各ＦＥＴ２ａ，１ｂは、それ
ぞれ抵抗３ａ２，３ｂ１を介し共通の第１コントロール
端子４に接続され、各ＦＥＴ１ａ，２ｂは、それぞれ抵
抗３ａ１，３ｂ２を介し共通の第２コントロール端子５
に接続されている。この構成は、図４に示す従来の送受
信切換ＧａＡｓＦＥＴスイッチの構成と同じである。
【００４１】ここで、本実施例の特徴として、上記送信
系スイッチ回路の信号伝達線２０ａの送信信号入力端子
６−シャント接合点Ａ間には電力増幅用ＧａＡｓＦＥＴ
１０が介設され、さらに、信号伝達線２０ａのシャント
接合点Ａ−スルーＦＥＴ２ａ間には、インダクタンスと
コンデンサよりなるＬ．Ｐ．Ｆ．型のインピーダンス変
換回路９ｄが介設されている。このインピーダンス変換
回路９ｄの機能は上記第１実施例において説明した機能
と同じである。一方、電力増幅用ＧａＡｓＦＥＴ１０
は、電力増幅素子としての機能を発揮すべく大きなゲー
ト幅を有するように構成されているので、そのインピー
ダンスは極めて小さい。具体的には、本実施例では、１
０Ω程度のインピーダンスになる。そして、インピーダ
ンス変換回路９ｄは電力増幅用ＧａＡｓＦＥＴ１０から
スルーＦＥＴ２ａに流通する信号のインピーダンスを１
０Ωから元の５０Ωに変換する。
系スイッチ回路の信号伝達線２０ａの送信信号入力端子
６−シャント接合点Ａ間には電力増幅用ＧａＡｓＦＥＴ
１０が介設され、さらに、信号伝達線２０ａのシャント
接合点Ａ−スルーＦＥＴ２ａ間には、インダクタンスと
コンデンサよりなるＬ．Ｐ．Ｆ．型のインピーダンス変
換回路９ｄが介設されている。このインピーダンス変換
回路９ｄの機能は上記第１実施例において説明した機能
と同じである。一方、電力増幅用ＧａＡｓＦＥＴ１０
は、電力増幅素子としての機能を発揮すべく大きなゲー
ト幅を有するように構成されているので、そのインピー
ダンスは極めて小さい。具体的には、本実施例では、１
０Ω程度のインピーダンスになる。そして、インピーダ
ンス変換回路９ｄは電力増幅用ＧａＡｓＦＥＴ１０から
スルーＦＥＴ２ａに流通する信号のインピーダンスを１
０Ωから元の５０Ωに変換する。
【００４２】以上のように構成された送受信切換ＧａＡ
ｓＦＥＴスイッチについて、以下その動作を説明する。
ｓＦＥＴスイッチについて、以下その動作を説明する。
【００４３】本実施例では、この電力増幅用ＧａＡｓＦ
ＥＴ１０と出力インピーダンスマッチング回路であるイ
ンピーダンス変換回路９ｄの間に歪の原因となるシャン
トＦＥＴ１ａを配置することにより、電圧振幅が小さい
状態でシャントＦＥＴ１ａに信号が入力されるようにな
っている。
ＥＴ１０と出力インピーダンスマッチング回路であるイ
ンピーダンス変換回路９ｄの間に歪の原因となるシャン
トＦＥＴ１ａを配置することにより、電圧振幅が小さい
状態でシャントＦＥＴ１ａに信号が入力されるようにな
っている。
【００４４】本実施例では、上記第２実施例に比べ、第
２実施例で必要であった受信系スイッチ回路のインピー
ダンス変換回路９ｂも不要となるので、回路構成をさら
に簡素化することができ、かつ受信系スイッチ回路に追
加のインピーダンス変換回路が不要になるため受信系ス
イッチ回路における損失の増大を防止することができ
る。
２実施例で必要であった受信系スイッチ回路のインピー
ダンス変換回路９ｂも不要となるので、回路構成をさら
に簡素化することができ、かつ受信系スイッチ回路に追
加のインピーダンス変換回路が不要になるため受信系ス
イッチ回路における損失の増大を防止することができ
る。
【００４５】なお、上記各実施例においては、送信系と
受信系がそれぞれ１系統である例を示したが、本発明は
かかる各実施例に限定されるものではなく、送信系、受
信系ともに複数である場合においても適用し得ることは
いうまでもない。
受信系がそれぞれ１系統である例を示したが、本発明は
かかる各実施例に限定されるものではなく、送信系、受
信系ともに複数である場合においても適用し得ることは
いうまでもない。
【００４６】また、上記各実施例においては、電力増幅
素子がＧａＡｓＦＥＴで構成されている例について説明
したが、本発明はかかる実施例に限定されるものではな
く、ＭＯＳＦＥＴ等の電圧制御型素子であれば同様に適
用できることは言うまでもない。
素子がＧａＡｓＦＥＴで構成されている例について説明
したが、本発明はかかる実施例に限定されるものではな
く、ＭＯＳＦＥＴ等の電圧制御型素子であれば同様に適
用できることは言うまでもない。
【００４７】
【発明の効果】以上説明したように、請求項１の発明に
よれば、信号伝達線上にスイッチング素子を介設し、信
号伝達線の分岐線にシャントＦＥＴを配置してなるスイ
ッチ回路を備えた半導体装置において、シャント接合点
の前段側にはインピーダンス低減手段を設ける一方、シ
ャント接合点の後段側にはインピーダンス増大手段を設
けるようにしたもので、シャントＦＥＴへの入力信号の
電圧振幅の低減により信号歪みの発生の防止を図り、か
つ歪みなく伝送できる電力の増大を図ることができる。
よれば、信号伝達線上にスイッチング素子を介設し、信
号伝達線の分岐線にシャントＦＥＴを配置してなるスイ
ッチ回路を備えた半導体装置において、シャント接合点
の前段側にはインピーダンス低減手段を設ける一方、シ
ャント接合点の後段側にはインピーダンス増大手段を設
けるようにしたもので、シャントＦＥＴへの入力信号の
電圧振幅の低減により信号歪みの発生の防止を図り、か
つ歪みなく伝送できる電力の増大を図ることができる。
【００４８】請求項２の発明によれば、請求項１におけ
るインピーダンス増大手段として電力増幅素子を利用し
たので、電力増幅素子のインピーダンスが低減機能を防
止しながら、大信号の処理時における信号の歪みの発生
を抑制することができる。
るインピーダンス増大手段として電力増幅素子を利用し
たので、電力増幅素子のインピーダンスが低減機能を防
止しながら、大信号の処理時における信号の歪みの発生
を抑制することができる。
【００４９】請求項３の発明によれば、請求項１のイン
ピーダンス低減手段として電力増幅素子を利用しなが
ら、シャント接合点とスイッチング素子との間にインピ
ーダンス変換回路を設ける構成としたので、シャントＦ
ＥＴよりも後段側のスイッチング素子を含む信号伝達線
に接続される他の回路部分でインピーダンス変換回路を
不要とすることができ、よって、損失の増大を防止する
ことができる。
ピーダンス低減手段として電力増幅素子を利用しなが
ら、シャント接合点とスイッチング素子との間にインピ
ーダンス変換回路を設ける構成としたので、シャントＦ
ＥＴよりも後段側のスイッチング素子を含む信号伝達線
に接続される他の回路部分でインピーダンス変換回路を
不要とすることができ、よって、損失の増大を防止する
ことができる。
【００５０】請求項４の発明によれば、複数のスイッチ
回路を組合せた回路において、各スイッチ回路の入力側
にインピーダンス低減手段を設ける一方、各スイッチ回
路の出力側にインピーダンス増大手段と設けたので、各
スイッチ回路内における信号の信号歪みの発生を有効に
抑制することができる。
回路を組合せた回路において、各スイッチ回路の入力側
にインピーダンス低減手段を設ける一方、各スイッチ回
路の出力側にインピーダンス増大手段と設けたので、各
スイッチ回路内における信号の信号歪みの発生を有効に
抑制することができる。
【００５１】請求項５の発明によれば、複数のスイッチ
回路を組合せた回路において、各信号伝達線同士が一部
重複するものでは、１つのインピーダンス変換回路によ
ってインピーダンス低減手段及びインピーダンス増大手
段を兼用するようにしたので、構成の簡素化を図ること
ができる。
回路を組合せた回路において、各信号伝達線同士が一部
重複するものでは、１つのインピーダンス変換回路によ
ってインピーダンス低減手段及びインピーダンス増大手
段を兼用するようにしたので、構成の簡素化を図ること
ができる。
【００５２】請求項６の発明によれば、複数のスイッチ
回路を組合せた回路において、１つのスイッチ回路のシ
ャント接合点の前段側に電力増幅素子を設け、他のスイ
ッチ回路のシャント接合点−スイッチング素子間にイン
ピーダンスを低減するインピーダンス変換回路を設けた
ので、大信号の歪みの発生を抑制しながら、損失の増大
の防止を図ることができる。
回路を組合せた回路において、１つのスイッチ回路のシ
ャント接合点の前段側に電力増幅素子を設け、他のスイ
ッチ回路のシャント接合点−スイッチング素子間にイン
ピーダンスを低減するインピーダンス変換回路を設けた
ので、大信号の歪みの発生を抑制しながら、損失の増大
の防止を図ることができる。
【００５３】請求項７の発明によれば、電力素子をＧａ
ＡｓＦＥＴで構成するようにしたので、ゲート幅が大き
くインピーダンス低減作用が大きいＧａＡｓＦＥＴの特
性を利用して、スイッチ回路における大信号の歪みの発
生を有効に防止することができる。
ＡｓＦＥＴで構成するようにしたので、ゲート幅が大き
くインピーダンス低減作用が大きいＧａＡｓＦＥＴの特
性を利用して、スイッチ回路における大信号の歪みの発
生を有効に防止することができる。
【図１】第１実施例に係る送受信切換ＧａＡｓＦＥＴス
イッチの電気回路図である。
イッチの電気回路図である。
【図２】第２実施例に係る送受信切換ＧａＡｓＦＥＴス
イッチの電気回路図である。
イッチの電気回路図である。
【図３】第３実施例に係る送受信切換ＧａＡｓＦＥＴス
イッチの電気回路図である。
イッチの電気回路図である。
【図４】従来の送受信切換ＧａＡｓＦＥＴスイッチの電
気回路図である。
気回路図である。
１ シャントＦＥＴ ２ スルーＦＥＴ ３ 抵抗 ４ 第１コントロール端子 ５ 第２コントロール端子２ ６ 送信信号入力端子 ７ 受信系端子 ８ アンテナ端子 ９ インピーダンス変換回路（インピーダンス低減手
段，インピーダンス増大手段） １０ 電力増幅用ＧａＡｓＦＥＴ（インピーダンス低減
手段）
段，インピーダンス増大手段） １０ 電力増幅用ＧａＡｓＦＥＴ（インピーダンス低減
手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮辻 和郎 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (7)
- 【請求項１】 信号伝達線における信号の流通をオン・
オフ切換えるためのスイッチング素子と、上記信号伝達
線のシャント接合点から分岐する分岐線に介設されＧａ
ＡｓＦＥＴからなるシャントＦＥＴとを有するスイッチ
回路を備えた半導体装置において、 上記信号伝達線の上記シャント接合点よりも前段側に介
設され、上記シャント接合点への入力信号のインピーダ
ンスを低減するインピーダンス低減手段と、 上記信号伝達線の上記シャント接合点よりも後段側に介
設され、信号伝達線を流れる信号のインピーダンスを増
大させるインピーダンス増大手段とを備えたことを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記シャント接合点は、上記信号伝達線において上記ス
ルーＦＥＴよりも前段側に設けられていて、 上記インピーダンス低減手段は、上記シャント接合点よ
りも前段側に設けられた電力増幅素子であり、 上記インピーダンス増大手段は、上記信号伝達線の上記
スルーＦＥＴよりも後段側に設けられたインピーダンス
変換回路であることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記シャント接合点は、上記信号伝達線において上記ス
ルーＦＥＴよりも前段側に設けられていて、 上記インピーダンス低減手段は、上記シャント接合点よ
りも後段側に設けられた電力増幅素子であり、 上記インピーダンス増大手段は、上記信号伝達線の上記
シャント接合点−スルーＦＥＴ間に介設されたインピー
ダンス変換回路であることを特徴とする半導体装置。 - 【請求項４】 信号伝達線における信号の流通をオン・
オフ切換えるためのスイッチング素子と、上記信号伝達
線のシャント接合点から分岐して接地に接続される分岐
線に介設されＧａＡｓＦＥＴからなるシャントＦＥＴと
を有する複数のスイッチ回路を備え、上記各スイッチ回
路のうちの１つにおける信号を各シャントＦＥＴ及びス
イッチング素子のオン・オフによって交替的に流通させ
るように構成された半導体装置において、 上記各スイッチ回路の信号伝達線には、当該スイッチ回
路への入力信号のインピーダンスを低減するインピーダ
ンス低減手段と、当該スイッチ回路からの出力信号を増
大するインピーダンス増大手段とが設けられていること
を特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 上記各スイッチ回路のうちいずれか２つのスイッチ回路
のうちの一方のスイッチ回路における信号伝達線の出力
側と上記２つのスイッチ回路のうちの他方の出力回路に
おける信号伝達線の入力側とが共通の配線で構成されて
いて、 上記共通の配線には、上記一方のスイッチ回路における
上記インピーダンス増大手段及び上記他方のスイッチ回
路における上記インピーダンス低減手段として機能する
インピーダンス変換回路が設けられていることを特徴と
する半導体装置。 - 【請求項６】 信号伝達線における信号の流通をオン・
オフ切換えるためのスイッチング素子と、上記信号伝達
線のシャント接合点から分岐して接地に接続される分岐
線に介設されＧａＡｓＦＥＴからなるシャントＦＥＴと
を有する複数のスイッチ回路を備え、上記各スイッチ回
路の各スイッチ回路のうちの１つにおける信号を各シャ
ントＦＥＴ及びスイッチング素子のオン・オフによって
交替的に流通させるように構成された半導体装置におい
て、 上記各スイッチ回路のうち第１のスイッチ回路では、第
１の信号伝達線において、上記スルーＦＥＴが上記シャ
ント接合点よりも後段側に設けられており、 上記第１の信号伝達線の上記シャント接合点よりも前段
側に介設される電力増幅素子と、 上記第１の信号伝達線の上記シャント接合点−スルーＦ
ＥＴ間に介設され上記シャント接合点からの出力信号の
インピーダンスを増大するインピーダンス変換回路とを
備えたことを特徴とする半導体装置。 - 【請求項７】 請求項２，３又は６記載の半導体装置に
おいて、 上記電力増幅素子は、ＧａＡｓＦＥＴであることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13797595A JP3215292B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13797595A JP3215292B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330930A true JPH08330930A (ja) | 1996-12-13 |
| JP3215292B2 JP3215292B2 (ja) | 2001-10-02 |
Family
ID=15211124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13797595A Expired - Fee Related JP3215292B2 (ja) | 1995-06-05 | 1995-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3215292B2 (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185902A (ja) * | 1999-12-27 | 2001-07-06 | Murata Mfg Co Ltd | 複合高周波部品及びそれを用いた通信装置 |
| JP2002319848A (ja) * | 2001-04-19 | 2002-10-31 | Murata Mfg Co Ltd | 半導体スイッチ回路および半導体装置 |
| WO2008075551A1 (ja) | 2006-12-21 | 2008-06-26 | Murata Manufacturing Co., Ltd. | 高周波スイッチ回路 |
| JP2010219955A (ja) * | 2009-03-17 | 2010-09-30 | Nec Corp | アンテナスイッチ回路及び通信端末 |
| JP2013527718A (ja) * | 2010-05-20 | 2013-06-27 | クリー インコーポレイテッド | 高電力窒化ガリウム電界効果トランジスタスイッチ |
| JP2014112907A (ja) * | 2014-01-22 | 2014-06-19 | Nec Corp | アンテナスイッチ回路及び通信端末 |
| JP2014517597A (ja) * | 2011-05-09 | 2014-07-17 | クゥアルコム・インコーポレイテッド | 電力増幅器のための切り替え可能なインピーダンス変成器マッチングを提供するシステム |
| US9031518B2 (en) | 2012-12-17 | 2015-05-12 | Qualcomm Incorporated | Concurrent hybrid matching network |
| JP2016042669A (ja) * | 2014-08-18 | 2016-03-31 | パナソニックＩｐマネジメント株式会社 | 信号入出力装置、表示装置 |
| US9608619B2 (en) | 2005-07-11 | 2017-03-28 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9680416B2 (en) | 2004-06-23 | 2017-06-13 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10622990B2 (en) | 2005-07-11 | 2020-04-14 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10622993B2 (en) | 2001-10-10 | 2020-04-14 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10951210B2 (en) | 2007-04-26 | 2021-03-16 | Psemi Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
-
1995
- 1995-06-05 JP JP13797595A patent/JP3215292B2/ja not_active Expired - Fee Related
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185902A (ja) * | 1999-12-27 | 2001-07-06 | Murata Mfg Co Ltd | 複合高周波部品及びそれを用いた通信装置 |
| JP2002319848A (ja) * | 2001-04-19 | 2002-10-31 | Murata Mfg Co Ltd | 半導体スイッチ回路および半導体装置 |
| US10622993B2 (en) | 2001-10-10 | 2020-04-14 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10812068B2 (en) | 2001-10-10 | 2020-10-20 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10790820B2 (en) | 2001-10-10 | 2020-09-29 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10797694B2 (en) | 2001-10-10 | 2020-10-06 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US9680416B2 (en) | 2004-06-23 | 2017-06-13 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US12520525B2 (en) | 2005-07-11 | 2026-01-06 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10797172B2 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10680600B2 (en) | 2005-07-11 | 2020-06-09 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| USRE48944E1 (en) | 2005-07-11 | 2022-02-22 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink |
| US10622990B2 (en) | 2005-07-11 | 2020-04-14 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US9608619B2 (en) | 2005-07-11 | 2017-03-28 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10818796B2 (en) | 2005-07-11 | 2020-10-27 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10797691B1 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US7812687B2 (en) | 2006-12-21 | 2010-10-12 | Murata Manufacturing Co., Ltd. | High-frequency switching circuit module |
| JPWO2008075551A1 (ja) * | 2006-12-21 | 2010-04-08 | 株式会社村田製作所 | 高周波スイッチ回路 |
| JP4433087B2 (ja) * | 2006-12-21 | 2010-03-17 | 株式会社村田製作所 | 高周波スイッチ回路 |
| WO2008075551A1 (ja) | 2006-12-21 | 2008-06-26 | Murata Manufacturing Co., Ltd. | 高周波スイッチ回路 |
| US10951210B2 (en) | 2007-04-26 | 2021-03-16 | Psemi Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| JP2010219955A (ja) * | 2009-03-17 | 2010-09-30 | Nec Corp | アンテナスイッチ回路及び通信端末 |
| JP2013527718A (ja) * | 2010-05-20 | 2013-06-27 | クリー インコーポレイテッド | 高電力窒化ガリウム電界効果トランジスタスイッチ |
| JP2014517597A (ja) * | 2011-05-09 | 2014-07-17 | クゥアルコム・インコーポレイテッド | 電力増幅器のための切り替え可能なインピーダンス変成器マッチングを提供するシステム |
| US9306502B2 (en) | 2011-05-09 | 2016-04-05 | Qualcomm Incorporated | System providing switchable impedance transformer matching for power amplifiers |
| US9031518B2 (en) | 2012-12-17 | 2015-05-12 | Qualcomm Incorporated | Concurrent hybrid matching network |
| JP2014112907A (ja) * | 2014-01-22 | 2014-06-19 | Nec Corp | アンテナスイッチ回路及び通信端末 |
| JP2016042669A (ja) * | 2014-08-18 | 2016-03-31 | パナソニックＩｐマネジメント株式会社 | 信号入出力装置、表示装置 |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10862473B2 (en) | 2018-03-28 | 2020-12-08 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11018662B2 (en) | 2018-03-28 | 2021-05-25 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US11418183B2 (en) | 2018-03-28 | 2022-08-16 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3215292B2 (ja) | 2001-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3215292B2 (ja) | 半導体装置 | |
| US6341216B1 (en) | Transmitter-receiver circuit for radio communication and semiconductor integrated circuit device | |
| US8359067B2 (en) | Radio frequency device and mobile communication terminal using the same | |
| US5541554A (en) | Multi-mode power amplifier | |
| US6603359B2 (en) | High-frequency power amplifying apparatus | |
| US7795966B2 (en) | Balanced amplifier with protection circuit | |
| US6812794B1 (en) | Multistage amplifier | |
| US4973918A (en) | Distributed amplifying switch/r.f. signal splitter | |
| US9118282B2 (en) | Power amplifier and amplification method thereof | |
| JPH07118666B2 (ja) | 携帯無線装置 | |
| JP2010041634A (ja) | 高周波電力増幅器並びにそれを用いた高周波送信モジュール及び送受信モジュール | |
| JP3263798B2 (ja) | 半導体スイツチ | |
| US12537484B2 (en) | RF amplifier and electronic device comprising the same | |
| US7079815B2 (en) | Monolithic microwave integrated circuit transceiver | |
| US10320335B1 (en) | Compact doherty power amplifier using non-uniform phase match devices | |
| US8190099B2 (en) | Switch-less bidirectional amplifier | |
| US11750153B2 (en) | High-frequency circuit | |
| CN114584086B (zh) | 一种射频功率放大器 | |
| JP2000349574A (ja) | 高出力電力増幅器 | |
| JP3790086B2 (ja) | 高周波電力増幅器 | |
| JPH0722802A (ja) | 伝送線路スイッチ | |
| Yoshimasu et al. | High-efficiency HBT MMIC linear power amplifier for L-band personal communications systems | |
| US5646582A (en) | Transmission line switch | |
| JP2881043B2 (ja) | 高周波線形増幅器 | |
| JP3852499B2 (ja) | 固体増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010710 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070727 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |