JPH08330941A - 高速スタティック回路設計 - Google Patents
高速スタティック回路設計Info
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- JPH08330941A JPH08330941A JP8120040A JP12004096A JPH08330941A JP H08330941 A JPH08330941 A JP H08330941A JP 8120040 A JP8120040 A JP 8120040A JP 12004096 A JP12004096 A JP 12004096A JP H08330941 A JPH08330941 A JP H08330941A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】
【課題】 本発明の目的は、所定の指定された状態に論
理回路をリセットするためにフィードフォワード経路と
フィードバック経路とを利用する、ＣＭＯＳ実施される
論理回路のための回路設計を提供することである。 【解決手段】 ＣＭＯＳ実施される論理回路は、入力論
理信号を受け取るのにＮ木４０１、４０２を使用する。
Ｎ木は、接地電位と論理回路内のノード４１３との間に
結合される。ＰチャネルＦＥＴ（電界効果トランジス
タ）４０３は、電源電圧Ｖｄｄとこのノード４１３との
間に結合される。このノードを特定の電位にプリチャー
ジするために、リセット信号をＰ−ＦＥＴデバイスのゲ
ート電極に送る。このリセット信号は、論理回路への入
力から受け取る信号と論理回路の出力から受け取る信号
の論理組み合わせ４０９、４１０、４１１、４１２によ
って提供される。
理回路をリセットするためにフィードフォワード経路と
フィードバック経路とを利用する、ＣＭＯＳ実施される
論理回路のための回路設計を提供することである。 【解決手段】 ＣＭＯＳ実施される論理回路は、入力論
理信号を受け取るのにＮ木４０１、４０２を使用する。
Ｎ木は、接地電位と論理回路内のノード４１３との間に
結合される。ＰチャネルＦＥＴ（電界効果トランジス
タ）４０３は、電源電圧Ｖｄｄとこのノード４１３との
間に結合される。このノードを特定の電位にプリチャー
ジするために、リセット信号をＰ−ＦＥＴデバイスのゲ
ート電極に送る。このリセット信号は、論理回路への入
力から受け取る信号と論理回路の出力から受け取る信号
の論理組み合わせ４０９、４１０、４１１、４１２によ
って提供される。
Description
【０００１】
【発明の属する技術分野】本発明の技術分野は、全般的
には論理回路に関し、具体的には、ＣＭＯＳ技術を用い
る論理回路のスタティック回路設計に関する。
には論理回路に関し、具体的には、ＣＭＯＳ技術を用い
る論理回路のスタティック回路設計に関する。
【０００２】
【従来の技術】２進回路は、命令や算術処理を実行する
ため、コンピュータ・システムで広範囲に使用されてい
る。どのような論理手順でも、基本的な論理ゲートの適
切な組み合わせを使用することによって実現できる。し
たがって、論理回路は、コンピュータ・システムの基本
構成要素である。さらに、ＣＭＯＳは、しばしば、その
ような論理回路に好ましい技術である。
ため、コンピュータ・システムで広範囲に使用されてい
る。どのような論理手順でも、基本的な論理ゲートの適
切な組み合わせを使用することによって実現できる。し
たがって、論理回路は、コンピュータ・システムの基本
構成要素である。さらに、ＣＭＯＳは、しばしば、その
ような論理回路に好ましい技術である。
【０００３】論理回路設計には、スタティックとダイナ
ミックという２つの一般に認識されている方法がある。
ダイナミックとは、信号を再生しないと、時間に伴って
信号が減衰するデバイスまたは回路を指す。ＣＭＯＳラ
ンダム・アクセス・メモリが、この種のデバイスの具体
的な例である。ダイナミックではない、または、基本的
に一定の電気的条件で動作する構成要素、回路またはデ
バイスを、スタティックと称する。
ミックという２つの一般に認識されている方法がある。
ダイナミックとは、信号を再生しないと、時間に伴って
信号が減衰するデバイスまたは回路を指す。ＣＭＯＳラ
ンダム・アクセス・メモリが、この種のデバイスの具体
的な例である。ダイナミックではない、または、基本的
に一定の電気的条件で動作する構成要素、回路またはデ
バイスを、スタティックと称する。
【０００４】より高性能のマイクロプロセッサに対する
需要を満たすため、上記の設計技法が不可避的に進展し
てきた。性能要件は、通常はクリティカル・パスに沿っ
て高速ダイナミック回路を使用することによって達成さ
れる。しかし、ダイナミック回路設計には、ダイナミッ
ク設計が自己リセット式（ＳＲ−ＣＭＯＳ論理回路な
ど）か、刻時式プリチャージ式（ドミノ論理回路など）
かに無関係に、スタティック回路設計と比較して下記の
短所がある。 １．電力消費が多い。 ２．外部リセット生成が必要。 ３．リセット・タイミング要件が複雑。 ４．回路の初期設定にパワーオン・リセット（ＰＯＲ）
信号が必要。 ５．テスト・モード中にダイナミックな挙動をスタティ
ック風の挙動に変換するためにオーバーヘッド回路が必
要。
需要を満たすため、上記の設計技法が不可避的に進展し
てきた。性能要件は、通常はクリティカル・パスに沿っ
て高速ダイナミック回路を使用することによって達成さ
れる。しかし、ダイナミック回路設計には、ダイナミッ
ク設計が自己リセット式（ＳＲ−ＣＭＯＳ論理回路な
ど）か、刻時式プリチャージ式（ドミノ論理回路など）
かに無関係に、スタティック回路設計と比較して下記の
短所がある。 １．電力消費が多い。 ２．外部リセット生成が必要。 ３．リセット・タイミング要件が複雑。 ４．回路の初期設定にパワーオン・リセット（ＰＯＲ）
信号が必要。 ５．テスト・モード中にダイナミックな挙動をスタティ
ック風の挙動に変換するためにオーバーヘッド回路が必
要。
【０００５】したがって、最大の速度性能を得るために
は、ダイナミック回路設計技法では、スタティック回路
で得られる堅実さを犠牲にする必要がある。しかし、ス
タティック回路は、堅実であり、電力消費が少ないにも
かかわらず、状態遷移の間に電流オーバーラップがある
ので、無用な電力消費と速度の低下が生じる。
は、ダイナミック回路設計技法では、スタティック回路
で得られる堅実さを犠牲にする必要がある。しかし、ス
タティック回路は、堅実であり、電力消費が少ないにも
かかわらず、状態遷移の間に電流オーバーラップがある
ので、無用な電力消費と速度の低下が生じる。
【０００６】
【発明が解決しようとする課題】したがって、当技術分
野には、スタティック設計技法とダイナミック設計技法
の長所を組み合わせ、そのそれぞれの短所の多くを回避
する論理回路設計の必要が存在する。
野には、スタティック設計技法とダイナミック設計技法
の長所を組み合わせ、そのそれぞれの短所の多くを回避
する論理回路設計の必要が存在する。
【０００７】
【課題を解決するための手段】本発明は、所定の指定さ
れた状態に論理回路をリセットするためにフィードフォ
ワード経路とフィードバック経路とを利用する、ＣＭＯ
Ｓ実施される論理回路のための回路設計を提供すること
によって、前述の必要を満足する。
れた状態に論理回路をリセットするためにフィードフォ
ワード経路とフィードバック経路とを利用する、ＣＭＯ
Ｓ実施される論理回路のための回路設計を提供すること
によって、前述の必要を満足する。
【０００８】通常、ＣＭＯＳ実施される論理回路では、
入力論理信号を受け取るのにＮ木を使用する。Ｎ木は、
接地電位と論理回路内のノードとの間に結合される。Ｐ
チャネルＦＥＴ（電界効果トランジスタ）も、電源電圧
とこのノードとの間に結合される。このノードを特定の
電位にプリチャージするために、リセット信号をＰ−Ｆ
ＥＴデバイスのゲート電極に送る。このリセット信号
は、論理回路への入力から受け取る信号と論理回路の出
力から受け取る信号の論理組み合わせによって提供され
る。この論理組み合わせによって、この回路をプリチャ
ージするのに適切なリセット信号が印加されることが保
証される。
入力論理信号を受け取るのにＮ木を使用する。Ｎ木は、
接地電位と論理回路内のノードとの間に結合される。Ｐ
チャネルＦＥＴ（電界効果トランジスタ）も、電源電圧
とこのノードとの間に結合される。このノードを特定の
電位にプリチャージするために、リセット信号をＰ−Ｆ
ＥＴデバイスのゲート電極に送る。このリセット信号
は、論理回路への入力から受け取る信号と論理回路の出
力から受け取る信号の論理組み合わせによって提供され
る。この論理組み合わせによって、この回路をプリチャ
ージするのに適切なリセット信号が印加されることが保
証される。
【０００９】本発明は、スタティック回路設計技法とダ
イナミック回路設計技法の両方の長所を組み合わせるも
のである。本発明の長所の１つが、ダイナミック回路の
高い速度を実現することである。
イナミック回路設計技法の両方の長所を組み合わせるも
のである。本発明の長所の１つが、ダイナミック回路の
高い速度を実現することである。
【００１０】本発明のもう１つの長所は、低い入力キャ
パシタンスを実現することである。
パシタンスを実現することである。
【００１１】本発明のもう１つの長所は、外部リセット
生成回路を必要としないことである。
生成回路を必要としないことである。
【００１２】本発明のもう１つの長所は、セットアップ
・アンド・ホールド時間を必要としないことである。こ
のため、状態遷移電流オーバーラップも最少になる。
・アンド・ホールド時間を必要としないことである。こ
のため、状態遷移電流オーバーラップも最少になる。
【００１３】本発明のもう１つの長所は、電力消費が少
ないことである。さらに、この論理回路の出力は、サイ
クル全体にわたって有効である。
ないことである。さらに、この論理回路の出力は、サイ
クル全体にわたって有効である。
【００１４】本発明のもう１つの長所は、雑音信号の入
力からの自己回復を実現することである。さらに、本発
明のもう１つの長所は、この論理回路が自己初期設定式
なので、パワーオン・リセット信号を必要としないこと
である。
力からの自己回復を実現することである。さらに、本発
明のもう１つの長所は、この論理回路が自己初期設定式
なので、パワーオン・リセット信号を必要としないこと
である。
【００１５】
【発明の実施の形態】以下の説明では、本発明を完全に
理解できるように、いくつかの具体的な詳細を示す。し
かし、そのような具体的な詳細なしに本発明を実施でき
ることは、当業者には明白である。それ以外の場合に
は、不要な詳細で本発明が不明瞭にならないように、周
知の回路はブロック図形式で示した。ほとんどの場合、
タイミングの考慮点などに関する詳細は、本発明の完全
な理解を得るのに必要でなく、関連技術における通常の
技術を有する者の技術の範囲内である限り、省略した。
理解できるように、いくつかの具体的な詳細を示す。し
かし、そのような具体的な詳細なしに本発明を実施でき
ることは、当業者には明白である。それ以外の場合に
は、不要な詳細で本発明が不明瞭にならないように、周
知の回路はブロック図形式で示した。ほとんどの場合、
タイミングの考慮点などに関する詳細は、本発明の完全
な理解を得るのに必要でなく、関連技術における通常の
技術を有する者の技術の範囲内である限り、省略した。
【００１６】これから図面を参照するが、図では、同様
または類似の要素は、複数の図面を通じて対応符号で示
される。
または類似の要素は、複数の図面を通じて対応符号で示
される。
【００１７】図１を参照すると、入力信号ＩＮ０および
ＩＮ１に対するＡＮＤ論理演算を実行するように動作可
能な論理回路１０が図示されている。論理信号ＩＮ０
は、Ｎ−ＦＥＴデバイス１１のゲート電極によって受け
取られ、論理信号ＩＮ１は、Ｎ−ＦＥＴデバイス１２の
ゲート電極によって受け取られる。Ｎ−ＦＥＴデバイス
１１および１２は、ノード１７と接地電位の間のＮ木を
形成する。本発明には、他のＮ木構成を適用することが
できる。入力信号ＩＮ０またはＩＮ１のいずれかが論理
０の場合には、該当するＮ−ＦＥＴデバイスがターン・
オンしない。入力信号ＩＮ０はＰ−ＦＥＴデバイス１３
のゲート電極に結合され、入力信号ＩＮ１はＰ−ＦＥＴ
デバイス１４のゲート電極に結合され、Ｐ−ＦＥＴデバ
イス１３および１４は、電源Ｖｄｄとノード１７の間に
結合される。入力信号ＩＮ０またはＩＮ１のいずれかが
論理０の場合には、それに結合されたＰ−ＦＥＴデバイ
スがターン・オンし、ノード１７を論理１またはハイの
電位にプルアップする。この論理１の電位は、Ｐ−ＦＥ
Ｔデバイス１５およびＮ−ＦＥＴデバイス１６を含むイ
ンバータ回路によって反転され、このインバータ回路
は、論理回路１０の出力に結合されている。したがっ
て、予想されるとおり、入力信号ＩＮ０またはＩＮ１の
いずれかが論理０の場合には、ノード１７でのハイ電位
が出力端子ＯＵＴに伝達される前に反転されるので、論
理回路１０の出力も論理０になる。
ＩＮ１に対するＡＮＤ論理演算を実行するように動作可
能な論理回路１０が図示されている。論理信号ＩＮ０
は、Ｎ−ＦＥＴデバイス１１のゲート電極によって受け
取られ、論理信号ＩＮ１は、Ｎ−ＦＥＴデバイス１２の
ゲート電極によって受け取られる。Ｎ−ＦＥＴデバイス
１１および１２は、ノード１７と接地電位の間のＮ木を
形成する。本発明には、他のＮ木構成を適用することが
できる。入力信号ＩＮ０またはＩＮ１のいずれかが論理
０の場合には、該当するＮ−ＦＥＴデバイスがターン・
オンしない。入力信号ＩＮ０はＰ−ＦＥＴデバイス１３
のゲート電極に結合され、入力信号ＩＮ１はＰ−ＦＥＴ
デバイス１４のゲート電極に結合され、Ｐ−ＦＥＴデバ
イス１３および１４は、電源Ｖｄｄとノード１７の間に
結合される。入力信号ＩＮ０またはＩＮ１のいずれかが
論理０の場合には、それに結合されたＰ−ＦＥＴデバイ
スがターン・オンし、ノード１７を論理１またはハイの
電位にプルアップする。この論理１の電位は、Ｐ−ＦＥ
Ｔデバイス１５およびＮ−ＦＥＴデバイス１６を含むイ
ンバータ回路によって反転され、このインバータ回路
は、論理回路１０の出力に結合されている。したがっ
て、予想されるとおり、入力信号ＩＮ０またはＩＮ１の
いずれかが論理０の場合には、ノード１７でのハイ電位
が出力端子ＯＵＴに伝達される前に反転されるので、論
理回路１０の出力も論理０になる。
【００１８】しかし、入力信号ＩＮ０およびＩＮ１の両
方が論理１レベルの場合、ノード１７での電位は、Ｎ−
ＦＥＴデバイス１１および１２を介して放電され、これ
によって、ノード１７に接地電位または論理０電位がも
たらされる。その後、この電位が論理ハイ信号に反転さ
れて、出力端子ＯＵＴに伝送される。
方が論理１レベルの場合、ノード１７での電位は、Ｎ−
ＦＥＴデバイス１１および１２を介して放電され、これ
によって、ノード１７に接地電位または論理０電位がも
たらされる。その後、この電位が論理ハイ信号に反転さ
れて、出力端子ＯＵＴに伝送される。
【００１９】したがって、予想されるとおり、論理回路
１０は、下記の真理値表に従う、入力信号ＩＮ０および
ＩＮ１に対する論理演算をもたらす。
１０は、下記の真理値表に従う、入力信号ＩＮ０および
ＩＮ１に対する論理演算をもたらす。
【表１】
【００２０】次に図２を参照すると、「２入力ＡＮＤ論
理回路」の一般的なダイナミック実施態様の例を示す論
理回路２０が示されている。当初は、入力は両方ともロ
ウにセットされる。ＲＥＳＥＴ（リセット）信号として
ロウ・アクティブの信号をＰ−ＦＥＴデバイス２０３の
ゲート電極に印加すると、ノード２１０が、Ｐ−ＦＥＴ
デバイス２０３を介してＶｄｄまでプリチャージされ
る。ノード２１０がプリチャージされた後、入力信号Ｉ
Ｎ０およびＩＮ１がＮ−ＦＥＴデバイス２０１および２
０２を介してノード２１０をプルダウンするためにハイ
として活動化される前に、まずＰ−ＦＥＴデバイス２０
３のゲート電極へのＲＥＳＥＴ制御信号をオフにしなけ
ればならない。Ｐ−ＦＥＴデバイス２０６とＮ−ＦＥＴ
デバイス２０７を含むインバータ回路を介して、現在ノ
ード２１０に存在するこのロウの信号を反転して、ＯＵ
Ｔ（出力）端子にハイの信号を送る。ＲＥＳＥＴ信号が
正しい瞬間にオフにならない場合、上で述べた遷移の間
にオーバーラップ電流が発生し、論理回路２０の無用な
電力消費と速度低下を引き起こす。言い換えると、Ｎ−
ＦＥＴデバイス２０１および２０２がそのゲート電極に
２つのハイの入力を受け取る時に、ＲＥＳＥＴ信号がま
だロウ・レベルである場合には、電源Ｖｄｄからの電力
が、Ｐ−ＦＥＴデバイス２０３、Ｎ−ＦＥＴデバイス２
０１およびＮ−ＦＥＴデバイス２０２を介してグラウン
ドへ散逸する。
理回路」の一般的なダイナミック実施態様の例を示す論
理回路２０が示されている。当初は、入力は両方ともロ
ウにセットされる。ＲＥＳＥＴ（リセット）信号として
ロウ・アクティブの信号をＰ−ＦＥＴデバイス２０３の
ゲート電極に印加すると、ノード２１０が、Ｐ−ＦＥＴ
デバイス２０３を介してＶｄｄまでプリチャージされ
る。ノード２１０がプリチャージされた後、入力信号Ｉ
Ｎ０およびＩＮ１がＮ−ＦＥＴデバイス２０１および２
０２を介してノード２１０をプルダウンするためにハイ
として活動化される前に、まずＰ−ＦＥＴデバイス２０
３のゲート電極へのＲＥＳＥＴ制御信号をオフにしなけ
ればならない。Ｐ−ＦＥＴデバイス２０６とＮ−ＦＥＴ
デバイス２０７を含むインバータ回路を介して、現在ノ
ード２１０に存在するこのロウの信号を反転して、ＯＵ
Ｔ（出力）端子にハイの信号を送る。ＲＥＳＥＴ信号が
正しい瞬間にオフにならない場合、上で述べた遷移の間
にオーバーラップ電流が発生し、論理回路２０の無用な
電力消費と速度低下を引き起こす。言い換えると、Ｎ−
ＦＥＴデバイス２０１および２０２がそのゲート電極に
２つのハイの入力を受け取る時に、ＲＥＳＥＴ信号がま
だロウ・レベルである場合には、電源Ｖｄｄからの電力
が、Ｐ−ＦＥＴデバイス２０３、Ｎ−ＦＥＴデバイス２
０１およびＮ−ＦＥＴデバイス２０２を介してグラウン
ドへ散逸する。
【００２１】入力信号ＩＮ０およびＩＮ１に対する論理
演算が完了した後に、次サイクルの評価に備えてノード
２１０をプリチャージしなければならない。これは、入
力ＩＮ０およびＩＮ１のうちの少なくとも１つをロウ状
態に戻した後に、ＲＥＳＥＴ制御信号をロウ状態に再活
動化することによって達成される。この手順も、厳格な
タイミング要件に依存する。Ｐ−ＦＥＴデバイス２０３
に入力されるＲＥＳＥＴ制御信号が、ＩＮ０またはＩＮ
１がロウ状態に戻る前に活動化される場合、衝突電流問
題が発生する。ダイナミック回路では、入力条件によっ
てＶｄｄからグラウンドへの直流経路がもたらされる時
に衝突電流が発生する。この状況は、スタティック回路
の状態遷移中の「オーバーラップ電流」に類似してい
る。
演算が完了した後に、次サイクルの評価に備えてノード
２１０をプリチャージしなければならない。これは、入
力ＩＮ０およびＩＮ１のうちの少なくとも１つをロウ状
態に戻した後に、ＲＥＳＥＴ制御信号をロウ状態に再活
動化することによって達成される。この手順も、厳格な
タイミング要件に依存する。Ｐ−ＦＥＴデバイス２０３
に入力されるＲＥＳＥＴ制御信号が、ＩＮ０またはＩＮ
１がロウ状態に戻る前に活動化される場合、衝突電流問
題が発生する。ダイナミック回路では、入力条件によっ
てＶｄｄからグラウンドへの直流経路がもたらされる時
に衝突電流が発生する。この状況は、スタティック回路
の状態遷移中の「オーバーラップ電流」に類似してい
る。
【００２２】Ｐ−ＦＥＴデバイス２０５は、非活動状態
の間に出力のレベルを維持するハーフラッチ・デバイス
である。言い換えると、端子ＯＵＴの出力のレベルがロ
ウ信号である場合、このロウ信号は、Ｐ−ＦＥＴデバイ
ス２０５のゲート電極に供給され、これによってノード
２１０がハイ状態に駆動され、これが反転されて端子Ｏ
ＵＴのロウ状態を持続させる。端子ＯＵＴの出力信号
は、論理回路２０のＲＥＳＥＴへの入力信号の活動化以
降のみ有効である。
の間に出力のレベルを維持するハーフラッチ・デバイス
である。言い換えると、端子ＯＵＴの出力のレベルがロ
ウ信号である場合、このロウ信号は、Ｐ−ＦＥＴデバイ
ス２０５のゲート電極に供給され、これによってノード
２１０がハイ状態に駆動され、これが反転されて端子Ｏ
ＵＴのロウ状態を持続させる。端子ＯＵＴの出力信号
は、論理回路２０のＲＥＳＥＴへの入力信号の活動化以
降のみ有効である。
【００２３】回路２０８は、ノードＯＵＴでのプルダウ
ン・デバイスとして使用されるデバイス２０９をオンに
するために、ＲＥＳＥＴ信号を反転するのに使用される
インバータである。
ン・デバイスとして使用されるデバイス２０９をオンに
するために、ＲＥＳＥＴ信号を反転するのに使用される
インバータである。
【００２４】論理回路２０などのダイナミック回路は、
雑音信号の入力に起因する誤ってトリガされた状態から
回復することができないので、自己リセット式ＣＭＯＳ
回路設計の「スタティック評価（static evaluate）」
と呼ばれる試験モード中に「スタティック回路」のよう
に振る舞うようにするためには、論理回路２０に追加の
Ｐ−ＦＥＴデバイス２０４を追加しなければならない。
スタティック評価とは、ダイナミック回路へのＲＥＳＥ
Ｔ信号を使用不能にした条件で行われる試験モードであ
る。"static evaluate"信号は、ダイナミック・ノー
ド、この例ではノード２１０をプルアップするためにプ
リチャージされた信号を供給するのに使用される。この
信号は、試験モード中は常にロウであり、したがって、
評価経路が活動状態でない間、このダイナミック・ノー
ドをＶｄｄにチャージする。評価経路がオンにされてい
る時、「スタティック評価」デバイス（この例ではＰ−
ＦＥＴデバイス２０４）は、評価経路を破壊しない。と
いうのは、このデバイスが、評価デバイス（Ｎ−ＦＥＴ
デバイス２０１および２０２）の数分の１の寸法にされ
ているからである。したがって、スタティック評価試験
を介して、雑音や厳格なリセット・タイミングなど、ダ
イナミック回路の故障に寄与する可能性がある他の要因
を排除して、ダイナミック回路が論理的に正しく機能す
るかどうかを決定的に判定することができる。
雑音信号の入力に起因する誤ってトリガされた状態から
回復することができないので、自己リセット式ＣＭＯＳ
回路設計の「スタティック評価（static evaluate）」
と呼ばれる試験モード中に「スタティック回路」のよう
に振る舞うようにするためには、論理回路２０に追加の
Ｐ−ＦＥＴデバイス２０４を追加しなければならない。
スタティック評価とは、ダイナミック回路へのＲＥＳＥ
Ｔ信号を使用不能にした条件で行われる試験モードであ
る。"static evaluate"信号は、ダイナミック・ノー
ド、この例ではノード２１０をプルアップするためにプ
リチャージされた信号を供給するのに使用される。この
信号は、試験モード中は常にロウであり、したがって、
評価経路が活動状態でない間、このダイナミック・ノー
ドをＶｄｄにチャージする。評価経路がオンにされてい
る時、「スタティック評価」デバイス（この例ではＰ−
ＦＥＴデバイス２０４）は、評価経路を破壊しない。と
いうのは、このデバイスが、評価デバイス（Ｎ−ＦＥＴ
デバイス２０１および２０２）の数分の１の寸法にされ
ているからである。したがって、スタティック評価試験
を介して、雑音や厳格なリセット・タイミングなど、ダ
イナミック回路の故障に寄与する可能性がある他の要因
を排除して、ダイナミック回路が論理的に正しく機能す
るかどうかを決定的に判定することができる。
【００２５】次に図３を参照すると、デバイス３０４の
ゲートで受け取るＣＬＯＣＫ（クロック）信号がロウ・
レベルであることによってリセットされるノード３０９
を有する「ドミノ」ＡＮＤ回路３０が示されている。Ｃ
ＬＯＣＫ信号は、Ｎ−ＦＥＴデバイス３０３のゲート電
極にも供給される。回路要素３０１、３０２、３０５、
３０６、３０７および３０８に関するドミノＡＮＤ回路
３０の残りは、図１および図２に関して上で説明したも
のと同様である。ドミノＡＮＤ回路３０に関する問題
は、１サイクルごとにノード３０９をリセットするため
にＣＬＯＣＫ信号を入力する必要があることである。こ
のような設計に関するもう１つの問題は、このＶＬＳＩ
設計チップ全体の論理回路のすべてにこのＣＬＯＣＫ信
号が供給され、ハードウェアと電力消費が増えることで
ある。
ゲートで受け取るＣＬＯＣＫ（クロック）信号がロウ・
レベルであることによってリセットされるノード３０９
を有する「ドミノ」ＡＮＤ回路３０が示されている。Ｃ
ＬＯＣＫ信号は、Ｎ−ＦＥＴデバイス３０３のゲート電
極にも供給される。回路要素３０１、３０２、３０５、
３０６、３０７および３０８に関するドミノＡＮＤ回路
３０の残りは、図１および図２に関して上で説明したも
のと同様である。ドミノＡＮＤ回路３０に関する問題
は、１サイクルごとにノード３０９をリセットするため
にＣＬＯＣＫ信号を入力する必要があることである。こ
のような設計に関するもう１つの問題は、このＶＬＳＩ
設計チップ全体の論理回路のすべてにこのＣＬＯＣＫ信
号が供給され、ハードウェアと電力消費が増えることで
ある。
【００２６】次に図４を参照すると、本発明に従って構
成された論理回路４０が示されている。論理回路４０
は、２入力ＡＮＤ回路である。しかし、論理回路４０内
では、任意の数の入力を利用することができる。論理回
路４０は、ＡＮＤ論理演算の性能においては論理回路２
０およびドミノＡＮＤ回路３０と基本的に同一であり、
論理回路１０より高速である。しかし、論理回路４０
は、外部から供給されるＣＬＯＣＫ信号またはＲＥＳＥ
Ｔ信号を使用せず、static evaluate信号も使用しな
い。基本的に、論理回路４０に必要な外部信号は、デー
タ入力信号ＩＮ０およびＩＮ１、データ出力信号ＯＵ
Ｔ、電源（Ｖｄｄ）および接地基準信号のみである。こ
れは、必要な外部ハードウェア・インターフェースが少
ないという点で有利である。論理回路４０の入力キャパ
シタンスは、論理回路１０より小さい。これは、通常の
スタティック回路ではＮ−ＦＥＴとその相補Ｐ−ＦＥＴ
の両方を駆動する必要があるからである。論理回路４０
では、相補Ｐ−ＦＥＴを駆動する必要がない（他のほと
んどのダイナミック回路と同様）。したがって、論理回
路４０の長所は、本質的に自己タイミング式であり、外
部から供給されるＲＥＳＥＴ信号のタイミングに依存し
ないことである。
成された論理回路４０が示されている。論理回路４０
は、２入力ＡＮＤ回路である。しかし、論理回路４０内
では、任意の数の入力を利用することができる。論理回
路４０は、ＡＮＤ論理演算の性能においては論理回路２
０およびドミノＡＮＤ回路３０と基本的に同一であり、
論理回路１０より高速である。しかし、論理回路４０
は、外部から供給されるＣＬＯＣＫ信号またはＲＥＳＥ
Ｔ信号を使用せず、static evaluate信号も使用しな
い。基本的に、論理回路４０に必要な外部信号は、デー
タ入力信号ＩＮ０およびＩＮ１、データ出力信号ＯＵ
Ｔ、電源（Ｖｄｄ）および接地基準信号のみである。こ
れは、必要な外部ハードウェア・インターフェースが少
ないという点で有利である。論理回路４０の入力キャパ
シタンスは、論理回路１０より小さい。これは、通常の
スタティック回路ではＮ−ＦＥＴとその相補Ｐ−ＦＥＴ
の両方を駆動する必要があるからである。論理回路４０
では、相補Ｐ−ＦＥＴを駆動する必要がない（他のほと
んどのダイナミック回路と同様）。したがって、論理回
路４０の長所は、本質的に自己タイミング式であり、外
部から供給されるＲＥＳＥＴ信号のタイミングに依存し
ないことである。
【００２７】上で図２に関して述べたＲＥＳＥＴ信号
は、ＮＡＮＤ回路４０９、ＮＡＮＤ回路４１０、インバ
ータ回路４１１およびインバータ回路４１２を追加する
ことによって内部で供給される。入力信号ＩＮ０および
ＩＮ１は、ＮＡＮＤ回路４０９にも入力され、ＮＡＮＤ
回路４０９は、その出力をＮＡＮＤ回路４１０の入力の
１つに結合されている。ＮＡＮＤ回路４１０のもう１つ
の入力は、出力端子ＯＵＴに結合されている。本発明の
動作に関して正しいタイミングをもたらすために、出力
端子ＯＵＴとＮＡＮＤ回路４１０の間にインバータ回路
４１１および４１２を設けることができる。ここにバッ
ファ回路を使用することもできることに留意されたい。
は、ＮＡＮＤ回路４０９、ＮＡＮＤ回路４１０、インバ
ータ回路４１１およびインバータ回路４１２を追加する
ことによって内部で供給される。入力信号ＩＮ０および
ＩＮ１は、ＮＡＮＤ回路４０９にも入力され、ＮＡＮＤ
回路４０９は、その出力をＮＡＮＤ回路４１０の入力の
１つに結合されている。ＮＡＮＤ回路４１０のもう１つ
の入力は、出力端子ＯＵＴに結合されている。本発明の
動作に関して正しいタイミングをもたらすために、出力
端子ＯＵＴとＮＡＮＤ回路４１０の間にインバータ回路
４１１および４１２を設けることができる。ここにバッ
ファ回路を使用することもできることに留意されたい。
【００２８】ＮＡＮＤ回路４１０の出力は、Ｐ−ＦＥＴ
デバイス４０３のゲート電極にＲＥＳＥＴ信号を供給す
る。ＮＡＮＤ回路４１０の出力は、インバータ回路４０
８を介してＮ−ＦＥＴデバイス４０７のゲート電極にも
結合され、Ｎ−ＦＥＴデバイス４０７は、出力端子ＯＵ
Ｔにも結合される。Ｎ−ＦＥＴデバイス４０７およびイ
ンバータ回路４０８の目的は、上で述べた回路２０８お
よびデバイス２０９の目的と同様である。
デバイス４０３のゲート電極にＲＥＳＥＴ信号を供給す
る。ＮＡＮＤ回路４１０の出力は、インバータ回路４０
８を介してＮ−ＦＥＴデバイス４０７のゲート電極にも
結合され、Ｎ−ＦＥＴデバイス４０７は、出力端子ＯＵ
Ｔにも結合される。Ｎ−ＦＥＴデバイス４０７およびイ
ンバータ回路４０８の目的は、上で述べた回路２０８お
よびデバイス２０９の目的と同様である。
【００２９】Ｎ−ＦＥＴデバイス４０１および４０２
は、論理回路４０の入力でのＮ木をもたらす。ノード４
１３は、Ｐ−ＦＥＴデバイス４０３によってプリチャー
ジされ、Ｐ−ＦＥＴデバイス４０６およびＮ−ＦＥＴデ
バイス４０５によってもたらされるインバータ回路を介
して出力端子ＯＵＴに結合される。
は、論理回路４０の入力でのＮ木をもたらす。ノード４
１３は、Ｐ−ＦＥＴデバイス４０３によってプリチャー
ジされ、Ｐ−ＦＥＴデバイス４０６およびＮ−ＦＥＴデ
バイス４０５によってもたらされるインバータ回路を介
して出力端子ＯＵＴに結合される。
【００３０】ＮＡＮＤ回路４０９、ＮＡＮＤ回路４１
０、インバータ回路４１１およびインバータ回路４１２
を追加することによって、論理回路４０は、スタティッ
ク設計の論理回路のように動作し、外部から供給される
ＲＥＳＥＴ入力の必要がなくなる。したがって、その出
力は、サイクル全体にわたって有効である。さらに、論
理回路４０は、通常のスタティック回路のように動作す
るので、初期設定の「ＰＯＲ」は不要である。また、状
態変化中の非オーバーラップ電流と低入力キャパシタン
スの特性の組み合わせが、クリティカル・パス評価（両
方の入力が論理１に等しい時に、出力が０から１のモー
ドに遷移する）の際のダイナミック回路の速度性能をも
たらす。
０、インバータ回路４１１およびインバータ回路４１２
を追加することによって、論理回路４０は、スタティッ
ク設計の論理回路のように動作し、外部から供給される
ＲＥＳＥＴ入力の必要がなくなる。したがって、その出
力は、サイクル全体にわたって有効である。さらに、論
理回路４０は、通常のスタティック回路のように動作す
るので、初期設定の「ＰＯＲ」は不要である。また、状
態変化中の非オーバーラップ電流と低入力キャパシタン
スの特性の組み合わせが、クリティカル・パス評価（両
方の入力が論理１に等しい時に、出力が０から１のモー
ドに遷移する）の際のダイナミック回路の速度性能をも
たらす。
【００３１】論理回路４０の動作は、両方の入力が当初
はロウの状態から始まる。ノード４１３は、ハイ・レベ
ルになっているはずである。ノード４１３がなんらかの
理由でハイでない場合、初期出力がハイになり、プリチ
ャージ用のＰ−ＦＥＴデバイス４０３は、ＮＡＮＤ回路
４０９、ＮＡＮＤ回路４１０、インバータ回路４１１お
よびインバータ回路４１２の動作を介してターン・オン
し、ノード４１３をハイ状態に変更する。ノード４１３
がハイ状態にチャージされた時に、出力端子ＯＵＴがロ
ウ状態にセットされ、Ｐ−ＦＥＴデバイス４０３は、イ
ンバータ回路４１２、インバータ回路４１１およびＮＡ
ＮＤ回路４１０からなるフィードバック経路を介してタ
ーン・オフされる。したがって、初期設定信号は不要で
ある。
はロウの状態から始まる。ノード４１３は、ハイ・レベ
ルになっているはずである。ノード４１３がなんらかの
理由でハイでない場合、初期出力がハイになり、プリチ
ャージ用のＰ−ＦＥＴデバイス４０３は、ＮＡＮＤ回路
４０９、ＮＡＮＤ回路４１０、インバータ回路４１１お
よびインバータ回路４１２の動作を介してターン・オン
し、ノード４１３をハイ状態に変更する。ノード４１３
がハイ状態にチャージされた時に、出力端子ＯＵＴがロ
ウ状態にセットされ、Ｐ−ＦＥＴデバイス４０３は、イ
ンバータ回路４１２、インバータ回路４１１およびＮＡ
ＮＤ回路４１０からなるフィードバック経路を介してタ
ーン・オフされる。したがって、初期設定信号は不要で
ある。
【００３２】Ｐ−ＦＥＴデバイス４０３がターン・オフ
した後に、小さなキーパ（keeper）・デバイスであるハ
ーフラッチ・デバイス４０４が、ノード４１３をハイ状
態に維持するように動作する。
した後に、小さなキーパ（keeper）・デバイスであるハ
ーフラッチ・デバイス４０４が、ノード４１３をハイ状
態に維持するように動作する。
【００３３】入力ＩＮ０およびＩＮ１の両方がハイ状態
に活動化される時には、ノード４１３は、Ｎ−ＦＥＴデ
バイス４０１および４０２を介して放電され、出力がハ
イ状態にセットされる結果となる。Ｐ−ＦＥＴデバイス
４０３はすでにターン・オフしているので、オーバーラ
ップ電流問題は回避される。端子ＯＵＴの出力は、入力
ＩＮ０またはＩＮ１のいずれかの状態が変化するまでハ
イのままになる。入力ＩＮ０またはＩＮ１のいずれかが
ロウ状態に移行する時には、Ｐ−ＦＥＴデバイス４０３
が、ＮＡＮＤ回路４０９および４１０を介してノード４
１３をハイ状態に変更し、端子ＯＵＴの出力をロウ状態
に移行させる。出力がロウ状態に移行した後に、Ｐ−Ｆ
ＥＴデバイス４０３は、インバータ回路４１２、インバ
ータ回路４１１およびＮＡＮＤ回路４１０からなるフィ
ードバック経路を介してターン・オフされ、ノード４１
３は、ハーフラッチ・デバイス４０４を使用してハイ状
態に維持される。
に活動化される時には、ノード４１３は、Ｎ−ＦＥＴデ
バイス４０１および４０２を介して放電され、出力がハ
イ状態にセットされる結果となる。Ｐ−ＦＥＴデバイス
４０３はすでにターン・オフしているので、オーバーラ
ップ電流問題は回避される。端子ＯＵＴの出力は、入力
ＩＮ０またはＩＮ１のいずれかの状態が変化するまでハ
イのままになる。入力ＩＮ０またはＩＮ１のいずれかが
ロウ状態に移行する時には、Ｐ−ＦＥＴデバイス４０３
が、ＮＡＮＤ回路４０９および４１０を介してノード４
１３をハイ状態に変更し、端子ＯＵＴの出力をロウ状態
に移行させる。出力がロウ状態に移行した後に、Ｐ−Ｆ
ＥＴデバイス４０３は、インバータ回路４１２、インバ
ータ回路４１１およびＮＡＮＤ回路４１０からなるフィ
ードバック経路を介してターン・オフされ、ノード４１
３は、ハーフラッチ・デバイス４０４を使用してハイ状
態に維持される。
【００３４】したがって、フィードフォワード経路とフ
ィードバック経路の組み合わせを用いることで、論理回
路４０では、電流衝突が回避され、高い速度性能が維持
される。さらに、論理回路４０は、事象駆動型であり、
ノードの活動度が低いので回路の電力消費が少なくな
る。これは、プリチャージまたは再チャージが必要であ
るかどうかに無関係にすべての回路に全サイクルでＲＥ
ＳＥＴ信号が印加されるダイナミック回路と対照的であ
る。これは、特にＳＲＡＭ設計に見られるロウ・デコー
ド回路に向いている。２５６ラインのうちの１ラインだ
けが活動化される場合であっても、ＲＥＳＥＴ信号は２
５６ラインのすべてに印加されることになる。本発明の
場合、活動化される回路だけが再チャージされる。
ィードバック経路の組み合わせを用いることで、論理回
路４０では、電流衝突が回避され、高い速度性能が維持
される。さらに、論理回路４０は、事象駆動型であり、
ノードの活動度が低いので回路の電力消費が少なくな
る。これは、プリチャージまたは再チャージが必要であ
るかどうかに無関係にすべての回路に全サイクルでＲＥ
ＳＥＴ信号が印加されるダイナミック回路と対照的であ
る。これは、特にＳＲＡＭ設計に見られるロウ・デコー
ド回路に向いている。２５６ラインのうちの１ラインだ
けが活動化される場合であっても、ＲＥＳＥＴ信号は２
５６ラインのすべてに印加されることになる。本発明の
場合、活動化される回路だけが再チャージされる。
【００３５】さらに、本発明の設計では、入力ＩＮ０ま
たはＩＮ１に入力された雑音に起因する誤ってトリガさ
れた状態からの回復が可能になる。フィードフォワード
動作とフィードバック動作の組み合わせによって、誤っ
てトリガされたノードのすべてが正しい状態に回復され
る。
たはＩＮ１に入力された雑音に起因する誤ってトリガさ
れた状態からの回復が可能になる。フィードフォワード
動作とフィードバック動作の組み合わせによって、誤っ
てトリガされたノードのすべてが正しい状態に回復され
る。
【００３６】次に図５を参照すると、本発明に従って実
施された論理ＯＲ回路である回路５０が示されている。
基本的に、この回路は図４の回路に類似している。Ｎ−
ＦＥＴデバイス５０１および５０２を含むＮ木が、入力
ＩＮ０およびＩＮ１に対するＯＲ論理演算をもたらすよ
うに動作する。ノード５１３は、ノード４１３に対応す
る。Ｐ−ＦＥＴデバイス５０３は、Ｐ−ＦＥＴデバイス
４０３に対応する。キーパ・デバイス５０４は、ハーフ
ラッチ・デバイス４０４に対応する。デバイス５０６お
よび５０５を含むインバータ回路は、Ｐ−ＦＥＴデバイ
ス４０６およびＮ−ＦＥＴデバイス４０５に対応する。
デバイス５０７および５０８は、インバータ回路４０８
およびＮ−ＦＥＴデバイス４０７に対応する。さらに、
ＮＯＲ回路５０９およびデバイス５１０ないし５１２
は、ＮＡＮＤ回路４０９、ＮＡＮＤ回路４１０、インバ
ータ回路４１１およびインバータ回路４１２に対応す
る。ここでの例外は、適切な時にＰ−ＦＥＴデバイス５
０３のゲート電極にＲＥＳＥＴ信号を供給するために回
路５０によって実行される論理ＯＲ機能に対応するた
め、論理回路４０のＮＡＮＤ回路４０９がＮＯＲ回路５
０９に置き換えられていることである。
施された論理ＯＲ回路である回路５０が示されている。
基本的に、この回路は図４の回路に類似している。Ｎ−
ＦＥＴデバイス５０１および５０２を含むＮ木が、入力
ＩＮ０およびＩＮ１に対するＯＲ論理演算をもたらすよ
うに動作する。ノード５１３は、ノード４１３に対応す
る。Ｐ−ＦＥＴデバイス５０３は、Ｐ−ＦＥＴデバイス
４０３に対応する。キーパ・デバイス５０４は、ハーフ
ラッチ・デバイス４０４に対応する。デバイス５０６お
よび５０５を含むインバータ回路は、Ｐ−ＦＥＴデバイ
ス４０６およびＮ−ＦＥＴデバイス４０５に対応する。
デバイス５０７および５０８は、インバータ回路４０８
およびＮ−ＦＥＴデバイス４０７に対応する。さらに、
ＮＯＲ回路５０９およびデバイス５１０ないし５１２
は、ＮＡＮＤ回路４０９、ＮＡＮＤ回路４１０、インバ
ータ回路４１１およびインバータ回路４１２に対応す
る。ここでの例外は、適切な時にＰ−ＦＥＴデバイス５
０３のゲート電極にＲＥＳＥＴ信号を供給するために回
路５０によって実行される論理ＯＲ機能に対応するた
め、論理回路４０のＮＡＮＤ回路４０９がＮＯＲ回路５
０９に置き換えられていることである。
【００３７】上記の回路は、その長所のすべてを無償で
得ているわけではない。すなわち、標準ダイナミック回
路よりも多少多くの要素が必要である。しかし、これら
の部品を追加する際のオーバーヘッドは、これらの要素
がクリティカル・パスに存在せず、したがって最小限の
寸法とすることができるので、最小限である。論理回路
４０の場合、クリティカル・パスは、ノード４１３をグ
ラウンドに放電する経路とノードＯＵＴをＶｄｄに放電
する経路である。他のすべての経路は、ダイナミック回
路環境ではリセット経路として「働く」。本発明は、ダ
イナミック回路環境での使用を目的とする。リセット経
路は、高速である必要がないことに留意されたい。回路
が次のサイクルの前にそれ自体をリセットする限り、性
能の向上も低下もない。これらを組み合わせた寸法は、
実際にはＮ−ＦＥＴ刻時式ドミノ回路よりも小さくなる
可能性があることに留意されたい。さまざまな種類のＡ
ＮＤゲートの総合ゲート寸法見積の例を下に示す。
得ているわけではない。すなわち、標準ダイナミック回
路よりも多少多くの要素が必要である。しかし、これら
の部品を追加する際のオーバーヘッドは、これらの要素
がクリティカル・パスに存在せず、したがって最小限の
寸法とすることができるので、最小限である。論理回路
４０の場合、クリティカル・パスは、ノード４１３をグ
ラウンドに放電する経路とノードＯＵＴをＶｄｄに放電
する経路である。他のすべての経路は、ダイナミック回
路環境ではリセット経路として「働く」。本発明は、ダ
イナミック回路環境での使用を目的とする。リセット経
路は、高速である必要がないことに留意されたい。回路
が次のサイクルの前にそれ自体をリセットする限り、性
能の向上も低下もない。これらを組み合わせた寸法は、
実際にはＮ−ＦＥＴ刻時式ドミノ回路よりも小さくなる
可能性があることに留意されたい。さまざまな種類のＡ
ＮＤゲートの総合ゲート寸法見積の例を下に示す。
【表２】
【００３８】２入力のＡＮＤ回路およびＯＲ回路に関し
て上で述べた技法は、同様の形で他の論理回路に適用す
ることができる。本明細書の教示は、本発明に関して本
明細書で述べたものに類似の方法でそのような回路にこ
れらの教示を適用するのに十分な情報を提供するはずで
ある。
て上で述べた技法は、同様の形で他の論理回路に適用す
ることができる。本明細書の教示は、本発明に関して本
明細書で述べたものに類似の方法でそのような回路にこ
れらの教示を適用するのに十分な情報を提供するはずで
ある。
【００３９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４０】（１）１つまたは複数の信号を受け取るた
めの入力手段と、出力信号を出力するための出力手段
と、論理回路を特定の状態にリセットするための手段
と、前記入力手段、前記出力手段および前記リセット手
段に結合された、前記１つまたは複数の入力信号および
前記出力信号の関数として前記リセット手段を活動化す
るための手段とを含む、前記論理回路。 （２）前記リセット手段が、前記論理回路内の特定のノ
ードを特定の信号レベルにプリチャージすることを特徴
とする、上記（１）に記載の論理回路。 （３）前記出力信号が、前記特定の信号レベルを反転し
たレベルであることを特徴とする、上記（２）に記載の
論理回路。 （４）さらに、前記出力手段に結合された、前記特定の
ノードを前記特定の信号レベルに維持するための手段を
含む、上記（２）に記載の論理回路。 （５）前記論理回路が、前記１つまたは複数の信号に対
するＡＮＤ論理演算を実行することを特徴とする、上記
（１）に記載の論理回路。 （６）前記活動化手段が、さらに、入力を前記入力手段
に結合された第１ＮＡＮＤ回路と、入力の一方を前記第
１ＮＡＮＤ回路の出力に結合され、他方の入力を前記出
力手段に結合された第２ＮＡＮＤ回路とを含み、前記第
２ＮＡＮＤ回路の出力が、前記リセット手段に結合され
ることを特徴とする、上記（５）に記載の論理回路。 （７）前記論理回路が、前記１つまたは複数の信号に対
するＯＲ論理演算を実行することを特徴とする、上記
（１）に記載の論理回路。 （８）前記活動化手段が、さらに、入力を前記入力手段
に結合されたＮＯＲ回路と、入力の一方を前記ＮＯＲ回
路の出力に結合され、他方の入力を前記出力手段に結合
されたＮＡＮＤ回路とを含み、前記ＮＡＮＤ回路の出力
が、前記リセット手段に結合されることを特徴とする、
上記（７）に記載の論理回路。 （９）前記論理回路が、ＣＭＯＳで実施され、前記リセ
ット手段が、前記論理回路内の特定のノードを特定の信
号レベルにプリチャージし、前記論理回路が、前記入力
手段と前記特定のノードとに結合された少なくとも１つ
のＮ−ＦＥＴをさらに含み、前記リセット手段が、前記
特定のノードと前記第２ＮＡＮＤ回路とに結合されたＰ
−ＦＥＴを含み、前記特定のノードが、インバータ回路
を介して前記出力手段に結合されることを特徴とする、
上記（６）に記載の論理回路。 （１０）前記論理回路が、ＣＭＯＳで実施され、前記リ
セット手段が、前記論理回路内の特定のノードを特定の
信号レベルにプリチャージし、前記論理回路が、前記入
力手段と前記特定のノードとに結合された少なくとも１
つのＮ−ＦＥＴをさらに含み、前記リセット手段が、前
記特定のノードと前記ＮＡＮＤ回路とに結合されたＰ−
ＦＥＴを含み、前記特定のノードが、インバータ回路を
介して前記出力手段に結合されることを特徴とする、上
記（８）に記載の論理回路。
めの入力手段と、出力信号を出力するための出力手段
と、論理回路を特定の状態にリセットするための手段
と、前記入力手段、前記出力手段および前記リセット手
段に結合された、前記１つまたは複数の入力信号および
前記出力信号の関数として前記リセット手段を活動化す
るための手段とを含む、前記論理回路。 （２）前記リセット手段が、前記論理回路内の特定のノ
ードを特定の信号レベルにプリチャージすることを特徴
とする、上記（１）に記載の論理回路。 （３）前記出力信号が、前記特定の信号レベルを反転し
たレベルであることを特徴とする、上記（２）に記載の
論理回路。 （４）さらに、前記出力手段に結合された、前記特定の
ノードを前記特定の信号レベルに維持するための手段を
含む、上記（２）に記載の論理回路。 （５）前記論理回路が、前記１つまたは複数の信号に対
するＡＮＤ論理演算を実行することを特徴とする、上記
（１）に記載の論理回路。 （６）前記活動化手段が、さらに、入力を前記入力手段
に結合された第１ＮＡＮＤ回路と、入力の一方を前記第
１ＮＡＮＤ回路の出力に結合され、他方の入力を前記出
力手段に結合された第２ＮＡＮＤ回路とを含み、前記第
２ＮＡＮＤ回路の出力が、前記リセット手段に結合され
ることを特徴とする、上記（５）に記載の論理回路。 （７）前記論理回路が、前記１つまたは複数の信号に対
するＯＲ論理演算を実行することを特徴とする、上記
（１）に記載の論理回路。 （８）前記活動化手段が、さらに、入力を前記入力手段
に結合されたＮＯＲ回路と、入力の一方を前記ＮＯＲ回
路の出力に結合され、他方の入力を前記出力手段に結合
されたＮＡＮＤ回路とを含み、前記ＮＡＮＤ回路の出力
が、前記リセット手段に結合されることを特徴とする、
上記（７）に記載の論理回路。 （９）前記論理回路が、ＣＭＯＳで実施され、前記リセ
ット手段が、前記論理回路内の特定のノードを特定の信
号レベルにプリチャージし、前記論理回路が、前記入力
手段と前記特定のノードとに結合された少なくとも１つ
のＮ−ＦＥＴをさらに含み、前記リセット手段が、前記
特定のノードと前記第２ＮＡＮＤ回路とに結合されたＰ
−ＦＥＴを含み、前記特定のノードが、インバータ回路
を介して前記出力手段に結合されることを特徴とする、
上記（６）に記載の論理回路。 （１０）前記論理回路が、ＣＭＯＳで実施され、前記リ
セット手段が、前記論理回路内の特定のノードを特定の
信号レベルにプリチャージし、前記論理回路が、前記入
力手段と前記特定のノードとに結合された少なくとも１
つのＮ−ＦＥＴをさらに含み、前記リセット手段が、前
記特定のノードと前記ＮＡＮＤ回路とに結合されたＰ−
ＦＥＴを含み、前記特定のノードが、インバータ回路を
介して前記出力手段に結合されることを特徴とする、上
記（８）に記載の論理回路。
【図１】従来技術の論理回路を示す図である。
【図２】リセット能力を有するもう１つの従来技術の論
理回路を示す図である。
理回路を示す図である。
【図３】ドミノ論理を使用するもう１つの従来技術の論
理回路を示す図である。
理回路を示す図である。
【図４】本発明によるＡＮＤ回路を示す図である。
【図５】本発明の教示によるＯＲ回路を示す図である。
４０ 論理回路 ５０ 回路 ４０１ Ｎ−ＦＥＴデバイス ４０２ Ｎ−ＦＥＴデバイス ４０３ Ｐ−ＦＥＴデバイス ４０４ ハーフラッチ・デバイス ４０５ Ｎ−ＦＥＴデバイス ４０６ Ｐ−ＦＥＴデバイス ４０７ Ｎ−ＦＥＴデバイス ４０８ インバータ回路 ４０９ ＮＡＮＤ回路 ４１０ ＮＡＮＤ回路 ４１１ インバータ回路 ４１２ インバータ回路 ５０１ Ｎ−ＦＥＴデバイス ５０２ Ｎ−ＦＥＴデバイス ５０３ Ｐ−ＦＥＴデバイス ５０４ キーパ・デバイス ５０５ デバイス ５０６ デバイス ５０７ デバイス ５０８ デバイス ５０９ ＮＯＲ回路 ５１０ デバイス ５１１ デバイス ５１２ デバイス ５１３ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クアン＝ユー・ジェームズ・リン アメリカ合衆国78728 テキサス州オース チン タウン・ヒル・ドライブ 14602
Claims (10)
- 【請求項１】１つまたは複数の信号を受け取るための入
力手段と、 出力信号を出力するための出力手段と、 論理回路を特定の状態にリセットするための手段と、 前記入力手段、前記出力手段および前記リセット手段に
結合された、前記１つまたは複数の入力信号および前記
出力信号の関数として前記リセット手段を活動化するた
めの手段とを含む、前記論理回路。 - 【請求項２】前記リセット手段が、前記論理回路内の特
定のノードを特定の信号レベルにプリチャージすること
を特徴とする、請求項１に記載の論理回路。 - 【請求項３】前記出力信号が、前記特定の信号レベルを
反転したレベルであることを特徴とする、請求項２に記
載の論理回路。 - 【請求項４】さらに、前記出力手段に結合された、前記
特定のノードを前記特定の信号レベルに維持するための
手段を含む、請求項２に記載の論理回路。 - 【請求項５】前記論理回路が、前記１つまたは複数の信
号に対するＡＮＤ論理演算を実行することを特徴とす
る、請求項１に記載の論理回路。 - 【請求項６】前記活動化手段が、さらに、入力を前記入
力手段に結合された第１ＮＡＮＤ回路と、入力の一方を
前記第１ＮＡＮＤ回路の出力に結合され、他方の入力を
前記出力手段に結合された第２ＮＡＮＤ回路とを含み、
前記第２ＮＡＮＤ回路の出力が、前記リセット手段に結
合されることを特徴とする、請求項５に記載の論理回
路。 - 【請求項７】前記論理回路が、前記１つまたは複数の信
号に対するＯＲ論理演算を実行することを特徴とする、
請求項１に記載の論理回路。 - 【請求項８】前記活動化手段が、さらに、入力を前記入
力手段に結合されたＮＯＲ回路と、入力の一方を前記Ｎ
ＯＲ回路の出力に結合され、他方の入力を前記出力手段
に結合されたＮＡＮＤ回路とを含み、前記ＮＡＮＤ回路
の出力が、前記リセット手段に結合されることを特徴と
する、請求項７に記載の論理回路。 - 【請求項９】前記論理回路が、ＣＭＯＳで実施され、前
記リセット手段が、前記論理回路内の特定のノードを特
定の信号レベルにプリチャージし、前記論理回路が、前
記入力手段と前記特定のノードとに結合された少なくと
も１つのＮ−ＦＥＴをさらに含み、前記リセット手段
が、前記特定のノードと前記第２ＮＡＮＤ回路とに結合
されたＰ−ＦＥＴを含み、前記特定のノードが、インバ
ータ回路を介して前記出力手段に結合されることを特徴
とする、請求項６に記載の論理回路。 - 【請求項１０】前記論理回路が、ＣＭＯＳで実施され、
前記リセット手段が、前記論理回路内の特定のノードを
特定の信号レベルにプリチャージし、前記論理回路が、
前記入力手段と前記特定のノードとに結合された少なく
とも１つのＮ−ＦＥＴをさらに含み、前記リセット手段
が、前記特定のノードと前記ＮＡＮＤ回路とに結合され
たＰ−ＦＥＴを含み、前記特定のノードが、インバータ
回路を介して前記出力手段に結合されることを特徴とす
る、請求項８に記載の論理回路。
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| US08/458,780 US5541537A (en) | 1995-06-02 | 1995-06-02 | High speed static circuit design |
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Family Applications (1)
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Also Published As
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