JPH08330943A - 組合せ回路または順序回路として構成されうるフィールドプログラマブル・ゲートアレイ論理モジュール - Google Patents
組合せ回路または順序回路として構成されうるフィールドプログラマブル・ゲートアレイ論理モジュールInfo
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- JPH08330943A JPH08330943A JP8052076A JP5207696A JPH08330943A JP H08330943 A JPH08330943 A JP H08330943A JP 8052076 A JP8052076 A JP 8052076A JP 5207696 A JP5207696 A JP 5207696A JP H08330943 A JPH08330943 A JP H08330943A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/17724—Structural details of logic blocks
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Abstract
(57)【要約】
【課題】 フィールドプログラマブル・ゲートアレイ
（ＦＰＧＡ）内に多くの論理モジュールを配置するた
め、小スペース用の論理モジュールを作る。 【解決手段】 ＦＰＧＡ１００用の論理モジュール４０
０は、出力４３１─４３２上で１８００以上の論理的組
合せ機能を行うよう選択構成され、全加算器の機能、Ｄ
ラッチまたはＤフリップフロップの順序機能を形成しう
る。前記モジュールは、１０個の入力４１１─４１８、
４２１─４２２と、２つの出力４３１─４３２を有し、
２入力マルチプレクサＭ１─Ｍ９から構成されるのでＦ
ＰＧＡ上に要するスペースが小さい。前記Ｄラッチ、Ｄ
フリップフロップは、プリセット入力４１５、クリア入
力４１４を有し、Ｄラッチは、入力４１１上の低または
高レベルのクロック信号時にラッチされるよう構成さ
れ、Ｄフリップフロップは、端子４１１上のクロック信
号の、低から高、または高から低、の遷移によってトリ
ガされるよう構成されうる。
（ＦＰＧＡ）内に多くの論理モジュールを配置するた
め、小スペース用の論理モジュールを作る。 【解決手段】 ＦＰＧＡ１００用の論理モジュール４０
０は、出力４３１─４３２上で１８００以上の論理的組
合せ機能を行うよう選択構成され、全加算器の機能、Ｄ
ラッチまたはＤフリップフロップの順序機能を形成しう
る。前記モジュールは、１０個の入力４１１─４１８、
４２１─４２２と、２つの出力４３１─４３２を有し、
２入力マルチプレクサＭ１─Ｍ９から構成されるのでＦ
ＰＧＡ上に要するスペースが小さい。前記Ｄラッチ、Ｄ
フリップフロップは、プリセット入力４１５、クリア入
力４１４を有し、Ｄラッチは、入力４１１上の低または
高レベルのクロック信号時にラッチされるよう構成さ
れ、Ｄフリップフロップは、端子４１１上のクロック信
号の、低から高、または高から低、の遷移によってトリ
ガされるよう構成されうる。
Description
【０００１】
【発明の属する技術分野】本発明は電子回路に関し、特
に、改善されたパフォーマンスおよびシリコン面積効率
特性を実現するフィールドプログラマブル・ゲートアレ
イ（ＦＰＧＡ）論理モジュールおよびそのようなモジュ
ールを形成する方法に関する。
に、改善されたパフォーマンスおよびシリコン面積効率
特性を実現するフィールドプログラマブル・ゲートアレ
イ（ＦＰＧＡ）論理モジュールおよびそのようなモジュ
ールを形成する方法に関する。
【０００２】
【従来の技術】フィールドプログラマブル・ゲートアレ
イ（ＦＰＧＡ）は、複合論理回路を形成するためにユー
ザにより構成、またはプログラムされうる集積回路であ
る。プログラミングは、ＦＰＧＡが製造された後に、一
般に購入者のサイトにおいて、または「フィールドにお
いて」行われる。ＦＰＧＡは、単一パッケージ内での複
合機能、低電力消費、などのような、カスタム集積回路
の利点の多くを提供する。小量のそのような回路は、カ
スタム集積回路よりも遙かに経済的に、ＦＰＧＡを用い
て作られうる。ＦＰＧＡは、マスクプログラマブル・ゲ
ートアレイの柔軟性をフィールドプログラム可能性の便
利さと組合わせる。
イ（ＦＰＧＡ）は、複合論理回路を形成するためにユー
ザにより構成、またはプログラムされうる集積回路であ
る。プログラミングは、ＦＰＧＡが製造された後に、一
般に購入者のサイトにおいて、または「フィールドにお
いて」行われる。ＦＰＧＡは、単一パッケージ内での複
合機能、低電力消費、などのような、カスタム集積回路
の利点の多くを提供する。小量のそのような回路は、カ
スタム集積回路よりも遙かに経済的に、ＦＰＧＡを用い
て作られうる。ＦＰＧＡは、マスクプログラマブル・ゲ
ートアレイの柔軟性をフィールドプログラム可能性の便
利さと組合わせる。
【０００３】ＦＰＧＡは、次の２つの主要な素子を有す
る：（１）汎用論理モジュールの２次元アレイ、および
（２）該論理モジュール間に選択的プログラム可能接続
を形成するための、対応するプログラム可能相互接続の
アレイ。汎用論理モジュールは、いくつかの、ダイオー
ド、トランジスタ、論理ゲート、マルチプレクサ、など
のような、機能デバイスから作られている。前記論理モ
ジュールは、１つの論理モジュールの出力と、他の論理
モジュールの入力との間に接続を確立するために、プロ
グラム可能相互接続を選択的にプログラムすることによ
り、相互接続される。プログラム可能相互接続は、ヒュ
ーズ、アンチヒューズ（ａｎｔｉｆｕｓｅ）、または他
の手段でありうる。ＦＰＧＡに対して外部的に発生せし
められた信号もまた、プログラム可能相互接続により、
さまざまな論理モジュールの入力に接続される。選択さ
れた論理モジュールからの出力信号は、プログラム可能
相互接続により、ＦＰＧＡの出力に接続されうる。それ
ぞれの論理モジュールの出力は、その論理モジュールの
諸入力の論理的組合せであり、例えば、ＮＡＮＤゲー
ト、ＡＮＤゲート、およびＯＲゲートのようなディジタ
ルデバイスに対応しうる。典型的な論理モジュールはほ
ぼ８入力を有し、１ないし８入力信号の数百の論理的組
合せの任意の１つが出力に発生せしめられるように接続
されうる。
る：（１）汎用論理モジュールの２次元アレイ、および
（２）該論理モジュール間に選択的プログラム可能接続
を形成するための、対応するプログラム可能相互接続の
アレイ。汎用論理モジュールは、いくつかの、ダイオー
ド、トランジスタ、論理ゲート、マルチプレクサ、など
のような、機能デバイスから作られている。前記論理モ
ジュールは、１つの論理モジュールの出力と、他の論理
モジュールの入力との間に接続を確立するために、プロ
グラム可能相互接続を選択的にプログラムすることによ
り、相互接続される。プログラム可能相互接続は、ヒュ
ーズ、アンチヒューズ（ａｎｔｉｆｕｓｅ）、または他
の手段でありうる。ＦＰＧＡに対して外部的に発生せし
められた信号もまた、プログラム可能相互接続により、
さまざまな論理モジュールの入力に接続される。選択さ
れた論理モジュールからの出力信号は、プログラム可能
相互接続により、ＦＰＧＡの出力に接続されうる。それ
ぞれの論理モジュールの出力は、その論理モジュールの
諸入力の論理的組合せであり、例えば、ＮＡＮＤゲー
ト、ＡＮＤゲート、およびＯＲゲートのようなディジタ
ルデバイスに対応しうる。典型的な論理モジュールはほ
ぼ８入力を有し、１ないし８入力信号の数百の論理的組
合せの任意の１つが出力に発生せしめられるように接続
されうる。
【０００４】従来技術の図１は、典型的なＦＰＧＡ１０
０の一部分を示す。３つずつ２行をなして配列された、
６つの論理モジュール１０１が示されている。典型的な
ＦＰＧＡのアレイサイズは、例えば１２×４０、または
それより大きいものでありうる。それぞれの論理モジュ
ール１０１は、入力１０２ａ─１０２ｈのような複数の
入力と、出力１０４のような出力とを有する。垂直トラ
ックおよび水平トラックを含む相互接続回路網は、米国
特許第５，１６６，５５７号「組込みプログラミング回
路を有するゲートアレイ（Ｇａｔｅ Ａｒｒａｙ ｗｉ
ｔｈ Ｂｕｉｌｔ−ｉｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｃ
ｉｒｃｕｉｔｒｙ）」に説明されているように、ヒュー
ズ、またはアンチヒューズをプログラムして、論理モジ
ュールを相互接続することにより、選択的に構成されう
る。水平トラックは、選択された接続の確立における柔
軟性を可能ならしめるために、通常は小さいセグメント
に細分される。
０の一部分を示す。３つずつ２行をなして配列された、
６つの論理モジュール１０１が示されている。典型的な
ＦＰＧＡのアレイサイズは、例えば１２×４０、または
それより大きいものでありうる。それぞれの論理モジュ
ール１０１は、入力１０２ａ─１０２ｈのような複数の
入力と、出力１０４のような出力とを有する。垂直トラ
ックおよび水平トラックを含む相互接続回路網は、米国
特許第５，１６６，５５７号「組込みプログラミング回
路を有するゲートアレイ（Ｇａｔｅ Ａｒｒａｙ ｗｉ
ｔｈ Ｂｕｉｌｔ−ｉｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｃ
ｉｒｃｕｉｔｒｙ）」に説明されているように、ヒュー
ズ、またはアンチヒューズをプログラムして、論理モジ
ュールを相互接続することにより、選択的に構成されう
る。水平トラックは、選択された接続の確立における柔
軟性を可能ならしめるために、通常は小さいセグメント
に細分される。
【０００５】なお図１を参照すると、複数の外部入力信
号は、ピン１１６のような外部ピンに接続され、レシー
バ１１８のようなレシーバによりバッファされ、セグメ
ント１１２ａのような水平トラックセグメント上に印加
される。水平セグメント１１２ａは、アンチヒューズ１
０８を導電的であるようにプログラムすることにより水
平セグメント１１４ａに接続されうる。他の水平セグメ
ントも、同様にして相互接続されうる。複数の水平トラ
ックセグメント１１２ａ─１１２ｄの１つは、アンチヒ
ューズ１０６ａ─１０６ｄの１つを導電的であるように
プログラムすることにより、入力１０２ａのような論理
モジュール入力に、選択的に接続されうる。それぞれの
論理モジュール１０１は、トラック１１０のような垂直
トラックに接続された、出力１０４のような出力を有す
る。出力１０４は、アンチヒューズ１０７ａ─１０７ｄ
および１０９ａ─１０９ｄのそれぞれのいずれかを導電
的であるようにプログラムすることにより、セグメント
１１２ａ─１１２ｄおよびセグメント１２４ａ─１２４
ｄのような複数の水平セグメントに接続されうる。ドラ
イバ１２２のような複数の出力ドライバは、ピン１２０
のような複数の出力ピンに接続されていることにより、
複数の外部信号を駆動する。
号は、ピン１１６のような外部ピンに接続され、レシー
バ１１８のようなレシーバによりバッファされ、セグメ
ント１１２ａのような水平トラックセグメント上に印加
される。水平セグメント１１２ａは、アンチヒューズ１
０８を導電的であるようにプログラムすることにより水
平セグメント１１４ａに接続されうる。他の水平セグメ
ントも、同様にして相互接続されうる。複数の水平トラ
ックセグメント１１２ａ─１１２ｄの１つは、アンチヒ
ューズ１０６ａ─１０６ｄの１つを導電的であるように
プログラムすることにより、入力１０２ａのような論理
モジュール入力に、選択的に接続されうる。それぞれの
論理モジュール１０１は、トラック１１０のような垂直
トラックに接続された、出力１０４のような出力を有す
る。出力１０４は、アンチヒューズ１０７ａ─１０７ｄ
および１０９ａ─１０９ｄのそれぞれのいずれかを導電
的であるようにプログラムすることにより、セグメント
１１２ａ─１１２ｄおよびセグメント１２４ａ─１２４
ｄのような複数の水平セグメントに接続されうる。ドラ
イバ１２２のような複数の出力ドライバは、ピン１２０
のような複数の出力ピンに接続されていることにより、
複数の外部信号を駆動する。
【０００６】従来技術の図２は、マルチプレクサ２１
０、２１２、２１４と、ＡＮＤゲート２１６と、ＮＯＲ
ゲート２１８と、を含むＦＰＧＡ論理モジュール１０１
を示す。本技術分野に習熟した者がよく理解するよう
に、入力端子１０２ａ─１０２ｈ上に印加された信号の
さまざまな組合せの結果、例えば、１０２ｅＡＮＤ１０
２ｆ、１０２ｅＡＮＤ１０２ｆＡＮＤ１０２ｄ、１０２
ｇＮＯＲ１０２ｈ、などが形成され、かつ出力端子１０
４上に発生せしめられる。通常は、入力端子１０２ａ─
１０２ｈのほぼ数百の論理的組合せが形成されうる。
０、２１２、２１４と、ＡＮＤゲート２１６と、ＮＯＲ
ゲート２１８と、を含むＦＰＧＡ論理モジュール１０１
を示す。本技術分野に習熟した者がよく理解するよう
に、入力端子１０２ａ─１０２ｈ上に印加された信号の
さまざまな組合せの結果、例えば、１０２ｅＡＮＤ１０
２ｆ、１０２ｅＡＮＤ１０２ｆＡＮＤ１０２ｄ、１０２
ｇＮＯＲ１０２ｈ、などが形成され、かつ出力端子１０
４上に発生せしめられる。通常は、入力端子１０２ａ─
１０２ｈのほぼ数百の論理的組合せが形成されうる。
【０００７】従来技術の図３は、論理モジュール３０２
に接続された、図２に示されているタイプの論理モジュ
ール１０１を含むＦＰＧＡ論理モジュール３００を示
す。論理モジュール３０２は、モジュール１０１から出
る信号をラッチするか、またはラッチすることなく通過
せしめるかするための、ラッチおよび／またはフリップ
フロップ機能を備えている。制御信号３０４ａおよび３
０４ｂは、モジュール３０２がどの機能を行うかを制御
する。目的とされる結果は、論理モジュール３００が、
さまざまな組合せ論理機能または順序ラッチ機能を行う
ように再構成されうることである。
に接続された、図２に示されているタイプの論理モジュ
ール１０１を含むＦＰＧＡ論理モジュール３００を示
す。論理モジュール３０２は、モジュール１０１から出
る信号をラッチするか、またはラッチすることなく通過
せしめるかするための、ラッチおよび／またはフリップ
フロップ機能を備えている。制御信号３０４ａおよび３
０４ｂは、モジュール３０２がどの機能を行うかを制御
する。目的とされる結果は、論理モジュール３００が、
さまざまな組合せ論理機能または順序ラッチ機能を行う
ように再構成されうることである。
【０００８】図３に示されているタイプのＦＰＧＡが複
合論理回路を実現するために用いられる時には、該論理
回路の諸部分は組合せ論理機能を通常必要とし、一方該
論理回路の他の諸部分は順序論理機能を通常必要とす
る。しかし、もし論理モジュール３００が組合せ論理機
能として用いられるとすれば、その時モジュール３０２
は本質的に使用されない。同様にして、もし論理モジュ
ール３００が順序論理機能として用いられるとすれば、
その時モジュール１０１は必ずしも使用されない。いか
なる与えられたアプリケーションにおいても、大量の論
理モジュールが使用可能とならないので、前記ＦＰＧＡ
上のスペースは無駄になる。さらに、加算器のような通
常用いられる論理機能を作るために、いくつかの論理モ
ジュール３００が必要とされ、それにより、ユーザによ
って単一のＦＰＧＡ１００上に作られうる論理回路の最
大サイズは不都合に減少せしめられる。
合論理回路を実現するために用いられる時には、該論理
回路の諸部分は組合せ論理機能を通常必要とし、一方該
論理回路の他の諸部分は順序論理機能を通常必要とす
る。しかし、もし論理モジュール３００が組合せ論理機
能として用いられるとすれば、その時モジュール３０２
は本質的に使用されない。同様にして、もし論理モジュ
ール３００が順序論理機能として用いられるとすれば、
その時モジュール１０１は必ずしも使用されない。いか
なる与えられたアプリケーションにおいても、大量の論
理モジュールが使用可能とならないので、前記ＦＰＧＡ
上のスペースは無駄になる。さらに、加算器のような通
常用いられる論理機能を作るために、いくつかの論理モ
ジュール３００が必要とされ、それにより、ユーザによ
って単一のＦＰＧＡ１００上に作られうる論理回路の最
大サイズは不都合に減少せしめられる。
【０００９】
【発明が解決しようとする課題】従って、本発明は、与
えられたＦＰＧＡ内により多くの論理モジュールが配置
されうるように、より小さいスペースを用いる論理モジ
ュールを作ることを目的とする。
えられたＦＰＧＡ内により多くの論理モジュールが配置
されうるように、より小さいスペースを用いる論理モジ
ュールを作ることを目的とする。
【００１０】本発明のもう１つの目的は、従来技術のモ
ジュールよりも多くの論理機能を行いうる論理モジュー
ルを作ることである。他の諸目的および諸利点は、本技
術分野において通常の習熟度を有する者にとっては、以
下の図面および明細書を参照することにより明らかにな
るはずである。
ジュールよりも多くの論理機能を行いうる論理モジュー
ルを作ることである。他の諸目的および諸利点は、本技
術分野において通常の習熟度を有する者にとっては、以
下の図面および明細書を参照することにより明らかにな
るはずである。
【００１１】
【課題を解決するための手段】本発明においては、それ
ぞれの出力上における１８００を超える論理的組合せ機
能を行うことにより、和および桁上げ出力を有する全加
算器として動作するよう、またはＤラッチまたはＤフリ
ップフロップの順序機能を行うよう、選択的に再構成さ
れうる、フィールドプログラマブル・ゲートアレイに用
いるための論理モジュールが提供される。該論理モジュ
ールは、１０個の入力端子と、２つの出力端子とを有す
る。
ぞれの出力上における１８００を超える論理的組合せ機
能を行うことにより、和および桁上げ出力を有する全加
算器として動作するよう、またはＤラッチまたはＤフリ
ップフロップの順序機能を行うよう、選択的に再構成さ
れうる、フィールドプログラマブル・ゲートアレイに用
いるための論理モジュールが提供される。該論理モジュ
ールは、１０個の入力端子と、２つの出力端子とを有す
る。
【００１２】本発明のもう１つの特徴は、Ｄラッチおよ
びＤフリップフロップの機能が、プリセットおよびクリ
ア入力を有利に有することである。さらに、Ｄラッチ
は、低レベルまたは高レベルのクロック入力のいずれの
時にでもラッチされるように有利に構成され得、一方Ｄ
フリップフロップは、クロック入力の、低から高への遷
移、または高から低への遷移のいずれによっても、トリ
ガされるように構成されうる。
びＤフリップフロップの機能が、プリセットおよびクリ
ア入力を有利に有することである。さらに、Ｄラッチ
は、低レベルまたは高レベルのクロック入力のいずれの
時にでもラッチされるように有利に構成され得、一方Ｄ
フリップフロップは、クロック入力の、低から高への遷
移、または高から低への遷移のいずれによっても、トリ
ガされるように構成されうる。
【００１３】本発明のもう１つの特徴は、論理モジュー
ルが出力端子上に、ＤラッチまたはＤフリップフロップ
のＱおよび！Ｑ出力の双方を発生するように構成されう
ることである。本発明のもう１つの特徴は、論理モジュ
ールが２つのＤラッチの機能をさらに与えるように構成
されうることである。
ルが出力端子上に、ＤラッチまたはＤフリップフロップ
のＱおよび！Ｑ出力の双方を発生するように構成されう
ることである。本発明のもう１つの特徴は、論理モジュ
ールが２つのＤラッチの機能をさらに与えるように構成
されうることである。
【００１４】本発明のもう１つの特徴は、スペース利用
の効率である。前記論理モジュールは、組合せおよび順
序機能の双方を行うために有利に用いられうる２入力マ
ルチプレクサから完全に構成される。本発明の他の諸特
徴および諸利点は、添付図面と合わせて考察する時、以
下の詳細な説明を参照することにより明らかになるはず
である。異なる図および表における同じ番号および記号
は、特に指示しない限り、同じ部品に関する。
の効率である。前記論理モジュールは、組合せおよび順
序機能の双方を行うために有利に用いられうる２入力マ
ルチプレクサから完全に構成される。本発明の他の諸特
徴および諸利点は、添付図面と合わせて考察する時、以
下の詳細な説明を参照することにより明らかになるはず
である。異なる図および表における同じ番号および記号
は、特に指示しない限り、同じ部品に関する。
【００１５】
【発明の実施の形態】従来技術の図１は、今後「ＦＰＧ
Ａ」と呼ばれるフィールドプログラマブル・ゲートアレ
イ１００の一部分を示し、それは多重論理モジュール１
０１および相互接続回路網を含む。論理モジュール１０
１は、従来技術の図２に示されている。相互接続回路網
は、垂直トラック１１０、水平トラックセグメント１１
２ａ─１１２ｄおよび１１４ａ─１１４ｄのような、垂
直および水平トラックから構成される。この相互接続回
路網は、１つのモジュール１０１の出力端子１０４を、
さまざまな他の論理モジュール１０１の入力端子１０２
ａ─１０２ｈと選択的に相互接続するために、プログラ
ムされうる。プログラミングは、本技術分野に習熟して
いる者に公知であるように、アンチヒューズ１０６ａ─
１０６ｄ、１０７ａ─１０７ｄ、および１０８のような
アンチヒューズをして、それぞれの選択されたアンチヒ
ューズをプログラムする電圧パルスに応答して導電的な
らしめる。本発明は、ＦＰＧＡ１００のようなＦＰＧＡ
において用いられうる、ＦＰＧＡ１００の機能性を有利
に増大せしめる新しい論理モジュールを提供する。機能
性は、従来技術のＦＰＧＡにより利用されるチップ面積
に比較して、多くの望ましい複合ディジタル論理機能を
行う回路を形成すべく利用されるチップ面積を有利に減
少させるために、それぞれの論理モジュールによって行
われうる機能の数を有利に増大させることにより増大せ
しめられる。
Ａ」と呼ばれるフィールドプログラマブル・ゲートアレ
イ１００の一部分を示し、それは多重論理モジュール１
０１および相互接続回路網を含む。論理モジュール１０
１は、従来技術の図２に示されている。相互接続回路網
は、垂直トラック１１０、水平トラックセグメント１１
２ａ─１１２ｄおよび１１４ａ─１１４ｄのような、垂
直および水平トラックから構成される。この相互接続回
路網は、１つのモジュール１０１の出力端子１０４を、
さまざまな他の論理モジュール１０１の入力端子１０２
ａ─１０２ｈと選択的に相互接続するために、プログラ
ムされうる。プログラミングは、本技術分野に習熟して
いる者に公知であるように、アンチヒューズ１０６ａ─
１０６ｄ、１０７ａ─１０７ｄ、および１０８のような
アンチヒューズをして、それぞれの選択されたアンチヒ
ューズをプログラムする電圧パルスに応答して導電的な
らしめる。本発明は、ＦＰＧＡ１００のようなＦＰＧＡ
において用いられうる、ＦＰＧＡ１００の機能性を有利
に増大せしめる新しい論理モジュールを提供する。機能
性は、従来技術のＦＰＧＡにより利用されるチップ面積
に比較して、多くの望ましい複合ディジタル論理機能を
行う回路を形成すべく利用されるチップ面積を有利に減
少させるために、それぞれの論理モジュールによって行
われうる機能の数を有利に増大させることにより増大せ
しめられる。
【００１６】図４は、本発明により形成された論理モジ
ュール４００を示す。論理モジュール４００は、複数の
相互接続された論理素子Ｍ１─Ｍ９を含む。それぞれの
論理素子Ｍ１─Ｍ９は、今後「ｍｕｘ」と呼ばれる２入
力マルチプレクサである。ｍｕｘＭ１、Ｍ５、Ｍ６、お
よびＭ９は、１つの反転入力を有する。残りのものは、
２つの非反転入力を有する。複数の入力端子４１１─４
１８および４２１─４２２は、論理モジュール４００に
対し外部的に発生せしめられたデータおよび制御信号を
受ける。２つの出力端子４３１─４３２は、論理モジュ
ール４００にとって外部的に用いられる出力信号を発生
する。
ュール４００を示す。論理モジュール４００は、複数の
相互接続された論理素子Ｍ１─Ｍ９を含む。それぞれの
論理素子Ｍ１─Ｍ９は、今後「ｍｕｘ」と呼ばれる２入
力マルチプレクサである。ｍｕｘＭ１、Ｍ５、Ｍ６、お
よびＭ９は、１つの反転入力を有する。残りのものは、
２つの非反転入力を有する。複数の入力端子４１１─４
１８および４２１─４２２は、論理モジュール４００に
対し外部的に発生せしめられたデータおよび制御信号を
受ける。２つの出力端子４３１─４３２は、論理モジュ
ール４００にとって外部的に用いられる出力信号を発生
する。
【００１７】図５Ａから図５Ｃまでは、図４に示されて
いる１つの反転入力を有するｍｕｘの代表である２入力
ｍｕｘ５００を示す。図５Ａは、０入力５１０、１入力
５１１、選択制御５３０、および出力５２０を示す。図
５Ｂは、ｍｕｘ５００のためのディジタル論理真理値表
を示す。図５Ｃは、ｍｕｘ５００の構成を示す。トラン
ジスタＮ１─Ｎ２はＮＭＯＳトランジスタであり、トラ
ンジスタＰ１─Ｐ２はＰＭＯＳトランジスタである。選
択制御５３０は、インバータ５４０、トランジスタＮ１
のゲート、およびトランジスタＰ２のゲートに接続され
る。インバータ５４０の出力は、トランジスタＰ１およ
びＮ２の両ゲートに接続される。インバータ５５０は、
反転１入力５１１に接続された信号を反転する。インバ
ータ５５０の出力５５１はトランジスタＮ１およびＰ１
の一端に接続され、一方ｍｕｘ５００の出力５２０は、
トランジスタＮ１およびＰ１の他端に接続されている。
同様にして、０入力端子５１０に接続された信号は、Ｎ
２およびＰ２の一端に接続され、一方出力５２０は、ト
ランジスタＮ２およびＰ２の他端に接続されている。２
進低信号が選択制御５３０上に印加された時、ｍｕｘ５
００は、０入力５１０上に印加された信号と等価である
２進信号を出力５２０上に発生するように構成されてい
る。同様にして、図５Ｂに示されているように、２進高
信号が選択制御５３０上に印加された時、ｍｕｘ５００
は、反転１入力５１１上に印加された信号の反転と等価
である２進信号を出力５２０上に発生するように構成さ
れている。
いる１つの反転入力を有するｍｕｘの代表である２入力
ｍｕｘ５００を示す。図５Ａは、０入力５１０、１入力
５１１、選択制御５３０、および出力５２０を示す。図
５Ｂは、ｍｕｘ５００のためのディジタル論理真理値表
を示す。図５Ｃは、ｍｕｘ５００の構成を示す。トラン
ジスタＮ１─Ｎ２はＮＭＯＳトランジスタであり、トラ
ンジスタＰ１─Ｐ２はＰＭＯＳトランジスタである。選
択制御５３０は、インバータ５４０、トランジスタＮ１
のゲート、およびトランジスタＰ２のゲートに接続され
る。インバータ５４０の出力は、トランジスタＰ１およ
びＮ２の両ゲートに接続される。インバータ５５０は、
反転１入力５１１に接続された信号を反転する。インバ
ータ５５０の出力５５１はトランジスタＮ１およびＰ１
の一端に接続され、一方ｍｕｘ５００の出力５２０は、
トランジスタＮ１およびＰ１の他端に接続されている。
同様にして、０入力端子５１０に接続された信号は、Ｎ
２およびＰ２の一端に接続され、一方出力５２０は、ト
ランジスタＮ２およびＰ２の他端に接続されている。２
進低信号が選択制御５３０上に印加された時、ｍｕｘ５
００は、０入力５１０上に印加された信号と等価である
２進信号を出力５２０上に発生するように構成されてい
る。同様にして、図５Ｂに示されているように、２進高
信号が選択制御５３０上に印加された時、ｍｕｘ５００
は、反転１入力５１１上に印加された信号の反転と等価
である２進信号を出力５２０上に発生するように構成さ
れている。
【００１８】図６Ａから図６Ｃまでは、図４における２
つの非反転入力を有するｍｕｘを代表するｍｕｘ６００
を示す。ｍｕｘ６００の動作は、ｍｕｘ５００の１つの
入力の反転を除外すれば、ｍｕｘ５００の動作と同じで
ある。図６Ａは、０入力６１０と、１入力６１１と、選
択入力６３０と、出力６２０と、を示す。図６Ｂは、ｍ
ｕｘ６００の動作を記述する真理値表を示す。図６Ｃ
は、４つのトランジスタＮ１、Ｎ２、Ｐ１、およびＰ２
と、インバータ６４０と、を用いたｍｕｘ６００の具体
化を示す。
つの非反転入力を有するｍｕｘを代表するｍｕｘ６００
を示す。ｍｕｘ６００の動作は、ｍｕｘ５００の１つの
入力の反転を除外すれば、ｍｕｘ５００の動作と同じで
ある。図６Ａは、０入力６１０と、１入力６１１と、選
択入力６３０と、出力６２０と、を示す。図６Ｂは、ｍ
ｕｘ６００の動作を記述する真理値表を示す。図６Ｃ
は、４つのトランジスタＮ１、Ｎ２、Ｐ１、およびＰ２
と、インバータ６４０と、を用いたｍｕｘ６００の具体
化を示す。
【００１９】図４に帰ると、ｍｕｘＭ１は、入力端子４
１２に接続された反転１入力と、入力端子４１３に接続
された０入力と、入力端子４１１に接続された選択制御
と、を有し、出力４４１を発生する。
１２に接続された反転１入力と、入力端子４１３に接続
された０入力と、入力端子４１１に接続された選択制御
と、を有し、出力４４１を発生する。
【００２０】ｍｕｘＭ２は、ｍｕｘＭ１の出力４４１に
接続された０入力と、ｍｕｘＭ７の出力４４７に接続さ
れた１入力と、入力端子４１３に接続された０入力と、
制御入力端子４２１に接続された選択制御と、を有し、
出力４４２を発生する。
接続された０入力と、ｍｕｘＭ７の出力４４７に接続さ
れた１入力と、入力端子４１３に接続された０入力と、
制御入力端子４２１に接続された選択制御と、を有し、
出力４４２を発生する。
【００２１】ｍｕｘＭ３は、第４ｍｕｘＭ４の出力４４
４に接続された０入力と、入力端子４１６に接続された
１入力と、ｍｕｘＭ１の出力４４１に接続された選択制
御と、を有し、出力４４３を発生する。
４に接続された０入力と、入力端子４１６に接続された
１入力と、ｍｕｘＭ１の出力４４１に接続された選択制
御と、を有し、出力４４３を発生する。
【００２２】ｍｕｘＭ４は、入力端子４１７に接続され
た０入力と、第６ｍｕｘＭ６の出力４４６に接続された
１入力と、第２制御入力端子４２２に接続された選択制
御と、を有し、出力４４４を発生する。
た０入力と、第６ｍｕｘＭ６の出力４４６に接続された
１入力と、第２制御入力端子４２２に接続された選択制
御と、を有し、出力４４４を発生する。
【００２３】第５ｍｕｘＭ５は、入力端子４１５に接続
された０入力と、入力端子４１４に接続された反転１入
力と、ｍｕｘＭ２の出力４４２に接続された選択制御
と、を有し、出力４４５を発生する。
された０入力と、入力端子４１４に接続された反転１入
力と、ｍｕｘＭ２の出力４４２に接続された選択制御
と、を有し、出力４４５を発生する。
【００２４】第６ｍｕｘＭ６は、入力端子４１５に接続
された０入力と、入力端子４１４に接続された反転１入
力と、ｍｕｘＭ３の出力４４３に接続された選択制御
と、を有し、出力４４６を発生する。
された０入力と、入力端子４１４に接続された反転１入
力と、ｍｕｘＭ３の出力４４３に接続された選択制御
と、を有し、出力４４６を発生する。
【００２５】第７ｍｕｘＭ７は、ｍｕｘＭ５の出力４４
５に接続された０入力と、ｍｕｘＭ６の出力４４６に接
続された１入力と、ｍｕｘＭ９の出力４４９に接続され
た選択制御と、を有し、出力端子４３１に接続される出
力４４７を発生する。
５に接続された０入力と、ｍｕｘＭ６の出力４４６に接
続された１入力と、ｍｕｘＭ９の出力４４９に接続され
た選択制御と、を有し、出力端子４３１に接続される出
力４４７を発生する。
【００２６】第８ｍｕｘＭ８は、ｍｕｘＭ３の出力４４
３に接続された０入力と、ｍｕｘＭ５の出力４４５に接
続された１入力と、入力端子４１８に接続された選択制
御と、を有し、第２出力端子４３２に接続される出力４
４８を発生する。
３に接続された０入力と、ｍｕｘＭ５の出力４４５に接
続された１入力と、入力端子４１８に接続された選択制
御と、を有し、第２出力端子４３２に接続される出力４
４８を発生する。
【００２７】第９ｍｕｘＭ９は、入力端子４１８に接続
された０入力と、ｍｕｘＭ１の出力４４１に接続された
反転１入力と、制御入力端子４２１に接続された選択制
御と、を有し、出力４４９を発生する。
された０入力と、ｍｕｘＭ１の出力４４１に接続された
反転１入力と、制御入力端子４２１に接続された選択制
御と、を有し、出力４４９を発生する。
【００２８】制御入力端子４２１および４２２は、それ
らが次の４つの異なる論理機能の１つを行うように論理
モジュール４００を再構成するのに用いられる点で、入
力端子４１１─４１８から区別される：さまざまな入力
端子４１１─４１８の論理的組合せ、桁上げを有する全
加算器、プリセットおよびクリア入力および高または低
クロックイネーブルを有するＤラッチ、およびプリセッ
トおよびクリア入力および低から高への、または高から
低へのクロックトリガを有するＤフリップフロップ。こ
れらの機能は、以下の諸段落においてさらに詳細に説明
される。通常は、制御入力４２１─４２２に印加される
信号は、ＦＰＧＡ１００がプログラムされている時は、
論理的０または論理的１に固定され、従って、１つは接
地のような論理的低への、また１つはＶCCのような論理
的高への、２つのアンチヒューズのみを必要とする。し
かし、これは、本発明の要求ではない。入力４２１─４
２２は、入力４１１─４１８と同じに取扱われうる。も
し制御入力４２１─４２２がデータ入力として取扱われ
れば、その時モジュール４００によって行われる論理機
能は、入力４２１─４２２の状態に応答して動的に再構
成されうる。
らが次の４つの異なる論理機能の１つを行うように論理
モジュール４００を再構成するのに用いられる点で、入
力端子４１１─４１８から区別される：さまざまな入力
端子４１１─４１８の論理的組合せ、桁上げを有する全
加算器、プリセットおよびクリア入力および高または低
クロックイネーブルを有するＤラッチ、およびプリセッ
トおよびクリア入力および低から高への、または高から
低へのクロックトリガを有するＤフリップフロップ。こ
れらの機能は、以下の諸段落においてさらに詳細に説明
される。通常は、制御入力４２１─４２２に印加される
信号は、ＦＰＧＡ１００がプログラムされている時は、
論理的０または論理的１に固定され、従って、１つは接
地のような論理的低への、また１つはＶCCのような論理
的高への、２つのアンチヒューズのみを必要とする。し
かし、これは、本発明の要求ではない。入力４２１─４
２２は、入力４１１─４１８と同じに取扱われうる。も
し制御入力４２１─４２２がデータ入力として取扱われ
れば、その時モジュール４００によって行われる論理機
能は、入力４２１─４２２の状態に応答して動的に再構
成されうる。
【００２９】図７Ａおよび図７Ｂは、純粋な組合せブロ
ックとして構成された論理モジュール４００を示す。制
御信号ＤＦおよびＬＤは、論理的０にセットされ、それ
ぞれ制御入力４２１および４２２上に印加される。これ
は、ｍｕｘＭ２、Ｍ４、およびＭ９をして、論理モジュ
ール４００を図７Ｂに示されているように構成せしめ
る。図７Ｂには、ｍｕｘＭ２、Ｍ４、およびＭ９が、た
とえそれらが実際にはなお存在しているとしても、図示
されていないので、結果として得られる構成がより明瞭
に理解されうる。ｍｕｘＭ２は、信号４４１をＭ５の選
択入力へ通過させる。ｍｕｘＭ４は、入力端子４１７に
印加された入力信号をＭ３の０入力へ通過させる。ｍｕ
ｘＭ９は、入力端子４１８に印加された入力信号Ｈをｍ
ｕｘＭ７の選択入力へ通過させる。ｍｕｘＭ２、Ｍ４、
およびＭ９により導入される信号伝搬遅延は、ｍｕｘを
含む諸トランジスタの幅／長さ比の最適選択のような、
本技術分野に習熟した者にとって公知の適切な設計技術
により最小化されうる。ここで、本技術分野に習熟した
者にとって公知であるように、さまざまな入力信号Ａ─
Ｈが、該入力信号のさまざまな論理的組合せを出力４３
１および４３２に発生するように、入力端子４１１─４
１８上に印加されうる。
ックとして構成された論理モジュール４００を示す。制
御信号ＤＦおよびＬＤは、論理的０にセットされ、それ
ぞれ制御入力４２１および４２２上に印加される。これ
は、ｍｕｘＭ２、Ｍ４、およびＭ９をして、論理モジュ
ール４００を図７Ｂに示されているように構成せしめ
る。図７Ｂには、ｍｕｘＭ２、Ｍ４、およびＭ９が、た
とえそれらが実際にはなお存在しているとしても、図示
されていないので、結果として得られる構成がより明瞭
に理解されうる。ｍｕｘＭ２は、信号４４１をＭ５の選
択入力へ通過させる。ｍｕｘＭ４は、入力端子４１７に
印加された入力信号をＭ３の０入力へ通過させる。ｍｕ
ｘＭ９は、入力端子４１８に印加された入力信号Ｈをｍ
ｕｘＭ７の選択入力へ通過させる。ｍｕｘＭ２、Ｍ４、
およびＭ９により導入される信号伝搬遅延は、ｍｕｘを
含む諸トランジスタの幅／長さ比の最適選択のような、
本技術分野に習熟した者にとって公知の適切な設計技術
により最小化されうる。ここで、本技術分野に習熟した
者にとって公知であるように、さまざまな入力信号Ａ─
Ｈが、該入力信号のさまざまな論理的組合せを出力４３
１および４３２に発生するように、入力端子４１１─４
１８上に印加されうる。
【００３０】表１に示されているように、本発明によ
り、入力４１１─４１８の１つないし８つの１８００以
上の組合せ機能の任意の１つが、両出力４３１─４３２
上に有利に作られうる。論理モジュール４００内の論理
素子の全てにおけるマルチプレクサの使用は、従来技術
よりも顕著に多い組合せ機能を有利に与える。
り、入力４１１─４１８の１つないし８つの１８００以
上の組合せ機能の任意の１つが、両出力４３１─４３２
上に有利に作られうる。論理モジュール４００内の論理
素子の全てにおけるマルチプレクサの使用は、従来技術
よりも顕著に多い組合せ機能を有利に与える。
【００３１】
【表１】
【００３２】図８Ａは、全加算器回路として構成された
論理モジュール４００を示す。制御信号ＤＦおよびＬＤ
は論理的０にセットされ、それぞれ制御入力４２１およ
び４２２上に印加される。入力信号Ｈは論理的０にセッ
トされ、入力４１８上に印加される。入力信号Ａは第１
加数Ｙを表し、入力４１１に印加される。第２加数Ｘ
は、入力４１２、４１３、および４１７に印加される。
桁上げ入力信号Ｃi は、入力４１４─４１６に印加され
る。Ｘ＋Ｙ＋Ｃi の和信号Ｓは出力端子４３１上に発生
せしめられ、一方桁上げ出力信号Ｃo は出力４３２上に
発生せしめられる。
論理モジュール４００を示す。制御信号ＤＦおよびＬＤ
は論理的０にセットされ、それぞれ制御入力４２１およ
び４２２上に印加される。入力信号Ｈは論理的０にセッ
トされ、入力４１８上に印加される。入力信号Ａは第１
加数Ｙを表し、入力４１１に印加される。第２加数Ｘ
は、入力４１２、４１３、および４１７に印加される。
桁上げ入力信号Ｃi は、入力４１４─４１６に印加され
る。Ｘ＋Ｙ＋Ｃi の和信号Ｓは出力端子４３１上に発生
せしめられ、一方桁上げ出力信号Ｃo は出力４３２上に
発生せしめられる。
【００３３】図８Ｂは、前記加算器の動作のよりよい理
解のために、ＸＯＲゲート４５２および４５３と、ｍｕ
ｘ４５１とを用いて設計された全加算器４５０の回路を
示す。もし信号ＸおよびＹが、共に論理的１または共に
論理的０であれば、ゲート４５３はｍｕｘ４５１をし
て、出力信号Ｃo として、信号Ｘと同じ状態にある信号
Ｙの２進状態を再生せしめる。これは、もし双方の加数
が１であるならば桁上げ出力が発生せしめられる加算器
の動作による。同様にして、もし双方の加数が０である
ならば、桁上げ出力は発生しない。もし一方の加数Ｘま
たはＹのみが１であれば、ｍｕｘ４５１は出力信号Ｃo
として、信号Ｃi の２進状態を再生する。これは、もし
桁上げ入力Ｃi が論理的１であり、かつ１つの加数Ｘま
たはＹが論理的１であれば、論理的１に等しい桁上げ出
力Ｃo を発生する必要があることによる。図８Ｃは、加
算器４５０に対する真理値表を示す。図８Ｄは、どのよ
うにしてｍｕｘ４５５が論理的にＸＯＲゲート４５６と
等価であるかを示す。
解のために、ＸＯＲゲート４５２および４５３と、ｍｕ
ｘ４５１とを用いて設計された全加算器４５０の回路を
示す。もし信号ＸおよびＹが、共に論理的１または共に
論理的０であれば、ゲート４５３はｍｕｘ４５１をし
て、出力信号Ｃo として、信号Ｘと同じ状態にある信号
Ｙの２進状態を再生せしめる。これは、もし双方の加数
が１であるならば桁上げ出力が発生せしめられる加算器
の動作による。同様にして、もし双方の加数が０である
ならば、桁上げ出力は発生しない。もし一方の加数Ｘま
たはＹのみが１であれば、ｍｕｘ４５１は出力信号Ｃo
として、信号Ｃi の２進状態を再生する。これは、もし
桁上げ入力Ｃi が論理的１であり、かつ１つの加数Ｘま
たはＹが論理的１であれば、論理的１に等しい桁上げ出
力Ｃo を発生する必要があることによる。図８Ｃは、加
算器４５０に対する真理値表を示す。図８Ｄは、どのよ
うにしてｍｕｘ４５５が論理的にＸＯＲゲート４５６と
等価であるかを示す。
【００３４】これに留意して、わかりやすくするために
ｍｕｘＭ２、Ｍ４、およびＭ６─Ｍ９を示していない、
加算器回路として構成された論理モジュール４００の合
成回路を示す図８Ｅを参照する。ｍｕｘＭ１はゲート４
５３と等価であり、ｍｕｘＭ５はゲート４５２と等価で
あり、ｍｕｘＭ３はｍｕｘ４５１と等価である。従っ
て、全加算器として構成された論理モジュール４００
は、図８Ｃに示されている真理値表により、出力４３１
上に和信号Ｓを、また出力４３２上に桁上げ信号Ｃ o を
発生する。
ｍｕｘＭ２、Ｍ４、およびＭ６─Ｍ９を示していない、
加算器回路として構成された論理モジュール４００の合
成回路を示す図８Ｅを参照する。ｍｕｘＭ１はゲート４
５３と等価であり、ｍｕｘＭ５はゲート４５２と等価で
あり、ｍｕｘＭ３はｍｕｘ４５１と等価である。従っ
て、全加算器として構成された論理モジュール４００
は、図８Ｃに示されている真理値表により、出力４３１
上に和信号Ｓを、また出力４３２上に桁上げ信号Ｃ o を
発生する。
【００３５】図９Ａは、Ｄラッチ回路として構成された
論理モジュール４００を示す。制御信号ＤＦは論理的０
にセットされ、入力端子４２１に印加される。制御信号
ＬＤは論理的１にセットされ、入力端子４２２に印加さ
れる。入力信号Ｇは論理的０にセットされ、入力端子４
１７に印加される。入力信号Ｈは論理的１にセットさ
れ、入力端子４１８に印加される。入力信号Ｇ、Ｈ、Ｄ
Ｆ、およびＬＤのこの選択は、ｍｕｘＭ２、Ｍ４─Ｍ
５、およびＭ７─Ｍ９をして、モジュール４００をＤラ
ッチとして構成せしめる。図９Ｃは、結果として得られ
る構成がより明瞭にわかるように、実際にはなお存在し
ているｍｕｘＭ２、Ｍ４─Ｍ５、およびＭ７─Ｍ９が示
されていない、論理モジュール４００を示す。
論理モジュール４００を示す。制御信号ＤＦは論理的０
にセットされ、入力端子４２１に印加される。制御信号
ＬＤは論理的１にセットされ、入力端子４２２に印加さ
れる。入力信号Ｇは論理的０にセットされ、入力端子４
１７に印加される。入力信号Ｈは論理的１にセットさ
れ、入力端子４１８に印加される。入力信号Ｇ、Ｈ、Ｄ
Ｆ、およびＬＤのこの選択は、ｍｕｘＭ２、Ｍ４─Ｍ
５、およびＭ７─Ｍ９をして、モジュール４００をＤラ
ッチとして構成せしめる。図９Ｃは、結果として得られ
る構成がより明瞭にわかるように、実際にはなお存在し
ているｍｕｘＭ２、Ｍ４─Ｍ５、およびＭ７─Ｍ９が示
されていない、論理モジュール４００を示す。
【００３６】前記Ｄラッチの動作をさらによく理解する
ために、ｍｕｘ４６１およびｍｕｘ４６２から構成され
る簡単なＤラッチ４６０を示している図９Ｂをここで参
照する。信号４６３は、ｍｕｘ４６１の出力をｍｕｘ４
６２の１入力へ帰還する帰還経路を有する。クロック信
号ＣＬＫが低である時は、データ信号ＤＡＴＡが使用可
能にされてｍｕｘ４６２を通過し、ｍｕｘ４６１の選択
入力に接続される信号Ｘを表す。信号Ｑとも呼ばれるｍ
ｕｘ４６１の出力信号４６３は、ブール表記法により次
のように表される。
ために、ｍｕｘ４６１およびｍｕｘ４６２から構成され
る簡単なＤラッチ４６０を示している図９Ｂをここで参
照する。信号４６３は、ｍｕｘ４６１の出力をｍｕｘ４
６２の１入力へ帰還する帰還経路を有する。クロック信
号ＣＬＫが低である時は、データ信号ＤＡＴＡが使用可
能にされてｍｕｘ４６２を通過し、ｍｕｘ４６１の選択
入力に接続される信号Ｘを表す。信号Ｑとも呼ばれるｍ
ｕｘ４６１の出力信号４６３は、ブール表記法により次
のように表される。
【００３７】
【数１】Ｑ＝（（ＰＲＥ）ＡＮＤ（！Ｘ））ＯＲ（（！
ＣＬＲ）ＡＮＤ（Ｘ）） ただし、記号「！」は、「反転」または「否定」を意味
する。
ＣＬＲ）ＡＮＤ（Ｘ）） ただし、記号「！」は、「反転」または「否定」を意味
する。
【００３８】従って、信号ＰＲＥおよびＣＬＲが共に論
理的０である時は、出力信号Ｑ＝信号Ｘとなる。クロッ
ク信号ＣＬＫが高になった時は、帰還信号４６３はｍｕ
ｘ４６２の１入力から選択され、信号ＤＡＴＡの状態は
Ｄラッチ４６０内にラッチされる。
理的０である時は、出力信号Ｑ＝信号Ｘとなる。クロッ
ク信号ＣＬＫが高になった時は、帰還信号４６３はｍｕ
ｘ４６２の１入力から選択され、信号ＤＡＴＡの状態は
Ｄラッチ４６０内にラッチされる。
【００３９】もしプリセット信号ＰＲＥが論理的１にセ
ットされれば、出力信号Ｑおよび帰還信号４６３も論理
的１になり、Ｄラッチ４６０は論理的１に「セット」さ
れることになる。同様にして、もしクリア信号ＣＬＲが
論理的１にセットされれば、出力信号Ｑおよび帰還信号
４６３は論理的０になり、Ｄラッチ４６０は論理的０に
「クリア」されることになる。
ットされれば、出力信号Ｑおよび帰還信号４６３も論理
的１になり、Ｄラッチ４６０は論理的１に「セット」さ
れることになる。同様にして、もしクリア信号ＣＬＲが
論理的１にセットされれば、出力信号Ｑおよび帰還信号
４６３は論理的０になり、Ｄラッチ４６０は論理的０に
「クリア」されることになる。
【００４０】図９Ｃに示されている、モジュール４００
内に構成されたＤラッチ回路は、図９Ｂのラッチ４６０
と同様に動作する。データ信号ＤＡＴＡは入力端子４１
６に印加される。クロック信号ＣＬＫは入力端子４１１
に印加される。プリセット信号ＰＲＥは端子４１５に印
加され、クリア信号ＣＬＲは端子４１４に印加される。
ｍｕｘＭ３は、ｍｕｘＭ１の出力４４１が論理的１であ
る時は、信号ＤＡＴＡの状態をｍｕｘＭ６へ通過させ
る。ｍｕｘＭ６は、もし信号ＣＬＲおよびＰＲＥが共に
論理的０であれば、信号ＤＡＴＡの状態を出力４４６上
に再生する。ｍｕｘＭ６は、信号４４６をｍｕｘＭ３の
０入力へ帰還するための帰還経路を与える。従って、信
号４４１が論理的０になった時は、信号ＤＡＴＡの状態
は論理モジュール４００内に形成されたＤラッチ内にラ
ッチされ、出力端子４３１は信号ＤＡＴＡのラッチされ
た状態を表す信号Ｑを与える。
内に構成されたＤラッチ回路は、図９Ｂのラッチ４６０
と同様に動作する。データ信号ＤＡＴＡは入力端子４１
６に印加される。クロック信号ＣＬＫは入力端子４１１
に印加される。プリセット信号ＰＲＥは端子４１５に印
加され、クリア信号ＣＬＲは端子４１４に印加される。
ｍｕｘＭ３は、ｍｕｘＭ１の出力４４１が論理的１であ
る時は、信号ＤＡＴＡの状態をｍｕｘＭ６へ通過させ
る。ｍｕｘＭ６は、もし信号ＣＬＲおよびＰＲＥが共に
論理的０であれば、信号ＤＡＴＡの状態を出力４４６上
に再生する。ｍｕｘＭ６は、信号４４６をｍｕｘＭ３の
０入力へ帰還するための帰還経路を与える。従って、信
号４４１が論理的０になった時は、信号ＤＡＴＡの状態
は論理モジュール４００内に形成されたＤラッチ内にラ
ッチされ、出力端子４３１は信号ＤＡＴＡのラッチされ
た状態を表す信号Ｑを与える。
【００４１】再び図９Ｃを参照すると、モジュール４０
０のＤラッチは、クロック信号ＣＬＫが高または低のい
ずれである時でも有利に使用可能にされる。この特徴
は、極性選択信号Ｐが入力端子４１２─４１３を経て反
転１入力および０入力に接続され、クロック信号ＣＬＫ
が端子４１１を経て選択入力に接続される、ｍｕｘＭ１
によって実現される。ここで、ｍｕｘＭ１は排他的ＯＲ
ゲートとして機能する。信号Ｐが論理的０にセットされ
た時は、モジュール４００のＤラッチはアクティブ高Ｄ
ラッチとして動作する。すなわち、入力信号ＤＡＴＡ
は、クロック信号ＣＬＫが論理的１である時に通過して
出力信号Ｑとなる。同様にして、信号Ｐが論理的１にセ
ットされた時は、モジュール４００のＤラッチはアクテ
ィブ低Ｄラッチとして動作し、その場合信号ＤＡＴＡ
は、信号ＣＬＫが低である時に出力Ｑへ通過せしめられ
る。
０のＤラッチは、クロック信号ＣＬＫが高または低のい
ずれである時でも有利に使用可能にされる。この特徴
は、極性選択信号Ｐが入力端子４１２─４１３を経て反
転１入力および０入力に接続され、クロック信号ＣＬＫ
が端子４１１を経て選択入力に接続される、ｍｕｘＭ１
によって実現される。ここで、ｍｕｘＭ１は排他的ＯＲ
ゲートとして機能する。信号Ｐが論理的０にセットされ
た時は、モジュール４００のＤラッチはアクティブ高Ｄ
ラッチとして動作する。すなわち、入力信号ＤＡＴＡ
は、クロック信号ＣＬＫが論理的１である時に通過して
出力信号Ｑとなる。同様にして、信号Ｐが論理的１にセ
ットされた時は、モジュール４００のＤラッチはアクテ
ィブ低Ｄラッチとして動作し、その場合信号ＤＡＴＡ
は、信号ＣＬＫが低である時に出力Ｑへ通過せしめられ
る。
【００４２】図１０Ａは、Ｄフリップフロップ回路とし
て構成された論理モジュール４００を示す。制御信号Ｄ
Ｆは論理的１にセットされ、入力端子４２１に印加され
る。制御信号ＬＤは論理的１にセットされ、入力端子４
２２に印加される。入力信号Ｇは論理的１にセットさ
れ、入力端子４１７に印加される。入力信号Ｈは論理的
１にセットされ、入力端子４１８に印加される。入力信
号Ｇ、Ｈ、ＤＦ、およびＬＤのこの選択は、ｍｕｘＭ
２、Ｍ４、およびＭ８─Ｍ９をして、モジュール４００
をＤフリップフロップとして構成せしめる。図１０Ｃ
は、結果として得られる構成がより明瞭にわかるよう
に、実際にはなお存在しているｍｕｘＭ２、Ｍ４─Ｍ
５、およびＭ７─Ｍ９が示されていない論理モジュール
４００を示す。
て構成された論理モジュール４００を示す。制御信号Ｄ
Ｆは論理的１にセットされ、入力端子４２１に印加され
る。制御信号ＬＤは論理的１にセットされ、入力端子４
２２に印加される。入力信号Ｇは論理的１にセットさ
れ、入力端子４１７に印加される。入力信号Ｈは論理的
１にセットされ、入力端子４１８に印加される。入力信
号Ｇ、Ｈ、ＤＦ、およびＬＤのこの選択は、ｍｕｘＭ
２、Ｍ４、およびＭ８─Ｍ９をして、モジュール４００
をＤフリップフロップとして構成せしめる。図１０Ｃ
は、結果として得られる構成がより明瞭にわかるよう
に、実際にはなお存在しているｍｕｘＭ２、Ｍ４─Ｍ
５、およびＭ７─Ｍ９が示されていない論理モジュール
４００を示す。
【００４３】前記Ｄフリップフロップの動作をさらによ
く理解するために、Ｄラッチ４７１および４７２から構
成されるＤフリップフロップ４７０を示す図１０Ｂをこ
こで参照する。クロック信号ＣＬＫはアクティブな高Ｄ
ラッチ４７１に接続される。データ信号ＤＡＴＡはラッ
チ４７１に接続され、信号ＣＬＫが高である時に出力Ｄ
ＡＴＡ１に現れる。信号ＣＬＫはまた、アクティブ低Ｄ
ラッチ４７２にも接続されている。従って、信号ＣＬＫ
が高から低へ遷移する時、信号ＤＡＴＡの２進状態はラ
ッチ４７１内にラッチされ、ここでラッチ４７２は、ラ
ッチされた信号ＤＡＴＡ１の状態を出力Ｑへ伝達する。
このシーケンスは、フリップフロップの「トリガ」と呼
ばれる。プリセット信号ＰＲＥは、出力Ｑによって示さ
れるフリップフロップ４７０の状態を論理的１にセット
し、一方クリア信号ＣＬＲは、フリップフロップ４７０
の状態を論理的０にクリアする。
く理解するために、Ｄラッチ４７１および４７２から構
成されるＤフリップフロップ４７０を示す図１０Ｂをこ
こで参照する。クロック信号ＣＬＫはアクティブな高Ｄ
ラッチ４７１に接続される。データ信号ＤＡＴＡはラッ
チ４７１に接続され、信号ＣＬＫが高である時に出力Ｄ
ＡＴＡ１に現れる。信号ＣＬＫはまた、アクティブ低Ｄ
ラッチ４７２にも接続されている。従って、信号ＣＬＫ
が高から低へ遷移する時、信号ＤＡＴＡの２進状態はラ
ッチ４７１内にラッチされ、ここでラッチ４７２は、ラ
ッチされた信号ＤＡＴＡ１の状態を出力Ｑへ伝達する。
このシーケンスは、フリップフロップの「トリガ」と呼
ばれる。プリセット信号ＰＲＥは、出力Ｑによって示さ
れるフリップフロップ４７０の状態を論理的１にセット
し、一方クリア信号ＣＬＲは、フリップフロップ４７０
の状態を論理的０にクリアする。
【００４４】図１０Ｃに示されている、モジュール４０
０内に構成されたＤフリップフロップ回路は、図１０Ｂ
のフリップフロップ４７０と同様に動作する。データ信
号ＤＡＴＡは、入力端子４１６に印加される。クロック
信号ＣＬＫは、入力端子４１１に印加される。プリセッ
ト信号ＰＲＥは端子４１５に印加され、クリア信号ＣＬ
Ｒは端子４１４に印加される。前述のように、ｍｕｘＭ
３およびＭ９は、ｍｕｘＭ４が帰還を行うことによりＤ
ラッチとして動作し、ラッチ４７１と同様な第１Ｄラッ
チとして機能する。ｍｕｘＭ５およびＭ７は、ラッチ４
７２と同様な第２Ｄラッチとして機能する。クロック信
号ＣＬＫはｍｕｘＭ１を通過し、信号４４１はｍｕｘＭ
３に印加される。信号４４１はｍｕｘＭ９によって反転
され、反転クロック信号としてｍｕｘＭ７に印加され
る。信号４４５は出力端子４３２を経て信号Ｑとして出
力され、それはモジュール４００のＤフリップフロップ
の状態を表す。
０内に構成されたＤフリップフロップ回路は、図１０Ｂ
のフリップフロップ４７０と同様に動作する。データ信
号ＤＡＴＡは、入力端子４１６に印加される。クロック
信号ＣＬＫは、入力端子４１１に印加される。プリセッ
ト信号ＰＲＥは端子４１５に印加され、クリア信号ＣＬ
Ｒは端子４１４に印加される。前述のように、ｍｕｘＭ
３およびＭ９は、ｍｕｘＭ４が帰還を行うことによりＤ
ラッチとして動作し、ラッチ４７１と同様な第１Ｄラッ
チとして機能する。ｍｕｘＭ５およびＭ７は、ラッチ４
７２と同様な第２Ｄラッチとして機能する。クロック信
号ＣＬＫはｍｕｘＭ１を通過し、信号４４１はｍｕｘＭ
３に印加される。信号４４１はｍｕｘＭ９によって反転
され、反転クロック信号としてｍｕｘＭ７に印加され
る。信号４４５は出力端子４３２を経て信号Ｑとして出
力され、それはモジュール４００のＤフリップフロップ
の状態を表す。
【００４５】再び図１０Ｃを参照すると、モジュール４
００のＤフリップフロップは、クロック信号ＣＬＫが
「負エッジトリガ」または「立下りエッジトリガ」と呼
ばれる高から低への、または「正エッジトリガ」または
「立上りエッジトリガ」と呼ばれる低から高への、いず
れの遷移を行う時でも、有利にトリガされる。この特徴
は、極性選択信号Ｐが入力端子４１２─４１３を経て反
転１入力および０入力に接続され、クロック信号ＣＬＫ
が端子４１１を経て選択入力に接続される、ｍｕｘＭ１
によって実現される。ここで、ｍｕｘＭ１は排他的ＯＲ
ゲートとして機能する。信号Ｐが論理的０にセットされ
た時は、モジュール４００のＤフリップフロップは負エ
ッジトリガフリップフロップとして動作する。すなわ
ち、入力信号ＤＡＴＡは、クロック信号ＣＬＫが高から
低へ遷移する時に通過して出力信号Ｑとなる。同様にし
て、信号Ｐが論理的１にセットされた時は、モジュール
４００のＤフリップフロップは正エッジトリガフリップ
フロップとして動作し、その場合信号ＤＡＴＡは、信号
ＣＬＫが低から高へ遷移する時に出力Ｑへ通過せしめら
れる。
００のＤフリップフロップは、クロック信号ＣＬＫが
「負エッジトリガ」または「立下りエッジトリガ」と呼
ばれる高から低への、または「正エッジトリガ」または
「立上りエッジトリガ」と呼ばれる低から高への、いず
れの遷移を行う時でも、有利にトリガされる。この特徴
は、極性選択信号Ｐが入力端子４１２─４１３を経て反
転１入力および０入力に接続され、クロック信号ＣＬＫ
が端子４１１を経て選択入力に接続される、ｍｕｘＭ１
によって実現される。ここで、ｍｕｘＭ１は排他的ＯＲ
ゲートとして機能する。信号Ｐが論理的０にセットされ
た時は、モジュール４００のＤフリップフロップは負エ
ッジトリガフリップフロップとして動作する。すなわ
ち、入力信号ＤＡＴＡは、クロック信号ＣＬＫが高から
低へ遷移する時に通過して出力信号Ｑとなる。同様にし
て、信号Ｐが論理的１にセットされた時は、モジュール
４００のＤフリップフロップは正エッジトリガフリップ
フロップとして動作し、その場合信号ＤＡＴＡは、信号
ＣＬＫが低から高へ遷移する時に出力Ｑへ通過せしめら
れる。
【００４６】図１１は、デコーダＤ１が２つの制御信号
ＬＤおよびＤＦを４つの状態へ変換する、本発明の別の
実施例を示す。デコーダＤ１は、３つの出力である制御
信号Ｃ１、Ｃ２、およびＣ３を有する。もし必要なら
ば、デコーダＤ１により３つより多くの制御信号が発生
せしめられうる。それぞれの制御状態は、信号Ｃ１─Ｃ
３上に配置される異なる２進パターンによって表され
る。表２は、図１１において用いられる制御信号パター
ンを示す。より多くの制御信号を発生させるためにデコ
ーダＤ１を用いることにより、２つの入力端子４２１─
４２２のみを有利に要求しつつも、より多くの再構成の
柔軟性が可能となる。
ＬＤおよびＤＦを４つの状態へ変換する、本発明の別の
実施例を示す。デコーダＤ１は、３つの出力である制御
信号Ｃ１、Ｃ２、およびＣ３を有する。もし必要なら
ば、デコーダＤ１により３つより多くの制御信号が発生
せしめられうる。それぞれの制御状態は、信号Ｃ１─Ｃ
３上に配置される異なる２進パターンによって表され
る。表２は、図１１において用いられる制御信号パター
ンを示す。より多くの制御信号を発生させるためにデコ
ーダＤ１を用いることにより、２つの入力端子４２１─
４２２のみを有利に要求しつつも、より多くの再構成の
柔軟性が可能となる。
【００４７】図１１は、ｍｕｘＭ２１─Ｍ２３の追加に
より実現される、モジュール４００の拡張である論理モ
ジュール４０１を示している。ｍｕｘＭ２１は、入力端
子４１７に接続された０入力と、ｍｕｘＭ５の出力４４
５に接続された１入力と、制御信号Ｃ２に接続された選
択制御と、を有し、出力４８１を発生する。
より実現される、モジュール４００の拡張である論理モ
ジュール４０１を示している。ｍｕｘＭ２１は、入力端
子４１７に接続された０入力と、ｍｕｘＭ５の出力４４
５に接続された１入力と、制御信号Ｃ２に接続された選
択制御と、を有し、出力４８１を発生する。
【００４８】ｍｕｘＭ２２は、入力端子４１７に接続さ
れた０入力と、ｍｕｘＭ２１の出力４８１に接続された
１入力と、ｍｕｘＭ１の出力４４１に接続された選択制
御と、を有し、出力４８２を発生する。
れた０入力と、ｍｕｘＭ２１の出力４８１に接続された
１入力と、ｍｕｘＭ１の出力４４１に接続された選択制
御と、を有し、出力４８２を発生する。
【００４９】ｍｕｘＭ２３は、第１ｍｕｘＭ１の出力４
４１に接続された０入力と、ｍｕｘＭ２２の出力４８２
に接続された１入力と、制御信号Ｃ２に接続された選択
制御と、を有し、出力４８３を発生する。
４１に接続された０入力と、ｍｕｘＭ２２の出力４８２
に接続された１入力と、制御信号Ｃ２に接続された選択
制御と、を有し、出力４８３を発生する。
【００５０】ｍｕｘＭ２上において、０入力接続はｍｕ
ｘＭ２３の出力４８３への接続によって置換されてお
り、選択制御接続は制御信号Ｃ３への接続によって置換
されている。ｍｕｘＭ４上において、選択制御接続は制
御信号Ｃ１への接続によって置換されている。ｍｕｘＭ
９上において、選択制御接続は制御信号Ｃ３への接続に
よって置換されている。
ｘＭ２３の出力４８３への接続によって置換されてお
り、選択制御接続は制御信号Ｃ３への接続によって置換
されている。ｍｕｘＭ４上において、選択制御接続は制
御信号Ｃ１への接続によって置換されている。ｍｕｘＭ
９上において、選択制御接続は制御信号Ｃ３への接続に
よって置換されている。
【００５１】なお図１１を参照すると、論理モジュール
４０１は、論理モジュール４００によって提供される全
ての機能を同様にして提供する。さらに、モジュール４
０１は、２つのＤラッチを与えるように有利に構成され
うる。第１Ｄラッチは、データ入力信号ＤＡＴＡ１を入
力端子４１６に印加され、出力端子４３１上に出力信号
Ｑ１を発生する。第２Ｄラッチは、データ入力信号ＤＡ
ＴＡ２を入力端子４１７に印加され、出力端子４３２上
に出力信号Ｑ２を発生する。モジュール４０１は、表２
に示されているように、制御入力信号ＬＤおよびＤＦに
応答して以下の機能の任意の１つを与えるように再構成
される：表１に示されているような純粋な組合せ論理、
全加算器、単一Ｄラッチ、２つのＤラッチ、およびＤフ
リップフロップ。
４０１は、論理モジュール４００によって提供される全
ての機能を同様にして提供する。さらに、モジュール４
０１は、２つのＤラッチを与えるように有利に構成され
うる。第１Ｄラッチは、データ入力信号ＤＡＴＡ１を入
力端子４１６に印加され、出力端子４３１上に出力信号
Ｑ１を発生する。第２Ｄラッチは、データ入力信号ＤＡ
ＴＡ２を入力端子４１７に印加され、出力端子４３２上
に出力信号Ｑ２を発生する。モジュール４０１は、表２
に示されているように、制御入力信号ＬＤおよびＤＦに
応答して以下の機能の任意の１つを与えるように再構成
される：表１に示されているような純粋な組合せ論理、
全加算器、単一Ｄラッチ、２つのＤラッチ、およびＤフ
リップフロップ。
【００５２】
【表２】
【００５３】図１２は、デコードされた制御状態を有
し、かつ本発明によって形成された別の実施例の論理モ
ジュール４０２を示す。ｍｕｘＭ３１は、ｍｕｘＭ６の
出力４４６に接続された０入力と、ｍｕｘＭ５の出力４
４５に接続された１入力と、デコーダＤ１からの制御信
号Ｃ３に接続された選択制御と、を有し、出力４９１を
発生する。
し、かつ本発明によって形成された別の実施例の論理モ
ジュール４０２を示す。ｍｕｘＭ３１は、ｍｕｘＭ６の
出力４４６に接続された０入力と、ｍｕｘＭ５の出力４
４５に接続された１入力と、デコーダＤ１からの制御信
号Ｃ３に接続された選択制御と、を有し、出力４９１を
発生する。
【００５４】ｍｕｘＭ３２は、ｍｕｘＭ３１の出力４９
１に接続された０入力と、ｍｕｘＭ５の出力４４５に接
続された１入力と、入力端子４１８に接続された選択制
御と、を有し、出力４９２を発生する。
１に接続された０入力と、ｍｕｘＭ５の出力４４５に接
続された１入力と、入力端子４１８に接続された選択制
御と、を有し、出力４９２を発生する。
【００５５】出力端子４３１への接続は、ｍｕｘＭ３２
の出力４９２への接続によって置換されている。ｍｕｘ
Ｍ２上において、選択制御接続はデコーダからの制御信
号Ｃ２への接続によって置換されている。
の出力４９２への接続によって置換されている。ｍｕｘ
Ｍ２上において、選択制御接続はデコーダからの制御信
号Ｃ２への接続によって置換されている。
【００５６】ｍｕｘＭ４上において、選択制御接続はデ
コーダからの制御信号Ｃ１への接続によって置換されて
いる。ｍｕｘＭ８上において、０入力は反転入力であ
る。ｍｕｘＭ９上において、選択制御接続はデコーダか
らの制御信号Ｃ３への接続によって置換されている。
コーダからの制御信号Ｃ１への接続によって置換されて
いる。ｍｕｘＭ８上において、０入力は反転入力であ
る。ｍｕｘＭ９上において、選択制御接続はデコーダか
らの制御信号Ｃ３への接続によって置換されている。
【００５７】なお図１２を参照すると、論理モジュール
４０２は、論理モジュール４００によって提供される全
ての機能を同様にして提供する。さらに、モジュール４
０２は、直列に接続された２つのＤラッチを与えるよう
に有利に構成されうる。第１Ｄラッチは、データ入力信
号ＤＡＴＡを入力端子４１６に印加され、ｍｕｘＭ６上
に出力信号４４６を発生する。第２Ｄラッチは、信号４
４６をｍｕｘＭ７の１入力に印加され、出力端子４３１
上に出力信号Ｑを発生する。さらに、反転出力信号！Ｑ
が出力端子４３２上に発生せしめられる。
４０２は、論理モジュール４００によって提供される全
ての機能を同様にして提供する。さらに、モジュール４
０２は、直列に接続された２つのＤラッチを与えるよう
に有利に構成されうる。第１Ｄラッチは、データ入力信
号ＤＡＴＡを入力端子４１６に印加され、ｍｕｘＭ６上
に出力信号４４６を発生する。第２Ｄラッチは、信号４
４６をｍｕｘＭ７の１入力に印加され、出力端子４３１
上に出力信号Ｑを発生する。さらに、反転出力信号！Ｑ
が出力端子４３２上に発生せしめられる。
【００５８】なお図１２を参照すると、モジュール４０
２がＤフリップフロップとして構成されている時は、Ｑ
および！Ｑの両信号は、それぞれ出力端子４３１および
４３２上に発生せしめられる。
２がＤフリップフロップとして構成されている時は、Ｑ
および！Ｑの両信号は、それぞれ出力端子４３１および
４３２上に発生せしめられる。
【００５９】なお図１２を参照すると、モジュール４０
２がＤフリップフロップとして、または１つまたは２つ
のＤラッチとして構成されている時、プリセットおよび
クリア機能はそれぞれ、入力端子４１５上における入力
信号ＰＲＥを論理的１にセットするか、または入力端子
４１４上における入力信号ＣＬＲを論理的１にセットす
ることによって与えられる。
２がＤフリップフロップとして、または１つまたは２つ
のＤラッチとして構成されている時、プリセットおよび
クリア機能はそれぞれ、入力端子４１５上における入力
信号ＰＲＥを論理的１にセットするか、または入力端子
４１４上における入力信号ＣＬＲを論理的１にセットす
ることによって与えられる。
【００６０】モジュール４０２は、表３に示されている
ように、制御入力信号ＬＤおよびＤＦに応答して以下の
機能の任意の１つを与えるように再構成される：表４に
示されているような純粋な組合せ論理、全加算器、単一
Ｄラッチ、Ｑおよび！Ｑ出力を有する２つの順序Ｄラッ
チ、およびＱおよび！Ｑ出力を有するＤフリップフロッ
プ。
ように、制御入力信号ＬＤおよびＤＦに応答して以下の
機能の任意の１つを与えるように再構成される：表４に
示されているような純粋な組合せ論理、全加算器、単一
Ｄラッチ、Ｑおよび！Ｑ出力を有する２つの順序Ｄラッ
チ、およびＱおよび！Ｑ出力を有するＤフリップフロッ
プ。
【００６１】
【表３】
【００６２】
【表４】
【００６３】表５には、論理モジュール４００、４０
１、および４０２の機能性の簡単な要約が提示されてい
る。これらのモジュールのいずれのものも、個々に、ま
たは組合わせて、ＦＰＧＡ１００内に用いられうる。さ
らに、それらは、他のタイプの論理モジュールと混合さ
れうる。
１、および４０２の機能性の簡単な要約が提示されてい
る。これらのモジュールのいずれのものも、個々に、ま
たは組合わせて、ＦＰＧＡ１００内に用いられうる。さ
らに、それらは、他のタイプの論理モジュールと混合さ
れうる。
【００６４】
【表５】
【００６５】組合せ機能発生器として構成された時、論
理モジュール４００─４０２の両出力には豊富な組合せ
機能の組が有利に得られる。モジュール４００─４０２
のそれぞれにおける全加算器回路の利用可能性は、加算
器、減算器、および乗算器の構築を容易に助ける。モジ
ュール４００─４０２は、ディジタル信号処理への応用
に十分に適している。
理モジュール４００─４０２の両出力には豊富な組合せ
機能の組が有利に得られる。モジュール４００─４０２
のそれぞれにおける全加算器回路の利用可能性は、加算
器、減算器、および乗算器の構築を容易に助ける。モジ
ュール４００─４０２は、ディジタル信号処理への応用
に十分に適している。
【００６６】モジュール４００─４０２の利点は、組合
せおよび順序機能の双方を行うように論理素子を再構成
することにより、モジュールのサイズが最小化されるこ
とである。シフトレジスタは、ＤラッチまたはＤフリッ
プフロップとして構成された複数のモジュール４００─
４０２を用いて効果的に形成されうる。同じ論理モジュ
ール４０２内におけるＱおよび！Ｑの利用可能性は、カ
ウンタのような構造の構築を効果的に助ける。
せおよび順序機能の双方を行うように論理素子を再構成
することにより、モジュールのサイズが最小化されるこ
とである。シフトレジスタは、ＤラッチまたはＤフリッ
プフロップとして構成された複数のモジュール４００─
４０２を用いて効果的に形成されうる。同じ論理モジュ
ール４０２内におけるＱおよび！Ｑの利用可能性は、カ
ウンタのような構造の構築を効果的に助ける。
【００６７】モジュール４００─４０２内のデコーダＤ
１は、制御入力を少数に保持しつつ制御の柔軟性を追加
することを有利に可能ならしめる。モジュール４００─
４０２のＤラッチおよびＤフリップフロップに対するプ
リセットおよびクリア機能は、モジュールの多くの用途
において利点となる。
１は、制御入力を少数に保持しつつ制御の柔軟性を追加
することを有利に可能ならしめる。モジュール４００─
４０２のＤラッチおよびＤフリップフロップに対するプ
リセットおよびクリア機能は、モジュールの多くの用途
において利点となる。
【００６８】モジュール４００─４０２のもう１つの利
点は、Ｄラッチを高または低イネーブルクロック入力を
有するように、またＤフリップフロップを正または負ト
リガを有するように、構成する柔軟性である。したがっ
て、クロック信号の反転の必要性は減少される。
点は、Ｄラッチを高または低イネーブルクロック入力を
有するように、またＤフリップフロップを正または負ト
リガを有するように、構成する柔軟性である。したがっ
て、クロック信号の反転の必要性は減少される。
【００６９】モジュール４００─４０２のもう１つの利
点は、入力ＬＤおよびＤＦの制御入力としての指定であ
る。プログラミング後に、それらの用途を固定された高
または低に限定することにより、入力ＬＤおよびＤＦの
それぞれに対し２つのアンチヒューズのみが必要とな
る。
点は、入力ＬＤおよびＤＦの制御入力としての指定であ
る。プログラミング後に、それらの用途を固定された高
または低に限定することにより、入力ＬＤおよびＤＦの
それぞれに対し２つのアンチヒューズのみが必要とな
る。
【００７０】ここで用いられている用語「印加され
る」、「接続される」、および「接続」は、電気接続経
路内に付加的素子が存在している可能性のある場所を含
めて、電気的に接続されることを意味する。
る」、「接続される」、および「接続」は、電気接続経
路内に付加的素子が存在している可能性のある場所を含
めて、電気的に接続されることを意味する。
【００７１】本発明を例示的な実施例に関して説明して
きたが、この説明は限定的な意味のものと解釈されるべ
きではない。本技術分野に習熟した者にとっては、この
説明を参照する時、本発明のさまざまな他の実施例が明
らかとなるはずである。従って、添付の特許請求の範囲
は、本発明の真の範囲および精神内に属する、前記実施
例のいかなるそのような改変をも含むように考慮されて
いる。
きたが、この説明は限定的な意味のものと解釈されるべ
きではない。本技術分野に習熟した者にとっては、この
説明を参照する時、本発明のさまざまな他の実施例が明
らかとなるはずである。従って、添付の特許請求の範囲
は、本発明の真の範囲および精神内に属する、前記実施
例のいかなるそのような改変をも含むように考慮されて
いる。
【００７２】以上の説明に関して更に以下の項を開示す
る。 （１）複数の入力端子と、２つの出力端子と、複数の論
理素子であって、複数の制御状態に応答してあらかじめ
選択されたタイプの順序および組合せ論理機能を形成す
るように構成されうる前記論理素子と、前記入力端子、
論理素子、および出力端子を相互接続する相互接続回路
網と、前記入力端子のあるものに接続された制御回路で
あって、該制御回路が該ある入力端子に印加された信号
に応答して前記制御状態を形成する該制御回路と、を含
む、フィールドプログラマブル・ゲートアレイ集積回路
に用いるための論理モジュール。
る。 （１）複数の入力端子と、２つの出力端子と、複数の論
理素子であって、複数の制御状態に応答してあらかじめ
選択されたタイプの順序および組合せ論理機能を形成す
るように構成されうる前記論理素子と、前記入力端子、
論理素子、および出力端子を相互接続する相互接続回路
網と、前記入力端子のあるものに接続された制御回路で
あって、該制御回路が該ある入力端子に印加された信号
に応答して前記制御状態を形成する該制御回路と、を含
む、フィールドプログラマブル・ゲートアレイ集積回路
に用いるための論理モジュール。
【００７３】（２）前記制御回路が、前記入力端子のあ
るものに接続された複数の入力を有するデコーダをさら
に含み、該デコーダが、該デコーダ入力上に印加された
信号に応答して前記複数の制御状態を、制御状態の数が
デコーダ入力の数よりも大であるようにデコードする、
第１項記載のフィールドプログラマブル・ゲートアレイ
集積回路に用いるための論理モジュール。
るものに接続された複数の入力を有するデコーダをさら
に含み、該デコーダが、該デコーダ入力上に印加された
信号に応答して前記複数の制御状態を、制御状態の数が
デコーダ入力の数よりも大であるようにデコードする、
第１項記載のフィールドプログラマブル・ゲートアレイ
集積回路に用いるための論理モジュール。
【００７４】（３）前記相互接続回路網および前記論理
素子が第１制御状態に応答して論理的組合せ回路を形成
し、前記相互接続回路網および前記論理素子が第２制御
状態に応答して全加算器回路を形成し、前記相互接続回
路網および前記論理素子が第３制御状態に応答して、プ
リセット入力とクリア入力とを有するＤラッチ回路を形
成し、前記相互接続回路網および前記論理素子が第４制
御状態に応答して、プリセット入力とクリア入力とを有
するＤフリップフロップ回路を形成する、第１項記載の
フィールドプログラマブル・ゲートアレイ集積回路に用
いるための論理モジュール。
素子が第１制御状態に応答して論理的組合せ回路を形成
し、前記相互接続回路網および前記論理素子が第２制御
状態に応答して全加算器回路を形成し、前記相互接続回
路網および前記論理素子が第３制御状態に応答して、プ
リセット入力とクリア入力とを有するＤラッチ回路を形
成し、前記相互接続回路網および前記論理素子が第４制
御状態に応答して、プリセット入力とクリア入力とを有
するＤフリップフロップ回路を形成する、第１項記載の
フィールドプログラマブル・ゲートアレイ集積回路に用
いるための論理モジュール。
【００７５】（４）前記第３制御状態が２つのＤラッチ
回路を形成する、第３項記載のフィールドプログラマブ
ル・ゲートアレイ集積回路に用いるための論理モジュー
ル。
回路を形成する、第３項記載のフィールドプログラマブ
ル・ゲートアレイ集積回路に用いるための論理モジュー
ル。
【００７６】（５）前記Ｄラッチが、前記入力端子のあ
る１つにおけるデータ信号の反転および非反転表示を、
該入力端子の別の１つにおけるクロック信号の論理レベ
ルに応答して順次ラッチするための手段、をさらに含
む、第３項記載のフィールドプログラマブル・ゲートア
レイ集積回路に用いるための論理モジュール。
る１つにおけるデータ信号の反転および非反転表示を、
該入力端子の別の１つにおけるクロック信号の論理レベ
ルに応答して順次ラッチするための手段、をさらに含
む、第３項記載のフィールドプログラマブル・ゲートア
レイ集積回路に用いるための論理モジュール。
【００７７】（６）前記Ｄフリップフロップが、前記入
力端子のある１つにおけるデータ信号の反転および非反
転表示を、該入力端子の別の１つにおける論理的遷移に
応答して順次ラッチするための手段、をさらに含む、第
３項記載のフィールドプログラマブル・ゲートアレイ集
積回路に用いるための論理モジュール。
力端子のある１つにおけるデータ信号の反転および非反
転表示を、該入力端子の別の１つにおける論理的遷移に
応答して順次ラッチするための手段、をさらに含む、第
３項記載のフィールドプログラマブル・ゲートアレイ集
積回路に用いるための論理モジュール。
【００７８】（７）それぞれの論理素子が、第１および
第２入力と、選択制御と、出力と、を有する、第１項記
載のフィールドプログラマブル・ゲートアレイ集積回路
に用いるための論理モジュール。
第２入力と、選択制御と、出力と、を有する、第１項記
載のフィールドプログラマブル・ゲートアレイ集積回路
に用いるための論理モジュール。
【００７９】（８）複数の前記論理モジュールが、該論
理モジュールを選択的に相互接続するための相互接続回
路網に接続されている、第１項、第２項、または第３項
記載のフィールドプログラマブル・ゲートアレイ集積回
路に用いるための論理モジュール。
理モジュールを選択的に相互接続するための相互接続回
路網に接続されている、第１項、第２項、または第３項
記載のフィールドプログラマブル・ゲートアレイ集積回
路に用いるための論理モジュール。
【００８０】（９）前記入力端子の１つに接続された反
転１入力と、前記入力端子の第２のものに接続された０
入力と、前記入力端子の第３のものに接続された選択制
御と、出力と、を有する第１ｍｕｘと、該第１ｍｕｘの
前記出力に接続された０入力と、第７ｍｕｘの出力に接
続された１入力と、制御入力端子として指定されたある
前記入力端子の第１のものに接続された選択制御と、出
力と、を有する第２ｍｕｘと、第４ｍｕｘの出力に接続
された０入力と、前記入力端子の第６のものに接続され
た１入力と、前記第１ｍｕｘの前記出力に接続された選
択制御と、出力と、を有する第３ｍｕｘと、前記入力端
子の第７のものに接続された０入力と、第６ｍｕｘの出
力に接続された１入力と、制御入力端子として指定され
たある前記入力端子の第２のものに接続された選択制御
と、出力と、を有する前記第４ｍｕｘと、前記入力端子
の第５のものに接続された０入力と、前記入力端子の第
４のものに接続された反転１入力と、前記第２ｍｕｘの
前記出力に接続された選択制御と、出力と、を有する前
記第５ｍｕｘと、前記入力端子の第５のものに接続され
た０入力と、前記入力端子の第４のものに接続された反
転１入力と、前記第３ｍｕｘの前記出力に接続された選
択制御と、出力と、を有する前記第６ｍｕｘと、前記第
５ｍｕｘの前記出力に接続された０入力と、前記第６ｍ
ｕｘの前記出力に接続された１入力と、第９ｍｕｘの出
力に接続された選択制御と、前記出力端子の１つに接続
された出力と、を有する前記第７ｍｕｘと、前記第３ｍ
ｕｘの前記出力に接続された０入力と、前記第５ｍｕｘ
の前記出力に接続された１入力と、前記入力端子の第８
のものに接続された選択制御と、前記出力端子の第２の
ものに接続された出力と、を有する第８ｍｕｘと、前記
入力端子の前記第８のものに接続された０入力と、前記
第１ｍｕｘの前記出力に接続された反転１入力と、前記
第１制御端子に接続された選択制御と、出力と、を有す
る前記第９ｍｕｘと、をさらに含む、第１項記載のフィ
ールドプログラマブル・ゲートアレイ集積回路に用いる
ための論理モジュール。
転１入力と、前記入力端子の第２のものに接続された０
入力と、前記入力端子の第３のものに接続された選択制
御と、出力と、を有する第１ｍｕｘと、該第１ｍｕｘの
前記出力に接続された０入力と、第７ｍｕｘの出力に接
続された１入力と、制御入力端子として指定されたある
前記入力端子の第１のものに接続された選択制御と、出
力と、を有する第２ｍｕｘと、第４ｍｕｘの出力に接続
された０入力と、前記入力端子の第６のものに接続され
た１入力と、前記第１ｍｕｘの前記出力に接続された選
択制御と、出力と、を有する第３ｍｕｘと、前記入力端
子の第７のものに接続された０入力と、第６ｍｕｘの出
力に接続された１入力と、制御入力端子として指定され
たある前記入力端子の第２のものに接続された選択制御
と、出力と、を有する前記第４ｍｕｘと、前記入力端子
の第５のものに接続された０入力と、前記入力端子の第
４のものに接続された反転１入力と、前記第２ｍｕｘの
前記出力に接続された選択制御と、出力と、を有する前
記第５ｍｕｘと、前記入力端子の第５のものに接続され
た０入力と、前記入力端子の第４のものに接続された反
転１入力と、前記第３ｍｕｘの前記出力に接続された選
択制御と、出力と、を有する前記第６ｍｕｘと、前記第
５ｍｕｘの前記出力に接続された０入力と、前記第６ｍ
ｕｘの前記出力に接続された１入力と、第９ｍｕｘの出
力に接続された選択制御と、前記出力端子の１つに接続
された出力と、を有する前記第７ｍｕｘと、前記第３ｍ
ｕｘの前記出力に接続された０入力と、前記第５ｍｕｘ
の前記出力に接続された１入力と、前記入力端子の第８
のものに接続された選択制御と、前記出力端子の第２の
ものに接続された出力と、を有する第８ｍｕｘと、前記
入力端子の前記第８のものに接続された０入力と、前記
第１ｍｕｘの前記出力に接続された反転１入力と、前記
第１制御端子に接続された選択制御と、出力と、を有す
る前記第９ｍｕｘと、をさらに含む、第１項記載のフィ
ールドプログラマブル・ゲートアレイ集積回路に用いる
ための論理モジュール。
【００８１】（１０）制御入力端子として指定された前
記入力の２つに接続された２つの入力を有し、かつ複数
の制御信号出力を有するデコーダと、前記入力端子の第
７のものに接続された０入力と、前記第５ｍｕｘの前記
出力に接続された１入力と、前記デコーダの前記制御出
力の第２のものに接続された選択制御と、出力と、を有
する第１０ｍｕｘと、前記入力端子の前記第７のものに
接続された０入力と、前記第１０ｍｕｘの前記出力に接
続された１入力と、前記第１ｍｕｘの前記出力に接続さ
れた選択制御と、出力と、を有する第１１ｍｕｘと、前
記第１ｍｕｘの前記出力に接続された０入力と、前記第
１１ｍｕｘの前記出力に接続された１入力と、前記デコ
ーダの前記第２出力に接続された選択制御と、出力と、
を有する第１２ｍｕｘと、をさらに含み、前記第２ｍｕ
ｘ上において、前記０入力接続が前記第１２ｍｕｘの前
記出力への接続によって置換され、前記選択制御接続が
前記デコーダの前記出力の第３のものへの接続によって
置換されており、前記第４ｍｕｘ上において、前記選択
制御接続が前記デコーダの前記出力の第１のものへの接
続によって置換されており、前記第９ｍｕｘ上におい
て、前記選択制御接続が前記デコーダの前記第３出力へ
の接続によって置換されている、第９項記載のフィール
ドプログラマブル・ゲートアレイ集積回路に用いるため
の論理モジュール。
記入力の２つに接続された２つの入力を有し、かつ複数
の制御信号出力を有するデコーダと、前記入力端子の第
７のものに接続された０入力と、前記第５ｍｕｘの前記
出力に接続された１入力と、前記デコーダの前記制御出
力の第２のものに接続された選択制御と、出力と、を有
する第１０ｍｕｘと、前記入力端子の前記第７のものに
接続された０入力と、前記第１０ｍｕｘの前記出力に接
続された１入力と、前記第１ｍｕｘの前記出力に接続さ
れた選択制御と、出力と、を有する第１１ｍｕｘと、前
記第１ｍｕｘの前記出力に接続された０入力と、前記第
１１ｍｕｘの前記出力に接続された１入力と、前記デコ
ーダの前記第２出力に接続された選択制御と、出力と、
を有する第１２ｍｕｘと、をさらに含み、前記第２ｍｕ
ｘ上において、前記０入力接続が前記第１２ｍｕｘの前
記出力への接続によって置換され、前記選択制御接続が
前記デコーダの前記出力の第３のものへの接続によって
置換されており、前記第４ｍｕｘ上において、前記選択
制御接続が前記デコーダの前記出力の第１のものへの接
続によって置換されており、前記第９ｍｕｘ上におい
て、前記選択制御接続が前記デコーダの前記第３出力へ
の接続によって置換されている、第９項記載のフィール
ドプログラマブル・ゲートアレイ集積回路に用いるため
の論理モジュール。
【００８２】（１１）制御入力端子として指定された前
記入力の２つに接続された２つの入力を有し、かつ複数
の制御信号出力を有するデコーダと、前記第６ｍｕｘの
前記出力に接続された０入力と、前記第５ｍｕｘの前記
出力に接続された１入力と、前記デコーダの前記制御出
力の第３のものに接続された選択制御と、出力と、を有
する第１０ｍｕｘと、前記第１０ｍｕｘの前記出力に接
続された０入力と、前記第５ｍｕｘの前記出力に接続さ
れた１入力と、前記入力端子の第８のものに接続された
選択制御と、出力と、を有する第１１ｍｕｘと、をさら
に含み、前記出力端子の前記第１のものへの接続が、前
記１１ｍｕｘの前記出力への接続によって置換されてお
り、前記第２ｍｕｘ上において、前記選択制御接続が前
記デコーダの前記出力の第２のものへの接続によって置
換されており、前記第４ｍｕｘ上において、前記選択制
御接続が前記デコーダの前記出力の第１のものへの接続
によって置換されており、前記第８ｍｕｘ上において、
前記０入力が反転入力であり、前記第９ｍｕｘ上におい
て、前記選択制御接続が前記デコーダの前記第３出力へ
の接続によって置換されている、第９項記載のフィール
ドプログラマブル・ゲートアレイ集積回路に用いるため
の論理モジュール。
記入力の２つに接続された２つの入力を有し、かつ複数
の制御信号出力を有するデコーダと、前記第６ｍｕｘの
前記出力に接続された０入力と、前記第５ｍｕｘの前記
出力に接続された１入力と、前記デコーダの前記制御出
力の第３のものに接続された選択制御と、出力と、を有
する第１０ｍｕｘと、前記第１０ｍｕｘの前記出力に接
続された０入力と、前記第５ｍｕｘの前記出力に接続さ
れた１入力と、前記入力端子の第８のものに接続された
選択制御と、出力と、を有する第１１ｍｕｘと、をさら
に含み、前記出力端子の前記第１のものへの接続が、前
記１１ｍｕｘの前記出力への接続によって置換されてお
り、前記第２ｍｕｘ上において、前記選択制御接続が前
記デコーダの前記出力の第２のものへの接続によって置
換されており、前記第４ｍｕｘ上において、前記選択制
御接続が前記デコーダの前記出力の第１のものへの接続
によって置換されており、前記第８ｍｕｘ上において、
前記０入力が反転入力であり、前記第９ｍｕｘ上におい
て、前記選択制御接続が前記デコーダの前記第３出力へ
の接続によって置換されている、第９項記載のフィール
ドプログラマブル・ゲートアレイ集積回路に用いるため
の論理モジュール。
【００８３】（１２）フィールドプログラマブル・ゲー
トアレイ１００に用いるための、図４に示されている論
理モジュール４００は、それぞれの出力４３１─４３２
上における１８００を超える論理的組合せ機能を行うよ
う選択的に再構成されうることにより、和および桁上げ
出力を有する全加算器として動作し、またはＤラッチま
たはＤフリップフロップの順序機能を形成しうる。前記
論理モジュールは、１０個の入力端子４１１─４１８、
４２１─４２２と、２つの出力端子４３１─４３２を有
する。前記論理モジュールは、組合せおよび順序回路の
双方を形成するのに用いられる２入力マルチプレクサＭ
１─Ｍ９から構成され、それによってゲートアレイ１０
０上のスペースを効率的に利用する。前記Ｄラッチおよ
びＤフリップフロップは、プリセット入力端子４１５お
よびクリア入力端子４１４を有する。さらに、前記Ｄラ
ッチは、端子４１１上の低レベルまたは高レベルクロッ
ク信号のいずれの時にでもラッチされるように構成され
得、一方前記Ｄフリップフロップは、端子４１１上のク
ロック信号の、低から高への遷移または高から低への遷
移のいずれによってもトリガされるように構成されう
る。
トアレイ１００に用いるための、図４に示されている論
理モジュール４００は、それぞれの出力４３１─４３２
上における１８００を超える論理的組合せ機能を行うよ
う選択的に再構成されうることにより、和および桁上げ
出力を有する全加算器として動作し、またはＤラッチま
たはＤフリップフロップの順序機能を形成しうる。前記
論理モジュールは、１０個の入力端子４１１─４１８、
４２１─４２２と、２つの出力端子４３１─４３２を有
する。前記論理モジュールは、組合せおよび順序回路の
双方を形成するのに用いられる２入力マルチプレクサＭ
１─Ｍ９から構成され、それによってゲートアレイ１０
０上のスペースを効率的に利用する。前記Ｄラッチおよ
びＤフリップフロップは、プリセット入力端子４１５お
よびクリア入力端子４１４を有する。さらに、前記Ｄラ
ッチは、端子４１１上の低レベルまたは高レベルクロッ
ク信号のいずれの時にでもラッチされるように構成され
得、一方前記Ｄフリップフロップは、端子４１１上のク
ロック信号の、低から高への遷移または高から低への遷
移のいずれによってもトリガされるように構成されう
る。
【図１】論理モジュールおよび相互接続回路網を示す従
来技術のＦＰＧＡを示す図。
来技術のＦＰＧＡを示す図。
【図２】図１の論理モジュール内の論理素子を示す従来
技術の論理モジュールを示す図。
技術の論理モジュールを示す図。
【図３】組合せ部分および分離された順序部分の双方を
有する、別の図１の論理モジュールを示す従来技術の論
理モジュールを示す図。
有する、別の図１の論理モジュールを示す従来技術の論
理モジュールを示す図。
【図４】本発明により形成された論理モジュールを示す
図。
図。
【図５】ＡからＣまでは、図４において用いられる反転
入力マルチプレクサの構成および機能を示す図。
入力マルチプレクサの構成および機能を示す図。
【図６】ＡからＣまでは、図４において用いられる非反
転マルチプレクサの構成および機能を示す図。
転マルチプレクサの構成および機能を示す図。
【図７】ＡおよびＢは、純粋な組合せブロックとして構
成された図４の論理モジュールを示す図。
成された図４の論理モジュールを示す図。
【図８】ＡからＥまでは、全加算器回路として構成され
た図４の論理モジュールを示す図。
た図４の論理モジュールを示す図。
【図９】ＡからＣまでは、Ｄラッチ回路として構成され
た図４の論理モジュールを示す図。
た図４の論理モジュールを示す図。
【図１０】ＡからＣまでは、Ｄフリップフロップ回路と
して構成された図４の論理モジュールを示す図。
して構成された図４の論理モジュールを示す図。
【図１１】本発明により形成された、デコードされた制
御状態を有する論理モジュールの別の実施例を示す図。
御状態を有する論理モジュールの別の実施例を示す図。
【図１２】本発明により形成された、デコードされた制
御状態を有する論理モジュールのもう１つの別の実施例
を示す図。
御状態を有する論理モジュールのもう１つの別の実施例
を示す図。
４００ 論理モジュール ４０１ 論理モジュール ４０２ 論理モジュール ４１１ 入力端子 ４１２ 入力端子 ４１３ 入力端子 ４１４ 入力端子 ４１５ 入力端子 ４１６ 入力端子 ４１７ 入力端子 ４１８ 入力端子 ４２１ 制御入力端子 ４２２ 制御入力端子 ４３１ 出力端子 ４３２ 出力端子 Ｄ１ デコーダ ＤＦ 制御信号 ＬＤ 制御信号 Ｍ１ ２入力マルチプレクサ Ｍ２ ２入力マルチプレクサ Ｍ３ ２入力マルチプレクサ Ｍ４ ２入力マルチプレクサ Ｍ５ ２入力マルチプレクサ Ｍ６ ２入力マルチプレクサ Ｍ７ ２入力マルチプレクサ Ｍ８ ２入力マルチプレクサ Ｍ９ ２入力マルチプレクサ Ｍ２１ ２入力マルチプレクサ Ｍ２２ ２入力マルチプレクサ Ｍ２３ ２入力マルチプレクサ Ｍ３１ ２入力マルチプレクサ Ｍ３２ ２入力マルチプレクサ
Claims (1)
- 【請求項１】 複数の入力端子と、２つの出力端子と、
複数の論理素子であって、複数の制御状態に応答してあ
らかじめ選択されたタイプの順序および組合せ論理機能
を形成するように構成されうる前記論理素子と、前記入
力端子、論理素子、および出力端子を相互接続する相互
接続回路網と、 前記入力端子のあるものに接続された制御回路であっ
て、該制御回路が該ある入力端子に印加された信号に応
答して前記制御状態を形成する該制御回路と、を含む、
フィールドプログラマブル・ゲートアレイ集積回路に用
いるための論理モジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/401,835 US5633601A (en) | 1995-03-10 | 1995-03-10 | Field programmable gate array logic module configurable as combinational or sequential circuits |
| US401835 | 1995-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330943A true JPH08330943A (ja) | 1996-12-13 |
Family
ID=23589417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8052076A Pending JPH08330943A (ja) | 1995-03-10 | 1996-03-08 | 組合せ回路または順序回路として構成されうるフィールドプログラマブル・ゲートアレイ論理モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5633601A (ja) |
| JP (1) | JPH08330943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9007092B2 (en) | 2013-03-22 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9048832B2 (en) | 2013-02-13 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SE504369C2 (sv) * | 1995-05-02 | 1997-01-20 | Ericsson Telefon Ab L M | Fördröjningsanpassad klock- och datagenerator |
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| US5936426A (en) | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
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| US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7119576B1 (en) | 2000-09-18 | 2006-10-10 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| JP3613396B2 (ja) * | 2001-06-25 | 2005-01-26 | 日本電気株式会社 | 機能ブロック |
| US6777977B1 (en) * | 2002-05-01 | 2004-08-17 | Actel Corporation | Three input field programmable gate array logic circuit configurable as a three input look up table, a D-latch or a D flip-flop |
| US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
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