JPH08330969A

JPH08330969A - スループットが改善されたマルチチャンネルａ／ｄ変換器

Info

Publication number: JPH08330969A
Application number: JP8115039A
Authority: JP
Inventors: Fan Y Ma; ワイマーファン; John J Kornblum; ジェイコーンブルムジョン
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1995-05-10
Filing date: 1996-05-09
Publication date: 1996-12-13
Also published as: KR960043545A; EP0742645A3; US5617090A; EP0742645A2

Abstract

(57)【要約】【課題】本発明は、シグマ−デルタＡ／Ｄ変換器の変
換スループットを増加する方法及び装置の提供を目的と
する。【解決手段】シグマデルタ変換器２０はマルチプレク
サ２０５を介して入力チャンネル２００にプログラム自
在に接続可能な多数のタイムスロットを有する。全ての
一つの入力チャンネルの変換スループットは、少なくと
も二つのスロットを入力チャンネルに接続することによ
り増加される。８入力チャンネルの変換器８００の場
合、一つの入力の変換スループットは、２、４又は全部
で８個のタイムスロットを選択された入力チャンネルに
接続することにより、夫々２×、４×、８×に増加され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重化された入力
を有するアナログ／ディジタル（Ａ／Ｄ）変換器に係
り、特に、多重化された入力を有するシグマ−デルタＡ
／Ｄ変換器に関する。

【０００２】

【従来の技術】殆どの産業用制御システムにおいて、低
い信号帯域又は適当な信号帯域を有する高精度及び高分
解のＡ／Ｄ変換器が必要である。多くの場合、シグマ−
デルタＡ／Ｄ変換器によって、この要求に対する費用効
率の良い解決策が得られる。典型的な応用において、一
つのＡ／Ｄ変換器だけがマルチプレクサを介して数個の
外部入力チャンネルに接続される。産業用制御システム
において、アナログ信号の変換と関係した一つの問題
は、５０乃至６０Ｈｚの線路ノイズのフィルタリングで
ある。変換器の個々のチャンネルのスループットは線路
ノイズの除波により悪影響を受ける。

【０００３】従来技術の高精度かつ高分解能のシグマ−
デルタＡ／Ｄ変換器は、多数の外部信号を受けるマルチ
プレクサを有する。かかるＡ／Ｄ変換器の典型的な一例
は米国特許第５，３４５，２３６号明細書に記載され、
その米国特許は、線路ノイズを除波し変換器のスループ
ットを増加するため平均化を使用する多重化されたシグ
マ−デルタＡ／Ｄ変換器を開示している。従って、Ａ／
Ｄ変換器は、高周波ノイズのフィルタリングを低周波
（５０／６０Ｈｚ）線路ノイズから分離し、高周波ノイ
ズはディジタルローパスフィルタによって別個に除去さ
れる。５０／６０Ｈｚの線路ノイズは、各入力チャンネ
ルの平均化によって除去される。平均化は、典型的な５
０／６０Ｈｚの線路ノイズサイクルの間に行われる。外
部チャンネルが各４分の１メインサイクル（a guarter
mains cycle)中に少なくとも１回サンプリングされる限
り、線路ノイズは、サンプリングされた各外部入力チャ
ンネルから平均化される。このような方法で、高周波ノ
イズは一つのフィルタによって除去され、かつ、変換演
算が線路ノイズによって画成された包絡線内、即ち、５
０／６０Ｈｚで行われる限り、５０／６０Ｈｚの線路ノ
イズは演算の平均化によって除去される。

【０００４】

【発明が解決しようとする課題】かかるシステムの一つ
の欠点は、あらゆる所定のチャンネルの全体のスループ
ットが２４０Ｈｚ、即ち、６０Ｈｚ線路の１サイクル中
に４回の変換、或いは、５０Ｈｚ線路ノイズに対し２０
０Ｈｚに制限されることである。より高いスループット
を有することが屡々望まれるが、従来技術の装置は４分
の１メインサイクル中に各チャンネルを均等にサンプリ
ングする条件によって制限される。

【０００５】本発明は、シグマ−デルタＡ／Ｄ変換器の
変換スループットを増加する方法及び装置の提供を目的
とする。

【０００６】

【課題を解決するための手段】本発明によれば、変換ス
ループットは、外部チャンネルに選択的に接続可能な多
数の内部タイムスロット変換チャンネルを設けることに
より増加される。変換走査は、全内部タイムスロットの
１回の完全な変換である。使用された全部の外部チャン
ネルよりは少ない数の内部タイムスロットチャンネルが
全て変換走査中に使用され、変換される。従って、二つ
以上の内部タイムスロット変換チャンネルが同一の外部
チャンネルに結合される。

【０００７】本発明は、第１の個数の外部チャンネルに
選択的に接続可能な第１の個数の内部タイムスロット変
換チャンネルを有するアナログ／ディジタル変換器の入
力チャンネルのスループットを増加する方法であって、
上記第１の個数の内部タイムスロット変換チャンネルよ
りも少ない内部タイムスロット変換チャンネルの整数個
の組を選択する段階と；４分の１メインサイクル中に少
なくとも１回各組をサンプリングする段階とからなる方
法を含んでいる。

【０００８】線路ノイズ除去の文脈におけるＡ／Ｄ変換
器のスループットは、実際上、各４分の１メイン周期の
間に変換可能な外部チャンネルの数によって制限され
る。例えば、８個の外部チャンネルと８個の内部タイム
スロットチャンネルがあり、各内部タイムスロットチャ
ンネルが別々の外部チャンネルに接続されている場合、
所定の６０Ｈｚのサイクル中に全部で８個の外部チャン
ネルが４回変換される。しかし、最初の４個の内部タイ
ムスロットチャンネルが最初の４個の外部チャンネルに
接続され、次の４個の内部タイムスロットチャンネルの
組が同一の４個の外部チャンネルに接続された場合、各
外部チャンネルは、所定の変換走査中に、２個の内部タ
イムスロットチャンネルによってサンプリングされる。
従って、４個の外部チャンネルは、通常のスループット
で２回サンプリングされる。そのため、外部チャンネル
の半分が変換サイクル中に２回サンプリングされた場
合、スループットは２倍で増加する。全部で８個の内部
タイムスロットによって外部チャンネルの中の２個だけ
がサンプリングされた場合、スループットは４倍で増加
する。最後に、外部チャンネルの中の１個だけが全部の
内部チャンネルによってサンプリングされた場合、スル
ープットは８倍で増加する。

【０００９】本発明の目的及び利点は、全部には満たな
い数の変換のための外部チャンネルを選択し、一方、全
部の内部チャンネルに対し依然として変換を行うことに
より、多数の外部チャンネルのスループットが完全な整
数倍で増加されることである。多数のＡ／Ｄ変換の応用
では８個のチャンネルの全部が変換されることは要求さ
れないので、上記の特徴が屡々望まれる。しかし、従来
技術の装置は、上記各外部チャンネルに結合された内部
タイムスロットを有する。一方、本発明によれば、内部
タイムスロットと外部チャンネルの間にプログラム可能
な接続が得られる。

【００１０】更に、本発明には、８個の入力チャンネル
と；タイムスロット内にアナログ信号をサンプリング
し、サンプリングされた信号をディジタル信号に変換す
る８個のタイムスロットと；各タイムスロットが他の組
と同一数の内部タイムスロットを有し、上記入力チャン
ネルの一つに結合され、好ましくは、４分の１メインサ
イクル中に等間隔にされたタイムスロットの組を生成す
るため、少なくとも一つのタイムスロットを選択された
入力チャンネルにプログラム自在に結合する手段とから
なるシグマデルタアナログ／ディジタル変換器が含ま
れる。

【００１１】

【発明の実施の形態】以下、添付図面を参照して本発明
を説明する。図１にはアナログ信号１００が供給される
シグマデルタ変換器１０が示されている。アナログ振幅
を表わす１ビットのデータストリーム１２０を生成する
ため、上記信号は、閉じたフィードバックループ中でア
ナログ信号１００に収束する基準レベルと変調器１１０
内で比較される。１ビットのデータストリームは、次い
で、量子化ノイズ及び他の内部的に発生されたノイズを
除去するためディジルフィルタ１３０を通過する。米国
特許第５，３４９，３５２号明細書によれば、クロック
１４０の適当な選択により、ディジタルフィルタ１３０
のノッチが線路ノイズの周波数（５０又は６０Ｈｚ）で
得られ、かつ、誘導及び容量性結合により捕捉された通
常の交流線路ノイズが抑制される。ノイズの除去に加え
て、ディジタルフィルタは、１ビットの入力データスト
リームを高いサンプリングレートで取得し、より低いサ
ンプリングレートのＮビットデータに間引きする。ディ
ジタルインタフェース１５０はディジタルフィルタ１３
０の出力をマイクロプロセッサ又はマイクロコントロー
ラに与える。

【００１２】シグマデルタ変換器の動作理論は周知であ
る。本質的に、入力信号はフィードバックループ内の簡
単な１ビット比較器を用いて当該最大の入力周波数より
も何倍も大きい周波数でサンプリングされる。量子化ノ
イズは、本質的に広帯域白色ノイズであるが、ノイズの
底値が低い方の周波数で著しく低減され、かつ、当該範
囲外の高い方の周波数で増加されるよう、変調器で行わ
れる積分によって成形される。ディジタルフィルタ１３
０は、上記高い方の周波数のノイズをフィルタで除去
し、関心のある低周波数でより大きい信号分解能を生じ
る。実際のＳＮ比及び歪みの特性は、オーバーサンプリ
ングレートと変調器の積分の次数の両方の関数である。
特定の最大入力信号の周波数及び変調器に対し、得られ
た量子化ノイズはより広い帯域幅に亘って拡散され、ノ
イズの成形の影響がない場合でさえ、サンプリングレー
トが２倍される毎に理論的に３ｄＢのダイナミックレン
ジが得られるので、変換器の分解能はより大きいオーバ
ーサンプリングによって増加させることが可能である。
２次の変調器の場合、サンプルレートを２倍にする毎
に、１５ｄＢの理論的なダイナミックレンジの改良が期
待される。

【００１３】低周波の測定応用のための従来のシグマデ
ルタ変換器の典型的な周波数スペクトルは、サンプリン
グレートｆｍに関し図２に表わされている。１ビットの
シグマデルタ比較器の利用可能な帯域幅は、ナイキスト
のサンプリング定理に基づくｆｍ／２である。シグマデ
ルタ変換器の分解能に対するオーバーサンプリングレー
トのトレードオフにおいて、効率的なサンプリングレー
トｆｓは、通常の連続近似レジスタ（ＳＡＲ）変換器の
ような極めて従来形の手段で信号がサンプリングされた
場合に、関心のある最大入力信号に対し所望の分解能が
得られる周波数を表わしている。入力信号の帯域幅ｆｂ
は、フィルタからの最小の信号の減衰が存在すべき変換
器の利用可能なレンジを定める（ｆｂは、通常、−３ｄ
Ｂ下方の点として選択される）。

【００１４】例えば、図３の（Ａ）には、シャープなロ
ールオフ特性を備えた有限インパルス応答（ＦＩＲ）フ
ィルタが示されている。このフィルタは、クリスタルセ
ミコンダクター(Crystal Semiconductor) のＣＳ５５０
１形シグマデルタＡ／Ｄ変換器に使用され、クロック水
晶が４．０９６ＭＨｚのとき、ｆｂは略１０Ｈｚであ
る。上記クロックレートの場合、ＣＳ５５０１形フィル
タは、データ入力又は基準電圧ピンの何れかに到来する
信号に６０Ｈｚで略５５ｄＢの除波を行う。５Ｈｚのｆ
ｂに関し、６０Ｈｚの除波は９０ｄＢよりも上まで増加
する。

【００１５】別の例として、図３の（Ｂ）において、ア
ナログデバイシズ(Analog Devices)のＡＤ７７１２のフ
ィルタ特性が示されている。ＡＤ７７１２は、簡単な実
装で許容可能なｆｂ及び６０Ｈｚノイズ除波を得るた
め、（ｓｉｎｘ／ｘ）³又はｓｉｎｃ³の櫛形フィル
タを使用する。Ｎ段を有する櫛形フィルタは：Ｈ（ｆ）＝〔ｓｉｎ（π ｆ／Ｆ）／（π ｆ／Ｆ）〕
^N で近似的に表わされる周波数応答の振幅を有し、式中、
ｆは周波数変数であり、Ｆは櫛形フィルタの第１のノッ
チ周波数である。

【００１６】第１のノッチ周波数が交流線路周波数の整
数の分割になるよう特定のクロックで動作する櫛形フィ
ルタを設計することにより、交流線路ノイズの除波を非
常に大きくすることが可能である（米国特許第５，３４
９，３５２号明細書を参照のこと）。フィルタの−３ｄ
Ｂ下方の点は、有害な信号の減衰を伴うことなく、利用
可能な周波数レンジを設定する。Ｆ＝６０Ｈｚ及びＮ＝
１の櫛形に対し、−３ｄＢ下方の点はｆ＝２６．５Ｈｚ
である。従って、２６Ｈｚまでの信号帯域幅で徐々に変
化する温度又は圧力のような直流信号を有害な信号の減
衰を伴うことなく変換することが可能である。

【００１７】図４には、選択用のマルチプレクサ２０５
に入力信号２００が供給された好ましい一実施例のシグ
マデルタ変換器２０が示されている。変調器２１０は、
選択された信号の振幅を表わす１ビットのディジタルデ
ータストリーム２２０をディジタルフィルタ２３０に供
給する。しかし、上記アーキテクチャーにおいてディジ
タルフィルタ２３０は、量子化ノイズ及び他の比較的高
い周波数（１００Ｈｚ以上）の内部的に発生されたノイ
ズを除波するためだけに設計されている。次いで、ディ
ジタルフィルタ２３０の出力は、個々のチャンネルの最
後の４Ｎ個の変換が累積されたデータチャンネルレジス
タ２５０のバンクへ供給するためマルチプレクサ２４０
に供給される。各チャンネルに対し、１チャンネル当た
りで交流線路ノイズを除去するためデータが平均化さ
れ、外部及び内部ノイズの両方に対しフィルタリングさ
れた最終的なディジタル信号は、ディジタルインタフェ
ース２６０を介してマイクロプロセッサで利用可能にな
る。

【００１８】図４を参照すると、コントローラ２８０
は、マルチプレクサ入力制御ライン２８２を介してマル
チプレクサ２０５へ入力するため制御信号を制御バス２
８１に出力する。制御ライン２８２上の制御信号は、外
部チャンネルＸ１−ＸＮの中で変換のため選択すべきチ
ャンネルを示す。所定の変換走査中にスループットを増
加させることが望ましい場合、選択された外部チャンネ
ルの数は内部チャンネルの数よりも少ない。表１を参照
すると、選択された外部チャンネルの数に依存して、所
定の４分の１メインサイクル中、外部チャンネルを少な
くとも１回の変換のため選択してもよい。従って、Ｎ
_setが６であるように選択された場合、選択された各外
部チャンネルは、８個のサンプルの移動平均と４８０Ｈ
ｚのスループットを得るため、各４分の１メインサイク
ル中に２回変換される。６チャンネルからなる組に対
し、各チャンネルは４分の１メインサイクル中に２回変
換する必要がある。一方、スループットを７倍で増加さ
せることが望まれるならば、７個のタイムスロットが一
つの外部チャンネルに割り当てられる。上記と同様に、
外部チャンネルは各４分の１サイクル中に７回サンプリ
ングされ、４回の４分の１メインサイクルが存在するの
で、移動平均が２８になり、スループットは１６８０Ｈ
ｚである。本発明の場合、タイムスロットの数を外部チ
ャンネルと同一の個数に選択可能である。

【００１９】図５には、８チャンネル多重化シグマデル
タ変換器８００の第２の好ましい実施例が簡単化された
ブロック形式で示されている。変換器２０と変換器８０
０に共通の素子は、図４の素子と同じ参照番号が付けら
れている。図４のマルチプレクサ２４０は、図５の較正
及び平均化プロセッサ２４１の形で表われることに注意
が必要である。図５の変換器は、５０Ｈｚの線路ノイズ
に対し約６２５マイクロ秒、或いは、６０Ｈｚの線路ノ
イズに対し５２０マイクロ秒の間隔中、８個の各入力を
順次サンプリングする。これにより、変調器２１０のサ
ンプリング周波数が１Ｈｚであるとき、プロセッサ２４
１においてフィルタ２３０の個々の出力を計算し平均化
するため、１チャンネル当たり５００個以上のサンプル
が得られる。

【００２０】各サンプリングの最後で、マルチプレクサ
２０５は、別のチャンネルに切り替わり、このチャンネ
ルに対しサイクルが繰り返される。フィルタ２３０は５
００個のデータのサンプル入力につき１個しか出力が得
られないので、フィルタ２３０は５００の倍率（１ＭＨ
ｚから２０００Ｈｚまで）でサンプリングレートを間引
いた点に注意が必要である。

【００２１】各チャンネルの入力は、端子ＲＥＦＬＯ
及びＲＥＦＨＩの電圧によって定められた電圧のレン
ジ内であればよいので、多数のビットの出力を、出力の
前に偏位させ、かつ、スケーリングすることが可能であ
る。例えば、正及び負の入力がある場合、２の補数の出
力形式が都合良い。かかる較正は、レジスタ２７０に較
正値をロードするためインタフェース２６０を介してプ
ログラミングされる。プロセッサ２４１は、平均の計算
に加えて較正のため、レジスタ２７０の較正値を使用す
る。

【００２２】変換器８００において、エレクトロニクス
と組立は、一定又は所定の数のタイムスロットと、選択
可能又はプログラム可能な数の外部チャンネルを備えた
Ａ／Ｄ変換器８００を製造することにより、図４の変換
器２０よりも簡単化される。従って、図５をもう一度参
照すると、レジスタスタック２５０内に先入れ先出し
（ＦＩＦＯ）レジスタによって各々形成された８個のタ
イムスロットがある。変換走査中に、８個の中から選択
された任意の数のタイムスロットが変換される。従っ
て、スループットを制御するため、タイミング及び制御
装置３００は、２進の整数個の外部チャンネルＸ１−Ｘ
８を選択する。換言すると、タイミング制御装置３００
は、８、４、２又は１個の外部チャンネルを選択する。
変換は、表２乃至５に従って行われる。従って、通常の
スループットに対し、各外部チャンネルは変換走査中に
変換され、その変換結果は、ディジタル値としてスタッ
ク２５０内の先入れ先出しレジスタの中の一つに格納さ
れる。４個の外部チャンネルが選択されたとき、４個の
チャンネルは変換走査中に２回サンプリングされる。第
１のチャンネルに対する結果は先入れ先出しレジスタ１
及び５に格納され、第２のチャンネルに対する結果は先
入れ先出しレジスタ２及び６に格納され、以下同様であ
る。二つの選択されたチャンネル及び一つの選択された
チャンネルの対応するサンプリング及び記憶は、夫々、
表４及び５に表わされている。

【００２３】動作中に、ユーザは、変換用の入力チャン
ネルの数を選択し、同期シリアルインタフェースポート
２６０又は他の適当な入力手段を介して、その選択を入
力する。選択された入力チャンネルは、８個の各タイム
スロットの間にアナログ値からディジタル値に変換され
る。変換されたディジタル値はレジスタスタック２５０
の先入れ先出しレジスタに記憶される。選択された入力
チャンネルが変換される順序もプログラム可能である。

【００２４】図６には、図５の変換器で使用するための
２次の変調器２１０及びフィルタ２３０が概略的に表わ
されている。２次の変調器２１０及びフィルタ２３０
は、米国特許第５，３４５，２３６号明細書から得られ
た。クロック及びリセット回路は、簡単化のため図６か
ら省略されたことに注意が必要である。図６の変調器２
１０は以下の通り動作する。各クロック周期で、アナロ
グ加算接合点６１１は、入力信号Ｖｉｎをディジタル／
アナログ変換器（ＤＡＣ）６１２の出力の負側に加算す
る。ディジタル／アナログ変換器６１２は、１ビットの
変換器であり、＋Ｖｒｅｆ又は−Ｖｒｅｆの何れかを出
力する。アナログ積分器６１３は、加算接合点６１１の
出力を現在の合計に加算し、新しい合計を加算接合点６
１４に出力する。加算接合点６１４は、積分器６１３か
らの合計を、ＤＡＣ６１２の出力を２倍するＤＡＣ６１
５の出力の負側に加算する。アナログ積分器６１６は、
接合点６１４の出力を現在の合計に加算し、新しい合計
を比較器６１７に出力する。比較器６１７は、上記合計
をアナログの０．０と比較し、合計が非負である場合に
ディジタルの＋１を出力し、合計が負の場合にディジタ
ルの−１を出力する。比較器６１７は、＋１及び０を出
力することが可能であり、プロセッサ２４１は平均が０
ではなく１／２になるよう補償を行う。比較器６１７の
出力は、ＤＡＣ６１２及びＤＡＣ６１５に帰還される。
上記負帰還によって、積分器６１３及び６１６内のアナ
ログの合計の大きさは２Ｖｒｅｆ未満に保たれる。アナ
ログ積分器及びディジタル累算器が使用され、フィルタ
には乗算がなく、メモリから読み出されるべき記憶され
た係数もない点に注意する必要がある。

【００２５】比較器６１７の出力はディジタルフィルタ
２３０によってフィルタリングされ、ディジタルフィル
タ２３０は、ディジタル累算器６２２に供給するインバ
ータ６２１と、出力ディジタル累算器６２４によって累
算されるべき累算器６２２及び比較器６１７の出力を結
合するディジタル加算接合点６２３とを含む。累算器６
２２内の合計は、リセットからＭクロック周期後に−Ｍ
と＋Ｍの範囲にあるので、加算接合点６２３への出力は
多数のビットである。同様に、累算器６２４内の合計
は、リセットからＭクロック周期後に−Ｍ（Ｍ−１）／
２と＋Ｍ（Ｍ−１）／２の範囲にある。積分器６１３及
び６１６は、都合良くスケーリングされた利得を有し、
この例の場合、累算器６２２及び６２４は対応するスケ
ーリングを有するべきであることに注意する必要があ
る。実際上、２次の変調器を用いる場合、各積分器６１
３及び６１６に対し１／２の利得が都合良い。Ｖｉｎの
大きさは、Ｖｒｅｆを基準電圧とした場合、−Ｖｒｅｆ
／２乃至＋Ｖｒｅｆ／２の範囲にあると考えられる。フ
ィルタ２３０の二つのディジタル累算器は、変調器２１
０の二つのアナログ積分器に対応し、フィルタ２３０は
変調器２１０と“並列に”動作する。リセット時に、積
分器及び累算器は全て０（アナログ又はディジタル）に
設定されるので、Ｍクロック周期後、積分器６１３内の
アナログの合計は：ｊ＝０，１，．．．Ｍに対する和 ΣＶｉｎ（ｊ）−Ｃ（ｊ）Ｖｒｅｆであり、式中、Ｖｉｎ（ｊ）はｊ番目のクロック周期の
開始の入力信号であり、Ｃ（ｊ）は比較器６１７の出力
（＋１又は−１）である。同様に、Ｍクロック周期後の
対応する累算器６２２内の合計は：ｊ＝０，１，．．．Ｍに対する和 Σ−Ｃ（ｊ）である。積分器６１３及び累算器６２２の利得は簡単化
のため省略した。同様の形式で、積分器６１６内のアナ
ログの合計は：ｋ＝０，１，．．．ｊ；及びｊ＝０，１，．．．Ｍに対
する２重和 Σ〔ΣＶｉｎ（ｋ）−Ｃ（ｋ）Ｖｒｅｆ〕−Ｃ（ｊ）Ｖ
ｒｅｆであり、対応する累算器６２４内のＤ（Ｍ）と呼ばれる
ディジタルの合計は：ｋ＝０，１，．．．ｊ；及びｊ＝０，１，．．．Ｍに対
する２重和Ｄ（Ｍ）＝Σ〔Σ−Ｃ（ｋ）〕−Ｃ（ｊ）である。従って、積分器６１６内の合計は、累算器６２
４内の和の項：ｋ＝０，１，．．．ｊ；及びｊ＝０，１，．．．Ｍに対
する２重和 ΣΣＶｉｎ（ｋ）＋Ｄ（Ｍ）Ｖｒｅｆで表わすことができる。

【００２６】Ｖｉｎは緩やかに変化するが６０Ｈｚのノ
イズを伴うので、積分及び累算の総時間が小さい場合、
例えば、５００マイクロ秒の場合、ＶｉｎはＭクロック
の周期の間で本質的に一定であることに注意する必要が
ある。従って、Ｖｉｎが一定の場合、総和の中のＶｉｎ
（ｋ）の係数と、積分器６１６内の合計は、累算器６２
４内の合計の項：ＶｉｎＭ（Ｍ−１）／２＋Ｄ（Ｍ）Ｖｒｅｆとして表わすことができる。

【００２７】しかし、積分器６１６の合計は、負帰還に
起因して高々２Ｖｒｅｆの大きさしかなく、Ｍ（Ｍ−
１）／２はＭ²に従って増加するので、Ｄ（Ｍ）もＭ²
に従って増加し、Ｖｉｎは、−Ｄ（Ｍ）Ｖｒｅｒ／〔Ｍ
（Ｍ−１）／２〕によって近似される。積分器６１６内
の合計は、本質的に近似誤差であり、丁度量子化ノイズ
である。従って、近似誤差はＭ^-2のように減少する相対
的な大きさを有する。これは、１６ビットの分解能を得
るためには、Ｍがおおよそ２５６乃至５１２サンプルを
表わす２⁸乃至２⁹であるべきことを意味する。勿論、
積分の利得係数によって、この値が幾分変化することは
含意されている。変調器のサンプリングレートｆｍが
２．５６乃至５．１２ＭＨｚである場合、２５６乃至５
１２個のサンプルが１００マイクロ秒内に得られる。こ
れにより、６０Ｈｚの線路周波数の１周期中に８個の各
チャンネルから２０個のフィルタリングされた出力サン
プルを発生させることが可能になる。従って、プロセッ
サ２４１は、２０個のフィルタ出力を平均化することに
より、６０Ｈｚの線路ノイズと、数倍の高調波の除波を
保証し得る。或いは、プロセッサ２４１によって４個の
サンプルだけを平均化することによって、より多数のチ
ャンネル、又は、より高い分解能を使用することが可能
である。変調器２１０内の直列した３個のアナログ積分
器と、フィルタ２３０内の対応する３個のディジタル累
算器のようなより高い次数の変調器及びフィルタによっ
て、より高い分解能が得られることに注意する必要があ
る。上記と同一の分析は５０Ｈｚの電源線路周波数の場
合にも当てはまる。

【００２８】サレー(Saleh) による参照特許出願明細書
に記載されたような変換器クロックの交流電源線路周波
数との同期を、図４及び５の実施例に適用してもよい。
これは、レジスタ２５０内の平均化又はプロセッサ２４
１による交流電源線路ノイズの除波を保証する。線路ノ
イズの除波を実現するため平均化を用いる考え方によっ
て、外部チャンネルの数を犠牲にして増加したスループ
ットが得られる。８個の各入力チャンネルが別個のタイ
ムスロットに結合されたＡ／Ｄ変換器２０又は８００に
おいて、線路周波数の各サイクルに対し４個のサンプル
／チャンネルが得られる、即ち、一つのチャンネルサン
プルが各４分の１サイクル中に得られるので、４×（４
倍の）線路周波数のスループットの増加が得られる（図
７を参照のこと）。本発明によりスループットの改良方
法が提供されるので、線路の除波を維持すると共に、よ
り多数のサンプル／チャンネルを得ることが可能であ
る。

【００２９】変換器２０又は８００の変換速度は、各４
分の１メイン周期中に変換され得るチャンネルの数Ｎ
_max＝ｆｌｏｏｒ〔Ｔ_line／（４×Ｔ_conv）〕に制限を
設定し、式中、ｆｌｏｏｒ〔Ｘ〕はＸを超えない最大の
整数を表わし、線路ノイズ除波で多重化され得る最大の
チャンネル数である（図８を参照のこと）。ある方法に
よれば、各４分の１メインサイクルの開始で同期させら
れた組の最初のチャンネルで順次にチャンネルが変換さ
れる。組（Ｎ_set）内のチャンネルの数は、一つの４分
の１メインサイクル内に組み込み得る最大のチャンネル
数よりも少ない点に注意する必要がある。上記方法は動
作するが、使用されたチャンネル数（Ｎ_ch）とは無関係
に各チャンネルのスループットを４×メイン周波数に制
限する。

【００３０】本発明によれば、Ｎ_setを減少させ、か
つ、上記組の最初のチャンネルを４分の１メインサイク
ルの整数の分割の開始に対し同期させることによりチャ
ンネルのスループットが増加する。例えば、各チャンネ
ルのスループットをＮ_xだけ増加させるため、上記組の
最初のチャンネルは４分の１メインサイクルの１／Ｎの
開始に同期される必要がある。最後の４Ｎ個のサンプル
の移動平均は、線路ノイズの除波がなされた出力を構成
する。本質的に、Ｎが増加するにつれて、４分の１メイ
ンサイクルの１／Ｎ内に組み込み得るチャンネル数は減
少するので、Ｎ_se _tは減少する（図１０を参照のこ
と）。均等な時間のサンプリングを維持するため同期が
要求されることに注意する必要がある。ハードウェア実
装の場合、このため、Ｎ及びＮ_setを記憶し、かつ、チ
ャンネルサンプルのタイミング及び移動平均の除数をそ
れに従って調節する必要があるので、非常に複雑化す
る。

【００３１】表１には、ｆ_LINE＝６０Ｈｚ、Ｔ_conv＝１
／３０００に対し、上記方法を用いたスループットの増
加が示されている。

【００３２】

【表１】

【００３３】本発明の一般的な実装は、高いスループッ
トのモードにおいて最後の４Ｎ個の移動平均を取る実際
的な必要性は存在しない点に注意することによって簡単
化される。更に、殆どのＡ／Ｄ変換の応用において、全
ての入力チャンネルの使用が必要とされることはなく、
かつ、殆どのＡ／Ｄ変換器（変換器２０、８００を含
む）は８個の入力チャンネルを有することに更に注意が
必要である。サンプルの時間的関係から、最後の４個の
対応するサンプルの平均が使用されたままである（図１
１を参照のこと）。上記対応するチャンネルのサンプル
は、次の（Ｎ−１）個のチャンネルのサンプルを飛ばす
ことにより得られる。上記例の場合、変換器は高いスル
ープットの線路除波されたチャンネルのサンプルのスト
リームを生成し、ユーザは各チャンネルに対応する適当
な出力サンプルを取得する。

【００３４】上記の考え方は、Ｎ_ch個のチャンネルが各
チャンネルの最後の４個のサンプルの平均を取るハード
ウェアを用いて４分の１メインサイクル内で均等に時間
的なサンプリングをされる方法に使用されている。全て
のチャンネルに区別がつくとき、即ち、全てのチャンネ
ルが別々の外部チャンネルに接続されているとき、各チ
ャンネルのスループットは、１×である。二組のチャン
ネルが存在する場合（２×Ｎ_set＝Ｎ_ch）、スループッ
トは２倍になる。同一の外部チャンネルが全ての内部チ
ャンネルに接続された極端な例の場合、スループットは
Ｎ_ch×（Ｎ＝Ｎ _ch）である。もし、Ｎ_chが２のべき乗で
あるならば、スループットの２進の増加量が得られるこ
とに注意が必要である。かかる実装例の場合、スループ
ットのレートの増加は、あるレートに制限され、即ち、
Ｎは任意の整数ではない（図１２を参照のこと）。この
実装例の利点は、スループットの増加モードとは無関係
に同一のハードウェア及びタイミングが使用されること
である。このことが以下の表に示されている。内部チャ
ンネルの区別は間違いを生じる場合があるので、外部チ
ャンネルは多数の内部チャンネルには接続されていな
い。以下の表は、内部チャンネルのタイムスロットが利
用される方法を基本的に示し、（表３に示されたよう
に）チャンネル１がスロット１及び５に割り当てられた
とき、同じチャンネル１の接続が使用される。

【００３５】

【表２】

【００３６】

【表３】

【００３７】

【表４】

【００３８】

【表５】

【００３９】シグマデルタ変換器２０は、マルチプレク
サ２０５を介して入力チャンネル２００にプログラム自
在に接続し得る多数のタイムスロットを有する。あらゆ
るチャンネルの変換スループットは、少なくとも２個の
タイムスロットを入力チャンネルに接続することにより
増加される。８個の入力チャンネルの実施例の変換器８
００に対し、１個の入力の変換のスループットは、２、
４又は全部で８個のタイムスロットを選択された入力チ
ャンネルに接続することにより、夫々、２×、４×又は
８×で増加され得る。

【図面の簡単な説明】

【図１】低周波測定に使用される周知のシグマデルタ変
換器のアーキテクチャーのブロック図である。

【図２】従来のシグマデルタアーキテクチャーの典型的
な周波数スペクトルを示す図である。

【図３】（Ａ）は、線路ノイズを除去するため“ブリッ
クウォール(brick wall)”有限インパルス応答フィルタ
が使用されたときの通過帯域スペクトルを表わす図であ
り、（Ｂ）は、線路ノイズを除去するためＳ／Ｂ（ｓｉ
ｎｘ／ｘ）³櫛形フィルタが使用されたときの通過帯
域スペクトルを表わす図である。

【図４】第１の好ましい実施例のシグマデルタ変換器の
アーキテクチャーを表わす図である。

【図５】第２の好ましい実施例のシグマデルタ変換器の
アーキテクチャーを表わす図である。

【図６】図５の変換器で使用するための変調器及びフィ
ルタを表わす図である。

【図７】線路周波数の信号を減衰し得る平均化された結
果を提供する波形のサンプリングを示す図である。

【図８】４文の１メインサイクル内のｎ個のチャンネル
に対する変換時間の制限の波形を表わす図である。

【図９】Ｔ／４秒毎に始まるよう同期させられたｎ個の
チャンネルの波形を表わす図である。

【図１０】Ｔ／８秒毎に始まるよう同期させられたチャ
ンネル変換の波形を表わす図である。

【図１１】移動平均中に４個のサンプルがある２倍のチ
ャンネルスループットの波形を表わす図である。

【図１２】Ｔ／３２秒毎に始まるよう同期させられたチ
ャンネル変換の波形を表わす図である。

【符号の説明】

１０，２０シグマデルタ変換器１００アナログ信号１１０，２１０変調器１２０，２２０データストリーム１３０，２３０ディジタルフィルタ１４０クロック１５０，２６０ディジタルインタフェース２００入力信号２０５，２４０マルチプレクサ２４１較正及び平均化プロセッサ２５０レジスタスタック２７０レジスタ２８０コントローラ２８１制御バス２８２制御ライン３００タイミング及び制御装置６１１，６１４，６２３加算接合点６１２，６１５ディジタル／アナログ変換器６１３，６１６積分器６１７比較器６２１インバータ６２２，６２４累算器８００多重化シグマデルタ変換器

Claims

【特許請求の範囲】

【請求項１】第１の個数の外部チャンネルに選択的に
接続可能な第１の個数の内部タイムスロット変換チャン
ネルを有するアナログ／ディジタル変換器の入力チャン
ネルのスループットを増加する方法であって、上記内部タイムスロット変換チャンネルの上記第１の個
数よりも少ない整数個の組の内部タイムスロット変換チ
ャンネルを選択する段階と；４分の１メインサイクル中
に上記各組を少なくとも１回サンプリングする段階とか
らなる方法。
【請求項２】４分の１メインサイクル中に上記タイム
スロットの間隔を変える段階と；上記変換器のスループ
ットを増加するため上記内部タイムスロットの組の個数
を削減する段階と；Ｎがスループットの整数の増加量を
表わすとき、好ましくは、上記組の中の４Ｎ個の移動平
均を得る段階とを更に有する請求項１記載の方法。
【請求項３】上記各組の最初の内部タイムスロットを
上記４分の１メインサイクルの整数の分割と同期させる
段階を有し、Ｎがスループットの整数の増加量を表わすとき、上記整
数の分割は、好ましくは、１／Ｎである請求項１又は２
記載の方法。
【請求項４】アナログ値からディジタル値へ変換する
ための入力を受ける複数の外部チャンネルを設ける段階
と；外部チャンネルのアナログ信号をディジタル信号に
変換する等間隔の複数の内部タイムスロットチャンネル
を設ける段階と；各組が別々の外部チャンネルに接続さ
れた少なくとも一つの内部チャンネルの組を形成するた
め、少なくとも一つの上記内部タイムスロットチャンネ
ルを上記外部チャンネルの一つに選択的に接続する段階
と；各４分の１メインサイクル中に少なくとも１回上記
各組を変換する段階とからなる、アナログ／ディジタル
変換器で選択されたチャンネルのスループットを増加す
る方法。
【請求項５】上記組の個数は上記外部チャンネルの個
数以下であり、スループットは上記組の個数の整数の減少量に対応する
整数の個数で増加し、或いは、一組の中の内部タイムス
ロットの個数はスループットの増加につれて増加する請
求項４記載の方法。
【請求項６】あらゆる一つの外部チャンネルに対する
スループットは、上記内部タイムスロットチャンネルの
個数に対応する最大の数まで整数倍で増加し、或いは、
内部タイムスロットの個数を削減し、かつ、一つの外部
チャンネルに接続された内部タイムスロットの個数を増
加することにより、該一つの外部チャンネルのスループ
ットを整数倍で増加し、各４分の１メインサイクル中に各タイムスロットを少な
くとも１回サンプリングする段階を更に有する請求項４
又は５記載の方法。
【請求項７】メインサイクル中に等間隔の偶数の回数
で各タイムスロットをサンプリングする段階、又は、増加したスループットの整数倍に比例した整数の
多数の回数で各タイムスロットをサンプリングする段
階、或いは、線路ノイズ補正されたディジタル出力を発生す
るため上記タイムスロットの組の移動平均を取る段階を
更に有する請求項６記載の方法。
【請求項８】８個の入力チャンネルと、タイムスロット中にアナログ信号をサンプリングし、サ
ンプリングされた上記信号をディジタル信号に変換する
８個のタイムスロットと、他の組と同一個数の内部タイムスロットを有し、かつ、
各々が該入力チャンネルの一つに接続され、好ましく
は、４分の１メインサイクル中に等間隔にされたタイム
スロットの組を生成するため、少なくとも一つのタイム
スロットを選択された入力チャンネルにプログラム自在
に接続する手段とからなるシグマデルタアナログ／ディ
ジタル変換器。
【請求項９】４個の内部タイムスロットからなる二つ
の組は、４個の別々の入力チャンネルに夫々接続され、
或いは、好ましくは、２個の内部タイムスロットからな
る四つの組は、２個の別々の入力チャンネルに夫々接続
され、或いは、８個の内部タイムスロットからなる一つ
の組は、１個の入力チャンネルに夫々接続されている、
請求項８記載のシグマデルタアナログ／ディジタル変換
器。
【請求項１０】メインサイクルは、線路ノイズである
ノイズ信号のサイクルに対応し、上記ノイズのサイクル
は、６０Ｈｚと５０Ｈｚとからなる群より選択されたサ
イクルである請求項８又は９記載のシグマデルタアナロ
グ／ディジタル変換器。
【請求項１１】アナログ信号を搬送し、変換のため選
択可能である多数の外部チャンネルと、同一のプログラム自在の間隔を有し、外部チャンネルに
プログラム自在に接続可能であるタイムスロットと、他の組と同一個数のタイムスロットを含み、各々が別々
のチャンネルに接続された少なくとも一組のタイムスロ
ットを外部チャンネルにプログラム自在に接続するプロ
グラミング手段とからなる、シグマデルタアナログ／デ
ィジタル変換器。
【請求項１２】少なくとも２個のタイムスロットが選
択された各外部チャンネルに接続されている上記内部タ
イムスロットの個数に対応する倍率で上記外部チャンネ
ルの変換のスループットを増加すべく、上記タイムスロ
ットの間隔をプログラム自在に変える手段が、全ての上
記内部タイムスロットを上記外部チャンネルの一つに接
続するよう配置され、完全なサイクル中に該変換に対しゼロの平均を与えるた
め、選択された各チャンネルが、低周波のノイズサイク
ル中に複数の等間隔の回数で変換される、請求項１１記
載のシグマデルタアナログ／ディジタル変換器。