JPH08331757A - 過電流制限回路 - Google Patents
過電流制限回路Info
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- JPH08331757A JPH08331757A JP7135224A JP13522495A JPH08331757A JP H08331757 A JPH08331757 A JP H08331757A JP 7135224 A JP7135224 A JP 7135224A JP 13522495 A JP13522495 A JP 13522495A JP H08331757 A JPH08331757 A JP H08331757A
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Abstract
(57)【要約】
【目的】被保護半導体素子の過電流を検出して帰還制御
する時の発振を防止し得る過電流制限回路を提供する。 【構成】マルチセル構造を有する電圧駆動型のパワート
ランジスタ１０と、パワートランジスタ駆動制御信号に
応じてパワートランジスタの制御電極容量Ｃに対する充
電電流の供給出力をオン／オフ制御することによりパワ
ートランジスタの制御電極電位を制御するためのパワー
トランジスタ駆動回路１３と、パワートランジスタの電
流検出用端子１０ｂに流れる検出用電流の過電流時の電
流量を検出して出力する過電流検出回路１４と、過電流
検出回路の出力電流を折り返し、この折り返し電流に応
じてパワートランジスタ駆動回路の出力電流を引き抜く
ことによりパワートランジスタの制御電極電位を制御す
る制御回路１５とを具備することを特徴とする。
する時の発振を防止し得る過電流制限回路を提供する。 【構成】マルチセル構造を有する電圧駆動型のパワート
ランジスタ１０と、パワートランジスタ駆動制御信号に
応じてパワートランジスタの制御電極容量Ｃに対する充
電電流の供給出力をオン／オフ制御することによりパワ
ートランジスタの制御電極電位を制御するためのパワー
トランジスタ駆動回路１３と、パワートランジスタの電
流検出用端子１０ｂに流れる検出用電流の過電流時の電
流量を検出して出力する過電流検出回路１４と、過電流
検出回路の出力電流を折り返し、この折り返し電流に応
じてパワートランジスタ駆動回路の出力電流を引き抜く
ことによりパワートランジスタの制御電極電位を制御す
る制御回路１５とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の過電流を
検出して保護するための過電流制限回路に係り、特にマ
ルチセル構造を有する電圧駆動型のパワートランジスタ
と同一チップ上に形成される過電流制限回路に関する。
検出して保護するための過電流制限回路に係り、特にマ
ルチセル構造を有する電圧駆動型のパワートランジスタ
と同一チップ上に形成される過電流制限回路に関する。
【０００２】
【従来の技術】図３は、集積回路（ＩＣ）に形成された
パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）の過電流制限回路の従来例を示す。図３において、
１０はマルチソース構造（第１のソース１０ａ、第２の
ソース１０ｂ）を有するＤＭＯＳ（二重拡散型）パワー
ＦＥＴであり、そのドレインは電源端子２０に接続さ
れ、第１のソース（電流出力端子）１０ａはバックゲー
トおよびＩＣの電流出力端子（外部負荷接続端子）１１
に接続されている。１２は電流出力端子１１に接続され
ている負荷回路である。
パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）の過電流制限回路の従来例を示す。図３において、
１０はマルチソース構造（第１のソース１０ａ、第２の
ソース１０ｂ）を有するＤＭＯＳ（二重拡散型）パワー
ＦＥＴであり、そのドレインは電源端子２０に接続さ
れ、第１のソース（電流出力端子）１０ａはバックゲー
トおよびＩＣの電流出力端子（外部負荷接続端子）１１
に接続されている。１２は電流出力端子１１に接続され
ている負荷回路である。
【０００３】１３はパワーＦＥＴ駆動制御信号に応じて
パワーＦＥＴのゲート容量Ｃに対する充電電流の供給出
力をオン／オフ制御することによりパワーＦＥＴのゲー
ト電位を制御するためのパワーＦＥＴ駆動回路である。
パワーＦＥＴのゲート容量Ｃに対する充電電流の供給出
力をオン／オフ制御することによりパワーＦＥＴのゲー
ト電位を制御するためのパワーＦＥＴ駆動回路である。
【０００４】２１はパワーＦＥＴの第２のソース（電流
検出用端子）１０ｂに接続され、電流検出用端子１０ｂ
に流れる検出用電流の過電流時の電流量を検出して出力
する過電流検出回路である。この過電流検出回路２１
は、パワーＦＥＴ１０の電流検出用端子１０ｂに流れる
検出用電流と基準電流源１４１の基準電流との差をと
り、上記検出用電流が基準電流を越えた過電流時の電流
量を検出して出力する電流比較回路により構成されてい
る。
検出用端子）１０ｂに接続され、電流検出用端子１０ｂ
に流れる検出用電流の過電流時の電流量を検出して出力
する過電流検出回路である。この過電流検出回路２１
は、パワーＦＥＴ１０の電流検出用端子１０ｂに流れる
検出用電流と基準電流源１４１の基準電流との差をと
り、上記検出用電流が基準電流を越えた過電流時の電流
量を検出して出力する電流比較回路により構成されてい
る。
【０００５】２２は上記電流検出回路２１の検出電流を
電圧信号に変換して出力する抵抗素子を用いた電圧変換
回路である。２３は上記抵抗素子２２の電圧出力を増幅
し、上記出力電圧に応じた電流を前記パワーＦＥＴ駆動
回路１３の出力電流を引き抜いて接地電位に流すことに
よりパワーＦＥＴ１０のゲート電位を制御する電圧増幅
回路である。
電圧信号に変換して出力する抵抗素子を用いた電圧変換
回路である。２３は上記抵抗素子２２の電圧出力を増幅
し、上記出力電圧に応じた電流を前記パワーＦＥＴ駆動
回路１３の出力電流を引き抜いて接地電位に流すことに
よりパワーＦＥＴ１０のゲート電位を制御する電圧増幅
回路である。
【０００６】上記構成において、通常動作時には、負荷
インピーダンスが例えば１２Ωであり、電源端子２０の
印加電圧が例えば１２Ｖ、パワーＦＥＴ駆動回路１３の
パルス信号入力が０Ｖと例えば５Ｖとの間で変化してそ
のパルス信号出力が０Ｖと例えば２０Ｖとの間で変化す
る。この際、パワーＦＥＴ１０のゲートに２０Ｖが印加
されている時には、パワーＦＥＴの電流出力端子１０ａ
に１Ａが流れ、その１／１０００程度（１ｍＡ程度）の
電流がパワーＦＥＴ１０の電流検出用端子１０ｂに流れ
る。
インピーダンスが例えば１２Ωであり、電源端子２０の
印加電圧が例えば１２Ｖ、パワーＦＥＴ駆動回路１３の
パルス信号入力が０Ｖと例えば５Ｖとの間で変化してそ
のパルス信号出力が０Ｖと例えば２０Ｖとの間で変化す
る。この際、パワーＦＥＴ１０のゲートに２０Ｖが印加
されている時には、パワーＦＥＴの電流出力端子１０ａ
に１Ａが流れ、その１／１０００程度（１ｍＡ程度）の
電流がパワーＦＥＴ１０の電流検出用端子１０ｂに流れ
る。
【０００７】そして、負荷短絡時などに負荷インピーダ
ンスが低下し、パワーＦＥＴ１０の出力電流が増加する
とともにおよび検出用電流が基準電流を越えた時（過電
流時）には、過電流検出回路２１と電圧変換回路２２と
電圧増幅回路２３は、パワーＦＥＴ駆動回路１３の出力
電流を引き抜いてパワーＦＥＴ１０をオフ状態にするよ
うに帰還制御することにより、パワーＦＥＴ１０を保護
する。
ンスが低下し、パワーＦＥＴ１０の出力電流が増加する
とともにおよび検出用電流が基準電流を越えた時（過電
流時）には、過電流検出回路２１と電圧変換回路２２と
電圧増幅回路２３は、パワーＦＥＴ駆動回路１３の出力
電流を引き抜いてパワーＦＥＴ１０をオフ状態にするよ
うに帰還制御することにより、パワーＦＥＴ１０を保護
する。
【０００８】しかし、上記構成の過電流制限回路は、パ
ワーＦＥＴ帰還制御経路に電圧増幅回路２３を含み、そ
の利得が大きいので、帰還制御時の制御動作が不安定に
なり、発振する場合がある。
ワーＦＥＴ帰還制御経路に電圧増幅回路２３を含み、そ
の利得が大きいので、帰還制御時の制御動作が不安定に
なり、発振する場合がある。
【０００９】図４は、図３の回路において負荷短絡状態
の時に電源端子２０に電源電圧が印加され、パワーＦＥ
Ｔ帰還制御経路の制御動作が不安定になって過電流制限
回路が発振している場合に、パワーＦＥＴ１０のドレイ
ン・ソース間電流ＩDSの波形が不安定になる様子を示
す。
の時に電源端子２０に電源電圧が印加され、パワーＦＥ
Ｔ帰還制御経路の制御動作が不安定になって過電流制限
回路が発振している場合に、パワーＦＥＴ１０のドレイ
ン・ソース間電流ＩDSの波形が不安定になる様子を示
す。
【００１０】
【発明が解決しようとする課題】上記したように従来の
過電流制限回路は、被保護半導体素子の帰還制御経路に
含まれる電圧増幅回路の利得が大きいので、被保護素子
の負荷条件によってはその過電流検出時の帰還制御時に
発振する場合があるという問題があった。
過電流制限回路は、被保護半導体素子の帰還制御経路に
含まれる電圧増幅回路の利得が大きいので、被保護素子
の負荷条件によってはその過電流検出時の帰還制御時に
発振する場合があるという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、被保護半導体素子の過電流を検出して帰還制
御する時の発振を防止し得る過電流制限回路を提供する
ことを目的とする。
たもので、被保護半導体素子の過電流を検出して帰還制
御する時の発振を防止し得る過電流制限回路を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の過電流制限回路
は、マルチセル構造を有する電圧駆動型のパワートラン
ジスタと、上記パワートランジスタ用の駆動制御信号に
応じて上記パワートランジスタの制御電極容量に対する
充電電流の供給出力をオン／オフ制御することにより上
記パワートランジスタの制御電極電位を制御するための
パワートランジスタ駆動回路と、前記パワートランジス
タの電流検出用端子に接続され、上記電流検出用端子に
流れる検出用電流の過電流時の電流量を検出して出力す
る過電流検出回路と、上記過電流検出回路の出力電流を
折り返し、この折り返し電流に応じて前記パワートラン
ジスタ駆動回路の出力電流を引き抜くことにより前記パ
ワートランジスタの制御電極電位を制御する制御回路と
を具備することを特徴とする。
は、マルチセル構造を有する電圧駆動型のパワートラン
ジスタと、上記パワートランジスタ用の駆動制御信号に
応じて上記パワートランジスタの制御電極容量に対する
充電電流の供給出力をオン／オフ制御することにより上
記パワートランジスタの制御電極電位を制御するための
パワートランジスタ駆動回路と、前記パワートランジス
タの電流検出用端子に接続され、上記電流検出用端子に
流れる検出用電流の過電流時の電流量を検出して出力す
る過電流検出回路と、上記過電流検出回路の出力電流を
折り返し、この折り返し電流に応じて前記パワートラン
ジスタ駆動回路の出力電流を引き抜くことにより前記パ
ワートランジスタの制御電極電位を制御する制御回路と
を具備することを特徴とする。
【００１３】
【作用】パワートランジスタの負荷のインピーダンスが
低下し、パワートランジスタの出力電流が増加するとと
もにおよび電流検出用電流が基準電流を越えた時（過電
流時）、これを過電流検出回路が検出し、制御回路がパ
ワートランジスタ駆動回路の出力電流を引き抜いてパワ
ートランジスタをオフ状態にするように帰還制御するこ
とにより、パワートランジスタを保護する。
低下し、パワートランジスタの出力電流が増加するとと
もにおよび電流検出用電流が基準電流を越えた時（過電
流時）、これを過電流検出回路が検出し、制御回路がパ
ワートランジスタ駆動回路の出力電流を引き抜いてパワ
ートランジスタをオフ状態にするように帰還制御するこ
とにより、パワートランジスタを保護する。
【００１４】この際、過電流検出回路と制御回路とから
なるパワートランジスタ帰還制御経路は、電流制御経路
を構成しており、電圧増幅回路を含まず、その利得が低
いので、パワートランジスタの過電流を検出して帰還制
御する時の動作が不安定にならず、過電流制限回路の発
振を防止することが可能になる。
なるパワートランジスタ帰還制御経路は、電流制御経路
を構成しており、電圧増幅回路を含まず、その利得が低
いので、パワートランジスタの過電流を検出して帰還制
御する時の動作が不安定にならず、過電流制限回路の発
振を防止することが可能になる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＩＣ化さ
れたパワーＦＥＴの過電流制限回路を示している。
に説明する。図１は、本発明の一実施例に係るＩＣ化さ
れたパワーＦＥＴの過電流制限回路を示している。
【００１６】図１において、１０はマルチソース構造
（（第１のソース１０ａ、第２のソース１０ｂ）を有す
るＤＭＯＳ型パワーＦＥＴであり、そのドレインは電源
端子２０に接続され、第１のソース（電流出力端子）１
０ａはバックゲートおよびＩＣの電流出力端子（外部負
荷接続端子）１１に接続されている。１２は上記電流出
力端子１１に接続されている負荷回路である。
（（第１のソース１０ａ、第２のソース１０ｂ）を有す
るＤＭＯＳ型パワーＦＥＴであり、そのドレインは電源
端子２０に接続され、第１のソース（電流出力端子）１
０ａはバックゲートおよびＩＣの電流出力端子（外部負
荷接続端子）１１に接続されている。１２は上記電流出
力端子１１に接続されている負荷回路である。
【００１７】１３はパワーＦＥＴ駆動制御信号に応じて
パワーＦＥＴ１０のゲート容量Ｃに対する充電電流の供
給出力をオン／オフ制御することによりパワーＦＥＴ１
０のゲート電位を制御するためのパワーＦＥＴ駆動回路
である。
パワーＦＥＴ１０のゲート容量Ｃに対する充電電流の供
給出力をオン／オフ制御することによりパワーＦＥＴ１
０のゲート電位を制御するためのパワーＦＥＴ駆動回路
である。
【００１８】１４はパワーＦＥＴの第２のソース（電流
検出用端子）１０ｂに接続されている過電流検出回路で
あり、上記電流検出用端子１０ｂに流れる検出用電流の
過電流時の電流量を検出して出力するものであり、上記
検出用電流と基準電流源１４２の基準電流との差をと
り、上記検出用電流が基準電流を越えた過電流時の電流
量を検出して出力する電流比較回路により構成されてい
る。
検出用端子）１０ｂに接続されている過電流検出回路で
あり、上記電流検出用端子１０ｂに流れる検出用電流の
過電流時の電流量を検出して出力するものであり、上記
検出用電流と基準電流源１４２の基準電流との差をと
り、上記検出用電流が基準電流を越えた過電流時の電流
量を検出して出力する電流比較回路により構成されてい
る。
【００１９】上記過電流検出回路１４の一例としては、
パワーＦＥＴ１０の電流出力端子１０ａにエミッタが接
続された第１のＮＰＮトランジスタＱ１と、上記第１の
ＮＰＮトランジスタＱ１のコレクタと接地ノードとの間
に接続された第１の基準電流源１４１と、上記第１のＮ
ＰＮトランジスタＱ１のコレクタ・ベースに対応してベ
ース・エミッタが接続され、コレクタが接地ノードに接
続された第２のＮＰＮトランジスタＱ２と、パワーＦＥ
Ｔ１０の電流検出用端子１０ｂにエミッタが接続され、
前記第１のＮＰＮトランジスタＱ１のベースにベースが
接続された第３のＮＰＮトランジスタＱ３と、上記第３
のＮＰＮトランジスタＱ３のコレクタと接地ノードとの
間に接続された第２の基準電流源１４２とからなる。こ
こで、上記第２の基準電流源１４２に流れる基準電流と
前記第１の基準電流源１４１に流れる基準電流とはほぼ
同じになるように設計されている。
パワーＦＥＴ１０の電流出力端子１０ａにエミッタが接
続された第１のＮＰＮトランジスタＱ１と、上記第１の
ＮＰＮトランジスタＱ１のコレクタと接地ノードとの間
に接続された第１の基準電流源１４１と、上記第１のＮ
ＰＮトランジスタＱ１のコレクタ・ベースに対応してベ
ース・エミッタが接続され、コレクタが接地ノードに接
続された第２のＮＰＮトランジスタＱ２と、パワーＦＥ
Ｔ１０の電流検出用端子１０ｂにエミッタが接続され、
前記第１のＮＰＮトランジスタＱ１のベースにベースが
接続された第３のＮＰＮトランジスタＱ３と、上記第３
のＮＰＮトランジスタＱ３のコレクタと接地ノードとの
間に接続された第２の基準電流源１４２とからなる。こ
こで、上記第２の基準電流源１４２に流れる基準電流と
前記第１の基準電流源１４１に流れる基準電流とはほぼ
同じになるように設計されている。
【００２０】１５は前記過電流検出回路１４の出力電流
を折り返し、この折り返し電流に応じて前記パワーＦＥ
Ｔ駆動回路１３の出力電流を引き抜くことによりパワー
ＦＥＴ１０の制御電極電位を制御する制御回路である。
を折り返し、この折り返し電流に応じて前記パワーＦＥ
Ｔ駆動回路１３の出力電流を引き抜くことによりパワー
ＦＥＴ１０の制御電極電位を制御する制御回路である。
【００２１】上記制御回路１５は、過電流検出回路１４
の出力電流が入力し、この入力電流を折り返すＭＯＳ型
カレントミラー回路１６（本例では、パワーＦＥＴ１０
と同様の構造のＤＭＯＳＦＥＴが用いられている。）
と、上記カレントミラー回路１６の出力電流に応じた電
圧を生成してパワーＦＥＴ駆動回路１３の出力電流を引
き抜いて接地電位に流す抵抗素子１７とからなる。
の出力電流が入力し、この入力電流を折り返すＭＯＳ型
カレントミラー回路１６（本例では、パワーＦＥＴ１０
と同様の構造のＤＭＯＳＦＥＴが用いられている。）
と、上記カレントミラー回路１６の出力電流に応じた電
圧を生成してパワーＦＥＴ駆動回路１３の出力電流を引
き抜いて接地電位に流す抵抗素子１７とからなる。
【００２２】なお、上記カレントミラー回路１６は、バ
イポーラトランジスタを用いて構成してもよいが、出力
側のトランジスタはパワーＦＥＴ駆動回路１３の出力電
圧に耐える高耐圧特性を有することが望ましい。
イポーラトランジスタを用いて構成してもよいが、出力
側のトランジスタはパワーＦＥＴ駆動回路１３の出力電
圧に耐える高耐圧特性を有することが望ましい。
【００２３】上記構成において、通常動作時には、負荷
インピーダンスが例えば１２Ωであり、電源端子２０の
印加電圧が例えば１２Ｖ、パワーＦＥＴ駆動回路１３の
パルス信号入力が０Ｖと例えば５Ｖとの間で変化してそ
のパルス信号出力が０Ｖと例えば２０Ｖとの間で変化す
る。
インピーダンスが例えば１２Ωであり、電源端子２０の
印加電圧が例えば１２Ｖ、パワーＦＥＴ駆動回路１３の
パルス信号入力が０Ｖと例えば５Ｖとの間で変化してそ
のパルス信号出力が０Ｖと例えば２０Ｖとの間で変化す
る。
【００２４】この際、パワーＦＥＴ１０のゲートに２０
Ｖが印加されている時には、パワーＦＥＴの電流出力端
子１０ａに１Ａが流れ、その１／１０００程度（１ｍＡ
程度）の電流がパワーＦＥＴの電流検出用端子１０ｂに
流れる。この状態においては、パワーＦＥＴの電流検出
用端子１０ｂから過電流検出回路１４に流れ込む電流と
第２の基準電流源１４２に流れる基準電流とが平衡して
おり、過電流検出回路１４からの出力電流はなく、カレ
ントミラー回路１６はオフ状態である。
Ｖが印加されている時には、パワーＦＥＴの電流出力端
子１０ａに１Ａが流れ、その１／１０００程度（１ｍＡ
程度）の電流がパワーＦＥＴの電流検出用端子１０ｂに
流れる。この状態においては、パワーＦＥＴの電流検出
用端子１０ｂから過電流検出回路１４に流れ込む電流と
第２の基準電流源１４２に流れる基準電流とが平衡して
おり、過電流検出回路１４からの出力電流はなく、カレ
ントミラー回路１６はオフ状態である。
【００２５】これに対して、負荷短絡時などのように負
荷インピーダンスが低下し、パワーＦＥＴ１０の出力電
流および検出用電流が増加し、パワーＦＥＴの電流検出
用端子１０ｂから過電流検出回路１４に流れ込む電流が
第２の基準電流源１４２に流れる基準電流を越えた時
（過電流時）、これを過電流検出回路１４が検出し、過
電流検出回路１４からの出力電流をカレントミラー回路
１６が折り返す。この折り返し電流が抵抗素子１７に流
れることによりパワーＦＥＴ駆動回路１３の出力電流が
接地ノードに引き抜かれ、パワーＦＥＴ１０がオフ状態
にするように帰還制御される。これにより、パワーＦＥ
Ｔ１０が保護される。
荷インピーダンスが低下し、パワーＦＥＴ１０の出力電
流および検出用電流が増加し、パワーＦＥＴの電流検出
用端子１０ｂから過電流検出回路１４に流れ込む電流が
第２の基準電流源１４２に流れる基準電流を越えた時
（過電流時）、これを過電流検出回路１４が検出し、過
電流検出回路１４からの出力電流をカレントミラー回路
１６が折り返す。この折り返し電流が抵抗素子１７に流
れることによりパワーＦＥＴ駆動回路１３の出力電流が
接地ノードに引き抜かれ、パワーＦＥＴ１０がオフ状態
にするように帰還制御される。これにより、パワーＦＥ
Ｔ１０が保護される。
【００２６】この際、過電流検出回路１４とカレントミ
ラー回路１６と抵抗素子１７とからなるパワーＦＥＴ帰
還制御経路は、電流制御経路を構成しており、電圧増幅
回路を含まず、その利得が低いので、パワーＦＥＴ１０
の過電流を検出して帰還制御する時の動作が不安定にな
らず、過電流制限回路の発振を防止することが可能にな
る。また、上記パワーＦＥＴ帰還制御経路は、電流制御
を行うので、その使用素子数が少なくて構成が簡単であ
り、回路特性のパラメータの設定も容易であるという利
点がある。
ラー回路１６と抵抗素子１７とからなるパワーＦＥＴ帰
還制御経路は、電流制御経路を構成しており、電圧増幅
回路を含まず、その利得が低いので、パワーＦＥＴ１０
の過電流を検出して帰還制御する時の動作が不安定にな
らず、過電流制限回路の発振を防止することが可能にな
る。また、上記パワーＦＥＴ帰還制御経路は、電流制御
を行うので、その使用素子数が少なくて構成が簡単であ
り、回路特性のパラメータの設定も容易であるという利
点がある。
【００２７】図２は、図１の回路において負荷短絡状態
の時に電源端子２０に電源電圧が印加された場合に、パ
ワーＦＥＴ帰還制御経路の制御動作が安定に行われ、パ
ワーＦＥＴのドレイン・ソース間電流ＩDSの波形が安定
である様子を示す。
の時に電源端子２０に電源電圧が印加された場合に、パ
ワーＦＥＴ帰還制御経路の制御動作が安定に行われ、パ
ワーＦＥＴのドレイン・ソース間電流ＩDSの波形が安定
である様子を示す。
【００２８】なお、本発明の過電流制限回路は、上記実
施例のＤＭＯＳパワーＦＥＴに限らず、マルチエミッタ
構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）などを含むマルチセル構造を有する電圧駆動型
のパワートランジスタに対して適用可能である。
施例のＤＭＯＳパワーＦＥＴに限らず、マルチエミッタ
構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）などを含むマルチセル構造を有する電圧駆動型
のパワートランジスタに対して適用可能である。
【００２９】
【発明の効果】上述したように本発明の過電流制限回路
によれば、被保護半導体素子の過電流を検出して帰還制
御する時の発振を防止することができる。
によれば、被保護半導体素子の過電流を検出して帰還制
御する時の発振を防止することができる。
【図１】本発明の一実施例に係るパワーＦＥＴの過電流
制限回路を示す回路図。
制限回路を示す回路図。
【図２】図１の回路において負荷短絡状態の時に電源端
子に電源電圧が印加された場合にパワーＦＥＴのドレイ
ン・ソース間電流ＩDSの波形が安定である様子を示す波
形図。
子に電源電圧が印加された場合にパワーＦＥＴのドレイ
ン・ソース間電流ＩDSの波形が安定である様子を示す波
形図。
【図３】従来のパワーＦＥＴの過電流制限回路を示す回
路図。
路図。
【図４】図３の回路において負荷短絡状態の時に電源端
子に電源電圧が印加された場合にパワーＦＥＴのドレイ
ン・ソース間電流ＩDSの波形が不安定である様子を示す
波形図。
子に電源電圧が印加された場合にパワーＦＥＴのドレイ
ン・ソース間電流ＩDSの波形が不安定である様子を示す
波形図。
１０…マルチソース構造を有するＤＭＯＳ型パワーＦＥ
Ｔ、１０ａ…パワーＦＥＴの第１のソース（電流出力端
子）、１０ｂ…パワーＦＥＴの第２のソース（電流検出
用端子）、１１…ＩＣの電流出力端子、１２…負荷回
路、１３…パワーＦＥＴ駆動回路、１４…過電流検出回
路、１４１、１４２…基準電流源、１５…制御回路、１
６…カレントミラー回路、１７…抵抗素子、２０…電源
端子、Ｃ…パワーＦＥＴのゲート電極容量。
Ｔ、１０ａ…パワーＦＥＴの第１のソース（電流出力端
子）、１０ｂ…パワーＦＥＴの第２のソース（電流検出
用端子）、１１…ＩＣの電流出力端子、１２…負荷回
路、１３…パワーＦＥＴ駆動回路、１４…過電流検出回
路、１４１、１４２…基準電流源、１５…制御回路、１
６…カレントミラー回路、１７…抵抗素子、２０…電源
端子、Ｃ…パワーＦＥＴのゲート電極容量。
Claims (3)
- 【請求項１】 マルチセル構造を有する電圧駆動型のパ
ワートランジスタと、上記パワートランジスタ用の駆動
制御信号に応じて上記パワートランジスタの制御電極容
量に対する充電電流の供給出力をオン／オフ制御するこ
とにより上記パワートランジスタの制御電極電位を制御
するためのパワートランジスタ駆動回路と、前記パワー
トランジスタの電流検出用端子に接続され、上記電流検
出用端子に流れる検出用電流の過電流時の電流量を検出
して出力する過電流検出回路と、上記過電流検出回路の
出力電流を折り返し、この折り返し電流に応じて前記パ
ワートランジスタ駆動回路の出力電流を引き抜くことに
より前記パワートランジスタの制御電極電位を制御する
制御回路とを具備することを特徴とする過電流制限回
路。 - 【請求項２】 請求項１記載の過電流制限回路におい
て、前記過電流検出回路は、前記パワートランジスタの
電流検出用端子に接続され、上記電流検出用端子に流れ
る検出用電流と基準電流源の基準電流との差をとり、上
記検出用電流が基準電流を越えた過電流時の電流量を検
出して出力することを特徴とする過電流制限回路。 - 【請求項３】 請求項１記載の過電流制限回路におい
て、前記マルチセル構造を有する電圧駆動型のパワート
ランジスタは、マルチソース構造を有する二重拡散型の
絶縁ゲート型パワー電界効果トランジスタであり、前記
制御回路は、前記過電流検出回路の出力電流が入力し、
この入力電流を折り返すカレントミラー回路と、上記カ
レントミラー回路の出力電流に応じて前記パワートラン
ジスタ駆動回路の出力電流を流す抵抗素子とを具備する
ことを特徴とする過電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135224A JPH08331757A (ja) | 1995-06-01 | 1995-06-01 | 過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135224A JPH08331757A (ja) | 1995-06-01 | 1995-06-01 | 過電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331757A true JPH08331757A (ja) | 1996-12-13 |
Family
ID=15146725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135224A Pending JPH08331757A (ja) | 1995-06-01 | 1995-06-01 | 過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08331757A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071511A1 (ja) * | 2004-01-22 | 2005-08-04 | Rohm Co., Ltd | 過電流検出回路及びそれを備えたレギュレータ |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
| GB2549934A (en) * | 2016-04-28 | 2017-11-08 | Reinhausen Maschf Scheubeck | Junction temperature and current sensing |
| CN110336546A (zh) * | 2019-07-19 | 2019-10-15 | 电子科技大学 | 一种低功耗高速度电流比较器电路 |
-
1995
- 1995-06-01 JP JP7135224A patent/JPH08331757A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071511A1 (ja) * | 2004-01-22 | 2005-08-04 | Rohm Co., Ltd | 過電流検出回路及びそれを備えたレギュレータ |
| US7573689B2 (en) | 2004-01-22 | 2009-08-11 | Rohm Co., Ltd. | Overcurrent detecting circuit and regulator having the same |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
| CN102412794A (zh) * | 2010-09-21 | 2012-04-11 | 拉碧斯半导体株式会社 | 保护装置、互补型保护装置、信号输出装置、闩锁阻止方法以及程序 |
| US8848331B2 (en) | 2010-09-21 | 2014-09-30 | Lapis Semiconductor Co., Ltd. | Protection device, complementary protection device, signal output device, latch-up preventing method, and computer-readable medium |
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| CN110336546A (zh) * | 2019-07-19 | 2019-10-15 | 电子科技大学 | 一种低功耗高速度电流比较器电路 |
| CN110336546B (zh) * | 2019-07-19 | 2020-07-31 | 电子科技大学 | 一种低功耗高速度电流比较器电路 |
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