JPH0833440B2 - 処理パルス制御回路と方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はディジタル回路の特性を解析する装置で使用
する処理パルス制御回路に関する。

B.従来技術 最近の大規模集積（LSI）ディジタル回路の指数関数
的な増大と並行してこれらのディジタル回路の正しい動
作を試験することを目的とした多数の異なった方法が開
発されている。米国特許第4441074号は特性解析をする
ディジタル回路試験装置を開示している。この装置によ
る特性解析では、誤りを正確に見つけ、爾後の検査のた
めに記録することができる。米国特許第4510572号は極
めて複雑なディジタル回路解析装置を開示している。こ
の装置では被試験装置にある別々のノードでデータ特性
を検査することができる。従来技術によるその他の方法
の例として米国特許第4513418号、同第4534028号及び同
第4357703号がある。

本発明が対象とする従来の一般的な試験方法ではディ
ジタル・テストパターンにより装置を特性解析する。こ
のような特性解析システムについて以下簡単に説明す
る。

第2A図に示す簡略化された特性解析方法において、ク
ロックパルス（CLK）が線10を介してテストパターン発
生装置20に印加される。線10に沿って該装置に印加され
たクロックパルスのグラフを第2D図に示す。テストパタ
ーン発生装置20が出力するディジタル・テストパターン
は被試験装置（DUT）40に入力され、該装置の特性解析
を容易にする。テストパターンは２進論理値（即ち１と
０の列）の形式で線30、31、32、・・30＋Ｎに沿って出
力される。クロックパルス毎に出力されるテストパター
ンのビット数は被試験装置によって処理されるビット数
に対応する。線10に沿ってクロックパルスを受取る毎
に、第2B図に示すようにテストパターンの各行が順次出
力される。テストパターンのそれぞれの行の全シーケン
スがそのテストパターンに対応する。

線30、31、32、・・30＋Ｎに沿って出力されるテスト
パターン行は被試験装置（DUT）40の入力に供給され
る。クロックパルスは線10に沿って被試験装置40にも供
給される。線10に沿って次のクロックパルスを受取る
と、被試験装置40はその入力にあるテストパターン行を
取込む。取込まれたテストパターン行は、線10に沿って
受取ったクロックパルスと同期して被試験装置40により
処理され、それに応じて特性パターンが生成される。特
性パターンビット線50、51、52、・・50＋Ｎに沿って出
力される特性パターン行も、第2C図に示すように２進論
理値１及び０の列の形式を取る。特性パターン行中のビ
ット数は被試験装置40の種類毎に異なり、１ビットから
８ビットまで又はそれ以上の間で変化する。

第2C図には、いくつかの注目すべき点がある。先ず、
第2C図のクロックパルスのカウントＤ、Ｄ＋１、Ｄ＋２
等は、第2B図のクロックパルスのカウント１、２、３等
に対応する。Ｄは、最初の特性パターン行が被試験装置
40から現われるのに要するクロックパルスの数に対応す
る遅延時間である。この遅延が生じるのは、テストパタ
ーン行を被試験装置40に入力するのにいくつかのクロッ
クパルスを要し、被試験装置40がテストパターン行を処
理し特性パターン行を出力するのに更にいくつかのクロ
ックパルスを要するからである。

被試験装置40から特性パターンビット線50、51、52、
・・50＋Ｎに沿って出力される特性パターン行は、同じ
く線10からクロック入力を供給される特性記録装置60の
入力に供給される。第2A図に示す従来技術の装置では、
特性記録装置60に供給される記録パルスは、線10に沿っ
て被試験装置40に供給されるクロックパルスに対応す
る。第2D図に示すクロックパルスと第2E図に示す記録パ
ルスの間には一対一の対応がある。線10に沿って各クロ
ックパルスを受取ると、特性記録装置60は、その入力に
ある全特性パターン行を記録する。特性記録装置60に
は、多重入力シフトレジスタ（MISR）タイプの構造か、
又は特性パターン行の記録を容易にする他の適切な構造
のものを使うことがある。

被試験装置40の特性パターン全体は、特性記録装置60
に記録された後、既知の良好な装置の特性パターンと比
較される。もし両特性パターンが一致すれば、被試験装
置40は良好な装置と見なされるが、もし両特性パターン
が一致しなければ、被試験装置40は不良と見なされる。

従来は、ディジタル・テストパターンは、特定のタイ
プの装置を完全に試験するのに合わせて特別に作られた
独特な一続きのディジタル入力であった。この方法は今
日の超大規模集積回路（VLSIC）の時代には非常に高価
で時間が掛かることが分かっている。何故ならば、VLSI
Cのディジタル・テストパターンは、百万ビットを越え
る一続きのディジタル入力を作った後、試験現場に送っ
てテストパターン発生装置20に入力しなければならない
からである。

その結果、半導体試験業界にはVLSIC装置のランダム
パターン試験（RPT）を行う傾向になっている。この方
法では、VLSIC装置を試験する際に、擬似ランダム・デ
ィジタルパターンがテストパターンとして使われる。テ
ストパターンを擬似ランダム・ディジタルパターンで記
述するのは、このパターンが実際にはよく知られてお
り、すべてのタイプのVLSIC装置の試験に広く使用され
ている試験装置に恒久的に記憶されているからである。

疑似ランダム・ディジタルパターンをテストパターン
に使用したRPT試験方法は、独特のテストパターンを作
って各種の被試験装置に入力しなくてもよいので有利で
あるが、それに対応する不利点もある。主要な不利点
は、擬似ランダム・テストパターンは、特定のタイプの
VLSIC装置を試験するのに理想的なテストパターンでは
ない点である。しばしば生ずる一つの結果は、多くの特
性パターン行が特性解析にとって役に立たないことがあ
る点である。その理由は、それらが「不確定な」特性パ
ターン行を表わすからである。不確定な特性パターン行
の説明は、第2C図で、「確定な」特性パターン行と対比
して行う。

被試験装置40の特性パターン行は、所与のテストパタ
ーン行に対する出力の特性パターン行が、試験を繰返し
ても安定している特、「確定な」という。例えば、第2C
図で、クロックパルスのカウントＤ、Ｄ＋２、及びＤ＋
３は正常な確定な特性パターン行を有し、特性パターン
ビット線50、51、52、・・50＋Ｎ上の１と０で表わされ
る。

対照的に、被試験装置40の特性パターン行は、所与の
テストパターン行に対する出力の特性パターン行が、試
験を繰返したとき不安定即ち予測不可能となる時、「不
確定な」という。「不確定な特性パターン行」と同義に
よく使う用語は「Ｘ状態」である。第2C図では、クロッ
クパルスのカウント（Ｄ＋１）及び（Ｄ＋４）の特性パ
ターンビット線（50、51）及び（51、50＋Ｎ）に、それ
ぞれ不確定な特性パターンビット（＊で示す）が含まれ
ている。従って、クロックパルスのカウント（Ｄ＋１）
及び（Ｄ＋４）の特性パターン行は不確定な特性パター
ン行が生ずるカウントを表わす。

第2A図の特性解析システムは、特性を比較するのに役
に立たない不確定な特性パターン行も特性記録装置60に
より記録されるので不利なことが明らかである。従っ
て、このような特性解析システムは装置の特性記録の点
で不確定である。

この欠陥を克服しようとする従来技術の一つの装置
に、米国特許第3740646号がある。この装置について、
本出願の第3A図に関連して説明する。第2A図に示す素子
と一致する機能を有する素子には同じ参照番号が付与さ
れている。第3B図及び第3C図は第2A図及び第2B図と正確
に一致する。

第3A図には、破線領域70内の素子が追加されている以
外は第2A図の特性解析システムと類似の特性解析システ
ムが示されている。クロック線80は、線10からクロック
パルスを受取り、これらのパルスを増分カウンタ90のカ
ウント入力に印加する。線10から被試験装置40に、及び
線80から増分カウンタ90に印加されるクロックパルス
は、第2D図と正確に一致する第3D図に示されている。

増分カウンタ90は、クロック線80から受取ったクロッ
クパルスの数と一致するカウントを出す。増分カウンタ
90のカウント出力は、線100を介してゲート制御記録装
置110のアドレス入力に印加され、該カウント出力に対
応する記憶位置のアドレスを指定する。この記憶位置の
内容は、線120、121、122、・・120＋Ｎに１と０のビッ
トとして出力される。下記の説明で明らかになるよう
に、ゲート制御記憶装置110の出力ビットの数及び線12
0、121、122、・・120＋Ｎの数は、特性パターンビット
線50、51、52、・・50＋Ｎの数と正確に一致しなければ
ならない。

線120、121、122、・・120＋Ｎの出力ビットは、ゲー
ト130、131、132、130＋Ｎの制御入力にそれぞれ印加さ
れる。このように、ゲート制御記憶装置110の１と０の
記憶ビットは、ゲート130、131、132、・・130＋Ｎのゲ
ート動作を制御するのに使われる。

ゲート130、131、132、・・130＋Ｎは順次、特性パタ
ーンビット線50、51、52、・・50＋Ｎから特性パターン
行のビットを入力としてそれぞれ受取る。もし適切な制
御ビットがそれぞれのゲート130、131、132、・・又は1
30＋Ｎに印加されていれば、特性パターン行のビットは
ゲートを通過することが可能となる。

第3F図は、線150、151、152、・・150＋Ｎに沿って並
列加算器140に印加されるゲート出力の例を示す。記号
「−」は、ゲート130、131、132、・・又は130＋Ｎを通
過することが許されていない不確定な特性パターンビッ
トを表わす。第3F図の記号「−」の位置は第3c図の記号
「＊」の位置に対応する。例えば、第3F図のゲート出力
線150とクロックパルスのカウント（Ｄ＋１）で決まる
位置は、第3C図の特性パターンビット線50とクロックパ
ルスのカウント（Ｄ＋１）で決まる位置に対応する。

第3A図で、並列加算器140は特性パターン行中に受取
った論理１のビット数を加算する。この特性パターン行
ビットの合計は、線160を介して特性記録装置60の入力
に印加される。第2A図の説明と同様に、第3A図の特性記
録装置60も、線10を介して印加されたクロックパルス
（第3D図）と正確に一致する記録パルス（第3E図）を受
取る。記録パルスを受取ると、特性記録装置60は、その
入力で得られる特性パターン行ビットの合計を記録す
る。

第3G図は、第3F図に示したゲート出力に対応する特性
パターン行ビットの合計の記録の例を示す。不確定な特
性パターンビットは、それを並列加算器140で受取るの
が阻止されるので、特性パターン行ビットの合計の記録
には加えられない。このように、従来技術の装置が不確
定な特性パターンの問題を扱う方法は、ゲート130、13
1、132、・・130＋Ｎを使って不確定な特性パターンビ
ットが並列加算器140に届く、即ち特性パターン行ビッ
トの合計に加えられるのを阻止することできる。

この方法は、不確定な特性パターン行の問題を処理し
て誤った特性が記録されるのを阻止するものであるが、
個々の不確定な特性パターンビットを取扱うのに複雑な
構造及びプログラミングを必要とするので不利であるこ
とが分かっている。プログラミングに関しては、制御パ
ターンを１つづつ進めて、各特性パターン行のためのゲ
ート130、131、132、・・130＋Ｎのゲート動作を制御し
なければならない。これは高価で時間が掛かることてあ
る。その理由は、恐らくは数百万の特性パターン行のた
めの制御パターンを作り、それをゲート制御記憶装置11
0に入力しなければならないからである。

この方法は構造及びプログラミングが複雑なため、特
性解析の利用者の多くが選択したのは、この方法を無視
し、不利ではあるが安価な、第2A図に関連して説明した
方法を使用することである。従って、ディジタル装置の
特性解析を試験する際に不確定な特性パターン行を処理
するすぐれた方法が必要となっている。もっと具体的に
言えば、構造又はプログラミングが複雑でもなく高価で
もないすぐれた方法を必要としている。

C.発明が解決しようとする問題点 本発明の第１の目的は、疑似ランダム・ディジタルパ
ターンをテストパターンに使用したRPT特性試験システ
ムで不確定な特性パターン行を処理する簡単で安価な方
法を提供することである。

本発明の第２の目的は、疑似ランダム・ディジタルパ
ターンをテストパターンに使用したRPT特性試験システ
ムで不確定な特性パターン行を処理する簡単で安価な構
造の装置を提供することである。

本発明の第３の目的は、不確定な特性パターン行を処
理する方法を、簡単で安価なプログラミングで実現する
ことである。

本発明の第４の目的は、不確定な特性パターン行を処
理する装置を提供し所要のプログラミングを簡単で安価
に実現することである。

本発明の第５の目的は、個々の特性パターンビットに
よらずに、単一の処理パルスによる制御を提供すること
である。

D.問題点を解決するための手段 本発明は前述の要求を満足する独特の方法及び装置を
提供する。

具体的に言えば、本発明は、不確定な特性パタン増分
が生じることが判っているクロックカウントの値を与え
る制御パターンを使って、不確定な特性パターン行の問
題を処理する。従来のように、複数のゲートを制御して
個々のビットを除去する代わりに、本発明は単に、不確
定な特性パターン行が生じるクロックカウントの値の期
間中、記録又は処理のクロックパルスを禁止する。それ
を達成するため、比較器を使って制御パターンの相次ぐ
クロックカウントの値と実際のクロックカウントを比較
し、一致する場合にそのクロックパルスを禁止する。複
数のゲートを制御する代りに単一の記録パルスしか制御
しないので、所要の方法、回路及びプログラミングは複
雑さも価格も減少し、その実現が容易になる。

E.実施例 第1A図は本発明の良好な実施例を使う特性解析装置の
概要回路図を示す。第2A図及び第3A図の回路素子と類似
の機能を有する回路素子には同じ参照番号を用いてい
る。

第1A図に示す良好な実施例の詳細な説明に入る前に言
及したいのは、第1B図、第1C図及び第1D図はそれぞれ、
第1A国の装置に現われるテストパターン行、特、パター
ン行及びクロックパルスに対応することである。これら
の図面はそれぞれ、第2A図及び第3A図の装置に関して説
明した第2B図、第2C図、第2D図並びに第3B図、第3C図、
第3D国と正確に一致する。但し、テストパターン発生装
置20は第3A図では疑似ランダム・ディジタルパターンを
発生するテストパターン発生器が使用されている。

第1A図に、第2A図の場合に類似している外、破線領域
200内に示すような、本発明の良好な実施例の追加部分
を有する特性解析システムを示す。第1A図で、線10に沿
って印加されるクロックパルスを受取るようにカウンタ
210が接続されている。カウンタ210は線10から受取った
クロックパルスの数に一致するクロックパルス・カウン
トを出す。第1D図は線10に沿って印加されるクロックパ
ルスを示す図である。線220に沿って出力されるクロッ
クパルス・カウントは、比較器230の第１の入力に印加
される。比較器230の第２の入力は、線250から記憶装置
240の出力を受取る。記憶装置240の内容は、不確定な特
性パターン行が出ることがわかっている一連のクロック
パルス・カウントの値である。前述の如く、本実施例で
はテストパターン発生装置20として疑似ランダム・ディ
ジタルパターン発生器を使用している。周知のように、
この発生器は厳密な意味でのランダムパターンの発生器
ではなく、一定の周期で疑似ランダムパターンを反覆し
て生成するものである。従って疑似ランダムパターンを
予め発生してシミュレーションすることにより、どのク
ロックパルス・カウントで不確定な特性パターンが出る
かを予知することができる。

比較器230の第１の入力のクロックパルス・カウント
が、比較器230の第２の入力の既知の不確定なカウント
の値と一致する時は、比較器230は線260に沿って、不確
定な状態を示す信号を出力する。この信号は記憶装置24
0にフィードバックされ、記憶装置240は次の不確定なカ
ウントの値に増分される。

線260の信号はANDゲート270の第１の入力にも供給さ
れる。ANDゲート270の第２の入力は線10から、遅延素子
280によって遅延されているクロックパルスを受取る。

確定な特性パターン行が特性記録装置60の入力に現わ
れるクロックパルス・カウントの間、比較器230の入力
で一致は生じない。これらのクロックパルス・カウント
の間、比較器230からANDゲート270の第１の入力への信
号は、その第２の入力の遅延したクロックパルスがAND
ゲート270を通過することを許され記録パルスとして出
力されるようにする。

第1E図は、第1C図のクロックパルス・カウントＤ、Ｄ
＋２及びＤ＋３の確定な特性パターン行と正確に一致す
る時刻Ｄ、Ｄ＋２及びＤ＋３に生ずる記録パルスを示す
図である。これらの記録パルスは線300に沿って特性記
録装置60のクロック入力に印加される。従って、特性記
録装置60の入力に確定な特性パターン行が現われるクロ
ックパルス・カウントの欄に、特性記録装置60は線300
から記録パルスを受取り、確定な特性パターン行を記録
する。

不確定な特性パターン行が特性記録装置60の入力に現
われる間のクロックパルス・カウントで、比較器230の
２つの入力は一致する。これらのクロックパルス・カウ
ントの間、比較器230からANDゲート270の第１の入力に
入る不確定な状態を示す信号は、その第２の遅延したク
ロックパルスがANDゲート270を通過することを許されな
いようにする。第1E図は、第1C図のクロックパルス・カ
ウントＤ＋１及びＤ＋４の不確定な特性パターン行と正
確に一致して、時刻Ｄ＋１及びＤ＋４の記録パルスが存
在しないことを表わす。このように、不確定な特性パタ
ーン行が特性記録装置60の入力に現われるクロックパル
ス・カウントの間、特性記録装置60は線300から記録パ
ルスを受取らない。従って、不確定な特性パターン行を
記録しない。

第1E図は、第1A図の特性記録装置60が受取る記録パル
スを示す。本発明は記録パルスを制御して不確定な特性
パターン行を処理する方法を用いるので、本発明の記録
パルスと前述の従来技術の装置の記録パルスとの間には
２つの大きな相違がある。

第一に、時刻Ｄは、第1E図で判るように、記録パルス
を生成できる最初の可能な時刻に対応する。この時刻Ｄ
は、最初の特性パターン行が特性記録装置60の入力に現
われるのに必要な遅延時間と正確に一致する。従って、
本発明における最初に発生する記録パルスの処理は、前
述の従来技術の装置で最初に発生する時刻とは無関係な
記録パルスの処理とは異なる。

第二に、本発明は不確定な特性パターン行の問題を扱
うのに記録パルスを使うので、特性記録装置60の入力に
不確定な特性パターン行が現われるどのクロックパルス
・カウントにも記録パルスがない。この特徴は、線10に
印加される相次ぐクロックパルスが記録パルスとしても
使われる前述の従来技術の装置の場合とは明確に相違す
る。これらの２つの相違は、第2E図及び第3E図の記録パ
ルスと第1E図の記録パルスとを比較すれば容易に理解で
きる。

第1F図は前述の処理の結果として記録されている特性
パターン行を示す図である。第1F図から、特性記録装置
60によって、特性パターン行が第1C図の確定な特性パタ
ーン行と正確に一致する時刻Ｄ、Ｄ＋２及びＤ＋３に記
録されているのが判る。このように、本発明は各々の特
性パターン行を一括して処理する。その結果、確定な特
性パターン行だけが記録される。不確定な特性パターン
行は無視されるので記録されない。

本発明は、回路の構造が簡単になる外、プログラミン
グに関して第3A図の従来技術の方法よりも有利である。
前述のように、従来技術の方法によるプログラミング
は、制御パターン行を与えて各々の特性パターン行に対
するゲート動作を制御する必要がある。従って、もしデ
ィジタルテストパターン行の長さが百万になれば、制御
パターン行の長さも百万にならねばならない。反対に、
本発明の方法によるプログラミングは、不確定な特性パ
ターン行が生ずる場合に相次ぐクロックカウントの値が
得られる長さしか必要としない。この制御パターンのプ
ログラムは、擬似ランダムRPTテストパターンを有する
良好な装置モデルの誤りをシミュレーションし、その結
果生ずるクロックパルス・カウントを、不確定な特性パ
ターン行が生ずる間に記録することにより容易に作るこ
とができる。ディジタル・テストパターン行の長さは数
百万になることがあるけれども、不確定な状態は百程度
の行の間にしか生じないことがあるので、その場合、制
御パターンの増分は、それに対応する百程度の長さしか
必要としない。このように、本発明はプログラミングの
時間を大幅に節約し、制御プログラムをずっと短くする
ことがてきる。

ここで注目すべき点は、特性記録装置60は、本発明の
範囲内で、他の形態の処理装置に置換できることであ
る。例えば、比較装置は、後で比較するために特性パタ
ーン行を記録するよりも、その特性パターン行と既知の
良好な特性パターン行とを直ちに比較する方が望ましい
ことがある。それ故、前述の記録パルスは、より一般的
に処理パルスと呼ぶことがある（即ち、記録は実行する
ことができる処理の一つの形態に過ぎない）。

第４図は、破線領域200内に示すように本発明のもう
一つの良好な実施例の概要回路図を示す。線10に沿って
特性解析装置が受取るクロックパルスはカウンタ210に
供給される。カウンタ210が作るクロックパルス・カウ
ントは、線400から１ビット記憶装置410のアドレス入力
に印加され、その記憶アレーを増分する。連続する１ビ
ット記憶位置にある１及び０は、線420からANDゲート27
0の第１の入力に印加され、クロックパルスがANDゲート
270を通過するのを制御する。このようにして、１ビッ
ト記憶装置410はロードされるとその出力により、特性
パターン行が確定しているクロックパルス・カウントの
間はANDゲート270は通過可能となり、特性パターン行が
不確定なクロックパルス・カウントの間はANDゲート270
は通過不可能となる。遅延素子280によるクロックパル
スの遅延は、確定な特性パターンを特性記録装置60の入
力に印加している時に、ANDゲート270から線300に沿っ
て記録パルスを出力するように選択する。

第４図の実施例では処理パルス制御回路が簡略化され
ているが、第3A図の従来技術の装置の場合のように、制
御パターンがRPTテストパターンと同数の行を有するこ
とを前提としてプログラミングの妥協が図られている。
それでも、この実施例は、複数のゲートを制御するのに
複数のビットが必要になるのとは反対に、行毎に１ビッ
トしか必要としないので、従来技術の方法よりも有利で
ある。

このように、本発明の上記実施例は安価な構造とプロ
グラミングを有する簡単な方法及び装置を提供し、不確
定な特性パターン行を特性解析試験装置で効率的に処理
することができる。

F.発明の効果 前述のように、本発明は、RPT特性解析試験システム
で不確定な特性パターン行を処理する簡単で安価な方法
及び装置を提供する。

【図面の簡単な説明】

第1A図は本発明の良好な実施例を利用する特性解析装置
の概要回路図、第1B図は第1A図の装置で使うテストパタ
ーン行の例を示す図、第1C図は第1A図の被試験装置で作
る特性パターン行を例示する図、第1D図は第1A図の装置
に印加するクロックパルスを示す図、第1E図は、第1A図
の特性記録装置に印加する記録パルスを示す図、第1F図
は第1A図の装置で記録する特性パターン行の例を示す
図、第2A図は被試験装置を特性解析する従来技術の装置
の概要回路図、第2B図は第2A図の装置で使うテストパタ
ーン行の例を示す図、第2C図は第2A図の被試験装置で作
る特性パターン行の例を示す図、第2D図は第2A図の装置
に印加するクロックパルスを示す図、第2E図は第2A図の
特性記録装置に印加する記録パルスを示す図、第3A図は
個々の不確定な特性パターンビットを処理する従来技術
の特性解析装置の概要回路図、第3B図は第3A図の装置て
使うテストパターン行の例を示す図、第3C図は第3A図の
被試験装置で作る特性パターン行の例を示す図、第3D図
は第3A図の装置に印加するクロックパルスを示す図、第
3E図は第3A図の特性記録装置に印加する記録パルスを示
す図、第3F図は第3A図の装置のゲート出力の例を示す
図、第3G図は第3A図の装置で生成記録する特性ビットの
合計の例を示す図、第４図は本発明の良好な代替実施例
を利用する回路解析装置の回路図である。 20……テストパターン発生装置、 40……被試験装置、 60……特性記録装置、 90……増分カウンタ、 110……ゲート制御記憶装置、 210……カウンタ、 230……比較器、 240……記憶装置、 270……ANDゲート、 280……遅延素子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数行よりなる試験用の特性パターンを１
   行づつディジタル回路に加えて該ディジタル回路の特性
   解析を行うための装置において不確定な特性行を処理す
   るために使用する処理パルス御回路であって、 （ａ）クロック・パルスを与えるためのクロック源と、 （ｂ）各クロック・パルス・カウント毎に確定な特性行
   であるか不確定な特性行であるかを示す指示手段と、 （ｃ）確定な特性行であることが示されるクロック・カ
   ウント期間中、上記クロック・パルスを出力するための
   処理パルス出力手段と、 （ｄ）上記クロック源と上記処理パルス出力手段に接続
   され、確定な特性行であることが示されるクロック・カ
   ウント期間中、上記クロック源からの上記クロック・パ
   ルスを上記処理パルス出力手段へ通過させ、不確定な特
   性行であることが示されるクロック・カウント期間中、
   上記クロック・パルスを上記処理パルス出力手段へ通過
   させないようにする処理パルス制御手段と、 よりなる処理パルス制御回路。
2. 【請求項２】複数行よりなる試験用の特性パターンを１
   行づつディジタル回路に加えて該ディジタル回路の特性
   解析を行うための装置において不確定な特性行を処理す
   るための処理パルス制御方法であって、 （ａ）クロック・パルスを与えるためのクロック源を設
   け、 （ｂ）各クロック・パルス・カウント毎に確定な特性行
   であるか不確定な特性行であるかを示し、 （ｃ）確定な特性行であることが示されるクロック・カ
   ウント期間中、上記クロック源からの上記クロック・パ
   ルスを処理パルスとして出力させ、不確定な特性行であ
   ることが示されるクロック・カウント期間中、上記クロ
   ック・パルスを出力させない、 ステップよりなる処理パルス制御方法。