JPH08335562A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08335562A JPH08335562A JP31566195A JP31566195A JPH08335562A JP H08335562 A JPH08335562 A JP H08335562A JP 31566195 A JP31566195 A JP 31566195A JP 31566195 A JP31566195 A JP 31566195A JP H08335562 A JPH08335562 A JP H08335562A
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
- B24B7/10—Single-purpose machines or devices
- B24B7/16—Single-purpose machines or devices for grinding end-faces, e.g. of gauges, rollers, nuts, piston rings
-
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- B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
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Abstract
(57)【要約】
【課題】 加工変質層の厚みが少なく、変換効率が高い
光電変換素子やキャパシタ容量の大きい半導体装置を得
る。 【解決手段】 円盤状砥石を回転させて回転軸を移動さ
せながら、円盤状砥石の円周端面で、回転する半導体基
板を研削する。
光電変換素子やキャパシタ容量の大きい半導体装置を得
る。 【解決手段】 円盤状砥石を回転させて回転軸を移動さ
せながら、円盤状砥石の円周端面で、回転する半導体基
板を研削する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板とこれを
使用した半導体装置、特に光電変換素子やＭＩＳ構造あ
るいはショットキーダイオード構造を有する半導体装置
とその製造方法に関するものである。
使用した半導体装置、特に光電変換素子やＭＩＳ構造あ
るいはショットキーダイオード構造を有する半導体装置
とその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体基板の表面の加工方法とし
てはラッピングと称する方法があり、これは図１２に示
すように定盤３０と半導体基板１の間に遊離砥粒を介し
て両者を接触させながら定盤３０と半導体基板１を遊星
運動させるものである。
てはラッピングと称する方法があり、これは図１２に示
すように定盤３０と半導体基板１の間に遊離砥粒を介し
て両者を接触させながら定盤３０と半導体基板１を遊星
運動させるものである。
【０００３】他の方法としてはカツプ砥石による方法が
考えられる。これは図１３に示すようにカップ砥石３１
の外周辺と半導体基板１の回転中心がほぼ一致するよう
に対向配置し両者を互いに逆方向に回転させながらカッ
プ砥石３２を半導体基板１に切り込ませるものである。
考えられる。これは図１３に示すようにカップ砥石３１
の外周辺と半導体基板１の回転中心がほぼ一致するよう
に対向配置し両者を互いに逆方向に回転させながらカッ
プ砥石３２を半導体基板１に切り込ませるものである。
【０００４】
【発明が解決しようとする課題】ラッピング加工では半
導体基板のような脆性材料は脆性破壊により表面に無数
の亀裂が生じ、深い加工変質層が残り、カップ砥石によ
る方法でも接触面積が広いため負荷が大きくかつ砥粒の
脱落、切り屑により亀裂が入りやはり深い加工変質層が
残る。
導体基板のような脆性材料は脆性破壊により表面に無数
の亀裂が生じ、深い加工変質層が残り、カップ砥石によ
る方法でも接触面積が広いため負荷が大きくかつ砥粒の
脱落、切り屑により亀裂が入りやはり深い加工変質層が
残る。
【０００５】図４は従来の加工方法による半導体基板の
表面状態を示す模式断面図で半導体基板表面３５から破
線で示す領域まで深い加工変質層３６を生じ、従来の加
工方法では１．５μｍ程度の加工変質層が限界で、かつ
数μｍ以上の長周期の凸凹（うねり）を生じる。
表面状態を示す模式断面図で半導体基板表面３５から破
線で示す領域まで深い加工変質層３６を生じ、従来の加
工方法では１．５μｍ程度の加工変質層が限界で、かつ
数μｍ以上の長周期の凸凹（うねり）を生じる。
【０００６】このため従来法ではラッピング加工と、酸
洗とポリッシシングの繰り返しによりできるだけ加工変
質層を除去し、鏡面仕上げを行っている。そこで本発明
は装置の大型化や加工能率の低下を伴わないで加工変質
層の発生が少なく、加工変質層の厚みを０．１μｍまで
にする研削加工を可能とするとともに、特にこの加工方
法を光電変換素子とＭＩＳ構造を有する半導体装置に応
用することにより光電変換効率の向上、あるいはキャパ
シタの容量の向上を実現するものである。
洗とポリッシシングの繰り返しによりできるだけ加工変
質層を除去し、鏡面仕上げを行っている。そこで本発明
は装置の大型化や加工能率の低下を伴わないで加工変質
層の発生が少なく、加工変質層の厚みを０．１μｍまで
にする研削加工を可能とするとともに、特にこの加工方
法を光電変換素子とＭＩＳ構造を有する半導体装置に応
用することにより光電変換効率の向上、あるいはキャパ
シタの容量の向上を実現するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
本発明では第１の手段として、半導体基板表面の加工変
質層の厚みを０．１μｍから０．５μｍする。第２の手
段として半導体基板表面のうねりの振幅を０．３μｍか
ら３μｍとする。
本発明では第１の手段として、半導体基板表面の加工変
質層の厚みを０．１μｍから０．５μｍする。第２の手
段として半導体基板表面のうねりの振幅を０．３μｍか
ら３μｍとする。
【０００８】第３の手段として半導体装置の基板表面の
うねりの振幅を０．３μｍから３μｍとする。第４の手
段として光電変換素子を有する半導体装置の基板表面の
うねりの振幅を０．３μｍから３μｍとする。
うねりの振幅を０．３μｍから３μｍとする。第４の手
段として光電変換素子を有する半導体装置の基板表面の
うねりの振幅を０．３μｍから３μｍとする。
【０００９】第５の手段としてＭＩＳ構造を有する半導
体装置の基板表面のうねりの振幅を０．３μｍから３μ
ｍとする。第６の手段として誘電体分離構造を有する半
導体装置の基板表面のうねりの振幅を０．３μｍから３
μｍとする。
体装置の基板表面のうねりの振幅を０．３μｍから３μ
ｍとする。第６の手段として誘電体分離構造を有する半
導体装置の基板表面のうねりの振幅を０．３μｍから３
μｍとする。
【００１０】第７の手段としてショットキーダイオード
構造を有する半導体装置の基板表面のうねりの振幅を
０．３μｍから３μｍとする。第８の手段としてＳＯＩ
半導体基板の表面のうねりの振幅を０．３μｍから３μ
ｍとする。
構造を有する半導体装置の基板表面のうねりの振幅を
０．３μｍから３μｍとする。第８の手段としてＳＯＩ
半導体基板の表面のうねりの振幅を０．３μｍから３μ
ｍとする。
【００１１】第９の手段としてＤＷ半導体基板の表面の
うねりの振幅を０．３μｍから３μｍとする。第１０の
手段としてエピタキシャル半導体基板の表面のうねりの
振幅を０．３μｍから３μｍとする。
うねりの振幅を０．３μｍから３μｍとする。第１０の
手段としてエピタキシャル半導体基板の表面のうねりの
振幅を０．３μｍから３μｍとする。
【００１２】第１１の手段として、回転する半導体基板
を、円周端面が平な部分を有する円盤状砥石を回転させ
て回転軸を移動させながら円周端面で研削する。第１２
の手段として前記研削後溶液による湿式エッチングを行
う。第１３の手段として前記研削方法で光電変換素子の
半導体基板を加工する。
を、円周端面が平な部分を有する円盤状砥石を回転させ
て回転軸を移動させながら円周端面で研削する。第１２
の手段として前記研削後溶液による湿式エッチングを行
う。第１３の手段として前記研削方法で光電変換素子の
半導体基板を加工する。
【００１３】第１４の手段として前記研削方法でフォト
ダイオード構造を有する半導体装置の半導体基板を加工
する。第１５の手段として前記研削方法でＭＩＳ構造を
有する半導体装置の半導体基板を加工する。
ダイオード構造を有する半導体装置の半導体基板を加工
する。第１５の手段として前記研削方法でＭＩＳ構造を
有する半導体装置の半導体基板を加工する。
【００１４】第１６の手段としてＭＩＳ構造を有する半
導体装置として特に電荷転送素子（ＣＴＤ）において半
導体基板を前記研削方法で加工する。第１７の手段とし
てＭＩＳ構造を有する半導体装置として特にＤＲＡＭに
おいて前記研削方法で半導体基板を加工する。
導体装置として特に電荷転送素子（ＣＴＤ）において半
導体基板を前記研削方法で加工する。第１７の手段とし
てＭＩＳ構造を有する半導体装置として特にＤＲＡＭに
おいて前記研削方法で半導体基板を加工する。
【００１５】第１８の手段として前記研削方法で半導体
基板を加工することにより誘電体分離構造を形成する。
第１９の手段として半導体装置として特に光リレーなど
のような誘電体分離されたフォトダイオードアレーにお
いて前記研削方法で誘電体分離構造を形成する。
基板を加工することにより誘電体分離構造を形成する。
第１９の手段として半導体装置として特に光リレーなど
のような誘電体分離されたフォトダイオードアレーにお
いて前記研削方法で誘電体分離構造を形成する。
【００１６】第２０の手段としてショットキーダイオー
ド構造を有する半導体装置において前記研削方法で半導
体基板を加工する。第２１の手段として特に前記研削方
法でＳＯＩ基板を加工する。第２２の手段としてＭＩＳ
構造を有する半導体装置として特に昇圧回路を有する半
導体装置において前記研削方法で半導体基板を加工す
る。
ド構造を有する半導体装置において前記研削方法で半導
体基板を加工する。第２１の手段として特に前記研削方
法でＳＯＩ基板を加工する。第２２の手段としてＭＩＳ
構造を有する半導体装置として特に昇圧回路を有する半
導体装置において前記研削方法で半導体基板を加工す
る。
【００１７】第２３の手段として第１導電型半導体基板
と前記基板表面に設けられた第２導電型不純物領域とか
らなる受光素子部と前記受光素子部に接続するキャパシ
タと前記受光素子部の接合に逆電圧を印加する電極を有
する光電変換半導体装置において前記研削方法で半導体
基板を加工する。
と前記基板表面に設けられた第２導電型不純物領域とか
らなる受光素子部と前記受光素子部に接続するキャパシ
タと前記受光素子部の接合に逆電圧を印加する電極を有
する光電変換半導体装置において前記研削方法で半導体
基板を加工する。
【００１８】第２４の手段として半導体装置の製造にお
いて表面の加工変質層の厚みが０．１μｍから０．５μ
ｍである半導体基板を使用する。第２５の手段として特
に前記研削方法でＤＷ基板を加工する。第２６の手段と
して特に前記研削方法でエピタキシャル基板を加工す
る。
いて表面の加工変質層の厚みが０．１μｍから０．５μ
ｍである半導体基板を使用する。第２５の手段として特
に前記研削方法でＤＷ基板を加工する。第２６の手段と
して特に前記研削方法でエピタキシャル基板を加工す
る。
【００１９】
【発明の実施形態】以下、図面を参照して本発明の実施
例を詳細に説明する。図１は本発明の半導体基板の研削
方法の実施例を示す模式斜視図である。半導体基板１は
チャック２により工作装置主軸３に固定されており、工
作装置主軸３はモータ４により回転される。
例を詳細に説明する。図１は本発明の半導体基板の研削
方法の実施例を示す模式斜視図である。半導体基板１は
チャック２により工作装置主軸３に固定されており、工
作装置主軸３はモータ４により回転される。
【００２０】また工作装置主軸３は主軸台５に設置され
ており、主軸台５とともにサーボモータ等によりＸ軸方
向に移動される。一方、円盤状砥石６は砥石軸７により
Ｚ軸を中心にモータにより回転し、この砥石軸７が固定
された砥石台８はサーボモータ等によりＸ方向と直交す
るＹ軸方向に往復動される。
ており、主軸台５とともにサーボモータ等によりＸ軸方
向に移動される。一方、円盤状砥石６は砥石軸７により
Ｚ軸を中心にモータにより回転し、この砥石軸７が固定
された砥石台８はサーボモータ等によりＸ方向と直交す
るＹ軸方向に往復動される。
【００２１】図２は半導体基板１と円盤状砥石６の位置
関係を示す概念図であり、半導体基板１は主軸台５がＸ
軸方向に移動することで円盤状砥石６の外周端面と接触
する。工作装置主軸３がモータ４により回転されること
で半導体基板１が回転し、また砥石軸７が回転すること
で円盤状砥石６が回転する。
関係を示す概念図であり、半導体基板１は主軸台５がＸ
軸方向に移動することで円盤状砥石６の外周端面と接触
する。工作装置主軸３がモータ４により回転されること
で半導体基板１が回転し、また砥石軸７が回転すること
で円盤状砥石６が回転する。
【００２２】円盤状砥石６が砥石軸とともにＹ軸方向に
往復移動し、円盤状砥石６が主軸台５とともにＸ軸方向
に移動することでＸ軸方向への移動量に応じ半導体基板
１が研削される。本発明では円盤状砥石の厚さは半導体
基板の１チップ（素子）程度の１５〜２０ｍｍであり、
この幅の線接触で研磨されるため面接触による研削に比
べ加工負荷が小さい。
往復移動し、円盤状砥石６が主軸台５とともにＸ軸方向
に移動することでＸ軸方向への移動量に応じ半導体基板
１が研削される。本発明では円盤状砥石の厚さは半導体
基板の１チップ（素子）程度の１５〜２０ｍｍであり、
この幅の線接触で研磨されるため面接触による研削に比
べ加工負荷が小さい。
【００２３】円盤状砥石の幅は１０ｍｍ以下では加工能
率が非常に悪くなり、また２０ｍｍ以上では加工負荷が
増大し装置の大型化といった問題が生ずる。本発明の方
法では砥石の砥粒１個あたりの接触時間が短いため、切
り屑の排出性が良く亀裂等の発生が少ない。
率が非常に悪くなり、また２０ｍｍ以上では加工負荷が
増大し装置の大型化といった問題が生ずる。本発明の方
法では砥石の砥粒１個あたりの接触時間が短いため、切
り屑の排出性が良く亀裂等の発生が少ない。
【００２４】また砥石の食い込み角度が小さいため脆性
破壊の少ない研削が可能となる。従来の加工方法では数
μｍの加工変質層を生じるため酸洗とポリッシシングの
繰り返しにより鏡面仕上げしできるだけ加工変質層を除
去している。本発明の方法で加工した半導体基板を角度
研磨とＨＮＯ3とＨＦとＣＨ3CＯＯＨあるいは水の混合
溶液による湿式の化学エッチング液で選択エッチング
し、また断面透過電子顕微鏡によりマイクロクラックと
結晶欠陥の存在により調べたところ図３に本発明の方法
により加工した半導体基板の表面状態を模式断面図で示
すように半導体基板表面３５から破線で示す領域の加工
変質層３６は加工条件を適切にすることで０．１μｍま
で減少させることができ、表面の長周期の凸凹（うね
り）は０．３μｍまでに減少させることができた。
破壊の少ない研削が可能となる。従来の加工方法では数
μｍの加工変質層を生じるため酸洗とポリッシシングの
繰り返しにより鏡面仕上げしできるだけ加工変質層を除
去している。本発明の方法で加工した半導体基板を角度
研磨とＨＮＯ3とＨＦとＣＨ3CＯＯＨあるいは水の混合
溶液による湿式の化学エッチング液で選択エッチング
し、また断面透過電子顕微鏡によりマイクロクラックと
結晶欠陥の存在により調べたところ図３に本発明の方法
により加工した半導体基板の表面状態を模式断面図で示
すように半導体基板表面３５から破線で示す領域の加工
変質層３６は加工条件を適切にすることで０．１μｍま
で減少させることができ、表面の長周期の凸凹（うね
り）は０．３μｍまでに減少させることができた。
【００２５】加工変質層は上記のように研磨と選択エッ
チングによりマイクロクラックあるいは結晶欠陥の存在
する領域とするが、かつ断面透過電子顕微鏡によりマイ
クロクラックと欠陥の存在も観察することが好ましい。
角度研磨と選択エッチングについてはたとえばＡＳＴＭ
Ｆ ９５０などに詳しく、ＪＩＳ Ｈ ０６０９も参
考となる。
チングによりマイクロクラックあるいは結晶欠陥の存在
する領域とするが、かつ断面透過電子顕微鏡によりマイ
クロクラックと欠陥の存在も観察することが好ましい。
角度研磨と選択エッチングについてはたとえばＡＳＴＭ
Ｆ ９５０などに詳しく、ＪＩＳ Ｈ ０６０９も参
考となる。
【００２６】ここで表面の長周期の凸凹（うねり）は通
常ＴＴＶ(Total Thickness Variation）とよばれるもの
で機械的接触法で測定できるレベルであり、ＡＳＴＭ
Ｆ５３３あるいはＪＩＳ Ｈ ０６１１などに詳しい。
０．５μｍまでの加工変質層は酸化とその後の酸化膜エ
ッチングにより容易に除去できる程度であり、しかもこ
の場合表面の長周期の凸凹（うねり）はポリッシングと
異なりそのままほとんど維持でき０．１μｍから０．５
μｍまでの加工変質層の半導体基板は極めて有用であ
る。
常ＴＴＶ(Total Thickness Variation）とよばれるもの
で機械的接触法で測定できるレベルであり、ＡＳＴＭ
Ｆ５３３あるいはＪＩＳ Ｈ ０６１１などに詳しい。
０．５μｍまでの加工変質層は酸化とその後の酸化膜エ
ッチングにより容易に除去できる程度であり、しかもこ
の場合表面の長周期の凸凹（うねり）はポリッシングと
異なりそのままほとんど維持でき０．１μｍから０．５
μｍまでの加工変質層の半導体基板は極めて有用であ
る。
【００２７】表面の長周期の凸凹は砥粒のサイズと加工
速度により３μｍ程度まで変えることができる。図５は
本発明の方法により加工した半導体基板をエッチングあ
るいは酸化後、酸化層のエッチングにより加工変質層を
除去した状態での半導体基板の表面状態を示す模式断面
であり、加工変質層のない表面積の大きな半導体基板が
得られている。
速度により３μｍ程度まで変えることができる。図５は
本発明の方法により加工した半導体基板をエッチングあ
るいは酸化後、酸化層のエッチングにより加工変質層を
除去した状態での半導体基板の表面状態を示す模式断面
であり、加工変質層のない表面積の大きな半導体基板が
得られている。
【００２８】ただし酸化後、酸化層のエッチングにより
加工変質層を除去するばあい酸化により加工変質層が拡
大することがあるので予め湿式の化学エッチングにより
加工変質層を取り除くか薄くしておく方がよい。このよ
うな表面に凸凹を形成し太陽電池の効率を上げる方法と
して異方性エッチングの利用などがあるが本方法によれ
ば極めて容易に表面に凸凹を形成することができる。
加工変質層を除去するばあい酸化により加工変質層が拡
大することがあるので予め湿式の化学エッチングにより
加工変質層を取り除くか薄くしておく方がよい。このよ
うな表面に凸凹を形成し太陽電池の効率を上げる方法と
して異方性エッチングの利用などがあるが本方法によれ
ば極めて容易に表面に凸凹を形成することができる。
【００２９】このような半導体基板からは変換効率の大
きな光電変換素子、あるいはみかけの単位面積あたりの
ＭＩＳキャパシタの大きな半導体装置が得られ極めて有
用である。たとえばフォトダイオード、フォトトランジ
スタ、太陽電池などの光電変換素子では表面積の増加に
よりみかけ上（同一チップサイズで）の変換効率が増加
することとなる。
きな光電変換素子、あるいはみかけの単位面積あたりの
ＭＩＳキャパシタの大きな半導体装置が得られ極めて有
用である。たとえばフォトダイオード、フォトトランジ
スタ、太陽電池などの光電変換素子では表面積の増加に
よりみかけ上（同一チップサイズで）の変換効率が増加
することとなる。
【００３０】図６は光電変換素子への本発明の第１の実
施例であるフォトダイオードのうちでも特に直線性と高
速応答性にすぐれたＰＩＮフォトダイオードの模式断面
図であり、低比抵抗のＮ-型半導体基板１０にＰ+型不純
物領域１１とＮ+型不純物領域１２、裏面にもＮ+型不純
物領域１３が形成されており、逆電圧によって空乏層幅
を大きく変えることができ、本発明の方法により加工さ
れたＮ+型半導体基板を使用することで変換効率が向上
する。
施例であるフォトダイオードのうちでも特に直線性と高
速応答性にすぐれたＰＩＮフォトダイオードの模式断面
図であり、低比抵抗のＮ-型半導体基板１０にＰ+型不純
物領域１１とＮ+型不純物領域１２、裏面にもＮ+型不純
物領域１３が形成されており、逆電圧によって空乏層幅
を大きく変えることができ、本発明の方法により加工さ
れたＮ+型半導体基板を使用することで変換効率が向上
する。
【００３１】図７は光電変換素子への本発明の第２の実
施例である太陽電池の模式断面図であり、Ｎ型半導体基
板１３にＰ+型不純物領域１１とＮ+型不純物領域１２が
形成されており、本発明の方法により加工されたＮ型半
導体基板を使用することで変換効率が向上する。
施例である太陽電池の模式断面図であり、Ｎ型半導体基
板１３にＰ+型不純物領域１１とＮ+型不純物領域１２が
形成されており、本発明の方法により加工されたＮ型半
導体基板を使用することで変換効率が向上する。
【００３２】図８は本発明の第３の実施例であるＭＯＳ
ＩＣと受光部としてフォトダイオードをもつ固体撮像素
子の模式断面図であり、Ｎ型半導体基板１５にＮ+型不
純物領域１６とＰ+型不純物領域１７とＸゲート１８と
Ｙゲート１９およびＰ+型不純物領域２０とドレイン２
１からなり、本発明の方法により加工されたＮ型半導体
基板１５を使用することでＰ+型不純物領域１７が形成
されたフォトダイオードからなる受光部の変換効率が向
上する。
ＩＣと受光部としてフォトダイオードをもつ固体撮像素
子の模式断面図であり、Ｎ型半導体基板１５にＮ+型不
純物領域１６とＰ+型不純物領域１７とＸゲート１８と
Ｙゲート１９およびＰ+型不純物領域２０とドレイン２
１からなり、本発明の方法により加工されたＮ型半導体
基板１５を使用することでＰ+型不純物領域１７が形成
されたフォトダイオードからなる受光部の変換効率が向
上する。
【００３３】以上ではＮ型半導体基板を例にとったがＰ
型半導体基板でも同様の効果があるのはもちろんであ
る。またＭＩＳ構造を有する半導体装置においては本発
明の加工方法による半導体基板を使用することで単位面
積あたりのＭＩＳキャパシタの向上がはかれる。
型半導体基板でも同様の効果があるのはもちろんであ
る。またＭＩＳ構造を有する半導体装置においては本発
明の加工方法による半導体基板を使用することで単位面
積あたりのＭＩＳキャパシタの向上がはかれる。
【００３４】図９は本発明の第５の実施例である電荷転
送素子のひとつである電荷結合素子の模式断面図であ
り、本発明の方法により加工された半導体基板２５を使
用しその上に酸化膜２６が形成され更にその上にポリシ
リ電極２７と金属電極２８が形成されており本発明の方
法により加工された半導体基板の使用により蓄積電荷量
を増大できる。
送素子のひとつである電荷結合素子の模式断面図であ
り、本発明の方法により加工された半導体基板２５を使
用しその上に酸化膜２６が形成され更にその上にポリシ
リ電極２７と金属電極２８が形成されており本発明の方
法により加工された半導体基板の使用により蓄積電荷量
を増大できる。
【００３５】図１０は本発明の第５の実施例であるＤＲ
ＡＭの１例の模式断面図であり、Ｐ−型半導体基板４０
に金属データライン４７とポリシリコンワードライン４
６からなり、ポリシリコンプレート電極４３と酸化膜４
４と反転層４５によりキャパシタが形成される。
ＡＭの１例の模式断面図であり、Ｐ−型半導体基板４０
に金属データライン４７とポリシリコンワードライン４
６からなり、ポリシリコンプレート電極４３と酸化膜４
４と反転層４５によりキャパシタが形成される。
【００３６】図１１は上記ＤＲＡＭの回路図であり、１
トランジスタ形セルはひとつのＭＯＳトランジスタとひ
とつのＭＯＳキャパシタ（静電容量）よりなりキャパシ
タの容量がおおきいほど大きな信号が得られ、微細化の
ためには単位面積あたりのキャパシタの容量を大きくす
る必要がある。
トランジスタ形セルはひとつのＭＯＳトランジスタとひ
とつのＭＯＳキャパシタ（静電容量）よりなりキャパシ
タの容量がおおきいほど大きな信号が得られ、微細化の
ためには単位面積あたりのキャパシタの容量を大きくす
る必要がある。
【００３７】本発明の方法により加工されたＰ-型半導
体基板を使用しポリシリコンプレート電極４３と酸化膜
４４と反転層４５により形成されるキャパシタは単位面
積あたりの容量を大きくすることができしたがって大き
な信号量を得ることができる。
体基板を使用しポリシリコンプレート電極４３と酸化膜
４４と反転層４５により形成されるキャパシタは単位面
積あたりの容量を大きくすることができしたがって大き
な信号量を得ることができる。
【００３８】ＭＩＳキャパシタの誘電体としては通常特
性の優れた熱酸化ＳｉＯ2用いるＭＯＳキャパシタが普
通であるが、ＣＶＤＳｉＯ2やＳｉ3Ｎ4その他の高誘電
率物質あるいはＳｉＯ2−Ｓｉ3Ｎ4−ＳｉＯ2のような多
層構造でももちろん効果がある。
性の優れた熱酸化ＳｉＯ2用いるＭＯＳキャパシタが普
通であるが、ＣＶＤＳｉＯ2やＳｉ3Ｎ4その他の高誘電
率物質あるいはＳｉＯ2−Ｓｉ3Ｎ4−ＳｉＯ2のような多
層構造でももちろん効果がある。
【００３９】図１４は本発明の第６の実施例であるＬＥ
Ｄ７５、光電変換素子７６、ＭＯＳＦＥＴ７７により構
成された光駆動型半導体リレー（光リレー）の回路図で
あり光電変換素子は誘電体分離されたフォトダイオード
アレー構造となっている。この誘電体分離の形成に本発
明の加工方法を利用すると性能向上が可能となる。
Ｄ７５、光電変換素子７６、ＭＯＳＦＥＴ７７により構
成された光駆動型半導体リレー（光リレー）の回路図で
あり光電変換素子は誘電体分離されたフォトダイオード
アレー構造となっている。この誘電体分離の形成に本発
明の加工方法を利用すると性能向上が可能となる。
【００４０】図１５は本発明の加工方法による誘電体分
離されたフォトダイオードアレー構造の製造工程図であ
る。図１５の（ａ）に示すようにＮ+型不純物領域５１
を形成したシリコン基板５０に異方性エッチング、ＲＩ
Ｅ（反応性イオンエッチング）などにより溝５２を形成
し熱酸化により絶縁膜５３を形成しその上にＣＶＤによ
りポリシリコン層５４を形成する。
離されたフォトダイオードアレー構造の製造工程図であ
る。図１５の（ａ）に示すようにＮ+型不純物領域５１
を形成したシリコン基板５０に異方性エッチング、ＲＩ
Ｅ（反応性イオンエッチング）などにより溝５２を形成
し熱酸化により絶縁膜５３を形成しその上にＣＶＤによ
りポリシリコン層５４を形成する。
【００４１】あるいは図１６に示すように熱酸化による
絶縁膜５３にスピンオンガラスあるいはＣＶＤによるＳ
ｉＯ2層を形成したあとエッチング（エッチバック）に
より平坦化層５５を形成しその上にシリコン基板５７を
貼り合わせる。つぎにこれらを図１５の（ｂ）に示すよ
うにもとのシリコン基板５０を本発明の方法で研削し誘
電体分離された単結晶のシリコンアイランド５６を形成
し、つぎに図１５の（ｃ）に示すように所定の素子を形
成する。
絶縁膜５３にスピンオンガラスあるいはＣＶＤによるＳ
ｉＯ2層を形成したあとエッチング（エッチバック）に
より平坦化層５５を形成しその上にシリコン基板５７を
貼り合わせる。つぎにこれらを図１５の（ｂ）に示すよ
うにもとのシリコン基板５０を本発明の方法で研削し誘
電体分離された単結晶のシリコンアイランド５６を形成
し、つぎに図１５の（ｃ）に示すように所定の素子を形
成する。
【００４２】このとき加工変質層はちいさくポリッシン
グは不必要となり、かつ形成されたフォトダイオードの
効率は向上する（ＭＩＳキャパシタの場合は容量）。図
１７はＳＯＩ基板に本発明の研削方法を利用した場合の
製造工程図である。図１７の（ａ）に示すようにシリコ
ン基板５７に熱酸化により絶縁膜５３を形成しそのうえ
にＦＺ法などにより製造されたシリコン基板５０を貼り
合わせＳＯＩ基板を製作しそのあと図１７の（ｂ）に示
すように貼り合わせたシリコン基板５７を本発明の研削
方法により研削し所定の厚みにする。
グは不必要となり、かつ形成されたフォトダイオードの
効率は向上する（ＭＩＳキャパシタの場合は容量）。図
１７はＳＯＩ基板に本発明の研削方法を利用した場合の
製造工程図である。図１７の（ａ）に示すようにシリコ
ン基板５７に熱酸化により絶縁膜５３を形成しそのうえ
にＦＺ法などにより製造されたシリコン基板５０を貼り
合わせＳＯＩ基板を製作しそのあと図１７の（ｂ）に示
すように貼り合わせたシリコン基板５７を本発明の研削
方法により研削し所定の厚みにする。
【００４３】次に図１７の（ｃ）に示すように素子分離
用のＬＯＣＯＳ酸化膜５８を絶縁膜５３に達するまで形
成することにより誘電体分離を行い所定の素子を形成す
る。図１８はＳＯＩ基板に本発明の研削方法を利用して
素子分離した場合の製造工程図である。
用のＬＯＣＯＳ酸化膜５８を絶縁膜５３に達するまで形
成することにより誘電体分離を行い所定の素子を形成す
る。図１８はＳＯＩ基板に本発明の研削方法を利用して
素子分離した場合の製造工程図である。
【００４４】図１８の（ａ）に示すようにＳＯＩ基板５
９にエッチング等により単結晶のシリコンアイランド６
０を形成し表面に酸化膜６１を形成する。次に図１８の
（ｂ）に示すようにＣＶＤによりポリシリコン層６２を
堆積する。
９にエッチング等により単結晶のシリコンアイランド６
０を形成し表面に酸化膜６１を形成する。次に図１８の
（ｂ）に示すようにＣＶＤによりポリシリコン層６２を
堆積する。
【００４５】そのあと図１８の（ｃ）示すように本発明
の研削方法により研削し分離を行いついでたとえば図１
５の（ｃ）に示すように目的の素子を形成すればよい。
図１９は本発明の第７の実施例であるショットキーダイ
オードを示す模式断面図であり本発明の研削方法により
研削されたＮ-型半導体基板７０の表面にＮ+型不純物領
域７１、反対側にもＮ+型不純物領域７２が形成されて
おり、Ｎ-型半導体基板のＮ-型不純物領域に直接コンタ
クトしてＡｌ、Ｗ、Ｐｔ等のショットキー金属によりシ
ョットキー電極７３、Ｎ+型不純物領域７１にコンタク
トしてオーミック電極７４が形成されておりショットキ
ー電極７４によりショットキー接合が形成される。
の研削方法により研削し分離を行いついでたとえば図１
５の（ｃ）に示すように目的の素子を形成すればよい。
図１９は本発明の第７の実施例であるショットキーダイ
オードを示す模式断面図であり本発明の研削方法により
研削されたＮ-型半導体基板７０の表面にＮ+型不純物領
域７１、反対側にもＮ+型不純物領域７２が形成されて
おり、Ｎ-型半導体基板のＮ-型不純物領域に直接コンタ
クトしてＡｌ、Ｗ、Ｐｔ等のショットキー金属によりシ
ョットキー電極７３、Ｎ+型不純物領域７１にコンタク
トしてオーミック電極７４が形成されておりショットキ
ー電極７４によりショットキー接合が形成される。
【００４６】本発明の研削方法により研削された半導体
基板を使用すればショットキー接合の接合面積が増加し
順方向電圧ＶF(所定の順方向電流を得るために必要な順
方向電圧）を小さきすることができる。このような順方
向電圧ＶFの小さいショットキーダイオードはスイッチ
ング素子やショットキーダイオードを４個組み合わせた
双方向ゲート回路ないしは平衡変調器、２重平衡変調器
ないしリング変調器としてきわめて有用である。
基板を使用すればショットキー接合の接合面積が増加し
順方向電圧ＶF(所定の順方向電流を得るために必要な順
方向電圧）を小さきすることができる。このような順方
向電圧ＶFの小さいショットキーダイオードはスイッチ
ング素子やショットキーダイオードを４個組み合わせた
双方向ゲート回路ないしは平衡変調器、２重平衡変調器
ないしリング変調器としてきわめて有用である。
【００４７】図２０は昇圧回路を有する半導体装置の回
路図であり、基本的に整流素子８８とキャパシタ８９よ
りなる。図２０では整流素子としてダイオードを示した
がトランジスターでもよく、ダイオードとしてはＰＮ接
合あるいはショットキー接合でもよい。
路図であり、基本的に整流素子８８とキャパシタ８９よ
りなる。図２０では整流素子としてダイオードを示した
がトランジスターでもよく、ダイオードとしてはＰＮ接
合あるいはショットキー接合でもよい。
【００４８】図２１は本発明の第８の実施例である昇圧
回路を有する半導体装置の模式断面図であり整流素子と
してＰＮ接合をもち、図１５から図１８に示した方法で
素子分離したシリコンからなるＰ型不純物領域であるシ
リコンアイランド８０をもつ基板を利用し整流素子とし
てのＰＮ接合とキャパシタを別々のシリコンアイランド
に形成しており、キャパシタ部分にはキャパシタ電極８
１とキャパシタ絶縁膜８２が形成されており、図１４か
ら図１７に示した本発明の方法で素子分離をすることで
容量を大きくでき従って昇圧電圧を大きくできる。
回路を有する半導体装置の模式断面図であり整流素子と
してＰＮ接合をもち、図１５から図１８に示した方法で
素子分離したシリコンからなるＰ型不純物領域であるシ
リコンアイランド８０をもつ基板を利用し整流素子とし
てのＰＮ接合とキャパシタを別々のシリコンアイランド
に形成しており、キャパシタ部分にはキャパシタ電極８
１とキャパシタ絶縁膜８２が形成されており、図１４か
ら図１７に示した本発明の方法で素子分離をすることで
容量を大きくでき従って昇圧電圧を大きくできる。
【００４９】図２２は本発明の第９の実施例である昇圧
回路を有する半導体装置の模式断面図でありＮ型不純物
領域であるひとつのシリコンアイランド８０にＰＮ接合
とキャパシタを一緒に製作している。図２３は本発明の
第１０の実施例である昇圧回路を有する半導体装置の模
式断面図であり整流素子としてはトランジスターを使用
しており、本発明の研削方法により研削されたＮ型半導
体基板８５にＰ-型ウェル８６を形成しそこにトランジ
スターを製作しウェル間のＬＯＣＯＳ酸化膜８７上にキ
ャパシタ電極８１を介してキャパシタ絶縁膜８２が形成
されている。
回路を有する半導体装置の模式断面図でありＮ型不純物
領域であるひとつのシリコンアイランド８０にＰＮ接合
とキャパシタを一緒に製作している。図２３は本発明の
第１０の実施例である昇圧回路を有する半導体装置の模
式断面図であり整流素子としてはトランジスターを使用
しており、本発明の研削方法により研削されたＮ型半導
体基板８５にＰ-型ウェル８６を形成しそこにトランジ
スターを製作しウェル間のＬＯＣＯＳ酸化膜８７上にキ
ャパシタ電極８１を介してキャパシタ絶縁膜８２が形成
されている。
【００５０】このような場合でもキャパシタ電極８１と
キャパシタ絶縁膜８２に良好にＬＯＣＯＳ酸化膜８７の
表面形状を再現し容量が大きくなる。図２４は本発明の
第１１の実施例である主に放射線の検出などに利用され
る光電変換半導体装置の模式断面図であり第１導電型半
導体基板として本発明の研削方法により研削したＮ-型
半導体基板９１の表面に第２導電型不純物領域としてＰ
+型不純物領域９２がストリップ状に多数形成され、反
対側の面にはＮ+型不純物領域９３が形成されている。
キャパシタ絶縁膜８２に良好にＬＯＣＯＳ酸化膜８７の
表面形状を再現し容量が大きくなる。図２４は本発明の
第１１の実施例である主に放射線の検出などに利用され
る光電変換半導体装置の模式断面図であり第１導電型半
導体基板として本発明の研削方法により研削したＮ-型
半導体基板９１の表面に第２導電型不純物領域としてＰ
+型不純物領域９２がストリップ状に多数形成され、反
対側の面にはＮ+型不純物領域９３が形成されている。
【００５１】この場合Ｎ+型不純物領域をＰ+型不純物領
域に直交するようＰ+型不純物領域同様にストリップ状
に多数形成すれば２次元化が可能となる。Ｐ+型不純物
領域９２上には（Ｎ+型不純物領域がストリップ化され
ている場合にはＮ+型不純物領域上もＰ+型不純物領域上
と同様の構造となる）ＳｉＯ29４−Ｓｉ3Ｎ49５−Ｓｉ
Ｏ29６の３層よりなるキャパシタ絶縁膜とポリシリコン
よりなるキャパシタ電極９７が形成され容量読みだしが
行われるようになっている。
域に直交するようＰ+型不純物領域同様にストリップ状
に多数形成すれば２次元化が可能となる。Ｐ+型不純物
領域９２上には（Ｎ+型不純物領域がストリップ化され
ている場合にはＮ+型不純物領域上もＰ+型不純物領域上
と同様の構造となる）ＳｉＯ29４−Ｓｉ3Ｎ49５−Ｓｉ
Ｏ29６の３層よりなるキャパシタ絶縁膜とポリシリコン
よりなるキャパシタ電極９７が形成され容量読みだしが
行われるようになっている。
【００５２】更にＰ+型不純物領域には逆電圧を印加す
るためＡｌ電極９８が形成されポリシリコンよりなる高
抵抗部９９を介して逆電圧を印加し空乏層を延ばし放射
線などの検出効率を大きくさせることができる。このよ
うな半導体装置に使用する半導体基板を本発明の研削方
法で加工することにより読出し用キャパシタ部の高容量
化が可能となる。
るためＡｌ電極９８が形成されポリシリコンよりなる高
抵抗部９９を介して逆電圧を印加し空乏層を延ばし放射
線などの検出効率を大きくさせることができる。このよ
うな半導体装置に使用する半導体基板を本発明の研削方
法で加工することにより読出し用キャパシタ部の高容量
化が可能となる。
【００５３】本発明の研削方法で加工した基板は熱放散
能力が向上するためパワー半導体素子と呼ばれる高消費
電力のバーチカル素子（基板面に垂直に電流を流す）で
あるバイポーラートランジスタやダイオードにも有効で
ある。そのような半導体装置は低抵抗部分の上に高抵抗
部分を形成した基板を使用しそのようなものとしてＤＷ
（Diffusion Wafer）基板あるいはエピタキシャル基板
があるがこのような基板に本発明を利用することができ
る。
能力が向上するためパワー半導体素子と呼ばれる高消費
電力のバーチカル素子（基板面に垂直に電流を流す）で
あるバイポーラートランジスタやダイオードにも有効で
ある。そのような半導体装置は低抵抗部分の上に高抵抗
部分を形成した基板を使用しそのようなものとしてＤＷ
（Diffusion Wafer）基板あるいはエピタキシャル基板
があるがこのような基板に本発明を利用することができ
る。
【００５４】図２５は本発明の研削方法をＤＷ基板に利
用した場合の製造工程図である。図２５の（ａ）に示す
ように高抵抗基板１００に熱拡散により低抵抗の高不純
物領域１０１を形成する。このとき高不純物領域１０１
は両面に形成されるため図２５の（ｂ）に図示するよう
に１方の面の高不純物領域を除去するがこの際本発明の
研削方法ら利用すると表面が０．３μｍから１μｍの凸
凹の形成された状態とすることができ、このＤＷ基板に
形成したパワー半導体素子の熱放散能力はすぐれたもの
となる。
用した場合の製造工程図である。図２５の（ａ）に示す
ように高抵抗基板１００に熱拡散により低抵抗の高不純
物領域１０１を形成する。このとき高不純物領域１０１
は両面に形成されるため図２５の（ｂ）に図示するよう
に１方の面の高不純物領域を除去するがこの際本発明の
研削方法ら利用すると表面が０．３μｍから１μｍの凸
凹の形成された状態とすることができ、このＤＷ基板に
形成したパワー半導体素子の熱放散能力はすぐれたもの
となる。
【００５５】図２６は本発明の研削方法をエピタキシャ
ル基板に利用した場合の製造工程図であり、図２６の
（ａ）に示すように低抵抗基板１０５に高抵抗のエピタ
キシャル層１０６をエピタキシャル成長により形成す
る。この場合エピタキシャル層１０６の表面にはヒロッ
ク１０７と称される突起部が成長する。
ル基板に利用した場合の製造工程図であり、図２６の
（ａ）に示すように低抵抗基板１０５に高抵抗のエピタ
キシャル層１０６をエピタキシャル成長により形成す
る。この場合エピタキシャル層１０６の表面にはヒロッ
ク１０７と称される突起部が成長する。
【００５６】本発明ではこのヒロックを除去をもかねて
本発明の研削方法によりエピタキシャル層を研削し所定
の厚みにする。このようなエピタキシャル基板に形成さ
れたパワー半導体素子の熱放散能力はすぐれたものとな
る。
本発明の研削方法によりエピタキシャル層を研削し所定
の厚みにする。このようなエピタキシャル基板に形成さ
れたパワー半導体素子の熱放散能力はすぐれたものとな
る。
【００５７】
【発明の効果】以上のべたように本発明によれば加工変
質層の小さい半導体基板を得ることができ、またこれを
利用することで変換効率の大きな光電変換素子、あるい
はみかけの単位面積あたりのＭＩＳキャパシタの大きな
半導体装置および熱放散能力のすぐれたパワー半導体素
子が得られる。
質層の小さい半導体基板を得ることができ、またこれを
利用することで変換効率の大きな光電変換素子、あるい
はみかけの単位面積あたりのＭＩＳキャパシタの大きな
半導体装置および熱放散能力のすぐれたパワー半導体素
子が得られる。
【図１】本発明の半導体基板の研削方法の実施例を示す
模式斜視図である。
模式斜視図である。
【図２】半導体基板１と円盤状砥石６の位置関係を示す
概念図である。
概念図である。
【図３】本発明の方法により加工した半導体基板の表面
状態を示す模式断面図である。
状態を示す模式断面図である。
【図４】従来法により加工した半導体基板の表面状態を
示す模式断面図である。
示す模式断面図である。
【図５】本発明の方法により加工した半導体基板の加工
変質層を除去した状態での半導体基板の表面状態を示す
模式断面図である。
変質層を除去した状態での半導体基板の表面状態を示す
模式断面図である。
【図６】本発明の第１の実施例であるＰＩＮフォトダイ
オードの模式断面図である。
オードの模式断面図である。
【図７】本発明の第２の実施例である太陽電池の模式断
面図である。
面図である。
【図８】本発明の第３の実施例である固体撮像素子の模
式断面図である。
式断面図である。
【図９】本発明の第５の実施例である電荷結合素子の模
式断面図である。
式断面図である。
【図１０】本発明の第５の実施例であるＤＲＡＭの模式
断面図である。
断面図である。
【図１１】本発明の第５の実施例であるＤＲＡＭの回路
図である。
図である。
【図１２】ラッピング法による半導体基板の研削方法を
示す模式斜視図である。
示す模式斜視図である。
【図１３】カップ砥石による半導体基板の研削方法を示
す模式斜視図である。
す模式斜視図である。
【図１４】本発明の第６の実施例である光リレーの回路
図である。
図である。
【図１５】本発明の加工方法により誘電体分離されたフ
ォトダイオードアレー構造の製造工程図である。
ォトダイオードアレー構造の製造工程図である。
【図１６】本発明の加工方法により誘電体分離されたフ
ォトダイオードアレー構造の製造工程図である。
ォトダイオードアレー構造の製造工程図である。
【図１７】本発明の研削方法をＳＯＩ基板に利用した場
合の製造工程図である。
合の製造工程図である。
【図１８】本発明の研削方法をＳＯＩ基板に利用して素
子分離した場合の製造工程図である。
子分離した場合の製造工程図である。
【図１９】本発明の第７の実施例であるショットキーダ
イオードを示す模式断面図である。
イオードを示す模式断面図である。
【図２０】昇圧回路を有する半導体装置の回路図であ
る。
る。
【図２１】本発明の第８の実施例である昇圧回路を有す
る半導体装置の模式断面図である。
る半導体装置の模式断面図である。
【図２２】本発明の第９の実施例である昇圧回路を有す
る半導体装置の模式断面図である。
る半導体装置の模式断面図である。
【図２３】本発明の第１０の実施例である昇圧回路を有
する半導体装置の模式断面図である。
する半導体装置の模式断面図である。
【図２４】本発明の第１１の実施例である放射線の検出
などに利用される光電変換半導体装置の模式断面図であ
る。
などに利用される光電変換半導体装置の模式断面図であ
る。
【図２５】本発明の研削方法をＤＷ基板に利用した場合
の製造工程図である
の製造工程図である
【図２６】本発明の研削方法をエピタキシャル基板に利
用した場合の製造工程図である
用した場合の製造工程図である
１、２５ 半導体基板 ２ チャック ３ 工作装置主軸 ４ モータ ５ 主軸台 ６ 円盤状砥石 ７ 砥石軸 ８ 砥石台 １０、７１、９１ Ｎ-型半導体基板 １１、１７、２０、９２ Ｐ+型不純物領域 １２、１６、５１、７１、７２、９３ Ｎ+型不純物領
域 １３、１５、８５ Ｎ型半導体基板 １８ Ｘゲート １９ Ｙゲート ２１ ドレイン ２６、４４、６１ 酸化膜 ２７ ポリシリ電極 ２８ 金属電極 ３０ 定盤 ３１ カップ砥石 ３５ 半導体基板表面 ３６ 加工変質層 ４０ Ｐ-型半導体基板 ４３ ボリシリコンプレート電極 ４５ 反転層 ４６ ポリシリコンワードライン ４７ 金属データライン ５０、５７ シリコン基板 ５２ 溝 ５３ 絶縁膜 ５４、６２ ポリシリコン層 ５５ 平坦化層 ５６、６０、８０ シリコンアイランド ５８ ＬＯＣＯＳ酸化膜 ５９ ＳＯＩ基板 ７３ ショットキー電極 ７４ オーミック電極 ７５ ＬＥＤ ７６ 光電変換素子 ７７ ＭＯＳＦＥＴ ８１ キャパシタ電極 ８２ キャパシタ絶縁膜 ８６ Ｐ-型ウェル ８７ ＬＯＣＯＳ酸化膜 ８８ 整流素子 ８９ キャパシタ ９４、９６ ＳｉＯ2 ９５ Ｓｉ3Ｎ4 ９７ キャパシタ電極 ９８ Ａｌ電極 ９９ 高抵抗部 １００ 高抵抗基板 １０１ 高不純物領域 １０５ 低抵抗基板 １０６ エピタキシャル層 １０７ ヒロック
域 １３、１５、８５ Ｎ型半導体基板 １８ Ｘゲート １９ Ｙゲート ２１ ドレイン ２６、４４、６１ 酸化膜 ２７ ポリシリ電極 ２８ 金属電極 ３０ 定盤 ３１ カップ砥石 ３５ 半導体基板表面 ３６ 加工変質層 ４０ Ｐ-型半導体基板 ４３ ボリシリコンプレート電極 ４５ 反転層 ４６ ポリシリコンワードライン ４７ 金属データライン ５０、５７ シリコン基板 ５２ 溝 ５３ 絶縁膜 ５４、６２ ポリシリコン層 ５５ 平坦化層 ５６、６０、８０ シリコンアイランド ５８ ＬＯＣＯＳ酸化膜 ５９ ＳＯＩ基板 ７３ ショットキー電極 ７４ オーミック電極 ７５ ＬＥＤ ７６ 光電変換素子 ７７ ＭＯＳＦＥＴ ８１ キャパシタ電極 ８２ キャパシタ絶縁膜 ８６ Ｐ-型ウェル ８７ ＬＯＣＯＳ酸化膜 ８８ 整流素子 ８９ キャパシタ ９４、９６ ＳｉＯ2 ９５ Ｓｉ3Ｎ4 ９７ キャパシタ電極 ９８ Ａｌ電極 ９９ 高抵抗部 １００ 高抵抗基板 １０１ 高不純物領域 １０５ 低抵抗基板 １０６ エピタキシャル層 １０７ ヒロック
Claims (26)
- 【請求項１】 マイクロクラックあるいは結晶欠陥の存
在する表面の加工変質層の厚みが０．１μｍから０．５
μｍであることを特徴とする半導体基板。 - 【請求項２】 表面のうねりの振幅がTotal Thicness V
ariationで０．３μｍから３μｍであることを特徴とす
る半導体基板。 - 【請求項３】 半導体基板の表面のうねりの振幅がTota
l Thicness Variationで０．３μｍから３μｍであるこ
とを特徴とする半導体装置。 - 【請求項４】 半導体装置が光電変換素子を有すること
を特徴とする請求項３記載の半導体装置。 - 【請求項５】 半導体装置がＭＩＳ構造を有することを
特徴とする請求項３記載の半導体装置。 - 【請求項６】 半導体装置が誘電体分離構造を有するこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項７】 半導体装置がショットキーダイオード構
造を有することを特徴とする請求項３記載の半導体装
置。 - 【請求項８】 半導体基板がＳＯＩ基板であることを特
徴とする請求項３記載の半導体装置。 - 【請求項９】 半導体基板がＤＷ基板であることを特徴
とする請求項３記載の半導体装置。 - 【請求項１０】 半導体基板がエピタキシャル基板であ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項１１】 円周端面が平な部分を有する円盤状砥
石を回転させて回転軸を移動させながら円盤状砥石の円
周端面で、回転する半導体基板を研削させることを特徴
とする半導体装置の製造方法。 - 【請求項１２】 前記研削後、溶液によるエッチングを
行うことを特徴とする請求項１１記載の半導体装置の製
造方法。 - 【請求項１３】 半導体装置が光電変換素子を有するこ
とを特徴とする請求項１１記載の半導体装置の製造方
法。 - 【請求項１４】 半導体装置がフォトダイオード構造を
有することを特徴とする請求項１１記載の半導体装置の
製造方法。 - 【請求項１５】 半導体装置がＭＩＳ構造を有すること
を特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１６】 半導体装置が電荷転送デバイスである
ことを特徴とする請求項１５記載の半導体装置の製造方
法。 - 【請求項１７】 半導体装置がＤＲＡＭであることを特
徴とする請求項１５記載の半導体装置の製造方法。 - 【請求項１８】 円周端面が平な部分を有する円盤状砥
石を回転させて回転軸を移動させながら円盤状砥石の円
周端面で、回転する半導体基板を研削させることにより
誘電体分離構造を形成することを特徴とする半導体装置
の製造方法。 - 【請求項１９】 半導体装置が誘電体分離されたフォト
ダイオードアレーを有することを特徴とする請求項１８
記載の半導体装置の製造方法。 - 【請求項２０】 半導体装置がショットキーダイオード
構造を有することを特徴とする請求項１１記載の半導体
装置の製造方法。 - 【請求項２１】 半導体基板がＳＯＩ基板であることを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項２２】 半導体装置が昇圧回路を有することを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項２３】 半導体装置が第１導電型半導体基板と
前記基板表面に設けられた第２導電型不純物領域とから
なる受光素子部と前記受光素子部に接続するキャパシタ
と前記受光素子部の接合に逆電圧を印加する電極を有す
る光電変換半導体装置であることを特徴とする請求項１
１記載の半導体装置の製造方法。 - 【請求項２４】 表面の加工変質層の厚みが０．１μｍ
から０．５μｍである半導体基板を使用することを特徴
とする半導体装置の製造方法。 - 【請求項２５】 半導体基板がＤＷ基板であることを特
徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項２６】 半導体基板がエピタキシャル基板であ
ることを特徴とする請求項１１記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31566195A JPH08335562A (ja) | 1995-01-20 | 1995-12-04 | 半導体装置およびその製造方法 |
| EP96300388A EP0724932A1 (en) | 1995-01-20 | 1996-01-19 | A semiconductor substrate, devices having the same and a method of manufacturing the same |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP751595 | 1995-01-20 | ||
| JP8158995 | 1995-04-06 | ||
| JP7-81589 | 1995-04-07 | ||
| JP7-82905 | 1995-04-07 | ||
| JP8290595 | 1995-04-07 | ||
| JP7-7515 | 1995-04-07 | ||
| JP31566195A JPH08335562A (ja) | 1995-01-20 | 1995-12-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335562A true JPH08335562A (ja) | 1996-12-17 |
Family
ID=27454733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31566195A Pending JPH08335562A (ja) | 1995-01-20 | 1995-12-04 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0724932A1 (ja) |
| JP (1) | JPH08335562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317846A (ja) * | 2004-04-30 | 2005-11-10 | Disco Abrasive Syst Ltd | 半導体デバイス及び半導体デバイスの加工方法 |
| CN114102407A (zh) * | 2021-12-08 | 2022-03-01 | 重庆华西三利包装刀具有限责任公司 | 一种刀片旋转面加工用的抛光机床 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19632809C2 (de) * | 1996-08-14 | 2002-06-20 | Infineon Technologies Ag | Gerät zum chemisch-mechanischen Polieren von Wafern |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943666A (en) * | 1974-07-31 | 1976-03-16 | Dysan Corporation | Method and apparatus for burnishing flexible recording material |
| FR2505709A1 (fr) * | 1981-05-14 | 1982-11-19 | Od Polt Institut | Procede de formation, sur la surface de pieces, d'un microrelief regulier compose d'evidements separes, tete porte-outil et meule pour la mise en oeuvre dudit procede, et pieces traitees conformement audit procede |
| JPS57194866A (en) * | 1981-05-21 | 1982-11-30 | Shin Etsu Chem Co Ltd | Lapping device |
| US5083401A (en) * | 1988-08-08 | 1992-01-28 | Mitsubishi Denki Kabushiki Kaisha | Method of polishing |
| US4934102A (en) * | 1988-10-04 | 1990-06-19 | International Business Machines Corporation | System for mechanical planarization |
| JP2839801B2 (ja) * | 1992-09-18 | 1998-12-16 | 三菱マテリアル株式会社 | ウェーハの製造方法 |
-
1995
- 1995-12-04 JP JP31566195A patent/JPH08335562A/ja active Pending
-
1996
- 1996-01-19 EP EP96300388A patent/EP0724932A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317846A (ja) * | 2004-04-30 | 2005-11-10 | Disco Abrasive Syst Ltd | 半導体デバイス及び半導体デバイスの加工方法 |
| CN114102407A (zh) * | 2021-12-08 | 2022-03-01 | 重庆华西三利包装刀具有限责任公司 | 一种刀片旋转面加工用的抛光机床 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0724932A1 (en) | 1996-08-07 |
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