JPH08335644A - 不揮発性メモリとその製造方法 - Google Patents
不揮発性メモリとその製造方法Info
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- JPH08335644A JPH08335644A JP7141568A JP14156895A JPH08335644A JP H08335644 A JPH08335644 A JP H08335644A JP 7141568 A JP7141568 A JP 7141568A JP 14156895 A JP14156895 A JP 14156895A JP H08335644 A JPH08335644 A JP H08335644A
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Abstract
(57)【要約】
【目的】過剰消去不良を抑制できる不揮発性メモリセル
構造とその製造方法を提供する。 【構成】消去動作中に電子がトンネル膜中を通過する領
域上にあるフローティングゲートのポリシリコンのグレ
インの数を２０個以上にすることで、過剰消去不良の発
生自体を抑制することが出来るようになる。
構造とその製造方法を提供する。 【構成】消去動作中に電子がトンネル膜中を通過する領
域上にあるフローティングゲートのポリシリコンのグレ
インの数を２０個以上にすることで、過剰消去不良の発
生自体を抑制することが出来るようになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、特にフ
ローティングゲートを有する不揮発性メモリおよびその
製造方法に関する。
ローティングゲートを有する不揮発性メモリおよびその
製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置のうち、電気的に書
き込み・消去動作が可能で、一括消去動作を行うフラッ
シュメモリのメモリセル平面図である図５（ａ）と断面
図である図５（ｂ）とを参照すると、従来のセル構造
は、以下のようになっている。
き込み・消去動作が可能で、一括消去動作を行うフラッ
シュメモリのメモリセル平面図である図５（ａ）と断面
図である図５（ｂ）とを参照すると、従来のセル構造
は、以下のようになっている。
【０００３】１ビットのメモリセルは、Ｐ型シリコン基
板１０１表面に設けられた１つのＥＥＰＲＯＭ（電気的
消去可能なプログラマブル読出し専用メモリ）からな
る。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８とＮ型
ドレイン領域１０７とに挟まれたチャンネル領域および
トンネル酸化膜１０３とフローティングゲート電極１０
４と電極間絶縁膜１０５とコントロールゲート電極１０
６とから構成されている。トンネル酸化膜１０３，フロ
ーティングゲート電極１０４，電極間絶縁膜１０５およ
びコントロールゲート電極１０６は、チャンネル領域上
に積層されている。Ｎ型ソース領域１０８およびＮ型ド
レイン領域１０７は、それぞれコントロールゲート電極
１０６に自己整合的に、Ｐ型シリコン基板１０１表面の
素子形成領域に設けられている。この素子形成領域は、
図５（ａ）の縦方向および横方向（直行する２つの方
向）にそれぞれ所要の間隔を有して設けられた格子状の
領域からなり、この素子形成領域に囲まれた素子分離領
域にはフィールド酸化膜１０２が設けられている。コン
トロールゲート電極１０６はワード線となり、同一のワ
ード線に属するメモリセルのＮ型ソース領域１０８は共
通になっている。隣接する２つのＮ型ソース領域１０８
の間には２つのコントロールゲート電極１０６が設けら
れ、これら２つのコントロールゲート電極１０６の間に
設けられた横方向に隣接する２つのメモリセルは、１つ
のＮ型ドレイン領域１０７を共有している。図示は省略
するが、それぞれのＮ型ドレイン領域１０７に接続され
るそれぞれのディジット線（ビット線）は、ワード線に
直交するように設けられている。
板１０１表面に設けられた１つのＥＥＰＲＯＭ（電気的
消去可能なプログラマブル読出し専用メモリ）からな
る。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８とＮ型
ドレイン領域１０７とに挟まれたチャンネル領域および
トンネル酸化膜１０３とフローティングゲート電極１０
４と電極間絶縁膜１０５とコントロールゲート電極１０
６とから構成されている。トンネル酸化膜１０３，フロ
ーティングゲート電極１０４，電極間絶縁膜１０５およ
びコントロールゲート電極１０６は、チャンネル領域上
に積層されている。Ｎ型ソース領域１０８およびＮ型ド
レイン領域１０７は、それぞれコントロールゲート電極
１０６に自己整合的に、Ｐ型シリコン基板１０１表面の
素子形成領域に設けられている。この素子形成領域は、
図５（ａ）の縦方向および横方向（直行する２つの方
向）にそれぞれ所要の間隔を有して設けられた格子状の
領域からなり、この素子形成領域に囲まれた素子分離領
域にはフィールド酸化膜１０２が設けられている。コン
トロールゲート電極１０６はワード線となり、同一のワ
ード線に属するメモリセルのＮ型ソース領域１０８は共
通になっている。隣接する２つのＮ型ソース領域１０８
の間には２つのコントロールゲート電極１０６が設けら
れ、これら２つのコントロールゲート電極１０６の間に
設けられた横方向に隣接する２つのメモリセルは、１つ
のＮ型ドレイン領域１０７を共有している。図示は省略
するが、それぞれのＮ型ドレイン領域１０７に接続され
るそれぞれのディジット線（ビット線）は、ワード線に
直交するように設けられている。
【０００４】メモリセルへの書き込みは、そのメモリセ
ルのコントロールゲート電極１０６に電源電圧（例えば
５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加し、
ディジット線を介してそのメモリセルのＮ型ドレイン領
域１０７に電源電圧より高い電圧（例えば７Ｖ）を印加
し、Ｐ型シリコン基板１０１およびＮ型ソース領域１０
８を接地した状態で、１ビット毎に行う。このとき、Ｎ
型ドレイン領域１０７側からホットキャリアとして発生
したうちの電子がフローティングゲート電極１０４に注
入され、書き込み前に電源電圧より低い正の値（例えば
２Ｖ）であったメモリセルのＶTMメモリセル（見掛け上
の閾値）が電源電圧の値より高い値（例えば７Ｖ：この
値は、容量分割比により決定される範囲内において、上
記バイアス条件と消去時間とから定まる）になる。
ルのコントロールゲート電極１０６に電源電圧（例えば
５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加し、
ディジット線を介してそのメモリセルのＮ型ドレイン領
域１０７に電源電圧より高い電圧（例えば７Ｖ）を印加
し、Ｐ型シリコン基板１０１およびＮ型ソース領域１０
８を接地した状態で、１ビット毎に行う。このとき、Ｎ
型ドレイン領域１０７側からホットキャリアとして発生
したうちの電子がフローティングゲート電極１０４に注
入され、書き込み前に電源電圧より低い正の値（例えば
２Ｖ）であったメモリセルのＶTMメモリセル（見掛け上
の閾値）が電源電圧の値より高い値（例えば７Ｖ：この
値は、容量分割比により決定される範囲内において、上
記バイアス条件と消去時間とから定まる）になる。
【０００５】フラッシュメモリ装置における消去動作
は、例えば、５１２ｋビット毎に行われる。図５に示し
たメモリセルでは、フローティングゲート電極１０４に
蓄積された電子を、トンネル酸化膜１０３を介してソー
ス領域１０８へファウラー・ノルドハイム（ＦＮ）トン
ネル電流として流すことにより消去が行われる。この方
法をソース消去と呼ぶ。これは、コントロールゲート電
極１０６とＰ型シリコン基板１０１を接地電位とし、ソ
ース領域１０８に電源電圧より充分に高いバイアス（例
えば９Ｖ）を印加して行われ、ＶTMが電源電圧より低い
正の値（書き込み前のＶTMと等しくなるようにバイアス
および消去時間の設定を行う）になる。またこの消去動
作は、コントロールゲート電極１０６に負電圧（例えば
−５Ｖ）を印加しソース領域１０８に正電圧（例えば＋
５Ｖ），Ｐ型シリコン基板１０１に接地電位に印加する
ことでも行われる。この方法をソース・ゲート消去と呼
ぶ。
は、例えば、５１２ｋビット毎に行われる。図５に示し
たメモリセルでは、フローティングゲート電極１０４に
蓄積された電子を、トンネル酸化膜１０３を介してソー
ス領域１０８へファウラー・ノルドハイム（ＦＮ）トン
ネル電流として流すことにより消去が行われる。この方
法をソース消去と呼ぶ。これは、コントロールゲート電
極１０６とＰ型シリコン基板１０１を接地電位とし、ソ
ース領域１０８に電源電圧より充分に高いバイアス（例
えば９Ｖ）を印加して行われ、ＶTMが電源電圧より低い
正の値（書き込み前のＶTMと等しくなるようにバイアス
および消去時間の設定を行う）になる。またこの消去動
作は、コントロールゲート電極１０６に負電圧（例えば
−５Ｖ）を印加しソース領域１０８に正電圧（例えば＋
５Ｖ），Ｐ型シリコン基板１０１に接地電位に印加する
ことでも行われる。この方法をソース・ゲート消去と呼
ぶ。
【０００６】
【発明が解決しようとする課題】フラッシュメモリ装置
における不良モードの１つとして、過剰消去（オーバー
イレーズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィングゲート電極１０４から電子が引き抜かれすぎるた
めに起こり、この現象を過剰消去と呼んでいる。この場
合でも、消去後のＶTMが正の値である限り、再び書き込
みが行われる。しかしながら、このときのＶTMが負にな
ると、上記の条件で書き込みを行ってもメモリセルのＶ
TMは上昇し辛くなる。またこのメモリセルに書き込みを
行わない場合（１状態あるいは定ＶTM状態），同じビッ
ト線につながっているセルは全て１状態であると誤った
読み出しをされることになる。
における不良モードの１つとして、過剰消去（オーバー
イレーズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィングゲート電極１０４から電子が引き抜かれすぎるた
めに起こり、この現象を過剰消去と呼んでいる。この場
合でも、消去後のＶTMが正の値である限り、再び書き込
みが行われる。しかしながら、このときのＶTMが負にな
ると、上記の条件で書き込みを行ってもメモリセルのＶ
TMは上昇し辛くなる。またこのメモリセルに書き込みを
行わない場合（１状態あるいは定ＶTM状態），同じビッ
ト線につながっているセルは全て１状態であると誤った
読み出しをされることになる。
【０００７】過剰消去を具体的に説明する。まず、図５
に示したメモリセルを本発明者は次のように作製した。
なおこのメモリセルからなるフラッシュメモリ装置の電
源電圧は５Ｖである。
に示したメモリセルを本発明者は次のように作製した。
なおこのメモリセルからなるフラッシュメモリ装置の電
源電圧は５Ｖである。
【０００８】（１００）の面方位を有するＰ型シリコン
基板１０１の表面不純物濃度は、２×１０17ｃｍ-3程度
であり、フィールド酸化膜１０２の膜厚は、０．６μｍ
である。熱酸化により形成されたトンネル酸化膜１０３
の膜厚は、１０ｎｍ程度である。フローティングゲート
電極１０４は膜厚１５０ｎｍ程度のポリシリコンにリン
をドーピングして形成され、不純物濃度は１×１０20ｃ
ｍ-3程度以上である。ドーピング方法は、リンの熱拡散
法，リンのイオン注入法のいずれを用いてもよい。イオ
ン注入法を用いる場合は、１５０ｎｍのポリシリコンに
対して１×１０15ｃｍ-2以上注入する。ＰＯＣｌ3 を用
いたリンの熱拡散を用いる場合には、８５０℃以上の温
度で、１０分以上拡散させる。例えば、８５０℃で、１
０分のリンの熱拡散を行ったポリシリコンは、結晶粒
（グレイン）の直径が、１５０ｎｍになっている。この
フローティングゲート電極１０４は、フィールド酸化膜
１０２に片側で約０．２μｍ程度延在している。電極間
絶縁膜１０５は、高温気相成長法（ＨＴＯ）による膜厚
８ｎｍ程度の酸化シリコン膜，減圧気相成長法（ＬＰＣ
ＶＤ）による膜厚９ｎｍ程度の窒化シリコン膜およびＨ
ＴＯによる膜厚４ｎｍ程度の酸化シリコン膜が積層され
た３層絶縁膜である。最上層は、ＨＴＯの代わりにＬＰ
ＣＶＤ窒化シリコン膜を熱酸化した膜でもよい。このメ
モリセルにおけるコントロールゲート電極１０６のゲー
ト長およびゲート幅はそれぞれ０．８μｍおよび０．８
μｍであり、膜厚１５０ｎｍ程度のＮ型ポリシリコン膜
と膜厚２００ｎｍ程度のタングステンシリサイド膜とが
積層されて形成されている。Ｎ型ソース領域１０８の接
合の深さは、０．４μｍ弱であり、Ｎ型ソース領域１０
８とフローティングゲート電極１０４とのオーバーラッ
プ（Ｎ型ソース領域１０８の横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ型ドレイン領域１０７の接
合深さは、０．１５μｍ程度であり、Ｎ型ドレイン領域
１０７とフローティングゲート電極１０４とのオーバー
ラップは０．１μｍ程度である。
基板１０１の表面不純物濃度は、２×１０17ｃｍ-3程度
であり、フィールド酸化膜１０２の膜厚は、０．６μｍ
である。熱酸化により形成されたトンネル酸化膜１０３
の膜厚は、１０ｎｍ程度である。フローティングゲート
電極１０４は膜厚１５０ｎｍ程度のポリシリコンにリン
をドーピングして形成され、不純物濃度は１×１０20ｃ
ｍ-3程度以上である。ドーピング方法は、リンの熱拡散
法，リンのイオン注入法のいずれを用いてもよい。イオ
ン注入法を用いる場合は、１５０ｎｍのポリシリコンに
対して１×１０15ｃｍ-2以上注入する。ＰＯＣｌ3 を用
いたリンの熱拡散を用いる場合には、８５０℃以上の温
度で、１０分以上拡散させる。例えば、８５０℃で、１
０分のリンの熱拡散を行ったポリシリコンは、結晶粒
（グレイン）の直径が、１５０ｎｍになっている。この
フローティングゲート電極１０４は、フィールド酸化膜
１０２に片側で約０．２μｍ程度延在している。電極間
絶縁膜１０５は、高温気相成長法（ＨＴＯ）による膜厚
８ｎｍ程度の酸化シリコン膜，減圧気相成長法（ＬＰＣ
ＶＤ）による膜厚９ｎｍ程度の窒化シリコン膜およびＨ
ＴＯによる膜厚４ｎｍ程度の酸化シリコン膜が積層され
た３層絶縁膜である。最上層は、ＨＴＯの代わりにＬＰ
ＣＶＤ窒化シリコン膜を熱酸化した膜でもよい。このメ
モリセルにおけるコントロールゲート電極１０６のゲー
ト長およびゲート幅はそれぞれ０．８μｍおよび０．８
μｍであり、膜厚１５０ｎｍ程度のＮ型ポリシリコン膜
と膜厚２００ｎｍ程度のタングステンシリサイド膜とが
積層されて形成されている。Ｎ型ソース領域１０８の接
合の深さは、０．４μｍ弱であり、Ｎ型ソース領域１０
８とフローティングゲート電極１０４とのオーバーラッ
プ（Ｎ型ソース領域１０８の横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ型ドレイン領域１０７の接
合深さは、０．１５μｍ程度であり、Ｎ型ドレイン領域
１０７とフローティングゲート電極１０４とのオーバー
ラップは０．１μｍ程度である。
【０００９】次に図６を参照して、このようなパラメー
タのメモリセルを集積したチップの書き込み消去特性を
説明する。
タのメモリセルを集積したチップの書き込み消去特性を
説明する。
【００１０】書き込みのバイアス条件は、コントロール
ゲート電極１０６に１２Ｖ印加し、Ｎ型ドレイン領域１
０７に７Ｖ印加し、Ｐ型シリコン基板１０１およびＮ型
ソース領域１０８を接地する。１つのメモリセルに対す
る書き込み時間は２０μｓ程度である。消去のバイアス
条件は、コントロールゲート電極１０６，Ｐ型シリコン
基板１０１が接地電位，Ｎ型ソース領域１０８が９Ｖ程
度である。但し、このソース領域１０８の電位は、負荷
トランジスタを介して印加されるために、消去状態によ
って変化し、一定ではない。５１２ｋビット毎にソース
消去を行い、消去時間は１秒である。
ゲート電極１０６に１２Ｖ印加し、Ｎ型ドレイン領域１
０７に７Ｖ印加し、Ｐ型シリコン基板１０１およびＮ型
ソース領域１０８を接地する。１つのメモリセルに対す
る書き込み時間は２０μｓ程度である。消去のバイアス
条件は、コントロールゲート電極１０６，Ｐ型シリコン
基板１０１が接地電位，Ｎ型ソース領域１０８が９Ｖ程
度である。但し、このソース領域１０８の電位は、負荷
トランジスタを介して印加されるために、消去状態によ
って変化し、一定ではない。５１２ｋビット毎にソース
消去を行い、消去時間は１秒である。
【００１１】正常なチップでは、消去状態の分布は書き
込み状態の分布に比べてやや広がるものの、ＶTMが負に
なるようなビットが無い消去分布が得られる。一方、過
剰消去が発生したチップでは、消去分布は、特に消去の
速いビットが増加するために、広くなり、ＶTMが負にな
るビットも出現してしまう。後述するようにこのような
過剰消去の発生は、ポリシリコンのグレインサイズと密
接な関係がある。従来は、過剰消去の発生自体を抑止す
ることは不可能であり、ディジット線に冗長性（例えば
８本のディジット線に対して１本余分にディジット線を
設けておく）を持たせることにより、過剰消去が起こっ
た部分を置き換えて正常動作チップを得ていた。
込み状態の分布に比べてやや広がるものの、ＶTMが負に
なるようなビットが無い消去分布が得られる。一方、過
剰消去が発生したチップでは、消去分布は、特に消去の
速いビットが増加するために、広くなり、ＶTMが負にな
るビットも出現してしまう。後述するようにこのような
過剰消去の発生は、ポリシリコンのグレインサイズと密
接な関係がある。従来は、過剰消去の発生自体を抑止す
ることは不可能であり、ディジット線に冗長性（例えば
８本のディジット線に対して１本余分にディジット線を
設けておく）を持たせることにより、過剰消去が起こっ
た部分を置き換えて正常動作チップを得ていた。
【００１２】また例えば、特開平１−１２５９８０号公
報には、フローティングゲート電極に対して、あらかじ
めポリシリコン膜上に酸化膜を成長させた後に、リンの
イオン注入を行うことで、ポリシリコンのグレイン成長
が抑制できることが報告されている。しかしながら、リ
ンのインオン注入を行ったとしても、その注入量が多い
場合は、グレインが大きく成長することもよく知られて
おり、この公開特許の方法で過剰消去を抑制するとは、
考えにくい。
報には、フローティングゲート電極に対して、あらかじ
めポリシリコン膜上に酸化膜を成長させた後に、リンの
イオン注入を行うことで、ポリシリコンのグレイン成長
が抑制できることが報告されている。しかしながら、リ
ンのインオン注入を行ったとしても、その注入量が多い
場合は、グレインが大きく成長することもよく知られて
おり、この公開特許の方法で過剰消去を抑制するとは、
考えにくい。
【００１３】本発明は、メモリセルのフローティング電
極に使用されるポリシリコンを改善することにより、上
に述べたような従来例の問題点である過剰消去不良の発
生自体を抑制することを目的とする。
極に使用されるポリシリコンを改善することにより、上
に述べたような従来例の問題点である過剰消去不良の発
生自体を抑制することを目的とする。
【００１４】
【課題を解決するための手段】本発明の不揮発性メモリ
は、第１導電性の半導体基板表面に設けられた第２導電
性のソース領域およびドレイン領域と該ソース領域の端
部および該ドレイン領域の端部に挟まれて該第１導電性
半導体基板表面に設けられたチャネル領域と、トンネル
絶縁膜を介し、該ソース領域およびドレイン領域上に延
在して該チャネル領域上に設けられた１層の多結晶シリ
コン膜からなるフローティングゲート電極と、電極間ゲ
ート絶縁膜を介して、該フローティングゲート電極上を
覆うコントロールゲート電極とからなるスタックト型の
不揮発性メモリセルにおいて、前記フローティングゲー
ト電極の中で、消去動作が行われる領域に含まれる多結
晶シリコンのグレインの数が、２０個以上になっている
ことを特徴とする。好ましくは、前記多結晶シリコンに
ドーピングするＮ型不純物が、リンまたはヒ素である。
前記多結晶シリコン膜にＮ型不純物をドーピングする方
法は、イオン注入法あるいは、熱拡散法である。
は、第１導電性の半導体基板表面に設けられた第２導電
性のソース領域およびドレイン領域と該ソース領域の端
部および該ドレイン領域の端部に挟まれて該第１導電性
半導体基板表面に設けられたチャネル領域と、トンネル
絶縁膜を介し、該ソース領域およびドレイン領域上に延
在して該チャネル領域上に設けられた１層の多結晶シリ
コン膜からなるフローティングゲート電極と、電極間ゲ
ート絶縁膜を介して、該フローティングゲート電極上を
覆うコントロールゲート電極とからなるスタックト型の
不揮発性メモリセルにおいて、前記フローティングゲー
ト電極の中で、消去動作が行われる領域に含まれる多結
晶シリコンのグレインの数が、２０個以上になっている
ことを特徴とする。好ましくは、前記多結晶シリコンに
ドーピングするＮ型不純物が、リンまたはヒ素である。
前記多結晶シリコン膜にＮ型不純物をドーピングする方
法は、イオン注入法あるいは、熱拡散法である。
【００１５】
【作用】図７は、消去領域１１０の中に入っている、フ
ローティングゲート電極１０４に使われているポリシリ
コングレインの数と図６に示した消去後分布の分散値と
の関係を示している。大きなグレインを使用し、グレイ
ンの数が２０個以下になると、分散値が急激に上昇する
ことがわかる。つまり、過剰消去ビットが急増する。使
用するグレインを小さくし、消去領域１１０内に含まれ
る数を２０個以上、例えば、１００個にすると分散値と
して、０．０２Ｖが得られる。すなわち分布の幅として
は、１Ｖの範囲の中に充分納めることが出来る。これら
のことから、消去領域１１０内に含まれるポリシリコン
グレインの数を２０個以上にすれば、過剰消去不良の発
生を抑制することが出来る。
ローティングゲート電極１０４に使われているポリシリ
コングレインの数と図６に示した消去後分布の分散値と
の関係を示している。大きなグレインを使用し、グレイ
ンの数が２０個以下になると、分散値が急激に上昇する
ことがわかる。つまり、過剰消去ビットが急増する。使
用するグレインを小さくし、消去領域１１０内に含まれ
る数を２０個以上、例えば、１００個にすると分散値と
して、０．０２Ｖが得られる。すなわち分布の幅として
は、１Ｖの範囲の中に充分納めることが出来る。これら
のことから、消去領域１１０内に含まれるポリシリコン
グレインの数を２０個以上にすれば、過剰消去不良の発
生を抑制することが出来る。
【００１６】
［実施例１］不揮発性メモリ装置のうち、電気的に書き
込み・消去動作が可能で、一括消去動作を行うフラッシ
ュメモリのメモリセル平面図である図１（ａ）と断面図
である図１（ｂ）を参照して、セルの構造を説明する。
込み・消去動作が可能で、一括消去動作を行うフラッシ
ュメモリのメモリセル平面図である図１（ａ）と断面図
である図１（ｂ）を参照して、セルの構造を説明する。
【００１７】１ビットのメモリセルは、（１００）の面
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１表面に設けられた１つのＥＥＰＲＯＭ
からなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８
とＮ型ドレイン領域１０７とトンネル酸化膜１０３とフ
ローティングゲート電極１０４と電極間絶縁膜１０５と
コントロールゲート電極１０６とから構成されている。
フィールド酸化膜１０２の膜厚は、０．６μｍである。
トンネル酸化膜１０３は熱酸化膜により形成され、その
膜厚は１０ｎｍ程度である。このトンネル酸化膜１０３
の上に，フローティングゲート電極１０４，電極間絶縁
膜１０５およびコントロールゲート電極１０６が積層さ
れている。
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１表面に設けられた１つのＥＥＰＲＯＭ
からなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８
とＮ型ドレイン領域１０７とトンネル酸化膜１０３とフ
ローティングゲート電極１０４と電極間絶縁膜１０５と
コントロールゲート電極１０６とから構成されている。
フィールド酸化膜１０２の膜厚は、０．６μｍである。
トンネル酸化膜１０３は熱酸化膜により形成され、その
膜厚は１０ｎｍ程度である。このトンネル酸化膜１０３
の上に，フローティングゲート電極１０４，電極間絶縁
膜１０５およびコントロールゲート電極１０６が積層さ
れている。
【００１８】フローティングゲート電極１０４は膜厚１
５０ｎｍ程度のポリシリコンにリンをドーピングして形
成され、不純物濃度は、１×１０20ｃｍ-3程度以下にす
る。ドーピング方法は、リンの熱拡散法，リンのイオン
注入法のいずれを用いてもよい。イオン注入法を用いる
場合は、１５０ｎｍのポリシリコンに対して１×１０15
ｃｍ-2以下の注入を行う。５×１０14ｃｍ-2以下の注入
密度で行うとさらに効果的である。この時の注入エネル
ギーは、４０ｋｅＶとした。ＰＯＣｌ3 を用いたリンの
熱拡散を用いる場合には８５０℃以下の温度で、１０分
以下の時間で拡散させる。時間制御の困難さを考慮する
と、低温化するほうが制御性がよい。但し、イオン注入
法の方が、制御性の点からも容易に上記条件を実現でき
る。このような条件で、製造したフローティングゲート
電極１０４は、ポリシリコングレインの直径が、５０ｎ
ｍ以下になっている。
５０ｎｍ程度のポリシリコンにリンをドーピングして形
成され、不純物濃度は、１×１０20ｃｍ-3程度以下にす
る。ドーピング方法は、リンの熱拡散法，リンのイオン
注入法のいずれを用いてもよい。イオン注入法を用いる
場合は、１５０ｎｍのポリシリコンに対して１×１０15
ｃｍ-2以下の注入を行う。５×１０14ｃｍ-2以下の注入
密度で行うとさらに効果的である。この時の注入エネル
ギーは、４０ｋｅＶとした。ＰＯＣｌ3 を用いたリンの
熱拡散を用いる場合には８５０℃以下の温度で、１０分
以下の時間で拡散させる。時間制御の困難さを考慮する
と、低温化するほうが制御性がよい。但し、イオン注入
法の方が、制御性の点からも容易に上記条件を実現でき
る。このような条件で、製造したフローティングゲート
電極１０４は、ポリシリコングレインの直径が、５０ｎ
ｍ以下になっている。
【００１９】このフローティングゲート電極１０４は、
フィールド酸化膜１０２に片側で約０．２μｍ程度延在
している。電極間絶縁膜１０５は、高温気相成長法（Ｈ
ＴＯ）による膜厚８ｎｍ程度の酸化シリコン膜，減圧気
相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒化シ
リコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸化シリ
コン膜が積層された３層絶縁膜である。最上層は、ＨＴ
Ｏの代わりにＬＰＣＶＤ窒化シリコン膜を熱酸化した膜
でもよい。このメモリセルにおけるコントロールゲート
電極１０６のゲート長およびゲート幅はどちらも０．８
μｍであり、膜厚１５０ｎｍ程度のＮ型ポリシリコン膜
と膜厚２００ｎｍ程度のタングステンシリサイド膜とを
積層して形成している。
フィールド酸化膜１０２に片側で約０．２μｍ程度延在
している。電極間絶縁膜１０５は、高温気相成長法（Ｈ
ＴＯ）による膜厚８ｎｍ程度の酸化シリコン膜，減圧気
相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒化シ
リコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸化シリ
コン膜が積層された３層絶縁膜である。最上層は、ＨＴ
Ｏの代わりにＬＰＣＶＤ窒化シリコン膜を熱酸化した膜
でもよい。このメモリセルにおけるコントロールゲート
電極１０６のゲート長およびゲート幅はどちらも０．８
μｍであり、膜厚１５０ｎｍ程度のＮ型ポリシリコン膜
と膜厚２００ｎｍ程度のタングステンシリサイド膜とを
積層して形成している。
【００２０】Ｎ型ソース領域１０８およびＮ型ドレイン
領域１０７は、それぞれコントロールゲート電極１０６
に自己整合的にＰ型シリコン基板１０１表面の素子形成
領域に設けられている。この素子形成領域は、図１
（ａ）の縦方向および横方向（直行する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜１０２が設けられている。Ｎ型ソース
領域１０８の接合の深さは、０．４μｍ弱であり、Ｎ型
ソース領域１０８とフローティングゲート電極１０４と
のオーバーラップ（Ｎ型ソース領域１０８の横方向の接
合の深さ）は０．２５μｍ程度である。Ｎ型ドレイン領
域１０７の接合深さは、０．１５μｍ程度であり、Ｎ型
ドレイン領域１０７とフローティングゲート電極１０４
とのオーバーラップは０．１μｍ弱である。
領域１０７は、それぞれコントロールゲート電極１０６
に自己整合的にＰ型シリコン基板１０１表面の素子形成
領域に設けられている。この素子形成領域は、図１
（ａ）の縦方向および横方向（直行する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜１０２が設けられている。Ｎ型ソース
領域１０８の接合の深さは、０．４μｍ弱であり、Ｎ型
ソース領域１０８とフローティングゲート電極１０４と
のオーバーラップ（Ｎ型ソース領域１０８の横方向の接
合の深さ）は０．２５μｍ程度である。Ｎ型ドレイン領
域１０７の接合深さは、０．１５μｍ程度であり、Ｎ型
ドレイン領域１０７とフローティングゲート電極１０４
とのオーバーラップは０．１μｍ弱である。
【００２１】コントロールゲート電極１０６はワード線
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には２つのコントロールゲート電
極１０６が設けられ、これら２つのコントロール電極１
０８の間にはＮ型ドレイン領域１０７が設けられてい
る。２つのＮ型ソース領域１０８の間に設けられた横方
向に隣接する２つのメモリセルは、１つのＮ型ドレイン
領域１０７を共有している。図示は省略するが、それぞ
れのＮ型ドレイン領域１０７に接続されるそれぞれのデ
ィジット線（ビット線）は、ワード線に直交するように
設けられている。
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には２つのコントロールゲート電
極１０６が設けられ、これら２つのコントロール電極１
０８の間にはＮ型ドレイン領域１０７が設けられてい
る。２つのＮ型ソース領域１０８の間に設けられた横方
向に隣接する２つのメモリセルは、１つのＮ型ドレイン
領域１０７を共有している。図示は省略するが、それぞ
れのＮ型ドレイン領域１０７に接続されるそれぞれのデ
ィジット線（ビット線）は、ワード線に直交するように
設けられている。
【００２２】次に不揮発性メモリの製造工程の断面図で
ある図２，３と図１を併せて参照して。上記実施例の製
造方法を説明する。
ある図２，３と図１を併せて参照して。上記実施例の製
造方法を説明する。
【００２３】まず、（１００）の両方位を有し、２×１
０17ｃｍ-3程度の表面不純物濃度を有するＰ型シリコン
基板１０１表面の第１の方向（縦方向）に所要の間隔を
有し、第２の方向（横方向）に延ばして配置された縞状
の素子分離領域に、膜厚０．６μｍのＬＯＣＯＳ型のフ
ィールド酸化膜１０２が形成される。素子分離領域の間
の素子形成領域に、熱酸化により膜厚１０ｎｍ程度のト
ンネル酸化膜１０３が形成される。この素子分離領域の
第１の方向の幅は、０．８μｍである。続いて、ＣＶＤ
法により１５０ｎｍの膜厚で、ポリシリコン膜２０３を
成長させる。成長させたポリシリコン膜に対して、４０
ｋｅＶのエネルギー，５×１０14ｃｍ-3の密度でリンの
イオン注入を行い、Ｎ型ポリシリコン膜２０４を形成す
る。次に、フォトレジスト膜パターン（図示せず）をマ
スクにして異方性エッチングを行い、素子領域全面を多
い、素子分離領域との重なりが０．２μｍとなるよう
な、第２の方向（横方向）に延在する島状の形状にＮ型
ポリシリコン膜を残す。次に高温気相成長法（ＨＴＯ）
による膜厚８ｎｍ程度の酸化シリコン膜，減圧気相成長
法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒化シリコン
膜およびＬＰＣＶＤ窒化シリコン膜を熱酸化した酸化シ
リコン膜が積層された３層絶縁膜２０５を形成する。膜
厚１５０ｎｍ程度のポリシリコン膜を成長させた後、リ
ン拡散を行って低抵抗化し、その表面にタングステンシ
リサイドをスパッタして、ポリシリコン／シリサイド膜
２０６を形成する。
０17ｃｍ-3程度の表面不純物濃度を有するＰ型シリコン
基板１０１表面の第１の方向（縦方向）に所要の間隔を
有し、第２の方向（横方向）に延ばして配置された縞状
の素子分離領域に、膜厚０．６μｍのＬＯＣＯＳ型のフ
ィールド酸化膜１０２が形成される。素子分離領域の間
の素子形成領域に、熱酸化により膜厚１０ｎｍ程度のト
ンネル酸化膜１０３が形成される。この素子分離領域の
第１の方向の幅は、０．８μｍである。続いて、ＣＶＤ
法により１５０ｎｍの膜厚で、ポリシリコン膜２０３を
成長させる。成長させたポリシリコン膜に対して、４０
ｋｅＶのエネルギー，５×１０14ｃｍ-3の密度でリンの
イオン注入を行い、Ｎ型ポリシリコン膜２０４を形成す
る。次に、フォトレジスト膜パターン（図示せず）をマ
スクにして異方性エッチングを行い、素子領域全面を多
い、素子分離領域との重なりが０．２μｍとなるよう
な、第２の方向（横方向）に延在する島状の形状にＮ型
ポリシリコン膜を残す。次に高温気相成長法（ＨＴＯ）
による膜厚８ｎｍ程度の酸化シリコン膜，減圧気相成長
法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒化シリコン
膜およびＬＰＣＶＤ窒化シリコン膜を熱酸化した酸化シ
リコン膜が積層された３層絶縁膜２０５を形成する。膜
厚１５０ｎｍ程度のポリシリコン膜を成長させた後、リ
ン拡散を行って低抵抗化し、その表面にタングステンシ
リサイドをスパッタして、ポリシリコン／シリサイド膜
２０６を形成する。
【００２４】次に、フォトレジスト膜パターン（図示せ
ず）をマスクにして、ポリシリコン／シリサイド膜２０
６，３層絶縁膜２０５，Ｎ型ポリシリコン膜２０４を順
次異方性エッチングして、コントロールゲート電極１０
６を形成する。なお、コントロール電極１３１を構成す
る導電体膜は、（膜厚も含めて）ポリシリコン／シリサ
イド膜に限定されるものではない。
ず）をマスクにして、ポリシリコン／シリサイド膜２０
６，３層絶縁膜２０５，Ｎ型ポリシリコン膜２０４を順
次異方性エッチングして、コントロールゲート電極１０
６を形成する。なお、コントロール電極１３１を構成す
る導電体膜は、（膜厚も含めて）ポリシリコン／シリサ
イド膜に限定されるものではない。
【００２５】Ｏ2 プラズマによるアッシング等により、
フォトレジスト膜を除去し、露出した部分のトンネル酸
化膜１０３をエッチングした後、コントロールゲート電
極１０，フローティングゲート電極１０４の側面に１０
〜２０ｎｍの酸化シリコン膜（図示せず）が熱酸化によ
り形成される。続いて、隣接する２つの素子形成領域の
第１の方向に平行な部分の間に設けられた２つのコント
ロールゲート電極１０６に挟まれた素子形成領域を覆う
姿態を有するフォトレジスト膜パターン（図示せず）が
形成され、このフォトレジスト膜パターンをマスクにし
て、露出したフィールド酸化膜１０２をエッチングし、
さらにリン及びヒ素のイオン注入を行う。このフォトレ
ジスト膜パターンを除去した後、熱処理を行ってソース
領域１０８を形成する。前工程とは逆の領域を覆うよう
なフォトレジスト膜パターン（図示せず）を形成して、
ヒ素のイオン注入を行う。さらにこのフォトレジスト膜
パターンを除去して、熱処理を行いドレイン領域１０７
を形成する（図１）。図示は省略するがさらに、層間絶
縁膜の形成、ドレイン領域に達するビット線コンタクト
１０９の形成、ディジット線の形成などが行われ、本実
施例による不揮発性メモリが作製される。
フォトレジスト膜を除去し、露出した部分のトンネル酸
化膜１０３をエッチングした後、コントロールゲート電
極１０，フローティングゲート電極１０４の側面に１０
〜２０ｎｍの酸化シリコン膜（図示せず）が熱酸化によ
り形成される。続いて、隣接する２つの素子形成領域の
第１の方向に平行な部分の間に設けられた２つのコント
ロールゲート電極１０６に挟まれた素子形成領域を覆う
姿態を有するフォトレジスト膜パターン（図示せず）が
形成され、このフォトレジスト膜パターンをマスクにし
て、露出したフィールド酸化膜１０２をエッチングし、
さらにリン及びヒ素のイオン注入を行う。このフォトレ
ジスト膜パターンを除去した後、熱処理を行ってソース
領域１０８を形成する。前工程とは逆の領域を覆うよう
なフォトレジスト膜パターン（図示せず）を形成して、
ヒ素のイオン注入を行う。さらにこのフォトレジスト膜
パターンを除去して、熱処理を行いドレイン領域１０７
を形成する（図１）。図示は省略するがさらに、層間絶
縁膜の形成、ドレイン領域に達するビット線コンタクト
１０９の形成、ディジット線の形成などが行われ、本実
施例による不揮発性メモリが作製される。
【００２６】［実施例２］次に、不揮発性メモリセル製
造方法にかかる第２の実施例を図４の製造途中の断面図
（図２（ａ）に対応）を参照しながら説明する。図２で
説明したように、Ｐ型シリコン基板１０１上にトンネル
酸化膜１０２を形成した後、ポリシリコンに比べて低温
のＬＰＣＶＤで成長させるアモルファスシリコン３０３
を堆積させる。小さなグレインを形成するために、１０
０℃で１０秒の急速熱処理（ＲＴＰ）を行う。その後、
リンのイオン注入を第１の実施例と同様の条件で行う。
以後の製造方法は、図２，３に示した第１の実施例と同
様である。また、ＲＴＰとリンのイオン注入の工程順は
逆でもよい。
造方法にかかる第２の実施例を図４の製造途中の断面図
（図２（ａ）に対応）を参照しながら説明する。図２で
説明したように、Ｐ型シリコン基板１０１上にトンネル
酸化膜１０２を形成した後、ポリシリコンに比べて低温
のＬＰＣＶＤで成長させるアモルファスシリコン３０３
を堆積させる。小さなグレインを形成するために、１０
０℃で１０秒の急速熱処理（ＲＴＰ）を行う。その後、
リンのイオン注入を第１の実施例と同様の条件で行う。
以後の製造方法は、図２，３に示した第１の実施例と同
様である。また、ＲＴＰとリンのイオン注入の工程順は
逆でもよい。
【００２７】
【発明の効果】以上説明したように本発明によれば、図
６の実験データから明らかなように、消去領域内に含ま
れるポリシリコングレインの数を２０個以上にすること
で、過剰消去不良の発生を抑制することが出来る。
６の実験データから明らかなように、消去領域内に含ま
れるポリシリコングレインの数を２０個以上にすること
で、過剰消去不良の発生を抑制することが出来る。
【図１】本発明による不揮発性メモリセル構造の第１の
実施例を示す模式的断面図である。
実施例を示す模式的断面図である。
【図２】第１の実施例の製造方法を工程順に説明する断
面図である。
面図である。
【図３】図２に引き続く第１の実施例の製造方法を工程
順に説明する断面図である。
順に説明する断面図である。
【図４】本発明による不揮発性メモリセル構造の第２の
実施例を示す模式的断面図である。
実施例を示す模式的断面図である。
【図５】従来の不揮発性メモリセルを示す模式的断面図
である。
である。
【図６】従来のフラッシュメモリセルの問題点を説明す
るための図であり、書き込み後、消去後のビット分布を
示したグラフである。
るための図であり、書き込み後、消去後のビット分布を
示したグラフである。
【図７】本発明の作用を説明するための実験結果を示し
たグラフである。
たグラフである。
１０１ シリコン基板 １０２ フィールド酸化膜 １０３ トンネル酸化膜 １０４ フローティングゲート電極 １０５ 電極間絶縁膜 １０６ コントロールゲート電極 １０７ ドレイン領域 １０８ ソース領域 １０９ ビット線コンタクト １１０ 消去領域 ２０１ Ｐ型シリコン基板 ２０２ シリコン熱酸化膜 ２０３ ポリシリコン ２０４ Ｎ型ポリシリコン膜 ２０５ ３層絶縁膜 ２０６ ポリシリコン／シリサイド膜 ３０３ アモルファスシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 児玉 典昭 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 岡澤 武 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 村松 諭 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 西尾 直治 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 堀川 貢弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 斎藤 修一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 新井 謙一 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 第１導電性の半導体基板表面に設けられ
た第２導電性のソース領域およびドレイン領域と該ソー
ス領域の端部および該ドレイン領域の端部に挟まれて該
第１導電性半導体基板表面に設けられたチャネル領域
と、ゲート絶縁膜を介して該ソース領域およびドレイン
領域上に延在して該チャネル領域上に設けられた１層の
多結晶シリコン膜からなるフローティングゲート電極
と、電極間ゲート絶縁膜を介して該フローティングゲー
ト電極上を覆うコントロールゲート電極とを有し、前記
フローティングゲート電極に電子を蓄積すること、ある
いは前記蓄積電子をフローティングゲート電極から外部
へ引き抜くことにより、記憶動作および消去動作を行う
ＭＯＳスタックトゲート型の書き換え可能な不揮発性メ
モリにおいて、 前記フローティングゲート電極の中で、前記蓄積電子を
外部に引き抜く時に、蓄積電子が電子電流として流れる
領域上に含まれる多結晶シリコンの結晶粒の数が、２０
個以上になっていることを特徴とする不揮発性メモリ。 - 【請求項２】 第１導電性の半導体基板表面の素子分離
するための領域にフィールド絶縁膜を形成し、該半導体
基板表面の素子となる領域にトンネル絶縁膜を形成し、
全面に所定の膜厚を有する多結晶シリコン膜を形成する
工程と、 該多結晶シリコン膜に、１×１０20ｃｍ-3以下の濃度に
なるように、不純物をドーピングする工程を有すること
を特徴とする不揮発性メモリの製造方法。 - 【請求項３】 前記多結晶シリコン膜にドーピングする
不純物が、Ｎ型であることを特徴とする請求項２記載の
不揮発性メモリの製造方法。 - 【請求項４】 前記多結晶シリコン膜にドーピングする
Ｎ型不純物が、リンまたはヒ素であることを特徴とする
請求項２記載の不揮発性メモリの製造方法。 - 【請求項５】 前記多結晶シリコン膜にＮ型不純物をド
ーピングする方法が、イオン注入法であることを特徴と
する請求項２記載の不揮発性メモリの製造方法。 - 【請求項６】 前記多結晶シリコン膜にＮ型不純物をド
ーピングする方法が、熱拡散法であることを特徴とする
請求項２記載の不揮発性メモリの製造方法。 - 【請求項７】 前記多結晶シリコン膜の代わりに低温で
成長したアモルファスシリコンを使用することを特徴と
する請求項２記載の不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141568A JP3062043B2 (ja) | 1995-06-08 | 1995-06-08 | 不揮発性メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141568A JP3062043B2 (ja) | 1995-06-08 | 1995-06-08 | 不揮発性メモリとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335644A true JPH08335644A (ja) | 1996-12-17 |
| JP3062043B2 JP3062043B2 (ja) | 2000-07-10 |
Family
ID=15295010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141568A Expired - Fee Related JP3062043B2 (ja) | 1995-06-08 | 1995-06-08 | 不揮発性メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062043B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007134681A (ja) * | 2005-10-14 | 2007-05-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685280A (ja) * | 1992-08-28 | 1994-03-25 | Sony Corp | 不揮発性半導体装置の製造方法 |
| JPH0794605A (ja) * | 1993-09-22 | 1995-04-07 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその形成方法 |
-
1995
- 1995-06-08 JP JP7141568A patent/JP3062043B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685280A (ja) * | 1992-08-28 | 1994-03-25 | Sony Corp | 不揮発性半導体装置の製造方法 |
| JPH0794605A (ja) * | 1993-09-22 | 1995-04-07 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007134681A (ja) * | 2005-10-14 | 2007-05-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
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| Publication number | Publication date |
|---|---|
| JP3062043B2 (ja) | 2000-07-10 |
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