JPH08335834A - 電流感知差動増幅器 - Google Patents
電流感知差動増幅器Info
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- JPH08335834A JPH08335834A JP8165120A JP16512096A JPH08335834A JP H08335834 A JPH08335834 A JP H08335834A JP 8165120 A JP8165120 A JP 8165120A JP 16512096 A JP16512096 A JP 16512096A JP H08335834 A JPH08335834 A JP H08335834A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
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- G11C7/08—Control thereof
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 電流感知差動増幅器の回路の応答時間を向上
させることができ、動作電圧を低電圧化することがで
き、差出力電流の生成速度を向上させることができる電
流感知差動増幅器を提供する。 【解決手段】 電流感知差動増幅器４９は回路の最低動
作電圧ＶCCを低減するために、独立したＰチャネルバイ
アスステージを備える。独立Ｐチャネルバイアスステー
ジは、ドライバステージをプリバイアスして、より迅速
に差出力電流を生成するのにも使用される。最後に、電
流感知差動増幅器は、回路の回復時間を向上させる負帰
還トランジスタも備えている。
させることができ、動作電圧を低電圧化することがで
き、差出力電流の生成速度を向上させることができる電
流感知差動増幅器を提供する。 【解決手段】 電流感知差動増幅器４９は回路の最低動
作電圧ＶCCを低減するために、独立したＰチャネルバイ
アスステージを備える。独立Ｐチャネルバイアスステー
ジは、ドライバステージをプリバイアスして、より迅速
に差出力電流を生成するのにも使用される。最後に、電
流感知差動増幅器は、回路の回復時間を向上させる負帰
還トランジスタも備えている。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅器に関し、
特に改良型の電流感知差動増幅器に関する。
特に改良型の電流感知差動増幅器に関する。
【０００２】
【従来の技術】半導体メモリ装置は、一般に、０及び１
の形態で二進データを格納するメモリセルの直行するア
レイを備えている。通常、メモリセルアレイは、多くの
場合、相補的な対を成すビット線の行（カラム）とワー
ド線の列（ロウ）を備えている。メモリセルはビット線
対とワード線の各交点に位置している。カラムアドレス
デコーダから生成する多数のカラム選択線の一つに制御
されて、ビット線対は選択的にデータ線に接続される。
ロウアドレスデコーダから生成する各ワード線は、メモ
リセルのアクセストランジスタをオンにすることで、そ
のロウのメモリセルを対応するビット線に選択的に接続
することができる。入力アドレスはカラムアドレスデコ
ーダとロウアドレスデコーダによってデコードされ、特
定のメモリセル（すなわち、選択されたビット線とワー
ド線の交点に位置するメモリセル）をデータ線に接続す
る。このようにして、メモリセルに格納された二進デー
タはビット線に、次にデータ線に転送され、最終的にメ
モリ出力装置へ転送される。データは、同様の基本方法
でメモリセルに書き込まれる。米国特許４，３５５，３
７７号においてスタティックＲＡＭ回路の好適な例が説
明されている（出願人：インモスコーポレーション、発
明の名称：「非同期式平衡プリチャージスタティックＲ
ＡＭ」）。
の形態で二進データを格納するメモリセルの直行するア
レイを備えている。通常、メモリセルアレイは、多くの
場合、相補的な対を成すビット線の行（カラム）とワー
ド線の列（ロウ）を備えている。メモリセルはビット線
対とワード線の各交点に位置している。カラムアドレス
デコーダから生成する多数のカラム選択線の一つに制御
されて、ビット線対は選択的にデータ線に接続される。
ロウアドレスデコーダから生成する各ワード線は、メモ
リセルのアクセストランジスタをオンにすることで、そ
のロウのメモリセルを対応するビット線に選択的に接続
することができる。入力アドレスはカラムアドレスデコ
ーダとロウアドレスデコーダによってデコードされ、特
定のメモリセル（すなわち、選択されたビット線とワー
ド線の交点に位置するメモリセル）をデータ線に接続す
る。このようにして、メモリセルに格納された二進デー
タはビット線に、次にデータ線に転送され、最終的にメ
モリ出力装置へ転送される。データは、同様の基本方法
でメモリセルに書き込まれる。米国特許４，３５５，３
７７号においてスタティックＲＡＭ回路の好適な例が説
明されている（出願人：インモスコーポレーション、発
明の名称：「非同期式平衡プリチャージスタティックＲ
ＡＭ」）。
【０００３】ビット線を介してメモリセルから読み出さ
れるデータ信号は、メモリセルが上述のタイプのもので
あるかどうかに拘らず、メモリ出力装置の駆動に用いら
れるのに先立って増幅される必要がある。この増幅は通
常多くのステージを経て行われ、この目的で使用される
増幅器は感知増幅器（センスアンプ）と称される。従来
の感知増幅器はビット線間の電圧差を感知していた。ビ
ット線間の電圧差を感知する場合、ビット線とデータ線
は容量負荷がかけられているという問題があった。従っ
て、必要な電圧差が生じるには時間的な遅れが伴う。容
量に起因する時間遅れのため、メモリセルからのデータ
読み出しに要する時間が必然的に長くなる。
れるデータ信号は、メモリセルが上述のタイプのもので
あるかどうかに拘らず、メモリ出力装置の駆動に用いら
れるのに先立って増幅される必要がある。この増幅は通
常多くのステージを経て行われ、この目的で使用される
増幅器は感知増幅器（センスアンプ）と称される。従来
の感知増幅器はビット線間の電圧差を感知していた。ビ
ット線間の電圧差を感知する場合、ビット線とデータ線
は容量負荷がかけられているという問題があった。従っ
て、必要な電圧差が生じるには時間的な遅れが伴う。容
量に起因する時間遅れのため、メモリセルからのデータ
読み出しに要する時間が必然的に長くなる。
【０００４】従来の電圧感知技術に伴う別の問題は、前
に行われた動作（読出しまたは書込み）によりビット線
に残っている電圧差を反転させて正確に動作をさせる必
要が生じることがあるという問題である。例えば、デー
タが第１のメモリセルから読み出された後、あるビット
線の電圧が対応するビット線の電圧より０．５Ｖ低い場
合、第２のメモリセルからデータを読み出すにあたり、
ビット線を変化させて、今度は第１のビット線の電圧が
対応するビット線の電圧より０．５Ｖ高くなるようにす
る必要が生じる場合がある。メモリ回路の速度を増すた
めに、ビット線を「平衡させる」、すなわち、共に短絡
し、前の動作時からビット線に残っている電圧差を除去
する技術が開発されている。例えば、米国特許４，３５
５，３７７号において、プリチャージ回路および平衡回
路を駆動するクロック発生器に接続されたアドレス遷移
検知回路について説明されている。これらの技術の短所
の一つは、検知回路が平衡動作の制御に使われる信号の
タイミングに非常に影響を受けやすいことである。
に行われた動作（読出しまたは書込み）によりビット線
に残っている電圧差を反転させて正確に動作をさせる必
要が生じることがあるという問題である。例えば、デー
タが第１のメモリセルから読み出された後、あるビット
線の電圧が対応するビット線の電圧より０．５Ｖ低い場
合、第２のメモリセルからデータを読み出すにあたり、
ビット線を変化させて、今度は第１のビット線の電圧が
対応するビット線の電圧より０．５Ｖ高くなるようにす
る必要が生じる場合がある。メモリ回路の速度を増すた
めに、ビット線を「平衡させる」、すなわち、共に短絡
し、前の動作時からビット線に残っている電圧差を除去
する技術が開発されている。例えば、米国特許４，３５
５，３７７号において、プリチャージ回路および平衡回
路を駆動するクロック発生器に接続されたアドレス遷移
検知回路について説明されている。これらの技術の短所
の一つは、検知回路が平衡動作の制御に使われる信号の
タイミングに非常に影響を受けやすいことである。
【０００５】ビット線間の電圧差を利用する感知技術を
使用する短所は更に、感知増幅器から最適な信号利得を
得るのが難しいことと、差動信号をメモリ出力信号とし
て使用するに先立ち、ビット線の共通モードの電圧レベ
ルを上げるのが困難であることである。以上の問題はい
ずれも、多くのアプリケーションにおいて、メモリセル
の安定性を保つためにビット線は装置の供給電圧の約８
０％の電圧以上に保つ必要があることに起因する。
使用する短所は更に、感知増幅器から最適な信号利得を
得るのが難しいことと、差動信号をメモリ出力信号とし
て使用するに先立ち、ビット線の共通モードの電圧レベ
ルを上げるのが困難であることである。以上の問題はい
ずれも、多くのアプリケーションにおいて、メモリセル
の安定性を保つためにビット線は装置の供給電圧の約８
０％の電圧以上に保つ必要があることに起因する。
【０００６】上述の問題を克服するため、本発明者によ
り米国特許４，７６６，３３３号において説明されてい
る電流感知差動増幅器が発明された。ここでその内容を
図面を参照して説明する。本発明の図３は米国特許４，
７６６，３３３号の図３に基づいており、簡略化された
電流感知差動増幅器を示す。図３では、トランジスタと
して、基本的にエンハンスメント型のｎチャネルＭＯＳ
トランジスタが使用されているが、他のタイプのトラン
ジスタでも代用可能である。増幅器１０は基準電圧回路
１１と、第１の入力端子１２と、第２の入力端子１４を
備えている。通常、回路の残りの部分は電圧増幅器とし
て動作する。入力端子１２，１４は、各々インピーダン
ス１６，１８を介して接地されている（基準電圧源に接
続されている）。入力端子１２はｎチャネルトランジス
タ２２，２４のソースに接続されている。入力端子１４
はｎチャネルトランジスタ２６，２８のソースに接続さ
れている。トランジスタ２２，２４，２６，２８のゲー
トと、トランジスタ２４，２６のドレインは共通ノード
３０に接続されている。ノード３０は負荷（ロード）３
２を介して動作電圧ＶCCの供給源に接続されている。ト
ランジスタ２２のドレインは負荷トランジスタ３４を介
して動作電圧ＶCCの供給源に接続されると共に、第１の
出力端子３８に接続されている。同様に、トランジスタ
２８のドレインは負荷トランジスタ３６を介して
“ＶCC”に接続されると共に、第２の出力端子４０に接
続されている。トランジスタ２２，２８は増幅器１０の
「１次入力トランジスタ」ということができる。また、
トランジスタ２４，２６は増幅器１０の「２次入力トラ
ンジスタ」ということができる。
り米国特許４，７６６，３３３号において説明されてい
る電流感知差動増幅器が発明された。ここでその内容を
図面を参照して説明する。本発明の図３は米国特許４，
７６６，３３３号の図３に基づいており、簡略化された
電流感知差動増幅器を示す。図３では、トランジスタと
して、基本的にエンハンスメント型のｎチャネルＭＯＳ
トランジスタが使用されているが、他のタイプのトラン
ジスタでも代用可能である。増幅器１０は基準電圧回路
１１と、第１の入力端子１２と、第２の入力端子１４を
備えている。通常、回路の残りの部分は電圧増幅器とし
て動作する。入力端子１２，１４は、各々インピーダン
ス１６，１８を介して接地されている（基準電圧源に接
続されている）。入力端子１２はｎチャネルトランジス
タ２２，２４のソースに接続されている。入力端子１４
はｎチャネルトランジスタ２６，２８のソースに接続さ
れている。トランジスタ２２，２４，２６，２８のゲー
トと、トランジスタ２４，２６のドレインは共通ノード
３０に接続されている。ノード３０は負荷（ロード）３
２を介して動作電圧ＶCCの供給源に接続されている。ト
ランジスタ２２のドレインは負荷トランジスタ３４を介
して動作電圧ＶCCの供給源に接続されると共に、第１の
出力端子３８に接続されている。同様に、トランジスタ
２８のドレインは負荷トランジスタ３６を介して
“ＶCC”に接続されると共に、第２の出力端子４０に接
続されている。トランジスタ２２，２８は増幅器１０の
「１次入力トランジスタ」ということができる。また、
トランジスタ２４，２６は増幅器１０の「２次入力トラ
ンジスタ」ということができる。
【０００７】増幅器１０の動作において重要な点は、ト
ランジスタ２２，２４，２６，２８、及び負荷３２，負
荷トランジスタ３４，３６の相対的なサイズである。一
般に、１次入力トランジスタ２２，２８は飽和状態に保
たれているので、両者を流れる電流は本質的にドレイン
・ソース間の電圧とは無関係である。１次入力トランジ
スタ２２，２８は電気的に等価で、２次入力トランジス
タ２４，２６に比べてサイズが大きいので、インピーダ
ンス１６，１８を介して流れる電流のほとんどは、トラ
ンジスタ２２，２８によって供給される。メモリセルへ
のアクセスやデータ書込みのためにインピーダンス１
６，１８の値が等しくなくなった場合、入力端子１２，
１４に異なった電流が流れる。トランジスタ２２，２８
のサイズは十分大きいので、差入力電流により入力端子
１２，１４に生じた電圧差は、入力端子１２，１４に想
定される差電流の全範囲において、確実に最小となる。
ランジスタ２２，２４，２６，２８、及び負荷３２，負
荷トランジスタ３４，３６の相対的なサイズである。一
般に、１次入力トランジスタ２２，２８は飽和状態に保
たれているので、両者を流れる電流は本質的にドレイン
・ソース間の電圧とは無関係である。１次入力トランジ
スタ２２，２８は電気的に等価で、２次入力トランジス
タ２４，２６に比べてサイズが大きいので、インピーダ
ンス１６，１８を介して流れる電流のほとんどは、トラ
ンジスタ２２，２８によって供給される。メモリセルへ
のアクセスやデータ書込みのためにインピーダンス１
６，１８の値が等しくなくなった場合、入力端子１２，
１４に異なった電流が流れる。トランジスタ２２，２８
のサイズは十分大きいので、差入力電流により入力端子
１２，１４に生じた電圧差は、入力端子１２，１４に想
定される差電流の全範囲において、確実に最小となる。
【０００８】トランジスタ２２，２８のソース・ドレイ
ン経路を介して流れる異なる電流によって、出力端子３
８，４０に電圧差が生じる。一定の電流差に対する電圧
差を決定する要因は、トランジスタ２４，２６に対する
トランジスタ３４，３６及びトランジスタ２２，２８の
相対的なサイズである。トランジスタ３４，３６は電気
的に対称であり、トランジスタ３４，３６のサイズはト
ランジスタ２２，２８に対応して設定されているので、
入力端子１２，１４に想定される最大の電流差が得られ
た時に、トランジスタ２２，２８が飽和領域から外れる
ことなしに、出力端子３８，４０において最大の電圧差
を得ることができる。（トランジスタ２２，２８が飽和
領域から外れるのは、出力端子３８，４０における電圧
が、ノード３０の電圧より、ｎチャネル閾値電圧以上降
下した場合に起こる。）
ン経路を介して流れる異なる電流によって、出力端子３
８，４０に電圧差が生じる。一定の電流差に対する電圧
差を決定する要因は、トランジスタ２４，２６に対する
トランジスタ３４，３６及びトランジスタ２２，２８の
相対的なサイズである。トランジスタ３４，３６は電気
的に対称であり、トランジスタ３４，３６のサイズはト
ランジスタ２２，２８に対応して設定されているので、
入力端子１２，１４に想定される最大の電流差が得られ
た時に、トランジスタ２２，２８が飽和領域から外れる
ことなしに、出力端子３８，４０において最大の電圧差
を得ることができる。（トランジスタ２２，２８が飽和
領域から外れるのは、出力端子３８，４０における電圧
が、ノード３０の電圧より、ｎチャネル閾値電圧以上降
下した場合に起こる。）
【０００９】２次入力トランジスタ２４，２６は電気的
に同一のものであり、トランジスタ２４，２６のサイズ
は、負荷３２に対応して設定しているので、ノード３０
は、入力端子１２，１４に想定される共通モード電流の
全範囲における、入力端子１２，１４の所望の共通モー
ド電圧より、およそ、１ｎチャネル閾値電圧分（１Ｖｔ
n ）高い値にバイアスされる。共通モード入力電圧は、
負荷３２のサイズを変えることによって調整できる。更
に、トランジスタ２４，２６のサイズは負荷３２に対応
して設定しているので、ノード３０のバイアス点は、入
力電流の急激な変化の後、適当な速さで回復する。従っ
て、入力端子１２，１４における電圧が非安定な状態で
も、増幅器１０は正確に動作することができる。
に同一のものであり、トランジスタ２４，２６のサイズ
は、負荷３２に対応して設定しているので、ノード３０
は、入力端子１２，１４に想定される共通モード電流の
全範囲における、入力端子１２，１４の所望の共通モー
ド電圧より、およそ、１ｎチャネル閾値電圧分（１Ｖｔ
n ）高い値にバイアスされる。共通モード入力電圧は、
負荷３２のサイズを変えることによって調整できる。更
に、トランジスタ２４，２６のサイズは負荷３２に対応
して設定しているので、ノード３０のバイアス点は、入
力電流の急激な変化の後、適当な速さで回復する。従っ
て、入力端子１２，１４における電圧が非安定な状態で
も、増幅器１０は正確に動作することができる。
【００１０】入力端子１２，１４がインピーダンス１
６，１８を介して接地されている場合、１次及び２次入
力トランジスタ２２〜２８を介して電流が得られる。こ
の電流により、共通ノード３０及び出力端子３８，４０
の電圧が、各々、負荷３２，負荷トランジスタ３４，３
６により決定される値の分、降下する。トランジスタ２
４，２６に対するトランジスタ２２，２８の相対的なサ
イズ、及び負荷３２に対するトランジスタ３４，３６の
相対的なサイズが適切に定められているため、トランジ
スタ２２，２８は飽和領域に保たれるので、出力端子３
８，４０における電圧は、入力端子１２，１４における
電圧にほとんど影響を及ぼさない。従って、入力端子１
２，１４における電圧を決定するのは、入力端子１２，
１４に流れ込む電流と、トランジスタ２２，２８のサイ
ズと、ノード３０における電圧である。トランジスタ２
２，２８のサイズが大きければ、入力端子１２，１４の
電圧は、ノード３０における電圧からトランジスタ２
２，２８の閾値電圧を引いた値にほぼ等しくなる。従っ
て、差入力電圧は最小になる。
６，１８を介して接地されている場合、１次及び２次入
力トランジスタ２２〜２８を介して電流が得られる。こ
の電流により、共通ノード３０及び出力端子３８，４０
の電圧が、各々、負荷３２，負荷トランジスタ３４，３
６により決定される値の分、降下する。トランジスタ２
４，２６に対するトランジスタ２２，２８の相対的なサ
イズ、及び負荷３２に対するトランジスタ３４，３６の
相対的なサイズが適切に定められているため、トランジ
スタ２２，２８は飽和領域に保たれるので、出力端子３
８，４０における電圧は、入力端子１２，１４における
電圧にほとんど影響を及ぼさない。従って、入力端子１
２，１４における電圧を決定するのは、入力端子１２，
１４に流れ込む電流と、トランジスタ２２，２８のサイ
ズと、ノード３０における電圧である。トランジスタ２
２，２８のサイズが大きければ、入力端子１２，１４の
電圧は、ノード３０における電圧からトランジスタ２
２，２８の閾値電圧を引いた値にほぼ等しくなる。従っ
て、差入力電圧は最小になる。
【００１１】動作時に増幅器１０は、入力端子１２，１
４における差入力電流に比例した、もしくは一致した差
電圧を出力端子３８，４０に発生させる。図３におい
て、インピーダンス１６，１８の値が等しくなくなった
時、差入力電流が供給される。本発明者の米国特許４，
７６６，３３３号で開示されているように、図３の回路
が前置感知増幅器（プリセンスアンプ）として使用され
ている場合、差入力電流はビット線を介して供給され
る。図３の回路が主感知増幅器（メインセンスアンプ）
として使用されている場合、差入力電流はデータ読出し
線によって供給される。
４における差入力電流に比例した、もしくは一致した差
電圧を出力端子３８，４０に発生させる。図３におい
て、インピーダンス１６，１８の値が等しくなくなった
時、差入力電流が供給される。本発明者の米国特許４，
７６６，３３３号で開示されているように、図３の回路
が前置感知増幅器（プリセンスアンプ）として使用され
ている場合、差入力電流はビット線を介して供給され
る。図３の回路が主感知増幅器（メインセンスアンプ）
として使用されている場合、差入力電流はデータ読出し
線によって供給される。
【００１２】例えば、インピーダンス１６の値が、イン
ピーダンス１８に比較して減少した場合、トランジスタ
２２，２４のソース・ドレイン経路を介して得られる電
流は増加し、入力端子１２の電圧は、余剰電流を供給す
るのに必要な量だけ降下する。しかしながら、トランジ
スタ２２は大型の素子であることが望ましいので、こう
した電圧降下は小さくなる。トランジスタ３４が存在す
ることにより、トランジスタ２２を流れる余剰電流は、
出力端子３８における電圧降下をもたらす。従って、入
力端子１２，１４に差入力電流が印加されることで、出
力端子３８，４０に電圧差が生じる。前述のように、ト
ランジスタ３４，３６のサイズは、トランジスタ２２，
２４，２６，２８に対応して設定されており、トランジ
スタ２２，２８を飽和領域から外すことなく、出力端子
３８，４０に最大の電圧差を生じさせることができる。
ピーダンス１８に比較して減少した場合、トランジスタ
２２，２４のソース・ドレイン経路を介して得られる電
流は増加し、入力端子１２の電圧は、余剰電流を供給す
るのに必要な量だけ降下する。しかしながら、トランジ
スタ２２は大型の素子であることが望ましいので、こう
した電圧降下は小さくなる。トランジスタ３４が存在す
ることにより、トランジスタ２２を流れる余剰電流は、
出力端子３８における電圧降下をもたらす。従って、入
力端子１２，１４に差入力電流が印加されることで、出
力端子３８，４０に電圧差が生じる。前述のように、ト
ランジスタ３４，３６のサイズは、トランジスタ２２，
２４，２６，２８に対応して設定されており、トランジ
スタ２２，２８を飽和領域から外すことなく、出力端子
３８，４０に最大の電圧差を生じさせることができる。
【００１３】更に、２次入力トランジスタ２４を流れる
電流が増加するにつれて、共通ノード３０の電圧が減少
する。その結果、トランジスタ２６，２８のゲート電圧
が減少し、トランジスタ２６，２８のソース電圧（すな
わち、入力端子１４の電圧）が減少する。従って、入力
端子１２の電圧の減少と同様に、共通ノード３０の電圧
が減少し、続いて入力端子１４の電圧が減少する。特
に、ノード３０はトランジスタ２６，２８のゲートに接
続されているので、入力端子１４を流れる電流は減少す
る。このように、入力端子１２，１４間に生じた長期の
電圧差は、更に最小化される。ノード３０の通常のバイ
アス点が回復されるのに要する時間は、入力端子１２，
１４から流れる電流の総計の内、どれだけの量が２次入
力トランジスタ２４，２６を流れるかに比例する。
電流が増加するにつれて、共通ノード３０の電圧が減少
する。その結果、トランジスタ２６，２８のゲート電圧
が減少し、トランジスタ２６，２８のソース電圧（すな
わち、入力端子１４の電圧）が減少する。従って、入力
端子１２の電圧の減少と同様に、共通ノード３０の電圧
が減少し、続いて入力端子１４の電圧が減少する。特
に、ノード３０はトランジスタ２６，２８のゲートに接
続されているので、入力端子１４を流れる電流は減少す
る。このように、入力端子１２，１４間に生じた長期の
電圧差は、更に最小化される。ノード３０の通常のバイ
アス点が回復されるのに要する時間は、入力端子１２，
１４から流れる電流の総計の内、どれだけの量が２次入
力トランジスタ２４，２６を流れるかに比例する。
【００１４】１次入力トランジスタ２２，２８のサイズ
は２次入力トランジスタ２４，２６のサイズに比較して
大きいので、入力端子１２，１４を流れる電流のほとん
どは、トランジスタ２２，２８によって供給される。そ
の結果、この電流のほとんどは、トランジスタ３４，３
６によって供給される（出力端子３８，４０を介して供
給される電流は無視できる程度のものとする）。従っ
て、出力端子３８，４０における差電圧は、負荷トラン
ジスタ３４，３６によって決定される入力端子１２，１
４における差電流を反映する。入力端子１２，１４にお
ける電圧は、継続してノード３０の電圧によって決定さ
れているので、出力電圧は入力電圧に影響を与えず、入
力端子１２，１４の電圧差は小さいままである。入力電
流が変化する時間と、ノード３０及びそれに続いて対向
する入力ノードの電圧が平衡レベルに調整される時間と
の間に決まった遅れがあるので、トランジスタ２２，２
８を流れる差電流は、出力遷移の初期ピリオドに増幅さ
れる。その結果、入力端子１２，１４に流れ込む差電流
の変化に対する増幅器１０の応答時間を加速する。更
に、入力端子１２，１４に生じる電圧差は小さいものの
みなので、入力端子１２，１４における一定の容量に対
し、（差入力電流信号状態の急激な変化の後、）入力電
圧を適切な電圧状態に調整するのに要する時間は短くな
る。
は２次入力トランジスタ２４，２６のサイズに比較して
大きいので、入力端子１２，１４を流れる電流のほとん
どは、トランジスタ２２，２８によって供給される。そ
の結果、この電流のほとんどは、トランジスタ３４，３
６によって供給される（出力端子３８，４０を介して供
給される電流は無視できる程度のものとする）。従っ
て、出力端子３８，４０における差電圧は、負荷トラン
ジスタ３４，３６によって決定される入力端子１２，１
４における差電流を反映する。入力端子１２，１４にお
ける電圧は、継続してノード３０の電圧によって決定さ
れているので、出力電圧は入力電圧に影響を与えず、入
力端子１２，１４の電圧差は小さいままである。入力電
流が変化する時間と、ノード３０及びそれに続いて対向
する入力ノードの電圧が平衡レベルに調整される時間と
の間に決まった遅れがあるので、トランジスタ２２，２
８を流れる差電流は、出力遷移の初期ピリオドに増幅さ
れる。その結果、入力端子１２，１４に流れ込む差電流
の変化に対する増幅器１０の応答時間を加速する。更
に、入力端子１２，１４に生じる電圧差は小さいものの
みなので、入力端子１２，１４における一定の容量に対
し、（差入力電流信号状態の急激な変化の後、）入力電
圧を適切な電圧状態に調整するのに要する時間は短くな
る。
【００１５】一方、図４は電流感知差動増幅器１０を更
に改良したものである。特に、ｐチャネルトランジスタ
４２，４４が、各々、トランジスタ２４，２６に並列に
加えられ、共通ノード３０の代わりに、独立した左ノー
ド４６と、独立した右ノード４８を形成している。トラ
ンジスタ４２，２４のドレインは、左ノード４６におい
て各々の制御電極（ゲート）に接続されている。左ノー
ド４６は、トランジスタ２８，３６の制御電極（ゲー
ト）に接続され、インピーダンス１８を流れる電流を制
御する。トランジスタ４４，２６のドレインは、右ノー
ド４８において各々の制御電極（ゲート）に接続されて
いる。右ノード４８は、トランジスタ２２，３４の制御
電極に接続され、インピーダンス１６を流れる電流を制
御する。
に改良したものである。特に、ｐチャネルトランジスタ
４２，４４が、各々、トランジスタ２４，２６に並列に
加えられ、共通ノード３０の代わりに、独立した左ノー
ド４６と、独立した右ノード４８を形成している。トラ
ンジスタ４２，２４のドレインは、左ノード４６におい
て各々の制御電極（ゲート）に接続されている。左ノー
ド４６は、トランジスタ２８，３６の制御電極（ゲー
ト）に接続され、インピーダンス１８を流れる電流を制
御する。トランジスタ４４，２６のドレインは、右ノー
ド４８において各々の制御電極（ゲート）に接続されて
いる。右ノード４８は、トランジスタ２２，３４の制御
電極に接続され、インピーダンス１６を流れる電流を制
御する。
【００１６】図４に示すように、改良型電流感知差動増
幅器１０は、入力端子１２，１４における差入力電圧を
最小にする。特に、インピーダンス１６の値がインピー
ダンス１８に比較して減少した場合、１次入力トランジ
スタ２２及び２次入力トランジスタ２４のソース・ドレ
イン経路を流れる電流は増加する。前述のように、入力
端子１２の電圧は、余剰電流を供給する際に減少する
が、その結果、左ノード４６の電圧が減少する。左ノー
ド４６はトランジスタ２８の制御電極（ゲート）に接続
されているため、トランジスタ２８は弱くターンオン
し、入力端子１４の電圧を降下させて、入力端子１２，
１４の差電圧を最小にする。独立した左ノード４６及び
右ノード４８を形成することによって、一つの入力端子
（１２もしくは１４）のインピーダンスの変化（従っ
て、電流の変化）により、もう一方の入力端子１４もし
くは１２の電圧が変更されることが明らかである。
幅器１０は、入力端子１２，１４における差入力電圧を
最小にする。特に、インピーダンス１６の値がインピー
ダンス１８に比較して減少した場合、１次入力トランジ
スタ２２及び２次入力トランジスタ２４のソース・ドレ
イン経路を流れる電流は増加する。前述のように、入力
端子１２の電圧は、余剰電流を供給する際に減少する
が、その結果、左ノード４６の電圧が減少する。左ノー
ド４６はトランジスタ２８の制御電極（ゲート）に接続
されているため、トランジスタ２８は弱くターンオン
し、入力端子１４の電圧を降下させて、入力端子１２，
１４の差電圧を最小にする。独立した左ノード４６及び
右ノード４８を形成することによって、一つの入力端子
（１２もしくは１４）のインピーダンスの変化（従っ
て、電流の変化）により、もう一方の入力端子１４もし
くは１２の電圧が変更されることが明らかである。
【００１７】左ノード４６及び右ノード４８の各々は、
回路の同じ側の１次トランジスタ２２，２８に接続され
ていない。すなわち、左ノード４６は１次トランジスタ
２２に接続されておらず、右ノード４８は１次トランジ
スタ２８に接続されていない。従って、インピーダンス
１６の値の変化によって、１次トランジスタ２２の制御
電極（ゲート）の電圧は変化せず、更に入力端子１２の
電圧は影響を受けない。同様に、右ノード４８は１次ト
ランジスタ２８の制御電極（ゲート）に接続されていな
い。従って、インピーダンス１８の値の変化によって、
１次トランジスタ２２の制御電極の電圧は変化せず、更
に入力端子１４の電圧は影響を受けない。その結果、入
力端子１２，１４の差入力電圧は最小化される。
回路の同じ側の１次トランジスタ２２，２８に接続され
ていない。すなわち、左ノード４６は１次トランジスタ
２２に接続されておらず、右ノード４８は１次トランジ
スタ２８に接続されていない。従って、インピーダンス
１６の値の変化によって、１次トランジスタ２２の制御
電極（ゲート）の電圧は変化せず、更に入力端子１２の
電圧は影響を受けない。同様に、右ノード４８は１次ト
ランジスタ２８の制御電極（ゲート）に接続されていな
い。従って、インピーダンス１８の値の変化によって、
１次トランジスタ２２の制御電極の電圧は変化せず、更
に入力端子１４の電圧は影響を受けない。その結果、入
力端子１２，１４の差入力電圧は最小化される。
【００１８】
【発明が解決しようとする課題】以上述べたように、図
４の電流感知差動増幅器によれば、差入力電圧を最小化
することができる。しかしながら、この差動増幅器にお
いては、さらに、回路の応答時間が早く、低動作電圧で
動作可能で、差出力電流を迅速に発生させることが望ま
れる。
４の電流感知差動増幅器によれば、差入力電圧を最小化
することができる。しかしながら、この差動増幅器にお
いては、さらに、回路の応答時間が早く、低動作電圧で
動作可能で、差出力電流を迅速に発生させることが望ま
れる。
【００１９】本発明は、上記問題点に鑑みてなされたも
ので、その目的は、負帰還経路を備え、回路の応答時間
を向上させる電流感知差動増幅器を提供することであ
る。
ので、その目的は、負帰還経路を備え、回路の応答時間
を向上させる電流感知差動増幅器を提供することであ
る。
【００２０】また、本発明の目的は、低い動作電圧で動
作可能な電流感知差動増幅器を提供することである。
作可能な電流感知差動増幅器を提供することである。
【００２１】さらに、本発明の目的は、ドライバステー
ジをプリバイアスするのに使用できるバイアスステージ
を提供し、より迅速に差出力電流を発生させることがで
きる電流感知差動増幅器を提供することにある。
ジをプリバイアスするのに使用できるバイアスステージ
を提供し、より迅速に差出力電流を発生させることがで
きる電流感知差動増幅器を提供することにある。
【００２２】
【課題を解決するための手段】本発明の電流感知差動増
幅器は、スイッチング後に負帰還を発生させ、スイッチ
ング中に正帰還を発生させる帰還トランジスタを備えて
いる。従って、本発明の増幅器は入力電流の変化に迅速
に応答するが、スイッチング動作に制約を与える。すな
わち、負帰還により差出力電圧が制限され、より迅速に
差出力を本来の状態に戻すことができる。
幅器は、スイッチング後に負帰還を発生させ、スイッチ
ング中に正帰還を発生させる帰還トランジスタを備えて
いる。従って、本発明の増幅器は入力電流の変化に迅速
に応答するが、スイッチング動作に制約を与える。すな
わち、負帰還により差出力電圧が制限され、より迅速に
差出力を本来の状態に戻すことができる。
【００２３】本発明の増幅器は更に、回路の左側及び右
側用に、独立したｐチャネルバイアス電圧を生成する追
加段（ステージ）も備えている。本発明の増幅器は、独
立ｐチャネルバイアスステージにより、低い動作電圧で
動作することができる。また、独立バイアスステージに
よって、ドライバステージをプリバイアスし、より迅速
に差出力電流を生成することも可能である。
側用に、独立したｐチャネルバイアス電圧を生成する追
加段（ステージ）も備えている。本発明の増幅器は、独
立ｐチャネルバイアスステージにより、低い動作電圧で
動作することができる。また、独立バイアスステージに
よって、ドライバステージをプリバイアスし、より迅速
に差出力電流を生成することも可能である。
【００２４】すなわち、請求項１記載の電流感知差動増
幅器の応答時間向上方法は、負帰還を使用して、入力電
圧と出力電圧を備えた電流感知差動増幅器の応答時間を
向上させる方法であって、出力電圧の増加に対応して入
力電圧が減少し、かつ、出力電圧の減少に対応して入力
電圧が増加するように、前記電流感知差動増幅器の出力
を前記電流感知差動増幅器の入力に接続することによっ
て、前記電流感知差動増幅器の入力に負帰還電圧を供給
するステップを備えるようにしたものである。
幅器の応答時間向上方法は、負帰還を使用して、入力電
圧と出力電圧を備えた電流感知差動増幅器の応答時間を
向上させる方法であって、出力電圧の増加に対応して入
力電圧が減少し、かつ、出力電圧の減少に対応して入力
電圧が増加するように、前記電流感知差動増幅器の出力
を前記電流感知差動増幅器の入力に接続することによっ
て、前記電流感知差動増幅器の入力に負帰還電圧を供給
するステップを備えるようにしたものである。
【００２５】請求項２記載の電流感知差動増幅器の応答
時間向上方法は、請求項１記載の方法において、負帰還
電圧を供給するステップが、前記電流感知差動増幅器の
出力と、それに対応する前記電流感知差動増幅器の入力
との間にトランジスタを接続することを含み、前記トラ
ンジスタのソース・ドレイン経路が、前記対応する入力
とグランドとの間に接続され、前記トランジスタの制御
電極が前記電流感知差動増幅器の出力に接続されている
ことを特徴とする。
時間向上方法は、請求項１記載の方法において、負帰還
電圧を供給するステップが、前記電流感知差動増幅器の
出力と、それに対応する前記電流感知差動増幅器の入力
との間にトランジスタを接続することを含み、前記トラ
ンジスタのソース・ドレイン経路が、前記対応する入力
とグランドとの間に接続され、前記トランジスタの制御
電極が前記電流感知差動増幅器の出力に接続されている
ことを特徴とする。
【００２６】請求項３記載の電流感知差動増幅器の差出
力電流生成加速方法は、プリバイアスを使用して、電流
感知差動増幅器における差出力電流の生成を加速する方
法であって、前記電流感知差動増幅器の左側と右側に独
立したバイアス電圧を発生させるステップと、前記独立
したバイアス電圧をドライバステージに供給し、前記ド
ライバステージをプリバイアスするステップとを備える
ものである。
力電流生成加速方法は、プリバイアスを使用して、電流
感知差動増幅器における差出力電流の生成を加速する方
法であって、前記電流感知差動増幅器の左側と右側に独
立したバイアス電圧を発生させるステップと、前記独立
したバイアス電圧をドライバステージに供給し、前記ド
ライバステージをプリバイアスするステップとを備える
ものである。
【００２７】請求項４記載の電流感知差動増幅器の差出
力電流生成加速方法は、請求項３記載の方法において、
前記独立したバイアス電圧がＰチャネルバイアス電圧で
あることを特徴とする。
力電流生成加速方法は、請求項３記載の方法において、
前記独立したバイアス電圧がＰチャネルバイアス電圧で
あることを特徴とする。
【００２８】請求項５記載の電流感知差動増幅器の最低
動作電圧低減方法は、電流感知差動増幅器の最低動作電
圧を低減する方法であって、前記電流感知差動増幅器の
左側と右側に独立したバイアス電圧を発生させると共
に、前記独立したバイアス電圧によって、動作電圧電源
を各々の基準電圧に供給するステップを含むことを特徴
とする。
動作電圧低減方法は、電流感知差動増幅器の最低動作電
圧を低減する方法であって、前記電流感知差動増幅器の
左側と右側に独立したバイアス電圧を発生させると共
に、前記独立したバイアス電圧によって、動作電圧電源
を各々の基準電圧に供給するステップを含むことを特徴
とする。
【００２９】請求項６記載の電流感知差動増幅器の最低
動作電圧低減方法は、請求項５記載の方法において、前
記独立したバイアス電圧がＰチャネルバイアス電圧であ
ることを特徴とする。
動作電圧低減方法は、請求項５記載の方法において、前
記独立したバイアス電圧がＰチャネルバイアス電圧であ
ることを特徴とする。
【００３０】請求項７記載のメモリセルの状態感知方法
は、メモリセルの状態を感知する方法であって、前記メ
モリセルの状態に対応するインピーダンスに基づいて増
幅器の入力において差電流を発生させるステップと、前
記差電流に基づいて、前記増幅器において電圧遷移を発
生させるステップと、負帰還によって、前記増幅器の入
力における前記電圧遷移発生ステップの間、電圧を制御
するステップと、前記差電流に基づいて、出力において
差電圧を発生させるステップとを含むことを特徴とす
る。
は、メモリセルの状態を感知する方法であって、前記メ
モリセルの状態に対応するインピーダンスに基づいて増
幅器の入力において差電流を発生させるステップと、前
記差電流に基づいて、前記増幅器において電圧遷移を発
生させるステップと、負帰還によって、前記増幅器の入
力における前記電圧遷移発生ステップの間、電圧を制御
するステップと、前記差電流に基づいて、出力において
差電圧を発生させるステップとを含むことを特徴とす
る。
【００３１】請求項８記載のメモリセルの状態感知方法
は、請求項７記載の方法において、前記差電圧を発生さ
せるステップが、増幅器をプリバイアスするための第１
の１組の差電圧を発生させて、前記出力における前記差
電圧を増幅することを含むことを特徴とする。
は、請求項７記載の方法において、前記差電圧を発生さ
せるステップが、増幅器をプリバイアスするための第１
の１組の差電圧を発生させて、前記出力における前記差
電圧を増幅することを含むことを特徴とする。
【００３２】請求項９記載のメモリセルの状態感知方法
は、請求項７記載の方法において、前記出力における前
記差電圧を感知し、更に差電流を発生させるステップ
と、前記更なる差電流を増幅し、更なる差電圧を発生さ
せるステップとを更に含むことを特徴とする。
は、請求項７記載の方法において、前記出力における前
記差電圧を感知し、更に差電流を発生させるステップ
と、前記更なる差電流を増幅し、更なる差電圧を発生さ
せるステップとを更に含むことを特徴とする。
【００３３】請求項１０記載のメモリセルの状態感知方
法は、請求項７記載の方法において、第１の回路経路に
おける第１のトランジスタと第２の回路経路における第
２のトランジスタとを基準電圧と動作電圧電源との間に
接続するステップと、前記第１のトランジスタと前記第
２のトランジスタとを前記入力が前記第１のトランジス
タと前記第２のトランジスタのソースとドレインの内の
選択された１つに接続され、前記差電圧が、前記第１の
トランジスタと前記第２のトランジスタのもう一方のソ
ースとドレインにおいて発生させられるような飽和状態
に保つステップとを更に備えたことを特徴とする。
法は、請求項７記載の方法において、第１の回路経路に
おける第１のトランジスタと第２の回路経路における第
２のトランジスタとを基準電圧と動作電圧電源との間に
接続するステップと、前記第１のトランジスタと前記第
２のトランジスタとを前記入力が前記第１のトランジス
タと前記第２のトランジスタのソースとドレインの内の
選択された１つに接続され、前記差電圧が、前記第１の
トランジスタと前記第２のトランジスタのもう一方のソ
ースとドレインにおいて発生させられるような飽和状態
に保つステップとを更に備えたことを特徴とする。
【００３４】請求項１１記載の電流感知差動増幅器は、
第１及び第２の入力と、第１及び第２の出力と、各々動
作電圧電源を基準電圧に接続している第１及び第２の回
路経路とを備え、前記第１の回路経路は前記第１の入力
と前記第１の出力に接続されると共に、前記第１の回路
経路は第１のトランジスタと第２のトランジスタとを備
え、前記第１のトランジスタは、前記第１の入力と前記
第１の出力との間に接続されたソース・ドレイン経路を
有し、前記第２のトランジスタは、負帰還を供給するた
めに、前記第１の入力とグランドとの間に接続されたソ
ース・ドレイン経路と、前記第１の出力に接続された制
御電極とを有し、前記第２の回路経路は前記第２の入力
と前記第２の出力に接続されると共に、前記第２の回路
経路は第３のトランジスタと第４のトランジスタとを備
え、前記第３のトランジスタは、前記第２の入力と前記
第２の出力との間に接続されたソース・ドレイン経路を
有し、前記第４のトランジスタは、負帰還を供給するた
めに、前記第２の入力とグランドとの間に接続されたソ
ース・ドレイン経路と、前記第２の出力に接続された制
御電極とを有することを特徴とする。
第１及び第２の入力と、第１及び第２の出力と、各々動
作電圧電源を基準電圧に接続している第１及び第２の回
路経路とを備え、前記第１の回路経路は前記第１の入力
と前記第１の出力に接続されると共に、前記第１の回路
経路は第１のトランジスタと第２のトランジスタとを備
え、前記第１のトランジスタは、前記第１の入力と前記
第１の出力との間に接続されたソース・ドレイン経路を
有し、前記第２のトランジスタは、負帰還を供給するた
めに、前記第１の入力とグランドとの間に接続されたソ
ース・ドレイン経路と、前記第１の出力に接続された制
御電極とを有し、前記第２の回路経路は前記第２の入力
と前記第２の出力に接続されると共に、前記第２の回路
経路は第３のトランジスタと第４のトランジスタとを備
え、前記第３のトランジスタは、前記第２の入力と前記
第２の出力との間に接続されたソース・ドレイン経路を
有し、前記第４のトランジスタは、負帰還を供給するた
めに、前記第２の入力とグランドとの間に接続されたソ
ース・ドレイン経路と、前記第２の出力に接続された制
御電極とを有することを特徴とする。
【００３５】請求項１２記載の電流感知差動増幅器は、
請求項１１記載の増幅器において、第１及び第２の基準
電圧を発生させる第１のステージを更に含み、前記第１
の基準電圧は前記第１のトランジスタの制御電極に供給
されると共に、前記第２の基準電圧は前記第３のトラン
ジスタの制御電極に供給されることを特徴とする。
請求項１１記載の増幅器において、第１及び第２の基準
電圧を発生させる第１のステージを更に含み、前記第１
の基準電圧は前記第１のトランジスタの制御電極に供給
されると共に、前記第２の基準電圧は前記第３のトラン
ジスタの制御電極に供給されることを特徴とする。
【００３６】請求項１３記載の電流感知差動増幅器は、
請求項１２記載の増幅器において、前記第１のステージ
が第３及び第４の回路経路を含み、前記第３及び第４の
回路経路の各々がトランジスタを備えており、前記第３
の回路経路の前記トランジスタが前記動作電圧電源と前
記第２の基準電圧との間に接続されると共に、前記第２
の入力に接続された制御電極を有し、前記第４の回路経
路の前記トランジスタが前記動作電圧電源と前記第１の
基準電圧との間に接続されると共に、前記第１の入力に
接続された制御電極を有することを特徴とする。
請求項１２記載の増幅器において、前記第１のステージ
が第３及び第４の回路経路を含み、前記第３及び第４の
回路経路の各々がトランジスタを備えており、前記第３
の回路経路の前記トランジスタが前記動作電圧電源と前
記第２の基準電圧との間に接続されると共に、前記第２
の入力に接続された制御電極を有し、前記第４の回路経
路の前記トランジスタが前記動作電圧電源と前記第１の
基準電圧との間に接続されると共に、前記第１の入力に
接続された制御電極を有することを特徴とする。
【００３７】請求項１４記載の電流感知差動増幅器は、
請求項１１記載の増幅器において、第３及び第４の出力
を備えた第２のステージを更に備え、前記第３及び第４
の出力が差出力電流を生成するように、ドライバ回路に
接続されていることを特徴とする。
請求項１１記載の増幅器において、第３及び第４の出力
を備えた第２のステージを更に備え、前記第３及び第４
の出力が差出力電流を生成するように、ドライバ回路に
接続されていることを特徴とする。
【００３８】請求項１５記載の電流感知差動増幅器は、
請求項１４記載の増幅器において、第５及び第６の入力
を備えたプリバイアスステージと、第７及び第８の入力
を備えた増幅ステージとを備えたドライバ回路を更に備
えており、前記プリバイアスステージの前記第５及び第
６の入力は、前記第３及び第４の出力から信号を受け取
るように接続されると共に、前記第７及び第８の入力は
前記第１及び第２の出力から信号を受け取るように接続
されていることを特徴とする。
請求項１４記載の増幅器において、第５及び第６の入力
を備えたプリバイアスステージと、第７及び第８の入力
を備えた増幅ステージとを備えたドライバ回路を更に備
えており、前記プリバイアスステージの前記第５及び第
６の入力は、前記第３及び第４の出力から信号を受け取
るように接続されると共に、前記第７及び第８の入力は
前記第１及び第２の出力から信号を受け取るように接続
されていることを特徴とする。
【００３９】請求項１６記載の電流感知差動増幅器は、
請求項１１記載の増幅器において、前記第１及び第３の
トランジスタのサイズは、異なる入力インピーダンスが
前記第１、第２の入力に接続されたとき、前記第１及び
第２の入力において想定される差電流の範囲において、
前記入力において生じる電圧差が小さくなるような大き
さに設定されていることを特徴とする。
請求項１１記載の増幅器において、前記第１及び第３の
トランジスタのサイズは、異なる入力インピーダンスが
前記第１、第２の入力に接続されたとき、前記第１及び
第２の入力において想定される差電流の範囲において、
前記入力において生じる電圧差が小さくなるような大き
さに設定されていることを特徴とする。
【００４０】請求項１７記載の電流感知差動増幅器は、
請求項１１記載の増幅器において、前記第１及び第２の
入力が、半導体メモリ装置の１対のデータバス線に接続
されていることを特徴とする。
請求項１１記載の増幅器において、前記第１及び第２の
入力が、半導体メモリ装置の１対のデータバス線に接続
されていることを特徴とする。
【００４１】請求項１８記載の電流感知差動増幅器は、
半導体メモリの１対のデータバス線に接続されている第
１及び第２の入力と、第１及び第２の出力と、各々が動
作電圧電源を基準電圧に接続している第１及び第２の回
路経路とを備えた半導体回路用の増幅器であって、前記
第１の回路経路が、前記第１の入力と前記第１の出力に
接続され、前記第１の回路経路が、第１のトランジスタ
と第２のトランジスタとを備えており、前記第１のトラ
ンジスタが、前記第１の入力と前記第１の出力との間に
接続されたソース・ドレイン経路を有し、前記第２のト
ランジスタが、負帰還を供給するために、前記第１の入
力とグランドとの間に接続されたソース・ドレイン経路
と前記第１の出力に接続された制御電極とを有し、前記
第２の回路経路が、前記第２の入力と前記第２の出力に
接続され、前記第２の回路経路が、第３のトランジスタ
と第４のトランジスタとを備えており、前記第３のトラ
ンジスタが、前記第２の入力と前記第２の出力との間に
接続されたソース・ドレイン経路を有し、前記第４のト
ランジスタが、負帰還を供給するために、前記第２の入
力とグランドとの間に接続されたソース・ドレイン経路
と前記第２の出力に接続された制御電極とを有し、前記
増幅器が更に、第１及び第２の基準電圧を発生させる第
１のステージを備え、前記第１の基準電圧が、前記第１
のトランジスタの制御電極に供給され、前記第２の基準
電圧が、前記第３のトランジスタの制御電極に供給され
ており、前記第１のステージが、各々トランジスタを備
えた第３及び第４の回路経路を備えており、前記第３の
回路経路の前記トランジスタが、前記動作電圧電源と前
記第２の基準電圧との間に接続されており、前記第３の
回路経路の前記トランジスタの制御電極が前記第２の入
力に接続されており、前記第４の回路経路の前記トラン
ジスタが、前記動作電圧電源と前記第１の基準電圧との
間に接続されており、前記第４の回路経路の前記トラン
ジスタの制御電極が、前記第１の入力に接続されている
ことを特徴とする。
半導体メモリの１対のデータバス線に接続されている第
１及び第２の入力と、第１及び第２の出力と、各々が動
作電圧電源を基準電圧に接続している第１及び第２の回
路経路とを備えた半導体回路用の増幅器であって、前記
第１の回路経路が、前記第１の入力と前記第１の出力に
接続され、前記第１の回路経路が、第１のトランジスタ
と第２のトランジスタとを備えており、前記第１のトラ
ンジスタが、前記第１の入力と前記第１の出力との間に
接続されたソース・ドレイン経路を有し、前記第２のト
ランジスタが、負帰還を供給するために、前記第１の入
力とグランドとの間に接続されたソース・ドレイン経路
と前記第１の出力に接続された制御電極とを有し、前記
第２の回路経路が、前記第２の入力と前記第２の出力に
接続され、前記第２の回路経路が、第３のトランジスタ
と第４のトランジスタとを備えており、前記第３のトラ
ンジスタが、前記第２の入力と前記第２の出力との間に
接続されたソース・ドレイン経路を有し、前記第４のト
ランジスタが、負帰還を供給するために、前記第２の入
力とグランドとの間に接続されたソース・ドレイン経路
と前記第２の出力に接続された制御電極とを有し、前記
増幅器が更に、第１及び第２の基準電圧を発生させる第
１のステージを備え、前記第１の基準電圧が、前記第１
のトランジスタの制御電極に供給され、前記第２の基準
電圧が、前記第３のトランジスタの制御電極に供給され
ており、前記第１のステージが、各々トランジスタを備
えた第３及び第４の回路経路を備えており、前記第３の
回路経路の前記トランジスタが、前記動作電圧電源と前
記第２の基準電圧との間に接続されており、前記第３の
回路経路の前記トランジスタの制御電極が前記第２の入
力に接続されており、前記第４の回路経路の前記トラン
ジスタが、前記動作電圧電源と前記第１の基準電圧との
間に接続されており、前記第４の回路経路の前記トラン
ジスタの制御電極が、前記第１の入力に接続されている
ことを特徴とする。
【００４２】請求項１９記載の電流感知差動増幅器は、
請求項１８記載の増幅器において、第３及び第４の出力
を備えた第２のステージを更に備えており、前記第３及
び第４の出力が、ドライバ回路に接続されて、差出力電
流を発生させることを特徴とする。
請求項１８記載の増幅器において、第３及び第４の出力
を備えた第２のステージを更に備えており、前記第３及
び第４の出力が、ドライバ回路に接続されて、差出力電
流を発生させることを特徴とする。
【００４３】請求項２０記載の電流感知差動増幅器は、
請求項１９記載の増幅器において、ドライバステージを
更に備え、前記ドライバステージは第５及び第６の入力
を備えたプリバイアスステージと、第７及び第８の入力
を備えた増幅ステージとを更に備えており、前記プリバ
イアスステージの前記第５及び第６の入力が、前記第３
及び第４の出力から信号を受け取るように接続されると
共に、前記第７及び第８の入力が、前記第１及び第２の
出力から信号を受け取るように接続されていることを特
徴とする。
請求項１９記載の増幅器において、ドライバステージを
更に備え、前記ドライバステージは第５及び第６の入力
を備えたプリバイアスステージと、第７及び第８の入力
を備えた増幅ステージとを更に備えており、前記プリバ
イアスステージの前記第５及び第６の入力が、前記第３
及び第４の出力から信号を受け取るように接続されると
共に、前記第７及び第８の入力が、前記第１及び第２の
出力から信号を受け取るように接続されていることを特
徴とする。
【００４４】
【実施の形態】図１は、本発明の電流感知差動増幅器４
９の好適な実施の形態の構成を示す回路図である。増幅
器４９は、（ｉ）バイアス電流を調整することで、増幅
器４９の回復時間を向上させるための負帰還を発生させ
るバイアストランジスタを含み、（ｉｉ）回路の最低動
作電圧を減少させ、（ｉｉｉ）増幅器の回路に接続され
たドライバ回路にプリバイアス電圧を供給し、より迅速
に差出力電流を供給する。
９の好適な実施の形態の構成を示す回路図である。増幅
器４９は、（ｉ）バイアス電流を調整することで、増幅
器４９の回復時間を向上させるための負帰還を発生させ
るバイアストランジスタを含み、（ｉｉ）回路の最低動
作電圧を減少させ、（ｉｉｉ）増幅器の回路に接続され
たドライバ回路にプリバイアス電圧を供給し、より迅速
に差出力電流を供給する。
【００４５】図１の増幅器は図４の増幅器に基づいてお
り、図３に示されているのと同様の構成要素の符号が図
２において使用されている。図１の増幅器４９の主な改
良点は、バイアス電流も供給する負帰還トランジスタ５
０，５２を備えたことである。また、この増幅器４９
は、回路の左側と右側に各々Ｐチャネルバイアスステー
ジ５４，６０を備えた追加ステージを備えている。Ｐチ
ャネルバイアスステージ５４，６０は、増幅器４９の回
路の最低動作電圧を減少させる。最後に、図１の基準電
圧回路１１が改良されている。図１の基準電圧回路１１
は、図４の基準電圧回路１１と類似のものであるが、図
１では、図４の従来の基準電圧回路１１のように、トラ
ンジスタ４２，４４の制御電極（ゲート）は各々左ノー
ド４６，右ノード４８に接続されていない。代わりに、
トランジスタ４２の制御電極は入力端子１４に接続され
ており、トランジスタ４４の制御電極は入力端子１２に
接続されている。
り、図３に示されているのと同様の構成要素の符号が図
２において使用されている。図１の増幅器４９の主な改
良点は、バイアス電流も供給する負帰還トランジスタ５
０，５２を備えたことである。また、この増幅器４９
は、回路の左側と右側に各々Ｐチャネルバイアスステー
ジ５４，６０を備えた追加ステージを備えている。Ｐチ
ャネルバイアスステージ５４，６０は、増幅器４９の回
路の最低動作電圧を減少させる。最後に、図１の基準電
圧回路１１が改良されている。図１の基準電圧回路１１
は、図４の基準電圧回路１１と類似のものであるが、図
１では、図４の従来の基準電圧回路１１のように、トラ
ンジスタ４２，４４の制御電極（ゲート）は各々左ノー
ド４６，右ノード４８に接続されていない。代わりに、
トランジスタ４２の制御電極は入力端子１４に接続され
ており、トランジスタ４４の制御電極は入力端子１２に
接続されている。
【００４６】ここで、本発明特有の改良点について詳述
する。図１の増幅器４９における第１の改良点は、帰還
トランジスタ５０，５２を追加したことである。トラン
ジスタ５０，５２は、回路にバイアス電流を供給する。
トランジスタ５０は、バイアス電流及び直流負帰還を回
路の左半分に供給し、トランジスタ５２は、バイアス電
流及び直流負帰還を回路の右半分に供給する。特に、ト
ランジスタ５０のドレインはトランジスタ２２のソース
に接続されている。トランジスタ５０のソースはトラン
ジスタ５３のドレインに接続されており、このソース・
ドレイン経路が、接地経路となっている。トランジスタ
５０の制御電極は、出力端子３８に接続されている。同
様に、トランジスタ５２のドレインは、増幅器４９の回
路右側のトランジスタ２８のソースに接続されている。
トランジスタ５２のソースも、同様に、トランジスタ５
３のドレインに接続され、接地経路を形成している。ト
ランジスタ５２の制御電極は、出力端子４０に接続され
ている。以下に、帰還トランジスタ５０，５２の動作を
詳述する。
する。図１の増幅器４９における第１の改良点は、帰還
トランジスタ５０，５２を追加したことである。トラン
ジスタ５０，５２は、回路にバイアス電流を供給する。
トランジスタ５０は、バイアス電流及び直流負帰還を回
路の左半分に供給し、トランジスタ５２は、バイアス電
流及び直流負帰還を回路の右半分に供給する。特に、ト
ランジスタ５０のドレインはトランジスタ２２のソース
に接続されている。トランジスタ５０のソースはトラン
ジスタ５３のドレインに接続されており、このソース・
ドレイン経路が、接地経路となっている。トランジスタ
５０の制御電極は、出力端子３８に接続されている。同
様に、トランジスタ５２のドレインは、増幅器４９の回
路右側のトランジスタ２８のソースに接続されている。
トランジスタ５２のソースも、同様に、トランジスタ５
３のドレインに接続され、接地経路を形成している。ト
ランジスタ５２の制御電極は、出力端子４０に接続され
ている。以下に、帰還トランジスタ５０，５２の動作を
詳述する。
【００４７】図１の増幅器４９の第２の改良点は、ｐチ
ャネルトランジスタ５６と、ｎチャネルトランジスタ５
８とを備えた左ｐチャネルバイアスステージ５４と、ｐ
チャネルトランジスタ６２と、ｎチャネルトランジスタ
６４とを備えた右ｐチャネルバイアスステージ６０であ
る。ｐチャネルバイアスステージ５４，６０は、増幅器
４９の回路の左側と右側に、各々独立したステージを提
供し、独立したｐチャネルバイアス信号を生成する。従
って、独立した左側及び右側基準電圧（すなわち、ｎチ
ャネルバイアス電圧）を、ノード４６，４８に各々供給
する基準電圧回路１１に加え、本発明の改良型増幅器４
９は、独立したｐチャネルバイアス信号も生成する。ｐ
チャネルバイアス信号は、図２に示すドライバステージ
１００に接続され、ドライバステージ１００をプリバイ
アスする。
ャネルトランジスタ５６と、ｎチャネルトランジスタ５
８とを備えた左ｐチャネルバイアスステージ５４と、ｐ
チャネルトランジスタ６２と、ｎチャネルトランジスタ
６４とを備えた右ｐチャネルバイアスステージ６０であ
る。ｐチャネルバイアスステージ５４，６０は、増幅器
４９の回路の左側と右側に、各々独立したステージを提
供し、独立したｐチャネルバイアス信号を生成する。従
って、独立した左側及び右側基準電圧（すなわち、ｎチ
ャネルバイアス電圧）を、ノード４６，４８に各々供給
する基準電圧回路１１に加え、本発明の改良型増幅器４
９は、独立したｐチャネルバイアス信号も生成する。ｐ
チャネルバイアス信号は、図２に示すドライバステージ
１００に接続され、ドライバステージ１００をプリバイ
アスする。
【００４８】図２の増幅器４９の回路の左側において、
トランジスタ５６，５８は、動作電圧源ＶCCと入力端子
１２との間に直列に接続されている。ｐチャネルトラン
ジスタ５６のソースは、“ＶCC”に接続されている。ト
ランジスタ５６の制御電極（ゲート）はそのドレインに
接続され、制御電極とドレインはいずれもｎチャネルト
ランジスタ５８のドレインに接続されている。トランジ
スタ５８のソースは入力端子１２に接続されている。ト
ランジスタ５８の制御電極（ゲート）は右ノード４８に
接続されている。トランジスタ５６の制御電極とドレイ
ンは、電圧信号のＰＢＩＡＳの出力端子に接続されてい
る。
トランジスタ５６，５８は、動作電圧源ＶCCと入力端子
１２との間に直列に接続されている。ｐチャネルトラン
ジスタ５６のソースは、“ＶCC”に接続されている。ト
ランジスタ５６の制御電極（ゲート）はそのドレインに
接続され、制御電極とドレインはいずれもｎチャネルト
ランジスタ５８のドレインに接続されている。トランジ
スタ５８のソースは入力端子１２に接続されている。ト
ランジスタ５８の制御電極（ゲート）は右ノード４８に
接続されている。トランジスタ５６の制御電極とドレイ
ンは、電圧信号のＰＢＩＡＳの出力端子に接続されてい
る。
【００４９】同様に、増幅器４９の回路の右側におい
て、トランジスタ６２，６４は“ＶCC”と入力端子１４
との間に直列に接続されており、独立したｐチャネルバ
イアス信号ＰＢＩＡＳＢを生成する。トランジスタ６２
のソースは“ＶCC”に接続されている。ｐチャネルトラ
ンジスタ６２の制御電極（ゲート）はそのドレインに接
続され、ｎチャネルトランジスタ６４のドレインに接続
されている。トランジスタ６４のソースは入力端子１４
に接続されている。最後に、トランジスタ６４の制御電
極（ゲート）は左ノード４６に接続されている。以下に
図２を参照して詳述するが、電圧信号のＰＢＩＡＳとＰ
ＢＩＡＳＢの出力端子は、図２のドライバステージに接
続され、差負荷電流を供給する。プリバイアス信号ＰＢ
ＩＡＳとＰＢＩＡＳＢの生成と機能については、以下に
詳述する。
て、トランジスタ６２，６４は“ＶCC”と入力端子１４
との間に直列に接続されており、独立したｐチャネルバ
イアス信号ＰＢＩＡＳＢを生成する。トランジスタ６２
のソースは“ＶCC”に接続されている。ｐチャネルトラ
ンジスタ６２の制御電極（ゲート）はそのドレインに接
続され、ｎチャネルトランジスタ６４のドレインに接続
されている。トランジスタ６４のソースは入力端子１４
に接続されている。最後に、トランジスタ６４の制御電
極（ゲート）は左ノード４６に接続されている。以下に
図２を参照して詳述するが、電圧信号のＰＢＩＡＳとＰ
ＢＩＡＳＢの出力端子は、図２のドライバステージに接
続され、差負荷電流を供給する。プリバイアス信号ＰＢ
ＩＡＳとＰＢＩＡＳＢの生成と機能については、以下に
詳述する。
【００５０】ここで、電流感知差動増幅器４９の動作を
詳述する。増幅器４９の回路構成は対称形なので、一方
の入力端子（例えば入力端子１２）における入力電流の
変化に基づいた回路の動作について詳述する。もう一方
の入力端子（入力端子１４）における入力電流の変化に
基づいた回路の動作については、以下の説明を参照する
ことで理解可能である。（入力端子１２における電流の
増加に伴い、）入力端子１２における電圧が降下した
時、トランジスタ２２，２４，５８は強くターンオンす
る。これらのトランジスタ２２，２４，５８は、出力端
子３８，４０において、差出力電圧をより迅速に発生さ
せるのを助ける。
詳述する。増幅器４９の回路構成は対称形なので、一方
の入力端子（例えば入力端子１２）における入力電流の
変化に基づいた回路の動作について詳述する。もう一方
の入力端子（入力端子１４）における入力電流の変化に
基づいた回路の動作については、以下の説明を参照する
ことで理解可能である。（入力端子１２における電流の
増加に伴い、）入力端子１２における電圧が降下した
時、トランジスタ２２，２４，５８は強くターンオンす
る。これらのトランジスタ２２，２４，５８は、出力端
子３８，４０において、差出力電圧をより迅速に発生さ
せるのを助ける。
【００５１】特に、入力端子１２における電圧降下に伴
い、ゲート・ソース間の電圧が増加し、トランジスタ５
８は強くターンオンする。入力端子１２はトランジスタ
２２，２４のソースに接続されているので、トランジス
タ２２，２４にも同様の作用が生じる。トランジスタ２
２が強くターンオンすると、トランジスタ２２は、入力
端子１２の降下電圧を出力端子３８により確実に供給す
る。その結果、出力端子３８の電圧信号ＤＳＡＯＵＴは
降下し始める。同様に、トランジスタ２４が強くターン
オンすると、トランジスタ２４のドレイン電圧は降下す
る。トランジスタ２４のドレイン（左ノード４６）は、
ｎチャネルトランジスタ６４のゲートに接続されている
ので、トランジスタ６４はターンオフし始め、トランジ
スタ６２のソース・ドレインから“ＶCC”への経路のた
め、トランジスタ６４のドレイン（プリバイアス信号Ｐ
ＢＩＡＳＢの出力端子）の電圧は上昇する。
い、ゲート・ソース間の電圧が増加し、トランジスタ５
８は強くターンオンする。入力端子１２はトランジスタ
２２，２４のソースに接続されているので、トランジス
タ２２，２４にも同様の作用が生じる。トランジスタ２
２が強くターンオンすると、トランジスタ２２は、入力
端子１２の降下電圧を出力端子３８により確実に供給す
る。その結果、出力端子３８の電圧信号ＤＳＡＯＵＴは
降下し始める。同様に、トランジスタ２４が強くターン
オンすると、トランジスタ２４のドレイン電圧は降下す
る。トランジスタ２４のドレイン（左ノード４６）は、
ｎチャネルトランジスタ６４のゲートに接続されている
ので、トランジスタ６４はターンオフし始め、トランジ
スタ６２のソース・ドレインから“ＶCC”への経路のた
め、トランジスタ６４のドレイン（プリバイアス信号Ｐ
ＢＩＡＳＢの出力端子）の電圧は上昇する。
【００５２】プリバイアス信号ＰＢＩＡＳＢの出力端子
は、ｐチャネルトランジスタ３４のゲートに接続されて
いる。プリバイアス信号ＰＢＩＡＳＢの電圧レベルが上
昇すると、ｐチャネルトランジスタ３４はターンオフし
始め、出力端子３８（ＤＳＡＯＵＴ）から“ＶCC”を分
離する。このことによって、出力端子３８の電圧はトラ
ンジスタ２２により引き下げられる。
は、ｐチャネルトランジスタ３４のゲートに接続されて
いる。プリバイアス信号ＰＢＩＡＳＢの電圧レベルが上
昇すると、ｐチャネルトランジスタ３４はターンオフし
始め、出力端子３８（ＤＳＡＯＵＴ）から“ＶCC”を分
離する。このことによって、出力端子３８の電圧はトラ
ンジスタ２２により引き下げられる。
【００５３】最後に、入力端子１２の電圧が降下する
と、トランジスタ５８のドレイン（プリバイアス信号Ｐ
ＢＩＡＳの出力端子）の電圧も降下する。これは、ゲー
ト・ソース間の電圧が増加するにつれ、トランジスタ５
８が強くターンオンするためである。その結果、プリバ
イアス信号ＰＢＩＡＳの電圧は引き下げられ始める。プ
リバイアス信号ＰＢＩＡＳの出力端子はｐチャネルトラ
ンジスタ３６のゲートに接続されている。プリバイアス
信号ＰＢＩＡＳの電圧が降下すると、トランジスタ３６
はターンオンし始め、電圧信号ＤＳＡＯＵＴＢの出力端
子４０の電圧を引き上げる。その結果、ｐチャネルバイ
アスステージ５４，６０は、電圧信号ＤＳＡＯＵＴとＤ
ＳＡＯＵＴＢとの間に、差電圧を迅速に発生させる。
と、トランジスタ５８のドレイン（プリバイアス信号Ｐ
ＢＩＡＳの出力端子）の電圧も降下する。これは、ゲー
ト・ソース間の電圧が増加するにつれ、トランジスタ５
８が強くターンオンするためである。その結果、プリバ
イアス信号ＰＢＩＡＳの電圧は引き下げられ始める。プ
リバイアス信号ＰＢＩＡＳの出力端子はｐチャネルトラ
ンジスタ３６のゲートに接続されている。プリバイアス
信号ＰＢＩＡＳの電圧が降下すると、トランジスタ３６
はターンオンし始め、電圧信号ＤＳＡＯＵＴＢの出力端
子４０の電圧を引き上げる。その結果、ｐチャネルバイ
アスステージ５４，６０は、電圧信号ＤＳＡＯＵＴとＤ
ＳＡＯＵＴＢとの間に、差電圧を迅速に発生させる。
【００５４】また、ｐチャネルバイアスステージ５４，
６０は、（ｉ）独立したｐチャネルバイアス信号を供給
し、ドライバステージ１００を「プリバイアス」し（以
下に、図２を参照して詳述する）、（ｉｉ）増幅器４９
の回路を動作させる最低動作電圧ＶCCを低下させる。図
４の従来の差動増幅器１０では、回路の左側のトランジ
スタ４２，２４（あるいは、回路の右側のトランジスタ
４４，２６）に電流を流すため、動作電圧ＶCCを一定の
電圧に保つ必要がある。特に、差動増幅器１０の動作
時、入力端子１２の電圧をグランドの電圧より少なくと
も０．５Ｖ（できれば１．０Ｖが望ましい）高く保つこ
とが必要である。トランジスタ２４に電流を流すには、
左ノード４６は、入力端子１２の電圧より、少なくと
も、１閾値電圧ＶT （少なくとも０．７Ｖ、１．２５Ｖ
が望ましい）高い必要がある。同様に、トランジスタ４
２に電流を流すには、動作電圧ＶCCは左ノード４６の電
圧より、約１閾値電圧ＶT 高い必要がある。従って、動
作電圧ＶCCは入力端子１２の電圧より、少なくとも２閾
値電圧２ＶT 高い必要がある。
６０は、（ｉ）独立したｐチャネルバイアス信号を供給
し、ドライバステージ１００を「プリバイアス」し（以
下に、図２を参照して詳述する）、（ｉｉ）増幅器４９
の回路を動作させる最低動作電圧ＶCCを低下させる。図
４の従来の差動増幅器１０では、回路の左側のトランジ
スタ４２，２４（あるいは、回路の右側のトランジスタ
４４，２６）に電流を流すため、動作電圧ＶCCを一定の
電圧に保つ必要がある。特に、差動増幅器１０の動作
時、入力端子１２の電圧をグランドの電圧より少なくと
も０．５Ｖ（できれば１．０Ｖが望ましい）高く保つこ
とが必要である。トランジスタ２４に電流を流すには、
左ノード４６は、入力端子１２の電圧より、少なくと
も、１閾値電圧ＶT （少なくとも０．７Ｖ、１．２５Ｖ
が望ましい）高い必要がある。同様に、トランジスタ４
２に電流を流すには、動作電圧ＶCCは左ノード４６の電
圧より、約１閾値電圧ＶT 高い必要がある。従って、動
作電圧ＶCCは入力端子１２の電圧より、少なくとも２閾
値電圧２ＶT 高い必要がある。
【００５５】しかしながら、図１に示すｐチャネルバイ
アスステージ５４，６０を追加することで、増幅器４９
の回路の最低動作電圧ＶCCを低下させることが可能であ
る。特に、トランジスタ４２の制御電極（ゲート）は左
ノード４６に接続されていないので、図４の従来の増幅
器１０の回路で要求されているのとは異なり、左ノード
４６の電圧は、動作電圧ＶCCより１閾値電圧ＶT 低い値
に限定されない。図１の増幅器４９の回路では、ノード
４６の電圧（及び動作電圧ＶCC）は入力端子１２の電圧
より１閾値電圧ＶT 高ければよい。同様に、トランジス
タ５８のドレインの電圧は、入力端子１２の電圧より、
１閾値電圧ＶT 高い必要はない。むしろ、トランジスタ
５８のドレインの電圧は、動作電圧ＶCCより１閾値電圧
ＶT 低ければよい。従って、最低動作電圧ＶCCは、図４
の従来の増幅器１０の回路の最低動作電圧ＶCCより、約
１閾値電圧ＶT 低い値とすることができる。
アスステージ５４，６０を追加することで、増幅器４９
の回路の最低動作電圧ＶCCを低下させることが可能であ
る。特に、トランジスタ４２の制御電極（ゲート）は左
ノード４６に接続されていないので、図４の従来の増幅
器１０の回路で要求されているのとは異なり、左ノード
４６の電圧は、動作電圧ＶCCより１閾値電圧ＶT 低い値
に限定されない。図１の増幅器４９の回路では、ノード
４６の電圧（及び動作電圧ＶCC）は入力端子１２の電圧
より１閾値電圧ＶT 高ければよい。同様に、トランジス
タ５８のドレインの電圧は、入力端子１２の電圧より、
１閾値電圧ＶT 高い必要はない。むしろ、トランジスタ
５８のドレインの電圧は、動作電圧ＶCCより１閾値電圧
ＶT 低ければよい。従って、最低動作電圧ＶCCは、図４
の従来の増幅器１０の回路の最低動作電圧ＶCCより、約
１閾値電圧ＶT 低い値とすることができる。
【００５６】以上、動作電圧ＶCCを低下させ、差出力電
圧を発生させるｐチャネルバイアスステージ５４，６０
の動作を説明したので、ここで、負帰還トランジスタ５
０，５２の動作を説明する。負帰還トランジスタ５０，
５２は、出力電圧信号ＤＳＡＯＵＴ，ＤＳＡＯＵＴＢの
スイッチング開始後の回復時間を向上させ、スイッチン
グ後に負帰還を発生させる。増幅器４９の安定動作時、
トランジスタ５０，５２は負帰還を発生させて、差出力
電圧を制限する。特に、電圧信号ＤＳＡＯＵＴの電圧が
増加し始めると、トランジスタ５０は強くターンオンし
始め、入力端子１２のレベルをローレベルに引き下げる
ので、入力端子１２の電圧を低下させる。前述のよう
に、入力端子１２の降下電圧は、出力端子３８に供給さ
れ、その結果、出力端子３８の電圧信号は降下し始め、
電圧信号ＤＳＡＯＵＴの電圧を安定状態の値に引き下げ
る。電圧信号ＤＳＡＯＵＴの電圧が減少し始めると、ト
ランジスタ５０は弱くターンオンし始め、入力端子１２
のレベルをハイレベルに引き上げるので、入力端子１２
の電圧を増加させる。その結果、入力端子１２の上昇電
圧により出力端子３８の電圧信号は上昇し始め、電圧信
号ＤＳＡＯＵＴの電圧を安定状態の値に引き上げる。同
様に、帰還トランジスタ５２は、電圧信号ＤＳＡＯＵＴ
Ｂの電圧の変動に係わる入力端子１４の電圧を調整す
る。以上のように、トランジスタ５０，５２は負帰還を
発生させることによって、安定動作時の電圧信号ＤＳＡ
ＯＵＴ，ＤＳＡＯＵＴＢの電圧差を最小にする。
圧を発生させるｐチャネルバイアスステージ５４，６０
の動作を説明したので、ここで、負帰還トランジスタ５
０，５２の動作を説明する。負帰還トランジスタ５０，
５２は、出力電圧信号ＤＳＡＯＵＴ，ＤＳＡＯＵＴＢの
スイッチング開始後の回復時間を向上させ、スイッチン
グ後に負帰還を発生させる。増幅器４９の安定動作時、
トランジスタ５０，５２は負帰還を発生させて、差出力
電圧を制限する。特に、電圧信号ＤＳＡＯＵＴの電圧が
増加し始めると、トランジスタ５０は強くターンオンし
始め、入力端子１２のレベルをローレベルに引き下げる
ので、入力端子１２の電圧を低下させる。前述のよう
に、入力端子１２の降下電圧は、出力端子３８に供給さ
れ、その結果、出力端子３８の電圧信号は降下し始め、
電圧信号ＤＳＡＯＵＴの電圧を安定状態の値に引き下げ
る。電圧信号ＤＳＡＯＵＴの電圧が減少し始めると、ト
ランジスタ５０は弱くターンオンし始め、入力端子１２
のレベルをハイレベルに引き上げるので、入力端子１２
の電圧を増加させる。その結果、入力端子１２の上昇電
圧により出力端子３８の電圧信号は上昇し始め、電圧信
号ＤＳＡＯＵＴの電圧を安定状態の値に引き上げる。同
様に、帰還トランジスタ５２は、電圧信号ＤＳＡＯＵＴ
Ｂの電圧の変動に係わる入力端子１４の電圧を調整す
る。以上のように、トランジスタ５０，５２は負帰還を
発生させることによって、安定動作時の電圧信号ＤＳＡ
ＯＵＴ，ＤＳＡＯＵＴＢの電圧差を最小にする。
【００５７】トランジスタ５０，５２は、スイッチング
動作中に正帰還も発生させる。特に、（入力端子１２の
電流の増加に伴って）入力端子１２の電圧が降下し始め
る時、トランジスタ５０のドレインのレベルはローレベ
ルに引き下げられる。入出力間に生じる遅れのため、ト
ランジスタ５０のゲート電圧は同じに保たれるので、ト
ランジスタ５０を介して流れる電流は減少する。入力端
子１２の電圧降下が、出力端子３８に伝えられると、ト
ランジスタ５０は弱くターンオンし、入力端子１２の電
圧を更に引き下げて、出力端子３８におけるスイッチン
グ応答を向上させる。同様に、（入力端子１４の電流の
低下に伴って、）入力端子１４の電圧が上昇し始める
時、トランジスタ５２のドレインのレベルはハイレベル
に引き上げられる。入出力間に生じる遅れのため、トラ
ンジスタ５２のゲート電圧は同じに保たれるので、トラ
ンジスタ５２を介して流れる電流は増加する。入力端子
１４の電圧増加が出力端子４０に伝えられると、トラン
ジスタ５２は強くターンオンし、入力端子１４のレベル
を更に引き上げて出力端子４０におけるスイッチング応
答を向上させる。
動作中に正帰還も発生させる。特に、（入力端子１２の
電流の増加に伴って）入力端子１２の電圧が降下し始め
る時、トランジスタ５０のドレインのレベルはローレベ
ルに引き下げられる。入出力間に生じる遅れのため、ト
ランジスタ５０のゲート電圧は同じに保たれるので、ト
ランジスタ５０を介して流れる電流は減少する。入力端
子１２の電圧降下が、出力端子３８に伝えられると、ト
ランジスタ５０は弱くターンオンし、入力端子１２の電
圧を更に引き下げて、出力端子３８におけるスイッチン
グ応答を向上させる。同様に、（入力端子１４の電流の
低下に伴って、）入力端子１４の電圧が上昇し始める
時、トランジスタ５２のドレインのレベルはハイレベル
に引き上げられる。入出力間に生じる遅れのため、トラ
ンジスタ５２のゲート電圧は同じに保たれるので、トラ
ンジスタ５２を介して流れる電流は増加する。入力端子
１４の電圧増加が出力端子４０に伝えられると、トラン
ジスタ５２は強くターンオンし、入力端子１４のレベル
を更に引き上げて出力端子４０におけるスイッチング応
答を向上させる。
【００５８】最後に、図１の増幅器４９は更に、出力端
子がスイッチされた後、ノード（端子）の平衡値を回復
するために使用されると共に、電源投入時にノード（端
子）を所望の状態にするのに使用されるトランジスタを
備えている。特に、図１の増幅器４９は、第１の平衡信
号ＥＱ１を受け取る第１の平衡入力端子６６と、第２の
平衡信号ＥＱ１Ｂを受け取る第２の平衡入力端子６８を
備えている。平衡トランジスタは、回路の平衡を保つた
め、ノード（端子）を特定の基準電位に接続したり、あ
るいは、ノード（端子）を互いに接続するのに使用され
る。平衡トランジスタは、回路が直流動作状態になるま
で、増幅器４９の利得を除去するのに使用される。第１
の平衡信号ＥＱ１は、平衡入力端子６６を介して、ｎチ
ャネルトランジスタ７０に供給されており、入力端子１
２，１４の平衡電圧を保つのに使用される。平衡入力端
子６８はｐチャネルトランジスタ７２，７４のゲートに
接続されており、出力端子３８，４０の平衡電圧を保
つ。
子がスイッチされた後、ノード（端子）の平衡値を回復
するために使用されると共に、電源投入時にノード（端
子）を所望の状態にするのに使用されるトランジスタを
備えている。特に、図１の増幅器４９は、第１の平衡信
号ＥＱ１を受け取る第１の平衡入力端子６６と、第２の
平衡信号ＥＱ１Ｂを受け取る第２の平衡入力端子６８を
備えている。平衡トランジスタは、回路の平衡を保つた
め、ノード（端子）を特定の基準電位に接続したり、あ
るいは、ノード（端子）を互いに接続するのに使用され
る。平衡トランジスタは、回路が直流動作状態になるま
で、増幅器４９の利得を除去するのに使用される。第１
の平衡信号ＥＱ１は、平衡入力端子６６を介して、ｎチ
ャネルトランジスタ７０に供給されており、入力端子１
２，１４の平衡電圧を保つのに使用される。平衡入力端
子６８はｐチャネルトランジスタ７２，７４のゲートに
接続されており、出力端子３８，４０の平衡電圧を保
つ。
【００５９】電源投入中、平衡信号ＥＱ１はハイレベル
に引き上げられ、平衡信号ＥＱ１Ｂはローレベルに引き
下げられる。ハイレベルの平衡信号ＥＱ１は、トランジ
スタ７０をオンにして、入力信号ＧＤＲＢＵＳとＧＤＲ
ＢＵＳＢの電圧を等しくし、従って、プリバイアス信号
ＰＢＩＡＳとＰＢＩＡＳＢの電圧を等しくする。同様
に、ローレベルの平衡信号ＥＱ１Ｂはトランジスタ７
２，７４をオンにして、出力端子３８の出力電圧信号Ｄ
ＳＡＯＵＴと出力端子４０の出力電圧信号ＤＳＡＯＵＴ
Ｂを、各々プリバイアス信号ＰＢＩＡＳＢとＰＢＩＡＳ
として出力する。電源投入後、平衡信号ＥＱ１はローレ
ベルに引き下げられ、平衡信号ＥＱ１Ｂはハイレベルに
引き上げられる。トランジスタ７０，７２，７４はオフ
になり、回路内の電圧は変化しない。従って、出力端子
３８，４０の電圧信号ＤＳＡＯＵＴ，ＤＳＡＯＵＴＢの
差は最小になる。
に引き上げられ、平衡信号ＥＱ１Ｂはローレベルに引き
下げられる。ハイレベルの平衡信号ＥＱ１は、トランジ
スタ７０をオンにして、入力信号ＧＤＲＢＵＳとＧＤＲ
ＢＵＳＢの電圧を等しくし、従って、プリバイアス信号
ＰＢＩＡＳとＰＢＩＡＳＢの電圧を等しくする。同様
に、ローレベルの平衡信号ＥＱ１Ｂはトランジスタ７
２，７４をオンにして、出力端子３８の出力電圧信号Ｄ
ＳＡＯＵＴと出力端子４０の出力電圧信号ＤＳＡＯＵＴ
Ｂを、各々プリバイアス信号ＰＢＩＡＳＢとＰＢＩＡＳ
として出力する。電源投入後、平衡信号ＥＱ１はローレ
ベルに引き下げられ、平衡信号ＥＱ１Ｂはハイレベルに
引き上げられる。トランジスタ７０，７２，７４はオフ
になり、回路内の電圧は変化しない。従って、出力端子
３８，４０の電圧信号ＤＳＡＯＵＴ，ＤＳＡＯＵＴＢの
差は最小になる。
【００６０】最後に、図１の増幅器４９は、入力信号Ｄ
ＳＡＥを受け取る入力端子７６を備えている。入力信号
ＤＳＡＥは、ｐチャネルトランジスタ７８，８０に供給
されて、出力端子３８の電圧を初期値にし、また、ｐチ
ャネルトランジスタ８２，８４に供給されて、出力端子
４０の電圧を初期値にする（電源切断中）。最後に、増
幅器４９は、入力信号ＤＳＡＥＢを受け取る入力端子８
６を備えている。入力信号ＤＳＡＥＢは、トランジスタ
８８，９０，９１に供給され、左ノード４６と右ノード
４８の電圧をリセットする。図２のドライバステージ１
００を参照して、以下に詳述するように、出力をラッチ
して、図１の増幅器４９をオフにし、節電することが可
能である。電源切断中、入力信号ＤＳＡＥＢはハイレベ
ルとなり、トランジスタ９１をオフにすると共に、トラ
ンジスタ８８，９０をオンにする。トランジスタ８８，
９０はノード４６，４８のレベルをローレベルに引き下
げて、入力端子１２，１４におけるいかなる変化も無視
する。また、入力信号ＤＳＡＥはローレベルに引き下げ
られ、トランジスタ７８，８０，８２，８４をオンにし
て、出力端子３８の電圧信号ＤＳＡＯＵＴのレベルと、
出力端子４０の電圧信号ＤＳＡＯＵＴＢのレベルを引き
上げる。
ＳＡＥを受け取る入力端子７６を備えている。入力信号
ＤＳＡＥは、ｐチャネルトランジスタ７８，８０に供給
されて、出力端子３８の電圧を初期値にし、また、ｐチ
ャネルトランジスタ８２，８４に供給されて、出力端子
４０の電圧を初期値にする（電源切断中）。最後に、増
幅器４９は、入力信号ＤＳＡＥＢを受け取る入力端子８
６を備えている。入力信号ＤＳＡＥＢは、トランジスタ
８８，９０，９１に供給され、左ノード４６と右ノード
４８の電圧をリセットする。図２のドライバステージ１
００を参照して、以下に詳述するように、出力をラッチ
して、図１の増幅器４９をオフにし、節電することが可
能である。電源切断中、入力信号ＤＳＡＥＢはハイレベ
ルとなり、トランジスタ９１をオフにすると共に、トラ
ンジスタ８８，９０をオンにする。トランジスタ８８，
９０はノード４６，４８のレベルをローレベルに引き下
げて、入力端子１２，１４におけるいかなる変化も無視
する。また、入力信号ＤＳＡＥはローレベルに引き下げ
られ、トランジスタ７８，８０，８２，８４をオンにし
て、出力端子３８の電圧信号ＤＳＡＯＵＴのレベルと、
出力端子４０の電圧信号ＤＳＡＯＵＴＢのレベルを引き
上げる。
【００６１】ここで、図２について説明する。図２は、
図１の増幅器４９から、電圧信号ＤＳＡＯＵＴ，ＤＳＡ
ＯＵＴＢと、プリバイアス信号ＰＢＩＡＳ，ＰＢＩＡＳ
Ｂとを受け取るドライバステージ１００を示す。ドライ
バステージ１００は、第１のプリバイアスステージ１０
２と、第２のプリバイアスステージ１０４と、ドライバ
ステージ１０６と、ラッチステージ１０８とを備えてい
る。ドライバステージ１００は入力端子１１０でプリバ
イアス信号ＰＢＩＡＳを受け取り、入力端子１１２でプ
リバイアス信号ＰＢＩＡＳＢを受け取る。また、ドライ
バステージ１００は入力端子１１４で電圧信号ＤＳＡＯ
ＵＴを受け取り、入力端子１１６で電圧信号ＤＳＡＯＵ
ＴＢを受け取る。ドライバステージ１００はこれらの差
出力電圧を用いて、図２の出力端子１１８，１２０にお
いて各々、電流信号ＩＳＡＯＵＴ，ＩＳＡＯＵＴＢを発
生する。概して、回路の下側部分は電流信号ＩＳＡＯＵ
Ｔを生成し、上側部分は電流信号ＩＳＡＯＵＴＢを生成
する。
図１の増幅器４９から、電圧信号ＤＳＡＯＵＴ，ＤＳＡ
ＯＵＴＢと、プリバイアス信号ＰＢＩＡＳ，ＰＢＩＡＳ
Ｂとを受け取るドライバステージ１００を示す。ドライ
バステージ１００は、第１のプリバイアスステージ１０
２と、第２のプリバイアスステージ１０４と、ドライバ
ステージ１０６と、ラッチステージ１０８とを備えてい
る。ドライバステージ１００は入力端子１１０でプリバ
イアス信号ＰＢＩＡＳを受け取り、入力端子１１２でプ
リバイアス信号ＰＢＩＡＳＢを受け取る。また、ドライ
バステージ１００は入力端子１１４で電圧信号ＤＳＡＯ
ＵＴを受け取り、入力端子１１６で電圧信号ＤＳＡＯＵ
ＴＢを受け取る。ドライバステージ１００はこれらの差
出力電圧を用いて、図２の出力端子１１８，１２０にお
いて各々、電流信号ＩＳＡＯＵＴ，ＩＳＡＯＵＴＢを発
生する。概して、回路の下側部分は電流信号ＩＳＡＯＵ
Ｔを生成し、上側部分は電流信号ＩＳＡＯＵＴＢを生成
する。
【００６２】前述のように、電圧信号ＤＳＡＯＵＴとＤ
ＳＡＯＵＴＢは、逆の基準電位に引かれる傾向がある。
すなわち、電圧信号ＤＳＡＯＵＴが動作電圧ＶCC側の
時、電圧信号ＤＳＡＯＵＴＢはグランド電圧側になり、
その逆も起こる。プリバイアス信号ＰＢＩＡＳとＰＢＩ
ＡＳＢは各々電圧信号ＤＳＡＯＵＴとＤＳＡＯＵＴＢに
に追従し、同様に、逆の基準電位に引かれる傾向があ
る。入力端子１１０のプリバイアス信号ＰＢＩＡＳは、
トランジスタ１２２の制御電極に供給されている。トラ
ンジスタ１２２のソース・ドレイン経路は、動作電圧Ｖ
CCとトランジスタ１２４との間に接続されており、トラ
ンジスタ１２４は抵抗として形成されている（すなわ
ち、ゲートがドレインに接続されている。）。第１のプ
リバイアスステージ１０２の出力は、（直列のトランジ
スタ１２２，１２４の間の）ノード１２６で生成され
る。
ＳＡＯＵＴＢは、逆の基準電位に引かれる傾向がある。
すなわち、電圧信号ＤＳＡＯＵＴが動作電圧ＶCC側の
時、電圧信号ＤＳＡＯＵＴＢはグランド電圧側になり、
その逆も起こる。プリバイアス信号ＰＢＩＡＳとＰＢＩ
ＡＳＢは各々電圧信号ＤＳＡＯＵＴとＤＳＡＯＵＴＢに
に追従し、同様に、逆の基準電位に引かれる傾向があ
る。入力端子１１０のプリバイアス信号ＰＢＩＡＳは、
トランジスタ１２２の制御電極に供給されている。トラ
ンジスタ１２２のソース・ドレイン経路は、動作電圧Ｖ
CCとトランジスタ１２４との間に接続されており、トラ
ンジスタ１２４は抵抗として形成されている（すなわ
ち、ゲートがドレインに接続されている。）。第１のプ
リバイアスステージ１０２の出力は、（直列のトランジ
スタ１２２，１２４の間の）ノード１２６で生成され
る。
【００６３】ノード１２６は、第２のプリバイアスステ
ージ１０４の第１のトランジスタ１２８の制御電極（ゲ
ート）に接続されている。第２のトランジスタ１３０
は、トランジスタ１２８と動作電圧ＶCCの供給源との間
に直列に接続されている。トランジスタ１３０の制御電
極（ゲート）は、プリバイアス信号ＰＢＩＡＳＢを受け
取るように接続されている。トランジスタ１２８，１３
０のドレインに位置するノード１３２は、第２のプリバ
イアスステージ１０４の出力端子をなす。ノード１３２
は、ドライバステージ１０６の第１のトランジスタ１３
４の制御電極（ゲート）に接続されている。第２のトラ
ンジスタ１３６はトランジスタ１３４と動作電圧ＶCCの
供給源との間に直列に接続されている。トランジスタ１
３６の制御電極（ゲート）は、入力端子１１４に供給さ
れる電圧信号ＤＳＡＯＵＴを受け取るように接続されて
いる。最後に、ドライバステージ１０６は、ノード１４
０において出力信号を発生する。ノード１４０はラッチ
回路１０８に接続されている。
ージ１０４の第１のトランジスタ１２８の制御電極（ゲ
ート）に接続されている。第２のトランジスタ１３０
は、トランジスタ１２８と動作電圧ＶCCの供給源との間
に直列に接続されている。トランジスタ１３０の制御電
極（ゲート）は、プリバイアス信号ＰＢＩＡＳＢを受け
取るように接続されている。トランジスタ１２８，１３
０のドレインに位置するノード１３２は、第２のプリバ
イアスステージ１０４の出力端子をなす。ノード１３２
は、ドライバステージ１０６の第１のトランジスタ１３
４の制御電極（ゲート）に接続されている。第２のトラ
ンジスタ１３６はトランジスタ１３４と動作電圧ＶCCの
供給源との間に直列に接続されている。トランジスタ１
３６の制御電極（ゲート）は、入力端子１１４に供給さ
れる電圧信号ＤＳＡＯＵＴを受け取るように接続されて
いる。最後に、ドライバステージ１０６は、ノード１４
０において出力信号を発生する。ノード１４０はラッチ
回路１０８に接続されている。
【００６４】ラッチ回路１０８は、ラッチ１４１とイン
バータ１５４とを備えている。ラッチ１４１は、直列接
続されたトランジスタ１４４，１４６で構成されるイン
バータ１４２と、直列接続されたトランジスタ１５０，
１５２で構成されるインバータ１４８とを備えている。
インバータ１５４は、直列接続されたトランジスタ１５
６，１５８で構成される。また、ラッチ１４１用の帰還
経路１５３が備えられている。インバータ１５４の出力
信号は、出力端子１１８に接続され、第１の出力電流信
号ＩＳＡＯＵＴとなる。
バータ１５４とを備えている。ラッチ１４１は、直列接
続されたトランジスタ１４４，１４６で構成されるイン
バータ１４２と、直列接続されたトランジスタ１５０，
１５２で構成されるインバータ１４８とを備えている。
インバータ１５４は、直列接続されたトランジスタ１５
６，１５８で構成される。また、ラッチ１４１用の帰還
経路１５３が備えられている。インバータ１５４の出力
信号は、出力端子１１８に接続され、第１の出力電流信
号ＩＳＡＯＵＴとなる。
【００６５】同様に、ドライバステージ１００の回路の
上側半分は、差出力電流信号の組の他の電流信号を生成
する。入力端子１１２のプリバイアス信号ＰＢＩＡＳＢ
は、トランジスタ１６０の制御電極（ゲート）に供給さ
れている。トランジスタ１６０のソース・ドレイン経路
は動作電圧ＶCCの供給源とトランジスタ１６２間に接続
されており、トランジスタ１６２は抵抗として形成され
ている（すなわち、ゲートがドレインに接続されてい
る。）。第１のプリバイアスステージ１０２の出力は、
（直列のトランジスタ１６０，１６２の間の）ノード１
６４で生成される。
上側半分は、差出力電流信号の組の他の電流信号を生成
する。入力端子１１２のプリバイアス信号ＰＢＩＡＳＢ
は、トランジスタ１６０の制御電極（ゲート）に供給さ
れている。トランジスタ１６０のソース・ドレイン経路
は動作電圧ＶCCの供給源とトランジスタ１６２間に接続
されており、トランジスタ１６２は抵抗として形成され
ている（すなわち、ゲートがドレインに接続されてい
る。）。第１のプリバイアスステージ１０２の出力は、
（直列のトランジスタ１６０，１６２の間の）ノード１
６４で生成される。
【００６６】ノード１６４は、第２のプリバイアスステ
ージ１０４の第１のトランジスタ１６６の制御電極（ゲ
ート）に接続されている。第２のトランジスタ１６８
は、トランジスタ１６６と動作電圧ＶCCの供給源との間
に直列に接続されている。トランジスタ１６８の制御電
極（ゲート）は、プリバイアス信号ＰＢＩＡＳを受け取
るように接続されている。トランジスタ１６６，１６８
のドレインに位置するノード１７０は、第２のプリバイ
アスステージ１０４の出力端子をなす。ノード１７０
は、ドライバステージ１０６の第１のトランジスタ１７
２の制御電極（ゲート）に接続されている。第２のトラ
ンジスタ１７４は、トランジスタ１７２と動作電圧ＶCC
の供給源との間に直列に接続されている。トランジスタ
１７４の制御電極（ゲート）は、入力端子１１６に供給
される電圧信号ＤＳＡＯＵＴＢを受け取るように接続さ
れている。ドライバステージ１０６は、ノード１７５に
おいて出力信号を発生する。ノード１７５はラッチ回路
１０８に接続されている。
ージ１０４の第１のトランジスタ１６６の制御電極（ゲ
ート）に接続されている。第２のトランジスタ１６８
は、トランジスタ１６６と動作電圧ＶCCの供給源との間
に直列に接続されている。トランジスタ１６８の制御電
極（ゲート）は、プリバイアス信号ＰＢＩＡＳを受け取
るように接続されている。トランジスタ１６６，１６８
のドレインに位置するノード１７０は、第２のプリバイ
アスステージ１０４の出力端子をなす。ノード１７０
は、ドライバステージ１０６の第１のトランジスタ１７
２の制御電極（ゲート）に接続されている。第２のトラ
ンジスタ１７４は、トランジスタ１７２と動作電圧ＶCC
の供給源との間に直列に接続されている。トランジスタ
１７４の制御電極（ゲート）は、入力端子１１６に供給
される電圧信号ＤＳＡＯＵＴＢを受け取るように接続さ
れている。ドライバステージ１０６は、ノード１７５に
おいて出力信号を発生する。ノード１７５はラッチ回路
１０８に接続されている。
【００６７】ラッチ回路１０８は、ラッチ１７６とイン
バータ１８８とを備えている。ラッチ１７６は、直列接
続されたトランジスタ１７８，１８０で構成されるイン
バータ１７７と、直列接続されたトランジスタ１８４，
１８６で構成されるインバータ１８２とを備えている。
インバータ１８８は、直列接続されたトランジスタ１９
０，１９２で構成される。また、ラッチ１７６用の帰還
経路１８７が備えられている。インバータ１８８の出力
信号は、出力端子１２０に供給され、第２の出力電流Ｉ
ＳＡＯＵＴＢとなる。
バータ１８８とを備えている。ラッチ１７６は、直列接
続されたトランジスタ１７８，１８０で構成されるイン
バータ１７７と、直列接続されたトランジスタ１８４，
１８６で構成されるインバータ１８２とを備えている。
インバータ１８８は、直列接続されたトランジスタ１９
０，１９２で構成される。また、ラッチ１７６用の帰還
経路１８７が備えられている。インバータ１８８の出力
信号は、出力端子１２０に供給され、第２の出力電流Ｉ
ＳＡＯＵＴＢとなる。
【００６８】ここで、ドライバステージ１００の動作を
詳述する。（図１の増幅器４９の動作で説明したよう
に、）入力端子１２のインピーダンスが降下し、入力端
子１２の電流が増加した場合、電圧信号ＰＢＩＡＳ，Ｄ
ＳＡＯＵＴのレベルは降下し、一方、電圧信号ＰＢＩＡ
ＳＢ，ＤＳＡＯＵＴＢのレベルは増加する。電圧信号Ｐ
ＢＩＡＳの電圧が降下すると、トランジスタ１２２は強
くターンオンし、ノード１２６の電圧を引き上げる。ノ
ード１２６はトランジスタ１２８の制御電極（ゲート）
に接続されている。また、電圧信号ＰＢＩＡＳＢはトラ
ンジスタ１３０の制御電極（ゲート）に供給されてい
る。電圧信号ＰＢＩＡＳＢの電圧は増加しているので、
トランジスタ１３０は更にオフになる。従って、ノード
１３２の電圧は引き下げられる。電圧信号ＰＢＩＡＳと
電圧信号ＰＢＩＡＳＢをこのように使用することで、ド
ライバステージ１０６を「プリバイアス」することがで
きる。特に、ローレベルの電圧信号ＰＢＩＡＳとハイレ
ベルの電圧信号ＰＢＩＡＳＢによって、ノード１３２に
おいて低い電圧が生成される。従って、出力電圧信号Ｄ
ＳＡＯＵＴのレベルは低くなり、トランジスタ１３６が
ターンオンし、より迅速にノード１４０の電位を動作電
圧ＶCCへ引き上げる。従って、プリバイアス信号ＰＢＩ
ＡＳ，ＰＢＩＡＳＢによって、より迅速にノード１４０
の電位をドライブすることができる。ノード１４０は、
ラッチ１４１の入力端子に接続されている。ノード１４
０の電圧はインバータ１４２，１４８を通過する。ラッ
チ１４１の出力は、インバータ１５４に入力されてお
り、インバータ１５４は、出力端子１１８から出力電流
信号ＩＳＡＯＵＴを出力するのに使用される。ラッチ１
４１の動作の詳細は後述する。
詳述する。（図１の増幅器４９の動作で説明したよう
に、）入力端子１２のインピーダンスが降下し、入力端
子１２の電流が増加した場合、電圧信号ＰＢＩＡＳ，Ｄ
ＳＡＯＵＴのレベルは降下し、一方、電圧信号ＰＢＩＡ
ＳＢ，ＤＳＡＯＵＴＢのレベルは増加する。電圧信号Ｐ
ＢＩＡＳの電圧が降下すると、トランジスタ１２２は強
くターンオンし、ノード１２６の電圧を引き上げる。ノ
ード１２６はトランジスタ１２８の制御電極（ゲート）
に接続されている。また、電圧信号ＰＢＩＡＳＢはトラ
ンジスタ１３０の制御電極（ゲート）に供給されてい
る。電圧信号ＰＢＩＡＳＢの電圧は増加しているので、
トランジスタ１３０は更にオフになる。従って、ノード
１３２の電圧は引き下げられる。電圧信号ＰＢＩＡＳと
電圧信号ＰＢＩＡＳＢをこのように使用することで、ド
ライバステージ１０６を「プリバイアス」することがで
きる。特に、ローレベルの電圧信号ＰＢＩＡＳとハイレ
ベルの電圧信号ＰＢＩＡＳＢによって、ノード１３２に
おいて低い電圧が生成される。従って、出力電圧信号Ｄ
ＳＡＯＵＴのレベルは低くなり、トランジスタ１３６が
ターンオンし、より迅速にノード１４０の電位を動作電
圧ＶCCへ引き上げる。従って、プリバイアス信号ＰＢＩ
ＡＳ，ＰＢＩＡＳＢによって、より迅速にノード１４０
の電位をドライブすることができる。ノード１４０は、
ラッチ１４１の入力端子に接続されている。ノード１４
０の電圧はインバータ１４２，１４８を通過する。ラッ
チ１４１の出力は、インバータ１５４に入力されてお
り、インバータ１５４は、出力端子１１８から出力電流
信号ＩＳＡＯＵＴを出力するのに使用される。ラッチ１
４１の動作の詳細は後述する。
【００６９】また、ドライバステージ１００の回路の上
側部分は、プリバイアス信号ＰＢＩＡＳ，ＰＢＩＡＳＢ
を使用して、出力端子１２０から出力電流信号ＩＳＡＯ
ＵＴＢを出力する。特に、プリバイアス信号ＰＢＩＡＳ
Ｂはトランジスタ１６０の制御電極（ゲート）に供給さ
れている。プリバイアス信号ＰＢＩＡＳＢはハイレベル
なので、トランジスタ１６０はターンオフし始め、ノー
ド１６４の電位を引き下げる。ノード１６４はトランジ
スタ１６６の制御電極（ゲート）に接続されている。ノ
ード１６４の電位は低くなり、トランジスタ１６６はオ
フになる。しかしながら、ローレベルのプリバイアス信
号ＰＢＩＡＳによって、トランジスタ１６８がターンオ
ンし始め、出力ノード１７０をハイレベルにする。ノー
ド１７０は、トランジスタ１７２の制御電極（ゲート）
を介してドライバステージ１０６に接続されている。ト
ランジスタ１７２はターンオンし、ノード１７５をロー
レベルにする。電圧信号ＤＳＡＯＵＴＢもハイレベルで
あり、従ってトランジスタ１７４をオフにして、更に、
ノード１７５をローレベルにする。従って、プリバイア
ス信号ＰＢＩＡＳ，ＰＢＩＡＳＢによって、ノード１７
５の電位は、（電圧信号ＤＳＡＯＵＴＢを受け取る）ト
ランジスタ１７４がノード１７５を駆動するのと同じ電
位に引き上げられる。ノード１７５の電圧は、インバー
タ１７７，１８２を備えたラッチ１７６に接続されてい
る。ノード１７５の電圧は、インバータ１７７，１８２
を通過する。ラッチ１７６の出力は、インバータ１８８
に入力されている。インバータ１８８は、出力端子１２
０から出力電流信号ＩＳＡＯＵＴＢを出力するのに使用
される。
側部分は、プリバイアス信号ＰＢＩＡＳ，ＰＢＩＡＳＢ
を使用して、出力端子１２０から出力電流信号ＩＳＡＯ
ＵＴＢを出力する。特に、プリバイアス信号ＰＢＩＡＳ
Ｂはトランジスタ１６０の制御電極（ゲート）に供給さ
れている。プリバイアス信号ＰＢＩＡＳＢはハイレベル
なので、トランジスタ１６０はターンオフし始め、ノー
ド１６４の電位を引き下げる。ノード１６４はトランジ
スタ１６６の制御電極（ゲート）に接続されている。ノ
ード１６４の電位は低くなり、トランジスタ１６６はオ
フになる。しかしながら、ローレベルのプリバイアス信
号ＰＢＩＡＳによって、トランジスタ１６８がターンオ
ンし始め、出力ノード１７０をハイレベルにする。ノー
ド１７０は、トランジスタ１７２の制御電極（ゲート）
を介してドライバステージ１０６に接続されている。ト
ランジスタ１７２はターンオンし、ノード１７５をロー
レベルにする。電圧信号ＤＳＡＯＵＴＢもハイレベルで
あり、従ってトランジスタ１７４をオフにして、更に、
ノード１７５をローレベルにする。従って、プリバイア
ス信号ＰＢＩＡＳ，ＰＢＩＡＳＢによって、ノード１７
５の電位は、（電圧信号ＤＳＡＯＵＴＢを受け取る）ト
ランジスタ１７４がノード１７５を駆動するのと同じ電
位に引き上げられる。ノード１７５の電圧は、インバー
タ１７７，１８２を備えたラッチ１７６に接続されてい
る。ノード１７５の電圧は、インバータ１７７，１８２
を通過する。ラッチ１７６の出力は、インバータ１８８
に入力されている。インバータ１８８は、出力端子１２
０から出力電流信号ＩＳＡＯＵＴＢを出力するのに使用
される。
【００７０】ここで、図２のドライバステージ１００の
ラッチ動作の特徴について説明する。ドライバステージ
１００は、入力信号ＤＳＡＥＢを受け取る入力端子１９
３と、入力信号ＤＳＡＥを受け取る入力端子１９４とを
備えている。ドライバステージ１００の回路の下側部分
は、第１のプリバイアスステージ１０２のノード１２６
に接続されたトランジスタ１９５を備えている。また、
ドライバステージ１００の回路は、第２のプリバイアス
ステージ１０４のノード１３２に接続されたトランジス
タ１９６を備えている。最後に、本回路の下側部分は、
ラッチ１４１の帰還経路１５３においてゲートを形成す
るトランジスタ１９８，２００を備えている。トランジ
スタ１９５，１９６，１９８の制御電極（ゲート）は、
入力信号ＤＳＡＥＢを受け取るように接続されており、
トランジスタ２００の制御電極（ゲート）は、入力信号
ＤＳＡＥを受け取るように接続されている。
ラッチ動作の特徴について説明する。ドライバステージ
１００は、入力信号ＤＳＡＥＢを受け取る入力端子１９
３と、入力信号ＤＳＡＥを受け取る入力端子１９４とを
備えている。ドライバステージ１００の回路の下側部分
は、第１のプリバイアスステージ１０２のノード１２６
に接続されたトランジスタ１９５を備えている。また、
ドライバステージ１００の回路は、第２のプリバイアス
ステージ１０４のノード１３２に接続されたトランジス
タ１９６を備えている。最後に、本回路の下側部分は、
ラッチ１４１の帰還経路１５３においてゲートを形成す
るトランジスタ１９８，２００を備えている。トランジ
スタ１９５，１９６，１９８の制御電極（ゲート）は、
入力信号ＤＳＡＥＢを受け取るように接続されており、
トランジスタ２００の制御電極（ゲート）は、入力信号
ＤＳＡＥを受け取るように接続されている。
【００７１】図１の増幅器４９が動作中で、かつ、出力
がラッチされていない場合、入力信号ＤＳＡＥＢはロー
レベルであり、トランジスタ１９５，１９６，１９８を
オフにする。一方、入力信号ＤＳＡＥはハイレベルで、
トランジスタ２００をオフにする。トランジスタ１９
５，１９６はオフなので、これらのトランジスタ１９
５，１９６は、各々ノード１２６，１３２に影響を与え
ない。同様に、トランジスタ１９８，２００は共にオフ
であり、ラッチ１４１を無効（ディスエーブル）にす
る。その結果、ノード１４０の電圧は、インバータ１４
２，１４８からインバータ１５４へ流れることができ
る。従って、増幅器４９の出力のいかなる変化も、差出
力電流信号ＩＳＡＯＵＴ，ＩＳＡＯＵＴＢに反映され
る。
がラッチされていない場合、入力信号ＤＳＡＥＢはロー
レベルであり、トランジスタ１９５，１９６，１９８を
オフにする。一方、入力信号ＤＳＡＥはハイレベルで、
トランジスタ２００をオフにする。トランジスタ１９
５，１９６はオフなので、これらのトランジスタ１９
５，１９６は、各々ノード１２６，１３２に影響を与え
ない。同様に、トランジスタ１９８，２００は共にオフ
であり、ラッチ１４１を無効（ディスエーブル）にす
る。その結果、ノード１４０の電圧は、インバータ１４
２，１４８からインバータ１５４へ流れることができ
る。従って、増幅器４９の出力のいかなる変化も、差出
力電流信号ＩＳＡＯＵＴ，ＩＳＡＯＵＴＢに反映され
る。
【００７２】しかしながら、電力を低減するため、増幅
器４９（図１）を無効（ディスエーブル）にして、ドラ
イバステージ１００（図２）の出力をラッチすることが
有効な場合が多い。従って、入力信号ＤＳＡＥＢをハイ
レベルにして、トランジスタ１９５，１９６，１９８を
オンにすることができる。その結果、図２のドライバス
テージ１００は、プリバイアス信号ＰＢＩＡＳ，出力電
圧信号ＤＳＡＯＵＴを無視する。また、トランジスタ１
９８，２００で構成されるゲートは開放になり、帰還経
路１５３を閉じて、ラッチ１４１が出力端子１１８の出
力電流をラッチするようにする。
器４９（図１）を無効（ディスエーブル）にして、ドラ
イバステージ１００（図２）の出力をラッチすることが
有効な場合が多い。従って、入力信号ＤＳＡＥＢをハイ
レベルにして、トランジスタ１９５，１９６，１９８を
オンにすることができる。その結果、図２のドライバス
テージ１００は、プリバイアス信号ＰＢＩＡＳ，出力電
圧信号ＤＳＡＯＵＴを無視する。また、トランジスタ１
９８，２００で構成されるゲートは開放になり、帰還経
路１５３を閉じて、ラッチ１４１が出力端子１１８の出
力電流をラッチするようにする。
【００７３】トランジスタ２０２，２０４，２０６，２
０８によって、ドライバステージ１００の回路の上側部
分のラッチ動作も可能となる。特に、トランジスタ２０
２は、第１のプリバイアスステージ１０２のノード１６
４に接続されている。トランジスタ２０４は、第２のプ
リバイアスステージ１０４のノード１７０に接続されて
いる。最後に、トランジスタ２０６，２０８は、ラッチ
１７６の帰還経路１８７においてゲートを形成する。入
力信号ＤＳＡＥＢがローレベルで、入力信号ＤＳＡＥが
ハイレベルの時、トランジスタ２０２，２０４，２０
６，２０８はオフなので、ドライバステージ１００の回
路に影響を与えない。しかしながら、増幅器４９が電力
低減のため無効（ディスエーブル）にされており、出力
端子１２０の出力電流信号ＩＳＡＯＵＴＢがラッチされ
る場合、入力信号ＤＳＡＥＢはハイレベルに引き上げら
れ、入力信号ＤＳＡＥはローレベルに引き下げられる。
よって、トランジスタ２０２，２０４，２０６，２０８
はオンになる。トランジスタ２０２がオンになる時、ノ
ード１６４は接地される。トランジスタ２０４がオンに
なる時、ノード１７０は接地される。最後に、トランジ
スタ２０６，２０８がオンの時、ラッチ１７６において
帰還経路１８７が形成され、出力端子１２０における電
流をラッチする。
０８によって、ドライバステージ１００の回路の上側部
分のラッチ動作も可能となる。特に、トランジスタ２０
２は、第１のプリバイアスステージ１０２のノード１６
４に接続されている。トランジスタ２０４は、第２のプ
リバイアスステージ１０４のノード１７０に接続されて
いる。最後に、トランジスタ２０６，２０８は、ラッチ
１７６の帰還経路１８７においてゲートを形成する。入
力信号ＤＳＡＥＢがローレベルで、入力信号ＤＳＡＥが
ハイレベルの時、トランジスタ２０２，２０４，２０
６，２０８はオフなので、ドライバステージ１００の回
路に影響を与えない。しかしながら、増幅器４９が電力
低減のため無効（ディスエーブル）にされており、出力
端子１２０の出力電流信号ＩＳＡＯＵＴＢがラッチされ
る場合、入力信号ＤＳＡＥＢはハイレベルに引き上げら
れ、入力信号ＤＳＡＥはローレベルに引き下げられる。
よって、トランジスタ２０２，２０４，２０６，２０８
はオンになる。トランジスタ２０２がオンになる時、ノ
ード１６４は接地される。トランジスタ２０４がオンに
なる時、ノード１７０は接地される。最後に、トランジ
スタ２０６，２０８がオンの時、ラッチ１７６において
帰還経路１８７が形成され、出力端子１２０における電
流をラッチする。
【００７４】最後に、図２のドライバステージ１００
は、信号ＩＳＡＺを受け取る入力端子２１０を備えてい
る。この信号ＩＳＡＺは、出力端子１１８，１２０をリ
セットするのに使用される。特に、信号ＩＳＡＺはトラ
ンジスタ２１２に供給されている。信号ＩＳＡＺがハイ
レベルに引き上げられた時、ラッチ１４１の入力のノー
ド１４０はローレベルに引き下げられて、出力端子１１
８の電流を保持する。同様に、ドライバステージ１００
の回路の上部はトランジスタ２１３を備えている。信号
ＩＳＡＺがハイレベルに引き上げられた時、トランジス
タ２１３はオンになり、ノード１７５の電位を引き下
げ、出力端子１２０の電流を保持する。
は、信号ＩＳＡＺを受け取る入力端子２１０を備えてい
る。この信号ＩＳＡＺは、出力端子１１８，１２０をリ
セットするのに使用される。特に、信号ＩＳＡＺはトラ
ンジスタ２１２に供給されている。信号ＩＳＡＺがハイ
レベルに引き上げられた時、ラッチ１４１の入力のノー
ド１４０はローレベルに引き下げられて、出力端子１１
８の電流を保持する。同様に、ドライバステージ１００
の回路の上部はトランジスタ２１３を備えている。信号
ＩＳＡＺがハイレベルに引き上げられた時、トランジス
タ２１３はオンになり、ノード１７５の電位を引き下
げ、出力端子１２０の電流を保持する。
【００７５】以上、本発明を実施の形態を参照して説明
したが、以上の説明は本発明の内容を限定するものでは
なく、本発明の範囲におけるいかなる代替手段も含まれ
ることを意図している。この説明を参照すれば、実施の
形態の種々の変更や、他の実施の形態は当業者に明らか
である。
したが、以上の説明は本発明の内容を限定するものでは
なく、本発明の範囲におけるいかなる代替手段も含まれ
ることを意図している。この説明を参照すれば、実施の
形態の種々の変更や、他の実施の形態は当業者に明らか
である。
【００７６】
【発明の効果】以上詳述したように本発明によれば、電
流感知差動増幅器の回路の応答時間を向上させることが
でき、動作電圧を低電圧化することができ、差出力電流
の生成速度を向上させることができる。
流感知差動増幅器の回路の応答時間を向上させることが
でき、動作電圧を低電圧化することができ、差出力電流
の生成速度を向上させることができる。
【図１】本発明の電流感知差動増幅器の構成を示す回路
図である。
図である。
【図２】図３に示した増幅器に使用されるドライバステ
ージの構成を示す回路図である。
ージの構成を示す回路図である。
【図３】従来の電流感知差動増幅器の構成を表す回路図
である。
である。
【図４】図３の回路に基づいた従来の電流感知差動増幅
器の構成を示す回路図である。
器の構成を示す回路図である。
１０，４９…電流感知差動増幅器 １１…基準電圧回路 １２…第１の入力端子 １４…第２の入力端子 １６，１８…インピーダンス ２６，２８，５８，６４，７０…ｎチャネルトランジス
タ ３４，３６…負荷トランジスタ ３８…第１の出力端子 ４０…第２の出力端子 ４２，４４，５６，６２，７２，７４，７８，８０，８
２，８４…ｐチャネルトランジスタ ４６…左ノード ４８…右ノード ５４…左ｐチャネルバイアスステージ ６０…右ｐチャネルバイアスステージ ５０，５２…帰還トランジスタ ６６…第１の平衡入力端子 ６８…第２の平衡入力端子 ７６，８６，１１０，１１２，１１４，１１６，１９
３，１９４，２１０…入力端子 １００…ドライバステージ １０２…第１のプリバイアスステージ １０４…第２のプリバイアスステージ １０６…ドライバステージ １０８…ラッチステージ １１８，１２０…出力端子 １２２，１２４，１４４，１４６，１５０，１５２，１
５６，１５８，１６０，１７８，１８０，１９０，１９
２，１８４，１８６，１９５，１９６，１９８，２０
０，２１３…トランジスタ １２６，１３２，１４０，１６４，１７０，１７５…ノ
ード １２８，１３４，１６６，１７２…第１のトランジスタ １３０，１３６，１６８，１７４…第２のトランジスタ １４１，１７６…ラッチ １４２，１４８，１５４，１７７，１８２，１８８…イ
ンバータ １５３，１８７…帰還経路
タ ３４，３６…負荷トランジスタ ３８…第１の出力端子 ４０…第２の出力端子 ４２，４４，５６，６２，７２，７４，７８，８０，８
２，８４…ｐチャネルトランジスタ ４６…左ノード ４８…右ノード ５４…左ｐチャネルバイアスステージ ６０…右ｐチャネルバイアスステージ ５０，５２…帰還トランジスタ ６６…第１の平衡入力端子 ６８…第２の平衡入力端子 ７６，８６，１１０，１１２，１１４，１１６，１９
３，１９４，２１０…入力端子 １００…ドライバステージ １０２…第１のプリバイアスステージ １０４…第２のプリバイアスステージ １０６…ドライバステージ １０８…ラッチステージ １１８，１２０…出力端子 １２２，１２４，１４４，１４６，１５０，１５２，１
５６，１５８，１６０，１７８，１８０，１９０，１９
２，１８４，１８６，１９５，１９６，１９８，２０
０，２１３…トランジスタ １２６，１３２，１４０，１６４，１７０，１７５…ノ
ード １２８，１３４，１６６，１７２…第１のトランジスタ １３０，１３６，１６８，１７４…第２のトランジスタ １４１，１７６…ラッチ １４２，１４８，１５４，１７７，１８２，１８８…イ
ンバータ １５３，１８７…帰還経路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス ジェー．モブレー アメリカ合衆国 コロラド州 80908 コ ロラドスプリングス，レミントン ロー ド，17070
Claims (20)
- 【請求項１】 負帰還を使用して、入力電圧と出力電圧
を備えた電流感知差動増幅器の応答時間を向上させる方
法であって、 出力電圧の増加に対応して入力電圧が減少し、かつ、出
力電圧の減少に対応して入力電圧が増加するように、前
記電流感知差動増幅器の出力を前記電流感知差動増幅器
の入力に接続することによって、前記電流感知差動増幅
器の入力に負帰還電圧を供給するステップを備えたこと
を特徴とする電流感知差動増幅器の応答時間向上方法。 - 【請求項２】 前記負帰還電圧を供給するステップは、
前記電流感知差動増幅器の出力と、それに対応する前記
電流感知差動増幅器の入力との間にトランジスタを接続
することを含み、 前記トランジスタのソース・ドレイン経路は、前記対応
する入力とグランドとの間に接続され、前記トランジス
タの制御電極は前記電流感知差動増幅器の出力に接続さ
れていることを特徴とする請求項１記載の電流感知差動
増幅器の応答時間向上方法。 - 【請求項３】 プリバイアスを使用して、電流感知差動
増幅器における差出力電流の生成を加速する方法であっ
て、 前記電流感知差動増幅器の左側と右側に独立したバイア
ス電圧を発生させるステップと、 前記独立したバイアス電圧をドライバステージに供給
し、前記ドライバステージをプリバイアスするステップ
とを備えたことを特徴とする電流感知差動増幅器の差出
力電流生成加速方法。 - 【請求項４】 前記独立したバイアス電圧はＰチャネル
バイアス電圧であることを特徴とする請求項３記載の電
流感知差動増幅器の差出力電流生成加速方法。 - 【請求項５】 電流感知差動増幅器の最低動作電圧を低
減する方法であって、 前記電流感知差動増幅器の左側と右側に独立したバイア
ス電圧を発生させると共に、 前記独立したバイアス電圧によって、動作電圧電源を各
々の基準電圧に供給するステップを含むことを特徴とす
る電流感知差動増幅器の最低動作電圧低減方法。 - 【請求項６】 前記独立したバイアス電圧はＰチャネル
バイアス電圧であることを特徴とする請求項５記載の電
流感知差動増幅器の最低動作電圧低減方法。 - 【請求項７】 メモリセルの状態を感知する方法であっ
て、 前記メモリセルの状態に対応するインピーダンスに基づ
いて増幅器の入力において差電流を発生させるステップ
と、 前記差電流に基づいて、前記増幅器において電圧遷移を
発生させるステップと、 負帰還によって、前記増幅器の入力における前記電圧遷
移発生ステップの間、電圧を制御するステップと、 前記差電流に基づいて、出力において差電圧を発生させ
るステップとを含むことを特徴とするメモリセルの状態
感知方法。 - 【請求項８】 前記差電圧を発生させるステップは、増
幅器をプリバイアスするための第１の１組の差電圧を発
生させて、前記出力における前記差電圧を増幅すること
を含むことを特徴とする請求項７記載のメモリセルの状
態感知方法。 - 【請求項９】 前記出力における前記差電圧を感知し、
更に差電流を発生させるステップと、 前記更なる差電流を増幅し、更なる差電圧を発生させる
ステップとを更に含むことを特徴とする請求項７記載の
メモリセルの状態感知方法。 - 【請求項１０】 第１の回路経路における第１のトラン
ジスタと第２の回路経路における第２のトランジスタと
を基準電圧と動作電圧電源との間に接続するステップ
と、 前記第１のトランジスタと前記第２のトランジスタとを
前記入力が前記第１のトランジスタと前記第２のトラン
ジスタのソースとドレインの内の選択された１つに接続
され、前記差電圧が、前記第１のトランジスタと前記第
２のトランジスタのもう一方のソースとドレインにおい
て発生させられるような飽和状態に保つステップとを更
に備えたことを特徴とする請求項７記載のメモリセルの
状態感知方法。 - 【請求項１１】 第１及び第２の入力と、 第１及び第２の出力と、 各々動作電圧電源を基準電圧に接続している第１及び第
２の回路経路とを備え、 前記第１の回路経路は前記第１の入力と前記第１の出力
に接続されると共に、 前記第１の回路経路は第１のトランジスタと第２のトラ
ンジスタとを備え、 前記第１のトランジスタは、前記第１の入力と前記第１
の出力との間に接続されたソース・ドレイン経路を有
し、前記第２のトランジスタは、負帰還を供給するため
に、前記第１の入力とグランドとの間に接続されたソー
ス・ドレイン経路と、前記第１の出力に接続された制御
電極とを有し、 前記第２の回路経路は前記第２の入力と前記第２の出力
に接続されると共に、 前記第２の回路経路は第３のトランジスタと第４のトラ
ンジスタとを備え、 前記第３のトランジスタは、前記第２の入力と前記第２
の出力との間に接続されたソース・ドレイン経路を有
し、前記第４のトランジスタは、負帰還を供給するため
に、前記第２の入力とグランドとの間に接続されたソー
ス・ドレイン経路と、前記第２の出力に接続された制御
電極とを有することを特徴とする半導体回路用の電流感
知差動増幅器。 - 【請求項１２】 第１及び第２の基準電圧を発生させる
第１のステージを更に含み、 前記第１の基準電圧は前記第１のトランジスタの制御電
極に供給されると共に、前記第２の基準電圧は前記第３
のトランジスタの制御電極に供給されることを特徴とす
る請求項１１記載の電流感知差動増幅器。 - 【請求項１３】 前記第１のステージは第３及び第４の
回路経路を含み、前記第３及び第４の回路経路の各々は
トランジスタを備えており、前記第３の回路経路の前記
トランジスタは前記動作電圧電源と前記第２の基準電圧
との間に接続されると共に、前記第２の入力に接続され
た制御電極を有し、 前記第４の回路経路の前記トランジスタは前記動作電圧
電源と前記第１の基準電圧との間に接続されると共に、
前記第１の入力に接続された制御電極を有することを特
徴とする請求項１２記載の電流感知差動増幅器。 - 【請求項１４】 第３及び第４の出力を備えた第２のス
テージを更に備え、 前記第３及び第４の出力は差出力電流を生成するよう
に、ドライバ回路に接続されていることを特徴とする請
求項１１記載の電流感知差動増幅器。 - 【請求項１５】 第５及び第６の入力を備えたプリバイ
アスステージと、第７及び第８の入力を備えた増幅ステ
ージとを備えたドライバ回路を更に備えており、 前記プリバイアスステージの前記第５及び第６の入力
は、前記第３及び第４の出力から信号を受け取るように
接続されると共に、前記第７及び第８の入力は前記第１
及び第２の出力から信号を受け取るように接続されてい
ることを特徴とする請求項１４記載の電流感知差動増幅
器。 - 【請求項１６】 前記第１及び第３のトランジスタのサ
イズは、異なる入力インピーダンスが前記第１、第２の
入力に接続されたとき、前記第１及び第２の入力におい
て想定される差電流の範囲において、前記入力において
生じる電圧差が小さくなるような大きさに設定されてい
ることを特徴とする請求項１１記載の電流感知差動増幅
器。 - 【請求項１７】 前記第１及び第２の入力は、半導体メ
モリ装置の１対のデータバス線に接続されていることを
特徴とする請求項１１記載の電流感知差動増幅器。 - 【請求項１８】 半導体メモリの１対のデータバス線に
接続されている第１及び第２の入力と、 第１及び第２の出力と、 各々が動作電圧電源を基準電圧に接続している第１及び
第２の回路経路とを備えた半導体回路用の増幅器であっ
て、 前記第１の回路経路は、前記第１の入力と前記第１の出
力に接続され、 前記第１の回路経路は、第１のトランジスタと第２のト
ランジスタとを備えており、 前記第１のトランジスタは、前記第１の入力と前記第１
の出力との間に接続されたソース・ドレイン経路を有
し、前記第２のトランジスタは、負帰還を供給するため
に、前記第１の入力とグランドとの間に接続されたソー
ス・ドレイン経路と前記第１の出力に接続された制御電
極とを有し、 前記第２の回路経路は、前記第２の入力と前記第２の出
力に接続され、 前記第２の回路経路は、第３のトランジスタと第４のト
ランジスタとを備えており、 前記第３のトランジスタは、前記第２の入力と前記第２
の出力との間に接続されたソース・ドレイン経路を有
し、前記第４のトランジスタは、負帰還を供給するため
に、前記第２の入力とグランドとの間に接続されたソー
ス・ドレイン経路と前記第２の出力に接続された制御電
極とを有し、 前記増幅器は更に、 第１及び第２の基準電圧を発生させる第１のステージを
備え、 前記第１の基準電圧は、前記第１のトランジスタの制御
電極に供給され、前記第２の基準電圧は、前記第３のト
ランジスタの制御電極に供給されており、 前記第１のステージは、各々トランジスタを備えた第３
及び第４の回路経路を備えており、前記第３の回路経路
の前記トランジスタは、前記動作電圧電源と前記第２の
基準電圧との間に接続されており、前記第３の回路経路
の前記トランジスタの制御電極は前記第２の入力に接続
されており、前記第４の回路経路の前記トランジスタ
は、前記動作電圧電源と前記第１の基準電圧との間に接
続されており、前記第４の回路経路の前記トランジスタ
の制御電極は、前記第１の入力に接続されていることを
特徴とする半導体回路用の電流感知差動増幅器。 - 【請求項１９】 第３及び第４の出力を備えた第２のス
テージを更に備えており、前記第３及び第４の出力は、
ドライバ回路に接続されて、差出力電流を発生させるこ
とを特徴とする請求項１８記載の電流感知差動増幅器。 - 【請求項２０】 ドライバステージを更に備え、前記ド
ライバステージは第５及び第６の入力を備えたプリバイ
アスステージと、第７及び第８の入力を備えた増幅ステ
ージとを更に備えており、 前記プリバイアスステージの前記第５及び第６の入力
は、前記第３及び第４の出力から信号を受け取るように
接続されると共に、前記第７及び第８の入力は、前記第
１及び第２の出力から信号を受け取るように接続されて
いることを特徴とする請求項１９記載の電流感知差動増
幅器。
Applications Claiming Priority (2)
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| US08/483,279 | 1995-06-07 | ||
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| US5953276A (en) * | 1997-12-18 | 1999-09-14 | Micron Technology, Inc. | Fully-differential amplifier |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| US6128236A (en) * | 1998-12-17 | 2000-10-03 | Nippon Steel Semiconductor Corp. | Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device |
| US6064613A (en) * | 1998-12-28 | 2000-05-16 | Etron Technology, Inc. | Pre-sense amplifier with reduced output swing |
| US6654058B1 (en) * | 1999-09-03 | 2003-11-25 | Xerox Corporation | Resettable pixel amplifier for use in a photosensor array |
| JP3958491B2 (ja) * | 2000-02-25 | 2007-08-15 | 新日本無線株式会社 | 駆動回路 |
| DE10023362C2 (de) * | 2000-05-12 | 2002-10-10 | Infineon Technologies Ag | Verstärkerschaltungsanordnung |
| DE10219649C1 (de) * | 2002-05-02 | 2003-11-27 | Infineon Technologies Ag | Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle |
| US7251178B2 (en) * | 2004-09-07 | 2007-07-31 | Infineon Technologies Ag | Current sense amplifier |
| US7433253B2 (en) * | 2002-12-20 | 2008-10-07 | Qimonda Ag | Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module |
| US6946882B2 (en) * | 2002-12-20 | 2005-09-20 | Infineon Technologies Ag | Current sense amplifier |
| US6738302B1 (en) | 2003-02-07 | 2004-05-18 | United Memories, Inc. | Optimized read data amplifier and method for operating the same in conjunction with integrated circuit devices incorporating memory arrays |
| US10630293B2 (en) * | 2017-03-31 | 2020-04-21 | Adanced Micro Devices, Inc. | High speed transmitter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4553053A (en) * | 1983-10-03 | 1985-11-12 | Honeywell Information Systems Inc. | Sense amplifier |
| US4766333A (en) * | 1987-03-09 | 1988-08-23 | Inmos Corporation | Current sensing differential amplifier |
| US5280205A (en) * | 1992-04-16 | 1994-01-18 | Micron Technology, Inc. | Fast sense amplifier |
| US5325001A (en) * | 1992-07-02 | 1994-06-28 | Brooktree Corporation | Negative feedback sense pre-amplifier |
| FR2694119B1 (fr) * | 1992-07-24 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de lecture pour mémoire, avec recharge et équilibrage avant lecture. |
-
1995
- 1995-06-07 US US08/483,279 patent/US5663915A/en not_active Expired - Lifetime
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1996
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- 1996-06-06 JP JP8165120A patent/JPH08335834A/ja active Pending
- 1996-06-07 KR KR1019960020400A patent/KR970003239A/ko not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014527191A (ja) * | 2011-07-15 | 2014-10-09 | ピクストロニクス，インコーポレイテッド | ディスプレイ装置を制御するための回路 |
| US9239457B2 (en) | 2011-07-15 | 2016-01-19 | Pixtronix, Inc. | Circuits for controlling display apparatus |
Also Published As
| Publication number | Publication date |
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