JPH0833875B2 - バス裁定システム - Google Patents

バス裁定システム

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JPH0833875B2
JPH0833875B2 JP61099322A JP9932286A JPH0833875B2 JP H0833875 B2 JPH0833875 B2 JP H0833875B2 JP 61099322 A JP61099322 A JP 61099322A JP 9932286 A JP9932286 A JP 9932286A JP H0833875 B2 JPH0833875 B2 JP H0833875B2
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arbitration
processor
bus
cycle
signal
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JP61099322A
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エス．マリン ジエームス
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テキサス インスツルメンツ インコ−ポレイテツド
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing

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  • General Physics & Mathematics (AREA)
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  • Bus Control (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセツサを有するコンピュータシス
テムに用いられる裁定制御方式の改良に関するものであ
る。
〔従来の技術〕
共用バスにアクセスするマルチプロセツサをそなえた
システムにおいては、バスアクセスのために何らかのプ
ロトコルが必要である。バスアクセスを決定する現状の
裁定方式では、バスの設けられた単一の分離した裁定コ
ントローラを利用している。この裁定コントローラはシ
ステムクロツクに同期しており、当該裁定コントローラ
がどのプロセツサをバスにアクセスさせるべきかを判定
する動作時間中に、無駄なクロツクサイクルを生ずるこ
とがしばしばある。さらに、アクセス決定のためのこの
ような方式は、一般には優先順位を固定するというかぎ
りにおいて有効性がある。これはすなわち、各種のプロ
セツサの優先順位はこれを変更することができず、した
がつて、いずれの場合にも優先順位の低いプロセツサに
対しては、必要なバスアクセスが行なわれるサイクルが
なくなるということである。
さらに、裁定の結果がすべてのクロツクサイクルごと
に決定されるものでないため、優先順位が高くバスアク
セスを必要とするが、不使用のサイクルが比較的多いプ
ロセツサが、優先順位の低いプロセツサのバスアクセス
を妨害することがある。
このように従来のバス裁定方式では、無駄となつたク
ロツクサイクルを一時的に他のプロセツサに移行させる
ことができないために、優先順位の低い１個ないし複数
個のプロセツサに対して公正なバスアクセスを行なうこ
とが不可能になり、バス使用可能率が100％以下になる
という結果となる。
現在用いられている多くの裁定方式は、信号の伝送の
ためにオープンコレクタ（open−collector）出力を利
用している。すなわち、いくつかの出力をひとまとめに
結合して、１本ないし複数本の共通ラインを接地に落す
ことにより、裁定を要求する信号をあるデバイスから発
するようにしている。このような一般的な手続きは、こ
れを高速処理システムに用いた場合、プルアツプ用の抵
抗を非常に小さくしないと高レベルに戻る時間が長くな
りすぎてしまうという重大な欠点がある。ただし、プル
アツプ抵抗を小さくした場合には、電力の消費量が大き
くなつてしまうという問題が生ずる。
〔発明の目的〕
かくて本発明の目的は、裁定コントローラの機能を多
数のプロセツサ間に分散させるようにしたバス裁定方式
を提供することにある。
本発明の第２の目的は、裁定の主導権を多数のプロセ
ツサの間で互いに受け渡すようにしたバス裁定方式を提
供することにある。
本発明の第３の目的は、バスアクセスをサイクルごと
に決定するようにするとともに、バスアクセスの譲渡を
裁定主導権の移動とは別個に行なうようにしたバス裁定
方式を提供することにある。
本発明の第４の目的は、上記オープンコレクタ出力を
使用しないこととすることにより、処理スピードを高め
るようにしたバス裁定方式を提供することにある。
〔問題点を解決しようとするための手段〕
このような目的を達成すべく本発明は、すべてのプロ
セツサに非同期のリングを結合して、このリングにより
バスアクセスを制御しうるようにしたバス裁定方式を提
供するものである。すなわち、ある時点においてはこれ
ら複数のプロセツサのうちのある１個のプロセツサが裁
定を司るプロセツサ、すなわち裁定コントローラとなつ
て、システムクロツクと同期して動作し、その他のプロ
セツサは非同期に動作して次のサイクルにおける裁定コ
ントローラを決定する。それぞれのプロセツサには裁定
制御ロジツクが組み込まれて裁定コントローラとなる能
力をもつている。裁定の主導権はサイクルごとに決定さ
れ、バスアクセスも同様にして決定される。他のプロセ
ツサに対してもサイクルごとに要求があり次第、クロツ
クサイクルが譲渡され、かくて裁定主導権が個々のプロ
セツサ間を巡回することが可能となる。
〔実施例〕
マルチプロセツサ方式においては、何らかの裁定制御
を行なつてどのプロセツサがデータバスおよびアドレス
バスにアクセスするかを決定しなければならない。現在
用いられている方式では、ほとんどの場合、この裁定コ
ントローラは特別に設計されたチツプの形をとつてお
り、これが種々のバス信号にアクセスし、またシステム
クロツクに基いて互いに同期して動作するようになつて
いる。本発明はこのようなマルチプロセツサ間の裁定を
制御するシステムを改良しようとするものであり、以下
図面を参照してその実施例を説明する。
第１図は本発明によるシステムの一実施例を示すブロ
ツク図であり、該システムは４個のプロセツサをデータ
／アドレスバスに双方向接続したものとして示してあ
る。これらプロセツサ自体の詳細については本発明の与
るところではなく、バスアクセスを制御するプロセツサ
であれば、それがどのようなデバイスであつても差し支
えない。すなわち上記のプロセツサの各々は、たとえば
マイクロプロセツサとしても、メモリ管理ユニツトとし
ても、あるいは入出力コントローラとしてもよいが、た
だし一般化していえば、上記のプロセツサはいずれも、
バスにアドレス信号を出力したりバスを介してデータの
読出し、書込みを行なつたりすることの可能なデバイス
をもつて、バス裁定制御を必要とするプロセツサとみな
すことができる。なお、メモリは一般に正しいアドレス
信号によつて活性化されたときにバスにデータを出力す
るだけのものであるため、とくにそのための裁定コント
ローラを設けることは不要である。
第１図において裁定制御信号およびバスアクセス信号
は単一のリング内で伝送され、このリングはすべてのプ
ロセツサを接続する２本の信号ラインを有している。そ
れぞれのプロセツサは、２つの入力信号AGI,CGIを読み
取つて、リング内の次のプロセツサに適当な信号AGOお
よびCGOを出力する裁定制御回路（第２図参照）を有す
る。裁定制御信号はあるプロセツサから次のプロセツサ
へ受渡しすることにより前記リング全体を通過し、それ
ぞれのプロセツサが順次つぎのクロツクサイクルでのバ
スアクセスを裁定する。これらの裁定信号は非同期であ
り、したがつて制御信号は１クロツクサイクル以下の時
間内でリングを完全に一周する。このため実際の結果と
しては、当該裁定方式を用いてたがいに接続することの
できるプロセツサの個数は、それぞれのプロセツサに対
する裁定制御におけるクロツク周期やゲート遅れの発生
回数により制約されることとなる。たとえば、いまある
クロツクサイクルが20個分のゲート遅れがあり、それぞ
れのプロセツサの裁定制御に４個分のゲート遅れがある
場合は、最大５個のプロセツサをこの裁定リング中に接
続しうることとなる。ただし、ライン中の非同期信号の
処理が次のクロツクサイクルの開始前までに確実に終了
しているようにするためには、必要なプロセツサは実際
上４個が最大限であろう。
本発明による裁定制御機能は、バスアクセス機能とは
別個にはたらくものである。すなわち、各クロツクサイ
クルにおいて、個々のプロセツサはそれらがひとつのま
とまりとして、次のクロツクサイクルではどのプロセツ
サがバスアクセスし、また次のクロツクサイクルにおい
てどのプロセツサが裁定マスタになるかを決定しなけれ
ばならない。ある時点において裁定を司るマスタプロセ
ツサは、どのプロセツサが次のサイクルでのバスアクセ
ス権をもつプロセツサとなるかを決定する。この時点で
の裁定マスタプロセツサが次のサイクルでどのプロセツ
サが裁定マスタになるかについては、以下に述べる要件
に応じてこれを決定する場合と、決定しない場合とがあ
る。なお、各プロセツサが裁定マスタとしての状態を保
持している間は、当該プロセツサ以外のプロセツサにク
ロツクサイクルを譲り渡すことが可能である。
第２図にプロセツサの裁定動作を制御する構成を示
す。本例におけるプロセツサはすべて同等の構成とする
のがよく、以下、そのように構成されているものとして
記載を進める。これら裁定制御回路の構成は比較的単純
であり、マイクロプロセツサその他の制御回路チツプ上
に容易に集積することができるものである。
第２図に示すように、上記裁定制御回路は該回路と関
連するプロセツサとともに同一チツプ上に設けてある。
このプロセツサからは３種類の信号が出力され、裁定制
御回路としての裁定論理回路に入力される。第１の信号
はMRQ（メモリ要求信号）で、この信号は当該プロセツ
サがバスへのアクセスを要求中であるという信号であ
る。第２および第３の信号BCOおよびBCIは２ビツトの状
態レジスタとしてはたらく信号であつて、プロセツサの
裁定状態を示す。これらの２ビツトはソフトウエアによ
り制御することが可能であり、したがつて当該プロセツ
サの裁定状態はプログラムの実行中に変えることができ
る。
前記裁定論理回路からは３種類の信号が当該プロセツ
サに出力される。このうち、信号ZBUSは次のサイクルで
はすべての出力バツフアがトライステート（高インピー
ダンス状態）となることを該プロセツサに通知する。ま
た信号IDLE BUSは、常時活性状態にあるようにバスによ
り要求された特定のバツフア以外は、すべての出力バツ
フアを次のサイクルにおいて高インピーダンス状態にす
るよう、前記プロセツサに通知する信号である。ただ
し、これについては後述する。さらに信号TAKE CYCLE
は、次のサイクルでは当該プロセツサがバスにアクセス
する権利をもつことをそのプロセツサに通知することに
より、該プロセツサがその出力バツフアを活性化しうる
ようにする信号である。かくて上記信号のうちただひと
つの信号だけが、各クロツクサイクル中に論理１をとる
こととなる。
図示の信号AGI（裁定譲渡入力信号）およびCGI（サイ
クル譲渡入力信号）は、２ビツトの裁定リングからの入
力信号である。信号AGO（裁定譲渡出力信号）およびCGO
（サイクル譲渡出力信号）は、２ビツトの裁定リングへ
の出力信号である。
さらに裁定論理回路には状態レジスタ（フリツプフロ
ツプ）が設けられ、状態レジスタから出力する図示の信
号ARB（裁定信号）および状態レジスタに入力するNARB
（次サイクル裁定信号）は、１ビツトの裁定用トークン
の所有を示す信号である。また状態レジスタの動作タイ
ミングを定める信号CKはシステムクロツクである。
一方、図示の初期化回路はＤ型フリツプフロツプにセ
ツト信号（SET）またはリセツト信号（RESET）を送る回
路である。この回路は電源投入時、あるいはハードウエ
アがリセツト状態となつた後にシステムを開始させるの
に使用するが、この点については後述する。
本実施例による裁定制御回路においては、実際にバス
をアクセスしているデバイスの有無には関係なく、２本
のバスラインが各クロツクサイクルごとに駆動されて有
効状態とならざるをえないようなシステムに使用され
る。通常はプロセツサがバスアクセスを必要としないと
き、あるいは獲得できないときは、出力バツフアはすべ
て高インピーダンス状態に駆動される。これは前記信号
ZBUSが論理１のときに生ずる。ただし、バス設計上の理
由により、各クロツクサイクルでいずれかのプロセツサ
が何らかの信号を有効状態に駆動することが要求される
ため、そのような要求により駆動された信号と関連する
出力バツフアが所定の有効状態に駆動されるよう、前記
信号IDLE BUSからあるプロセツサに命令が発せられる。
なお、後述するように、バスアクセスを必要とするプロ
セツサがないときは、当該システム中で有効な信号IDLE
BUSを生成するプロセツサはただ１個のみであり、その
他のプロセツサはすべて信号ZBUSを生成する。
システム内における個々のプロセツサ間には１ビツト
トークンが通過して、次のサイクルではどのプロセツサ
がバスの支配権を得るための裁定を行なうかを決定す
る。バスアクセスについての裁定は次に続くサイクル期
間中のクロツクサイクルごとに行なわれるが、この裁定
は各クロツクサイクル期間中に他のプロセツサによつて
行なわれることもある。かくて、ある任意のサイクルで
裁定トークンを有するプロセツサが、次のサイクルでは
どのプロセツサがバスにアクセスするかを決定すること
となる。なお、このトークンは裁定の主導権のみを決定
するものであり、裁定マスタであるプロセツサが、次の
サイクルでバスを支配するプロセツサとなるとは限らな
い。このようにして、プロセツサのバスに対するアクセ
スおよび裁定の主導権が裁定制御リングをそれぞれ別個
に巡回することとなるのである。
プロセツサがとることのできる裁定支配状態は信号BC
Oおよび信号BCIによつて決定され、表１に示すように定
義されているものである。
上記LK状態は、プロセツサが裁定マスタとなり、かつ
他のプロセツサに対してバスアクセスサイクルを譲渡し
ないようにすることによつて達成される。また当該プロ
セツサに対する信号BCOおよび信号BCIがロツク状態を示
しているときには、プロセツサはそれが裁定の主導権を
獲得するまでは、他のいずれのバスサイクルを得ること
もできない。このとき当該プロセツサはバスをロツク
し、その裁定状態が変化するまではすべてのバスサイク
ルを得ることとなる。また、あるプロセツサがバスをロ
ツクしている間は、その他のプロセツサはバスにアクセ
スできないため、上記LK状態はテストアンドセツト時の
ように、特別な制御機能を要求される場合にのみ使用す
るようにするのがよい。
次に上記RM状態は、コード中の時間的制約のある判断
セクシヨンがプロセツサに入力された場合に使用される
状態である。この状態では、LK状態の場合と同様、プロ
セツサは裁定の主導権を獲得するまでは、いかなるバス
サイクルも使用することができない。このとき当該プロ
セツサは裁定マスタとなつてその裁定主導権を保持し、
サイクルごとに他のプロセツサに使用不能のサイクルを
譲渡することが可能である。またRM状態にあるプロセツ
サはバスにアクセスする最優先の権利をもつものであ
り、必要とするだけのサイクル数を得ることができる。
なお、現在の裁定マスタがRM状態にあるときには、他の
プロセツサがバスをロツクすることができないため、RM
状態は要求された場合にのみ使用するようにするのがよ
い。
さらに上記CM状態は、アクセスがいくつかのプロセツ
サ間で均等に分配されるようにするときに使用される。
裁定トークンを取得することによつて現時点における裁
定支配プロセツサであるとされたCM状態のプロセツサ
は、次のサイクルでは裁定の主導権を譲渡しようとす
る。他方、この現時点で裁定支配プロセツサではないCM
状態のプロセツサは、裁定の主導権が提示されている場
合には裁定支配プロセツサになろうとする。またプロセ
ツサがすべてCM状態にある場合は、各プロセツサはそれ
ぞれ同一時間にわたつてバスの主導権をとるよう裁定す
る。CM状態にあるプロセツサは、それがバスサイクルを
必要としている場合には当該バスサイクルを利用し、必
要でなければそのバスサイクルを他のプロセツサに譲渡
することができる。
最後に、前記CS状態はバスアクセスとしては、最低位
の優先権を有する状態である。この場合、当該プロセツ
サが現時点で裁定トークンを保有していれば、この裁定
トークンは提示されることとなるが、該プロセツサが現
時点で裁定トークンを有していない場合には、それが提
示されても受け入れない。このCS状態にあるプロセツサ
によるバスアクセスは、サイクルが必要とされ（信号MR
Qにより表わされる）しかもそれが他のプロセツサから
取得しうる場合に行なわれる。またすべてのプロセツサ
がCS状態にある時は、現時点でトークンを有する（しか
も他のプロセツサからの要求がないため当該トークンを
譲渡することができないでいる）プロセツサがデフオー
ルトルールにより裁定の主導権を保持する。CM状態ある
いはCS状態は通常の動作に用いられるが、LK状態および
RM状態はもつぱら例外的な状況でのみ使用される。また
すべてのプロセツサがCM状態にある場合は、バスアクセ
スを必要とするプロセツサはすべて公平にバスの使用権
を得ることを保証される。
裁定主導権の譲渡は図示のAGI/AGOリング上で行なわ
れる。まずある特定のプロセツサへのラインAGIが論理
１状態にある場合には、そのプロセツサに対して裁定主
導権が提示されていることになる。このときもし当該プ
ロセツサが前記LK,RM,あるいはCMのいずれかの状態にあ
れば、そのプロセツサが次のクロツクサイクルで裁定主
導権を獲得することとなる。この場合、AGOには論理０
が出力される。他方、当該プロセツサがCS状態にあるな
らば、次のプロセツサにその主導権の提示をまわす。こ
れはラインAGOを論理１状態に駆動することによつて行
なう。
裁定主導権の提示が行なわれかつそれが受け入れられ
たときは、図示の信号NARBは論理１に駆動される。この
場合、次のクロツク信号CKを受けとつたＤ型フリツプフ
ロツプは、ただちに信号ARBを高レベルとして当該プロ
セツサが裁定主導権を得たことを知らせる。このとき、
このプロセツサがLK状態あるいはCM状態にある場合に
は、これ以降のサイクルに裁定主導権の提示が行なわれ
ることはなく、ラインAGOは論理０状態のままとなる。
また上記プロセツサがCM状態にあるか、あるいは次のサ
イクルでCM状態ないしはCS状態に変化したときは、ライ
ンAGOを論理１状態とすることによつて、裁定主導権は
他の複数のプロセツサに提示されることとなる。
さらに、あるプロセツサが現時点で裁定主導権を有し
ている場合には、その状態は信号ARBにより表示され、
ラインAGOの信号はセツトされる。この信号は他のプロ
セツサが裁定の主導権を受け入れるまで非同期的にリン
グを巡回する。この時点で、この他のプロセツサはライ
ンAGOに論理ゼロの信号を出力し、このゼロ信号が裁定
主導権を放棄した最初のプロセツサにまで戻ることとな
る。この時点ではラインAGIは論理ゼロ状態にあり、信
号NARBはリセツトされて次のクロツクサイクルでは裁定
主導権が放棄されることになることが表示される。また
他のプロセツサが裁定主導権を受け入れない場合は、ラ
インAGIは論理１状態のままとなり、現在のプロセツサ
がその裁定支配状態とは係わりなく、裁定主導権を保持
すべきであることを表示する。
図中ラインCGIおよびCGOで表わされるサイクル譲渡リ
ングは、上述の裁定譲渡リングAGI/AGOとは独立のリン
グで、現時点で裁定主導権を有しているプロセツサによ
つて制御される。この裁定マスタがクロツクサイクルを
必要としている場合には、ラインCGOは論理ゼロ状態に
リセツトされ、他のプロセツサはバスアクセスサイクル
を得ることができなくなる。他方、現時点における裁定
マスタが次のサイクルを必要としていない場合には、上
記ラインCGOは論理１状態にセツトされて、次のサイク
ルの獲得が自由であることを表示する。なお、このよう
な状態は裁定マスタの信号MRQが論理ゼロとなつている
ときに得られるものである。他方、上記以外のプロセツ
サがサイクルを必要としている場合には、そのプロセツ
サへのラインCGIの信号は論理１となり、当該プロセツ
サはそのラインCGOの信号を論理ゼロにリセツトする。
この論理ゼロ信号はリングを回つて裁定マスタに達し、
かくてこの裁定マスタはそのサイクル譲渡の提示が他の
プロセツサによつて受け入れられたことを知ることとな
る。このようにしてサイクル譲渡の提示が他のプロセツ
サによつて受け入れられると、バスZBUSが論理１状態に
セツトされる。このとき裁定マスタへの信号CGIが論理
１のままならば、リング内の他のプロセツサはいずれも
バスサイクルを必要としなかつたこととなつて、裁定マ
スタ中の信号IDLE BUSが論理１とされ、特別のバス信号
が有効状態となる。他方、当該裁定マスタが次のサイク
ルを必要とするときは、信号MRQは論理１となり、TAKE
CYCLEも論理１状態にセツトされる。
裁定マスタでないプロセツサは、そのプロセツサがサ
イクルを必要とせずしかも信号CGIが論理１でないかぎ
りは、常にバスZBUSを論理１状態にセツトする。このと
き、ラインCGOの信号は論理ゼロ状態とされ、バスTAKE
CYCLEは論理１状態にセツトされる。
第３図および第４図は、前記裁定回路を通過するすべ
ての信号の定義ずけをするフローチヤートである。第３
図においては、ARBと示された上方のノードは、プロセ
ツサが裁定権をもたないときに裁定ロジツク回路によつ
て決定されることが必要な決定事項を表わす。なお、バ
スZBUS,IDLE BUSおよびTAKE CYCLEに現われる信号はた
がいに排他的であつて、これら３種の信号のうちただ１
種の信号のみが、各クロツクサイクルにおいて各プロセ
ツサに対して論理１となることが必要である。
第３図において、上記ARBが論理ゼロでかつAGIおよび
CGIがいずれも論理ゼロである場合には、ZBUSは論理１
にセツトされ、NARBは論理ゼロにリセツトされる。次の
クロツクサイクルではARBがNARBに等しくなり、その結
合論理は次のクロツクサイクルで第３図の上部に戻る。
他方AGIが論理ゼロでCGIが論理１のとき、セツトされる
べき信号はBCOおよびBCIの論理値により定まる。すなわ
ちBCOおよびBCIがいずれも論理ゼロならば、CGOおよびZ
BUSがともにセツトされて、NARBがリセツトされる。ま
たBCOあるいはBCIのいずれかが論理１でMRQが論理１な
らば、TAKE CYCLEがセツトされ、NARBがリセツトされ
る。さらにMRQが論理ゼロならばCGOがセツトされ、プロ
セツサに入力されていた論理１がCGIを通過してZBUSが
セツトされ、NARBがリセツトされる。
またAGIが論理１でCGIが論理ゼロの場合は、次にとら
れる動作は前記同様BCOおよびBCIの状態により異なる。
すなわちBCO,BCIがともに論理１ならば、AGOがセツトさ
れZBUSがセツトされて、NARBがリセツトされる。他の場
合にはZBUSがセツトされてNARBがセツトされる。この結
果、プロセツサは次のサイクルで裁定主導権を獲得する
こととなる。この次のクロツクサイクルの論理フローチ
ヤートを第４図の上から順に示す。
さらに第３図において、AGIおよびCGIがいずれも論理
１である場合には、次にとられるべき動作は前記同様BC
OおよびBCIの状態により定まる。すなわちこれらの信号
がいずれも論理１ならば、AGOがセツトされ、この場
合、MRQが論理１ならばTAKE CYCLEがセツトされる。ま
たMRQが論理ゼロならば、CGOおよびZBUSがセツトされ
る。いずれの場合においてもNARBはリセツトされる。
第４図はプロセツサが裁定主導権を獲得したときの論
理フローチヤートを示す。同図においてBCO,BCIがとも
に論理ゼロのときは、MRQが論理１ならばTAKE CYCLEが
セツトされ、MRQが論理ゼロならばIDLE BUSがセツトさ
れる。これらいずれの場合においても、NARBがセツトさ
れる。またBCOが論理ゼロでかつBCIが論理１のときは、
MRQが論理１ならばTAKE CYCLEがセツトされ、MRQが論理
ゼロならばCGOがセツトされる。このMRQが論理ゼロのと
きは、CGIが論理１ならばIDLE BUSもセツトされ、CGIが
論理ゼロならばZBUSがセツトされる。これら３通りのい
ずれの場合においても、NARBがセツトされる。さらにBC
Oが論理１のときは、AGOがセツトされる。この場合AGI
が論理１のときは、MRQが論理１ならばTAKE CYCLEおよ
びNARBがセツトされる。またMRQが論理ゼロならば、CGO
はセツトされ、IDLE BUSあるいはZBUSのいずれかがCGI
の値に応じてセツトされる。他方AGIが論理ゼロのとき
は、MRQが論理１ならばTAKE CYCLEがセツトされ、NARB
がリセツトされる。またMRQが論理ゼロならば、CGOがセ
ツトされ、CGIの値に応じてIDLE BUSあるいはZBUSのい
ずれかがセツトされる。これらいずれの場合においても
NARBがセツトされる。
第３図および第４図のフローチヤートは、きわめて容
易にブール代数による論理表現に翻訳することが可能で
ある。これら第３図および第４図では、信号をセツトす
る各ノードはこれを長方形のブロツクで示してある。こ
のようにセツトされないノードは論理ゼロとされる。こ
れらの信号の各各をセツトさせるに至る論理構成は、第
３図および第４図から直接これを読み取ることができ、
かつブール演算式により表現することが可能である。
たとえば、信号IDLE BUSは４種類の相異なる論理状態
によつてセツトさせることができ、これらの論理状態は
すべて第４図の図示内容に含まれているものである。こ
のことは、裁定マスタのみがバスを不使用状態とするこ
とができるということを示すものである。かくて第４図
でセツト状態として示した４列のIDELE BUS列を左から
右にたどることにより、次のブール演算式が得られるこ
ととなる。
IDLE BUS＝ARB＊▲▼＊▲▼＊▲▼
＋ARB＊▲▼＊BCI＊▲▼＊▲▼＋AR
B＊BCO＊▲▼＊▲▼＊CGI＋ARB＊BCO＊AGI
＊▲▼＊CGI （１） 上記演算式は、IDLE BUSが上述のように裁定主導権を
有するプロセツサ（信号ARBにより示される）によつて
セツトされることを示している。この式は多くの公知の
手法を用いて容易に以下のような単純化された式に還元
することができる。
IDLE BUS＝ARB＊▲▼＊▲▼＊▲▼
＋ARB＊▲▼＊CGI （２） かくて想定しうる出力信号のすべてについて同様の手
順を用いることにより、以下のような単純化したブール
演算式群が得られることとなる。
NARB＝▲▼＊AGI＋▲▼＊AGI＋ARB＊▲
▼＋ARB＊AGI （３） TAKE CYCLE＝BCI＊MRQ＊CGI＋BCO＊MRQ＊CGI＋MRQ＊AGI
＊CGI＋ARB＊MRQ （４） ZBUS＝▲▼＊▲▼＋▲▼＊▲
▼＊▲▼＊▲▼＋▲▼＊▲▼
＋BCI＊▲▼＊▲▼＋BCO＊▲▼＊▲
▼ （５） AGO＝BCO＊BCI＊AGI＋ARB＊BCO （６） CGO＝▲▼＊▲▼＊▲▼＊▲
▼＊CGI＋▲▼＊▲▼＊CGI＋ARB＊BCI＊▲
▼＋ARB＊BCO＊▲▼ （７） 第２図において「裁定論理回路」と示したブロツク
は、上式（２）から（７）までの内容を実行するもので
ある。このようなブール演算式の内容はそのままこれを
実行することが可能であり、たとえばNANDゲート、NOR
ゲート、PLA（プログラマブルロジツクアレイ）等を用
いてこれを行なうことが可能である。
本実施例においては、プロセツサはすべて電源投入時
には前記LK状態となり、特に指定されたプロセツサはこ
の電源投入時にはさらに裁定トークンを有する（このと
きARBは論理１となる）。
従つて、指定されたプロセツサ以外のプロセツサは、
裁定トークンをもたない状態で電源投入されることにな
る。第２図において「初期化回路」と示したブロツク
は、電源投入時にプロセツサがどの状態にあるかを決定
する。どのプロセツサが裁定トークンをもつた状態で電
源を投入するかを指定するには、システム全体に対して
何らかの制御を行なうことが必要であり、これも公知の
手法を用いて実行することができる。指定されたプロセ
ツサは、自己点検やレジスタの初期化等をふくむ該プロ
セツサ自体の電源投入シーケンスを遂行する。電源投入
シーケンスが完了すると、この指定されたプロセツサは
前記CM状態あるいはCS状態に変化し、その結果、裁定権
を次のプロセツサに転送する。このとき、次のプロセツ
サはまだLK状態にあり、その初期化シーケンスを実行す
る。このようにしてそれぞれのプロセツサは排他的バス
アクセスを含む初期化シーケンスを遂行する。かくてす
べてのプロセツサは、そのうちのいずれかのプロセツサ
が通常の処理動作を開始する前に初期化シーケンスを完
了する。ただし電源投入時におけるプロセツサの動作方
式としては、上述の方式以外にも容易に各種の方式を用
いることができることはいうまでもない。
〔発明の効果〕
以上のように本発明による裁定システムは、単一のバ
スを共用する複数のプロセツサを有するコンピユータシ
ステムにおいて、バス裁定回路として「裁定論理回路」
（第２図）を各プロセツサごとに設けてバスに対するア
クセスを決定するとともに、バスアクセスの裁定に関与
するプロセツサを適宜変更するようにし、各プロセツサ
にはさらに動作上可能な数通りの裁定状態を設定して、
当該プロセツサによるソフトウエア制御によりこれらの
裁定状態のうち適宜のものを適時選択するようにしたも
ので、マルチプロセツサシステムに用いる分散裁定方式
を用いることとしたため、裁定信号リングのピンの本数
が少なくてすむ等、各種の効果がある。このバス裁定シ
ステムはまた、裁定状態をソフトウエアによりダイナミ
ツク制御することを可能とするものであり、このため個
々のプロセツサのバスに対する相対的アクセスをプログ
ラム実行中に変えることが可能となる。また正規のモー
ドにおいてはすべてのプロセツサがいずれも公平にバス
にアクセスすることができるという利点もある。
さらに裁定制御の責任を個々のプロセツサ間で移行さ
せることができ、しかもこれをバスアクセスとは分離し
て行なうことができるという利点もある。さらにバスア
クセスおよび裁定の主導権はいずれもクロツクサイクル
ごとに決定する方式としてあり、このような方式とする
ことによつてすべてのプロセツサ間の連繋を十分に密と
して、100％のバス利用率を実現することが可能となる
という効果もある。
以上、本発明によるシステムにつき図示の回路に拠つ
て説明してきたが、記載の実施例以外にも各種変形実施
例が可能であることは明らかである。
以上の説明に関連してさらに以下の項を開示する。
（１） 共通のクロツク信号を有する少なくとも２個の
プロセツサに用いるバス裁定システムであつて、前記プ
ロセツサを互いに結合して単一のリングとする非同期の
裁定信号ラインと、 前記プロセッサを互いに結合して単一のリングとする
非同期のサイクル譲渡信号ラインと、 それぞれのプロセツサに設け、かつ前記裁定信号ライ
ンと結合させることにより、どのプロセツサが次のクロ
ツクサイクルにおいてバスアクセスを裁定するかを決定
する裁定制御手段と、 それぞれのプロセツサに設け、かつ前記サイクル譲渡
信号ラインに結合させることにより、どのプロセツサが
次のクロツクサイクルにおいてバスアクセスをするかを
決定するサイクル譲渡制御手段とからなることを特徴と
するバス裁定システム。
（２） 前記裁定制御手段はソフトウエアにより選択可
能な少なくとも１個のスイツチの状態によつてこれを制
御するようにした第１項記載のバス裁定システム。
（３） 次のサイクルの裁定の決定は次のサイクルのバ
スアクセスの決定とは係わりなくこれを行なうようにし
た第２項記載のバス裁定システム。
（４） 前記裁定制御手段および前記サイクル譲渡制御
手段はこれをクロツクサイクルごとに動作するようにし
た第１項記載のバス裁定システム。
（５） 共通のクロツク信号を有する複数のプロセツサ
に対してバスアクセスの裁定を行なうシステムであつ
て、 前記プロセツサをリングに互いに結合する非同期の信
号ラインと、 それぞれのプロセツサに設け、かつ前記信号ラインと
結合させることにより、クロツクサイクルごとにどのプ
ロセツサがバスにアクセスし、またどのプロセツサが裁
定マスタとなるかを決定する制御手段とからなるバス裁
定システム。
（６） 前記制御手段は、 該制御手段の裁定状態を選択する手段と、 当該プロセツサが裁定の主導権を有しているか否かを
示すトークンを記憶する手段と、 前記非同期信号ライン、裁定状態選択手段、および前
記トークン記憶手段と接続し、当該プロセツサがバスア
クセスを行なうことが可能か否か、およびプロセツサが
裁定の主導権を得るか否かを決定する論理手段とからな
るバス裁定システム。
（７） 前記トークン記憶手段は状態レジスタを有する
こととした第６項記載のバス裁定システム。
（８） 前記裁定状態記憶手段はプロセツサに接続され
たレジスタを有し、このプロセツサによるソフトウエア
の実行中にプロセツサを変更しうるようにした第６項記
載のバス裁定システム。
（９） 前記レジスタは４種類の裁定状態を表わす２ビ
ツトを有し、さらに 第１の状態ではプロセツサが裁定の主導権を取つて、
バスをロツクすることにより排他的アクセスを行ない、 第２の状態ではプロセツサが裁定の主導権を保持する
とともにバスアクセスが不要である各サイクルにおいて
は他のプロセツサにバスアクセスを譲渡し、 第３の状態ではプロセツサが裁定の主導権をとること
を拒絶してこれを他のプロセツサに転送し、 第４の状態ではプロセツサが裁定の主導権を拒絶する
一方、可能なときに必要なバスアクセスを行なうことと
した第８項記載のバス裁定システム。
（10） システムに電源が投入されたときはプロセツサ
をすべて前記第１の裁定状態に設定するようにした第９
項記載のバス裁定システム。
【図面の簡単な説明】
第１図は本発明の１実施例として４個のプロセツサを有
する処理システムの一部を示すブロツク図、第２図は第
１図に示すシステムのうちの１個のプロセツサに関連す
る裁定コントローラおよびこれに関連する各種制御信号
を示すブロツク図、第３図および第４図は第２図の裁定
コントローラに関連する動作論理のフローチヤート図で
ある。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】共通クロック信号を有する少なくとも２個
    のプロセッサに用いるバス裁定システムであって、 前記プロセッサを互いに結合して単一リングとする非同
    期の裁定信号ラインと、 前記プロセッサを互いに結合して単一リングとする非同
    期のサイクル譲渡信号ラインと、 それぞれのプロセッサに設けられ、前記裁定信号ライン
    と結合させることにより、どのプロセッサが次のクロッ
    クサイクルにおいてバスアクセス裁定を制御するかを決
    定すると共に、裁定状態を選択する制定状態選択手段
    と、プロセッサが裁定の主導権を有するか否かを表示す
    るビットを記憶する記憶手段と、前記非同期の裁定信号
    ライン、前記非同期のサイクル譲渡信号ライン及び前記
    裁定状態選択手段並びに該ビットを記憶する記憶手段と
    に接続され、次のサイクル期間で裁定主導権を獲得する
    プロセッサか否かを決定する論理手段とを含む裁定制御
    手段と、 それぞれのプロセッサに設けられ、前記サイクル譲渡信
    号ラインに結合させることにより、どのプロセッサが次
    のクロックサイクルにおいてバスアクセスするかを決定
    するサイクル譲渡制御手段と、 を含むバス裁定システム。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980854A (en) * 1987-05-01 1990-12-25 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
US5111424A (en) * 1987-05-01 1992-05-05 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer
US4947368A (en) * 1987-05-01 1990-08-07 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
US4974148A (en) * 1987-07-06 1990-11-27 Motorola Computer X, Inc. Bus arbiter with equitable priority scheme
US5003464A (en) * 1988-05-23 1991-03-26 Bell Communications Research, Inc. Methods and apparatus for efficient resource allocation
US5179669A (en) * 1988-08-22 1993-01-12 At&T Bell Laboratories Multiprocessor interconnection and access arbitration arrangement
US5127089A (en) * 1989-07-03 1992-06-30 Motorola, Inc. Synchronous bus lock mechanism permitting bus arbiter to change bus master during a plurality of successive locked operand transfer sequences after completion of current sequence
US5131085A (en) * 1989-12-04 1992-07-14 International Business Machines Corporation High performance shared main storage interface
US5410652A (en) * 1990-09-28 1995-04-25 Texas Instruments, Incorporated Data communication control by arbitrating for a data transfer control token with facilities for halting a data transfer by maintaining possession of the token
US5251305A (en) * 1991-04-04 1993-10-05 Unisys Corporation Apparatus and method for preventing bus contention among a plurality of data sources
US5388223A (en) * 1991-09-05 1995-02-07 International Business Machines Corporation 1-bit token ring arbitration architecture
US5341501A (en) * 1991-10-04 1994-08-23 Bull Hn Information Systems Inc. Processor bus access
JP2531903B2 (ja) * 1992-06-22 1996-09-04 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュ―タ・システムおよびシステム拡張装置
US5430848A (en) * 1992-08-14 1995-07-04 Loral Fairchild Corporation Distributed arbitration with programmable priorities
JPH06161873A (ja) * 1992-11-27 1994-06-10 Fujitsu Ltd 主記憶に対する複数のアクセスポイントのハングアップ処理方式
US5524237A (en) * 1992-12-08 1996-06-04 Zenith Electronics Corporation Controlling data transfer between two microprocessors by receiving input signals to cease its data output and detect incoming data for reception and outputting data thereafter
US5574862A (en) * 1993-04-14 1996-11-12 Radius Inc. Multiprocessing system with distributed input/output management
US6044085A (en) * 1995-06-05 2000-03-28 Thomson Consumer Electronics Method for arbitrating for access to a control channel in a data bus system
US6076127A (en) * 1996-11-06 2000-06-13 International Business Machines Corporation Configuration of a single point bus arbitration scheme using on-chip arbiters
US7003593B2 (en) * 1997-12-17 2006-02-21 Src Computers, Inc. Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port
US6253269B1 (en) * 1998-12-22 2001-06-26 3Com Corporation Bus arbiter system and method for managing communication buses
WO2003027869A2 (de) * 2001-09-26 2003-04-03 Siemens Aktiengesellschaft Verfahren zur arbitrierung eines zugriffs auf einen datenbus
FR2847715B1 (fr) * 2002-11-25 2005-03-11 Commissariat Energie Atomique Circuit integre comportant des sous-ensembles connectes en serie
US11039408B2 (en) 2012-06-07 2021-06-15 Apple Inc. Methods and apparatus for synchronization among integrated circuits within a wireless network
US8879349B2 (en) 2013-02-26 2014-11-04 Kabushiki Kaisha Toshiba Storage device
WO2014145859A1 (en) * 2013-03-15 2014-09-18 Apple Inc. Methods and apparatus for multi-drop digital bus
US9563594B2 (en) 2014-05-30 2017-02-07 International Business Machines Corporation Intercomponent data communication between multiple time zones
US9582442B2 (en) 2014-05-30 2017-02-28 International Business Machines Corporation Intercomponent data communication between different processors
US10085224B2 (en) 2014-11-19 2018-09-25 Apple Inc. Methods and apparatus for synchronization of media playback within a wireless network
US10275379B2 (en) 2017-02-06 2019-04-30 International Business Machines Corporation Managing starvation in a distributed arbitration scheme
US11144358B1 (en) 2018-12-06 2021-10-12 Pure Storage, Inc. Asynchronous arbitration of shared resources

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5837585B2 (ja) * 1975-09-30 1983-08-17 株式会社東芝 ケイサンキソウチ
US4400771A (en) * 1975-12-04 1983-08-23 Tokyo Shibaura Electric Co., Ltd. Multi-processor system with programmable memory-access priority control
US4148011A (en) * 1977-06-06 1979-04-03 General Automation, Inc. Asynchronous priority circuit for controlling access to a bus
US4268904A (en) * 1978-02-15 1981-05-19 Tokyo Shibaura Electric Co., Ltd. Interruption control method for multiprocessor system
US4376975A (en) * 1980-06-26 1983-03-15 Gte Automatic Electric Labs Inc. Arbitration controller providing for access of a common resource by a plurality of central processing units
US4374413A (en) * 1980-06-26 1983-02-15 Gte Automatic Electric Labs Inc. Arbitration controller providing for access of a common resource by a plurality of central processing units
US4660169A (en) * 1983-07-05 1987-04-21 International Business Machines Corporation Access control to a shared resource in an asynchronous system
US4646232A (en) * 1984-01-03 1987-02-24 Texas Instruments Incorporated Microprocessor with integrated CPU, RAM, timer, bus arbiter data for communication system

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Publication number Publication date
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JPS622345A (ja) 1987-01-08

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