JPH08340101A - 横型半導体装置およびその製造方法 - Google Patents
横型半導体装置およびその製造方法Info
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- JPH08340101A JPH08340101A JP7147038A JP14703895A JPH08340101A JP H08340101 A JPH08340101 A JP H08340101A JP 7147038 A JP7147038 A JP 7147038A JP 14703895 A JP14703895 A JP 14703895A JP H08340101 A JPH08340101 A JP H08340101A
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Abstract
(57)【要約】
【目的】少数キャリアの注入による伝導度変調作用を利
用して、低いオン電圧を実現しているスイッチング用の
横型半導体装置において、ターンオフ時間を短縮しスイ
ッチング損失の低減を図る。 【構成】ｐ基板１上のエピタキシャル層ををｎドリフト
層２とし、その表面層にｐベース領域５、ｎエミッタ領
域６、ｐコレクタ領域１２等を形成し、それぞれの電極
を設けた横型ＩＧＢＴにおいて、ｐ基板１の裏面からプ
ロトンを照射、熱処理して、ｐ基板内にライフタイムキ
ラーを偏在させ、ｐ基板１のキャリアのライフタイム
を、ｎドリフト層より短くする。ＩＧＢＴのオン時の電
流経路がｐ基板１の深部にわたることがないため、ター
ンオフ時にｐ基板１からの過剰キャリアの掃き出しがな
く、ターンオフ時間が短縮できる。半導体素子は、ＩＧ
ＢＴの他にダイオード、トランジスタ、サイリスタ、Ｍ
ＣＴ、デュアルゲートＩＧＢＴ、デュアルゲートＭＣ
Ｔ、ＭＯＳＦＥＴ、ＳＩＴＨなどでもよい。
用して、低いオン電圧を実現しているスイッチング用の
横型半導体装置において、ターンオフ時間を短縮しスイ
ッチング損失の低減を図る。 【構成】ｐ基板１上のエピタキシャル層ををｎドリフト
層２とし、その表面層にｐベース領域５、ｎエミッタ領
域６、ｐコレクタ領域１２等を形成し、それぞれの電極
を設けた横型ＩＧＢＴにおいて、ｐ基板１の裏面からプ
ロトンを照射、熱処理して、ｐ基板内にライフタイムキ
ラーを偏在させ、ｐ基板１のキャリアのライフタイム
を、ｎドリフト層より短くする。ＩＧＢＴのオン時の電
流経路がｐ基板１の深部にわたることがないため、ター
ンオフ時にｐ基板１からの過剰キャリアの掃き出しがな
く、ターンオフ時間が短縮できる。半導体素子は、ＩＧ
ＢＴの他にダイオード、トランジスタ、サイリスタ、Ｍ
ＣＴ、デュアルゲートＩＧＢＴ、デュアルゲートＭＣ
Ｔ、ＭＯＳＦＥＴ、ＳＩＴＨなどでもよい。
Description
【０００１】
【産業上の利用分野】本発明は、電力変換機器等に用い
られる半導体装置、特にスイッチング用半導体素子、制
御、保護回路などを同一チップ内に集積することが容易
である横型半導体装置に関する。
られる半導体装置、特にスイッチング用半導体素子、制
御、保護回路などを同一チップ内に集積することが容易
である横型半導体装置に関する。
【０００２】
【従来の技術】電力変換機器や電力制御機器などに用い
る電力用半導体装置には、電力損失を極力減少させるた
めにオン時の電圧降下が少ないことが要求されるので、
特に高耐圧が要求される応用分野では伝導度変調作用を
有するサイリスタや絶縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）などが適している。図８（ａ）
は、ＩＧＢＴの構成および動作を説明するための基本的
な構造の断面図であって、実際の半導体装置としてはこ
のような構造を単位として複数個平面的に展開、並列な
どして用いる。ＩＧＢＴを集積回路の出力側に組み込む
には、図８に示したような、半導体結晶の一方の面に主
電極を有する横型構造が適している。
る電力用半導体装置には、電力損失を極力減少させるた
めにオン時の電圧降下が少ないことが要求されるので、
特に高耐圧が要求される応用分野では伝導度変調作用を
有するサイリスタや絶縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）などが適している。図８（ａ）
は、ＩＧＢＴの構成および動作を説明するための基本的
な構造の断面図であって、実際の半導体装置としてはこ
のような構造を単位として複数個平面的に展開、並列な
どして用いる。ＩＧＢＴを集積回路の出力側に組み込む
には、図８に示したような、半導体結晶の一方の面に主
電極を有する横型構造が適している。
【０００３】図８（ａ）において、ＩＧＢＴはｐ型シリ
コンのｐ基板１の表面層の一部に、例えば拡散によりｎ
型で高比抵抗のｎドリフト領域２が形成され、そのｎド
リフト領域２の表面層の一部に表面からの不純物拡散に
よりｐ型のｐベース領域５が形成され、更にその表面層
の一部にやはりｎ型不純物の拡散によりｎエミッタ領域
６が形成されている。ｎドリフト領域２とｎエミッタ領
域６とに挟まれた部分のｐベース領域５の表面上にゲー
ト酸化膜８を介してゲート端子Ｇに接続されたポリシリ
コンからなるゲート電極９が設けられる。また、ｐベー
ス領域５の表面層に形成された高不純物濃度のｐ+ コン
タクト領域７とｎエミッタ領域６との表面に共通に第二
主端子Ｔ２に接続されたエミッタ電極１０が接触してい
る。一方図の右部分には、オフ時のパンチスルーを防止
したり、少数キャリアの注入効率を低下させたり、素子
のスイッチング速度を速くしたりするなどの目的のた
め、同様に表面からの不純物拡散により、ｎ+ バッファ
領域１１が形成され、そのｎ + バッファ領域１１の表面
層に形成されたｐコレクタ領域１２の表面に第一主端子
Ｔ１に接続されたコレクタ電極１３が接触している。
コンのｐ基板１の表面層の一部に、例えば拡散によりｎ
型で高比抵抗のｎドリフト領域２が形成され、そのｎド
リフト領域２の表面層の一部に表面からの不純物拡散に
よりｐ型のｐベース領域５が形成され、更にその表面層
の一部にやはりｎ型不純物の拡散によりｎエミッタ領域
６が形成されている。ｎドリフト領域２とｎエミッタ領
域６とに挟まれた部分のｐベース領域５の表面上にゲー
ト酸化膜８を介してゲート端子Ｇに接続されたポリシリ
コンからなるゲート電極９が設けられる。また、ｐベー
ス領域５の表面層に形成された高不純物濃度のｐ+ コン
タクト領域７とｎエミッタ領域６との表面に共通に第二
主端子Ｔ２に接続されたエミッタ電極１０が接触してい
る。一方図の右部分には、オフ時のパンチスルーを防止
したり、少数キャリアの注入効率を低下させたり、素子
のスイッチング速度を速くしたりするなどの目的のた
め、同様に表面からの不純物拡散により、ｎ+ バッファ
領域１１が形成され、そのｎ + バッファ領域１１の表面
層に形成されたｐコレクタ領域１２の表面に第一主端子
Ｔ１に接続されたコレクタ電極１３が接触している。
【０００４】以下に本素子の動作を簡単に説明する。図
８（ａ）において、第二主端子Ｔ２に負の電位、第一主
端子Ｔ１に正の電位を印加した状態でゲート端子Ｇに第
二主端子Ｔ２に対し正極性の、ｐベース領域５の表面濃
度およびゲート酸化膜８の厚さ等によって決定されるし
きい値以上の電圧を印加すると、ｐベース領域５の表面
には反転層が形成され、電子がこの反転層を通ってｎエ
ミッタ領域６からｎドリフト領域２に注入される。この
注入された電子は、コレクタの正電位に引かれ、ｎ+ バ
ッファ領域１１を通ってｐコレクタ領域１２に到達する
が、この電子電流はｐベース領域５、ｎドリフト領域２
およびｐコレクタ領域１２により構成されるｐｎｐトラ
ンジスタのベース電流となり、逆にｐコレクタ領域１２
から大量の正孔がｎバッファ領域１1 を経由してｎドリ
フト領域２に注入される。このため、ｎドリフト領域２
内の電子密度は電荷の中性条件を満足するため増加し、
電子および正孔の両方の濃度が増加するいわゆる伝導度
変調が発生し、コレクタ電極１３、エミッタ電極１０間
の抵抗は、ｐコレクタ領域をもたず、伝導度変調作用の
無い通常のＭＯＳＦＥＴに比較して大幅に低下する。一
方、ゲート端子Ｇにしきい値電圧以下の電圧を印加した
場合には、反転層を生じないため電子の注入が起きず、
従って正孔の注入も行われないため、第一主端子Ｔ１−
第二主端子Ｔ２間には電流は流れず、このＩＧＢＴはオ
フ状態となる。
８（ａ）において、第二主端子Ｔ２に負の電位、第一主
端子Ｔ１に正の電位を印加した状態でゲート端子Ｇに第
二主端子Ｔ２に対し正極性の、ｐベース領域５の表面濃
度およびゲート酸化膜８の厚さ等によって決定されるし
きい値以上の電圧を印加すると、ｐベース領域５の表面
には反転層が形成され、電子がこの反転層を通ってｎエ
ミッタ領域６からｎドリフト領域２に注入される。この
注入された電子は、コレクタの正電位に引かれ、ｎ+ バ
ッファ領域１１を通ってｐコレクタ領域１２に到達する
が、この電子電流はｐベース領域５、ｎドリフト領域２
およびｐコレクタ領域１２により構成されるｐｎｐトラ
ンジスタのベース電流となり、逆にｐコレクタ領域１２
から大量の正孔がｎバッファ領域１1 を経由してｎドリ
フト領域２に注入される。このため、ｎドリフト領域２
内の電子密度は電荷の中性条件を満足するため増加し、
電子および正孔の両方の濃度が増加するいわゆる伝導度
変調が発生し、コレクタ電極１３、エミッタ電極１０間
の抵抗は、ｐコレクタ領域をもたず、伝導度変調作用の
無い通常のＭＯＳＦＥＴに比較して大幅に低下する。一
方、ゲート端子Ｇにしきい値電圧以下の電圧を印加した
場合には、反転層を生じないため電子の注入が起きず、
従って正孔の注入も行われないため、第一主端子Ｔ１−
第二主端子Ｔ２間には電流は流れず、このＩＧＢＴはオ
フ状態となる。
【０００５】
【発明が解決しようとする課題】上記のようにＩＧＢＴ
などの伝導度変調作用を利用したいわゆるバイポーラ素
子は、ＭＯＳＦＥＴなどの伝導度変調作用を利用しない
いわゆるユニポーラ素子に比較して導通時のオン電圧を
低減できる長所を有する。しかしながら、スイッチング
時、特にターンオフ時には伝導度変調作用により発生し
た過剰キャリアによりスイッチング速度が低下し、スイ
ッチング損失が増大するため、高い周波数への適用に問
題が生じる。特に横型半導体装置の場合に、この問題は
大きい。
などの伝導度変調作用を利用したいわゆるバイポーラ素
子は、ＭＯＳＦＥＴなどの伝導度変調作用を利用しない
いわゆるユニポーラ素子に比較して導通時のオン電圧を
低減できる長所を有する。しかしながら、スイッチング
時、特にターンオフ時には伝導度変調作用により発生し
た過剰キャリアによりスイッチング速度が低下し、スイ
ッチング損失が増大するため、高い周波数への適用に問
題が生じる。特に横型半導体装置の場合に、この問題は
大きい。
【０００６】以下に、図８を用いて、この原因を説明す
る。図８（ａ）の矢印は電流の経路を示している。ＭＯ
ＳＦＥＴなどのユニポーラ素子では、電流の経路はｎド
リフト領域２内のみであるが、ＩＧＢＴなどのバイポー
ラ素子では伝導度変調作用によるｎドリフト領域２内の
過剰キャリアがｐ基板１にも拡散し、ｐ基板１内にも電
流経路ができている。このｐ基板１内にできた電流経路
は、素子のオン電圧の低下には貢献するが、スイッチン
グ損失の増加の原因にもなる。なぜなら、図８（ｂ）の
ように、端を点線で示した空乏層３２がターンオフ時に
広がるに従い、ｐ基板１内の電子３３は空乏層内に落ち
込み、ｐコレクタ領域１２に流入する。この電流が前述
のｐｎｐトランジスタのベース電流となるため、ゲート
をオフし、電子の注入を停止した後においても引き続き
正孔３４の注入が発生し、スイッチング損失が増大す
る。特に、ｐ基板１の深い部分では図８（ａ）に示すよ
うに電流経路が長くなるため、オン電圧の低下には殆ど
貢献せず、スイッチング損失の増大のみを引き起こす。
縦型半導体装置の場合は、伝導度変調作用により、スイ
ッチング速度の低下が発生するが、伝導度変調作用の発
生する場所がオン電圧の低減に貢献する部分であるのに
対し、横型半導体装置の場合は、上記のようにオン電圧
の低減に殆ど貢献せずスイッチング速度低下の原因にな
る部分が存在することが異なっている。このようなスイ
ッチング損失の増大を防止する手段として、半導体全体
のキャリアのライフタイムを、重金属の拡散や電子線照
射などにより低減し、電子と正孔の再結合速度を速める
ことにより、スイッチング損失を低減することがしばし
ば行われる。しかしながらこれらの方法では、同時にオ
ン電圧が上昇する結果となり、好ましくない。
る。図８（ａ）の矢印は電流の経路を示している。ＭＯ
ＳＦＥＴなどのユニポーラ素子では、電流の経路はｎド
リフト領域２内のみであるが、ＩＧＢＴなどのバイポー
ラ素子では伝導度変調作用によるｎドリフト領域２内の
過剰キャリアがｐ基板１にも拡散し、ｐ基板１内にも電
流経路ができている。このｐ基板１内にできた電流経路
は、素子のオン電圧の低下には貢献するが、スイッチン
グ損失の増加の原因にもなる。なぜなら、図８（ｂ）の
ように、端を点線で示した空乏層３２がターンオフ時に
広がるに従い、ｐ基板１内の電子３３は空乏層内に落ち
込み、ｐコレクタ領域１２に流入する。この電流が前述
のｐｎｐトランジスタのベース電流となるため、ゲート
をオフし、電子の注入を停止した後においても引き続き
正孔３４の注入が発生し、スイッチング損失が増大す
る。特に、ｐ基板１の深い部分では図８（ａ）に示すよ
うに電流経路が長くなるため、オン電圧の低下には殆ど
貢献せず、スイッチング損失の増大のみを引き起こす。
縦型半導体装置の場合は、伝導度変調作用により、スイ
ッチング速度の低下が発生するが、伝導度変調作用の発
生する場所がオン電圧の低減に貢献する部分であるのに
対し、横型半導体装置の場合は、上記のようにオン電圧
の低減に殆ど貢献せずスイッチング速度低下の原因にな
る部分が存在することが異なっている。このようなスイ
ッチング損失の増大を防止する手段として、半導体全体
のキャリアのライフタイムを、重金属の拡散や電子線照
射などにより低減し、電子と正孔の再結合速度を速める
ことにより、スイッチング損失を低減することがしばし
ば行われる。しかしながらこれらの方法では、同時にオ
ン電圧が上昇する結果となり、好ましくない。
【０００７】以上の問題に鑑みて、本発明の目的は、オ
ン電圧の低減に寄与せず、スイッチング速度を悪化させ
スイッチング損失を増大させるような基板深部からのキ
ャリア放出を少なくすることによって、結果としてスイ
ッチング損失の小さな横型半導体装置を提供することに
ある。
ン電圧の低減に寄与せず、スイッチング速度を悪化させ
スイッチング損失を増大させるような基板深部からのキ
ャリア放出を少なくすることによって、結果としてスイ
ッチング損失の小さな横型半導体装置を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の課題解決のため、
本発明は、第一導電型半導体領域上の第二導電型半導体
領域に、その第二導電型半導体領域の表面にすくなくと
も二つの主電極を有する半導体素子が形成され、それら
の主電極間に電流が流れる横型半導体装置において、前
記第一導電型半導体領域の第二導電型半導体領域に近い
部分のキャリヤのライフタイムが、第二導電型半導体領
域よりも短いように、その部分に第二導電型半導体領域
より多いライフタイムキラーを有するものとする。
本発明は、第一導電型半導体領域上の第二導電型半導体
領域に、その第二導電型半導体領域の表面にすくなくと
も二つの主電極を有する半導体素子が形成され、それら
の主電極間に電流が流れる横型半導体装置において、前
記第一導電型半導体領域の第二導電型半導体領域に近い
部分のキャリヤのライフタイムが、第二導電型半導体領
域よりも短いように、その部分に第二導電型半導体領域
より多いライフタイムキラーを有するものとする。
【０００９】そして、キャリアのライフタイムが短い領
域の幅を、少なくとも電圧印加時に第一導電型半導体領
域側に空乏層が広がる部分とする。半導体素子として
は、ダイオード、トランジスタ、サイリスタ、ＩＧＢ
Ｔ、ＳＩＴＨ、ＭＣＴ、デユアルゲートＩＧＢＴ、デユ
アルゲートＭＣＴ或いはＭＯＳＦＥＴのいずれかに適用
したものとする。
域の幅を、少なくとも電圧印加時に第一導電型半導体領
域側に空乏層が広がる部分とする。半導体素子として
は、ダイオード、トランジスタ、サイリスタ、ＩＧＢ
Ｔ、ＳＩＴＨ、ＭＣＴ、デユアルゲートＩＧＢＴ、デユ
アルゲートＭＣＴ或いはＭＯＳＦＥＴのいずれかに適用
したものとする。
【００１０】上記のような横型半導体装置の製造方法と
しては、第一導電型半導体領域にプロトンまたはヘリウ
ムイオンを照射するものとする。特に、プロトンまたは
ヘリウムイオンの照射を電極の形成されない面側から行
うことがよい。
しては、第一導電型半導体領域にプロトンまたはヘリウ
ムイオンを照射するものとする。特に、プロトンまたは
ヘリウムイオンの照射を電極の形成されない面側から行
うことがよい。
【００１１】
【作用】上記の手段により、前記第一導電型半導体領域
の第二導電型半導体領域に近い部分のキャリヤのライフ
タイムが、第二導電型半導体領域よりも短いように、そ
の部分に第二導電型半導体領域より多いライフタイムキ
ラーを有するものとすることにより、第二導電型半導体
領域の伝導度変調作用を十分に行う一方で、オン電圧の
低減に余り貢献しないｐ基板の伝導度変調作用を少なく
することが可能となる。
の第二導電型半導体領域に近い部分のキャリヤのライフ
タイムが、第二導電型半導体領域よりも短いように、そ
の部分に第二導電型半導体領域より多いライフタイムキ
ラーを有するものとすることにより、第二導電型半導体
領域の伝導度変調作用を十分に行う一方で、オン電圧の
低減に余り貢献しないｐ基板の伝導度変調作用を少なく
することが可能となる。
【００１２】そして、電圧印加時に空乏層の広がりとと
もに掃き出されるキャリアが問題であり、キャリアのラ
イフタイムが短い領域の幅は、少なくとも第一導電型半
導体領域側に空乏層が広がる部分とすれば十分である。
半導体素子は、ダイオード、トランジスタ、サイリス
タ、ＩＧＢＴ、ＳＩＴＨ、ＭＣＴ、デユアルゲートＩＧ
ＢＴ或いはデユアルゲートＭＣＴのいずれとしても、伝
導度変調作用を利用したものであり、スイッチング速度
には少数キャリアのライフタイムが最も大きな影響をも
つ。
もに掃き出されるキャリアが問題であり、キャリアのラ
イフタイムが短い領域の幅は、少なくとも第一導電型半
導体領域側に空乏層が広がる部分とすれば十分である。
半導体素子は、ダイオード、トランジスタ、サイリス
タ、ＩＧＢＴ、ＳＩＴＨ、ＭＣＴ、デユアルゲートＩＧ
ＢＴ或いはデユアルゲートＭＣＴのいずれとしても、伝
導度変調作用を利用したものであり、スイッチング速度
には少数キャリアのライフタイムが最も大きな影響をも
つ。
【００１３】上記のような横型半導体装置の製造方法と
しては、第一導電型半導体領域にプロトンまたはヘリウ
ムイオンを照射し、その照射損傷をライフタイムキラー
として活用するためであり、特に、従来行われていた電
子線では、半導体装置をほぼ貫通しライフタイムキラー
が半導体装置全体に生起されていたのに対し、プロトン
またはヘリウムイオンの照射によれば、ライフタイムキ
ラーの局在化が可能である。
しては、第一導電型半導体領域にプロトンまたはヘリウ
ムイオンを照射し、その照射損傷をライフタイムキラー
として活用するためであり、特に、従来行われていた電
子線では、半導体装置をほぼ貫通しライフタイムキラー
が半導体装置全体に生起されていたのに対し、プロトン
またはヘリウムイオンの照射によれば、ライフタイムキ
ラーの局在化が可能である。
【００１４】プロトンまたはヘリウムイオンの照射を電
極の形成されていない面から行えば、表面近傍の欠陥の
多い領域の影響が避けられ、またライフタイムキラーの
第一導電型半導体領域への局在化が容易である。
極の形成されていない面から行えば、表面近傍の欠陥の
多い領域の影響が避けられ、またライフタイムキラーの
第一導電型半導体領域への局在化が容易である。
【００１５】
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。図１は本発明第一の実施例の横型ＩＧ
ＢＴの断面図を示す。本実施例は、図８と同様のＩＧＢ
Ｔに適用した例である。但し本実施例では図６のＩＧＢ
Ｔと違って、ドリフト領域が拡散で形成された拡散領域
ではなく、厚さ３００μｍのｐ基板１上にエピタキシャ
ル成長により形成したｎドリフト層２（厚さ１０μｍ）
となっている例であり、また、ＩＧＢＴのラッチアップ
を防止し、耐圧特性を改善するなどの目的により、ｐ+
埋め込み領域３が形成されているが本質的な相違は無
い。ｎドリフト層２の表面層の一部にｐベース領域５が
形成され、その表面層の一部にｎエミッタ領域６が形成
されている。ｎドリフト層２とｎエミッタ領域６とに挟
まれたｐベース領域５の表面上にゲート酸化膜８を介し
てゲート端子Ｇに接続された多結晶シリコンからなるゲ
ート電極９が設けられている。またｐベース領域５の表
面層に形成された高不純物濃度のｐ+ コンタクト領域７
とｎエミッタ領域６の表面に共通に第二主端子Ｔ２に接
続されたエミッタ電極１０が接触している。一方図の右
側部分には、ｎ+ バッファ領域１１が形成され、その内
部に形成されたｐコレクタ領域１２の表面に第一主端子
Ｔ１に接続されたコレクタ電極１３が接触している。本
実施例では、ｐ基板１の裏面側からのプロトン照射およ
び熱処理により、ライフタイムキラーの多いキラー導入
領域２０がｎドリフト層２の直下に形成されており、過
剰キャリアが基板内深くに進入することを防止してい
る。照射条件は、例えば３０μｍのＡｌ箔でマスクして
６ＭｅＶで、１×１０11ｃｍ-2行い、３００℃でアニー
ルした。キラー導入領域の深さを制御するには、プロト
ンの加速電圧を変えるか、或いは適当な厚さの金属薄膜
で減速する方法などがある。
ついて説明する。図１は本発明第一の実施例の横型ＩＧ
ＢＴの断面図を示す。本実施例は、図８と同様のＩＧＢ
Ｔに適用した例である。但し本実施例では図６のＩＧＢ
Ｔと違って、ドリフト領域が拡散で形成された拡散領域
ではなく、厚さ３００μｍのｐ基板１上にエピタキシャ
ル成長により形成したｎドリフト層２（厚さ１０μｍ）
となっている例であり、また、ＩＧＢＴのラッチアップ
を防止し、耐圧特性を改善するなどの目的により、ｐ+
埋め込み領域３が形成されているが本質的な相違は無
い。ｎドリフト層２の表面層の一部にｐベース領域５が
形成され、その表面層の一部にｎエミッタ領域６が形成
されている。ｎドリフト層２とｎエミッタ領域６とに挟
まれたｐベース領域５の表面上にゲート酸化膜８を介し
てゲート端子Ｇに接続された多結晶シリコンからなるゲ
ート電極９が設けられている。またｐベース領域５の表
面層に形成された高不純物濃度のｐ+ コンタクト領域７
とｎエミッタ領域６の表面に共通に第二主端子Ｔ２に接
続されたエミッタ電極１０が接触している。一方図の右
側部分には、ｎ+ バッファ領域１１が形成され、その内
部に形成されたｐコレクタ領域１２の表面に第一主端子
Ｔ１に接続されたコレクタ電極１３が接触している。本
実施例では、ｐ基板１の裏面側からのプロトン照射およ
び熱処理により、ライフタイムキラーの多いキラー導入
領域２０がｎドリフト層２の直下に形成されており、過
剰キャリアが基板内深くに進入することを防止してい
る。照射条件は、例えば３０μｍのＡｌ箔でマスクして
６ＭｅＶで、１×１０11ｃｍ-2行い、３００℃でアニー
ルした。キラー導入領域の深さを制御するには、プロト
ンの加速電圧を変えるか、或いは適当な厚さの金属薄膜
で減速する方法などがある。
【００１６】このようにして、ｎドリフト層２の直下に
形成されたキラー導入領域２０によって、ＩＧＢＴのオ
ン時に、ｐ基板１の深いところまで電流経路ができるこ
とは無くなる。従って、オフ時に従来の素子のように深
い所の電流経路からキャリヤが掃き出されて、ターンオ
フ時間が長くなることはない。従来、数μｓ程度のパル
ス状の電流を流した場合に、パルス幅が長い程、その後
のフォール時間が長くなっていた。これは、深いところ
まで電流経路ができ、多量のキャリアが蓄積されていた
ためであったが、パルス幅の長い電流後でもそのような
ことがなくなり、フォール時間が約３分の１に短縮され
た。その結果、スイッチング損失が大幅に低減できた。
形成されたキラー導入領域２０によって、ＩＧＢＴのオ
ン時に、ｐ基板１の深いところまで電流経路ができるこ
とは無くなる。従って、オフ時に従来の素子のように深
い所の電流経路からキャリヤが掃き出されて、ターンオ
フ時間が長くなることはない。従来、数μｓ程度のパル
ス状の電流を流した場合に、パルス幅が長い程、その後
のフォール時間が長くなっていた。これは、深いところ
まで電流経路ができ、多量のキャリアが蓄積されていた
ためであったが、パルス幅の長い電流後でもそのような
ことがなくなり、フォール時間が約３分の１に短縮され
た。その結果、スイッチング損失が大幅に低減できた。
【００１７】このキラー導入領域２０の幅はこの領域の
存在を考慮した場合のキャリアの拡散長以上あればよ
い。本実施例ではキラー導入領域２０はｎドリフト層２
直下の接合近傍に設けられているが、ｎドリフト層２の
厚さがドリフト領域長（カソード領域とアノード領域間
の距離）に比較して小さい場合には、オン電圧の低減を
図るためｎドリフト層２直下のｐｎ接合近傍の領域の伝
導度変調を大きくし、ｐｎ接合より大分深い部分までキ
ラー導入領域２０を設けることも可能である。
存在を考慮した場合のキャリアの拡散長以上あればよ
い。本実施例ではキラー導入領域２０はｎドリフト層２
直下の接合近傍に設けられているが、ｎドリフト層２の
厚さがドリフト領域長（カソード領域とアノード領域間
の距離）に比較して小さい場合には、オン電圧の低減を
図るためｎドリフト層２直下のｐｎ接合近傍の領域の伝
導度変調を大きくし、ｐｎ接合より大分深い部分までキ
ラー導入領域２０を設けることも可能である。
【００１８】図２に本発明の第二の実施例における横型
半導体装置の断面図を示す。本実施例は、図８と同様に
拡散により、ｎドリフト領域２を形成した例であるが、
ＩＧＢＴではなくデュアルゲートＩＧＢＴの一種に適用
した例である。本実施例の素子では、ｎ+ バッファ領域
１１の表面層にｐコレクタ領域１２が形成され、その表
面にコレクタ電極１３が設けられている点はＩＧＢＴと
同じであるが、異なつている点は、ｎ+ バッファ領域１
１の表面層にその他にｐドレイン領域１４およびｎ+ コ
ンタクト領域１５が形成され、両者はフローティングコ
ンタクト１８により電気的に接続されている点である。
さらに、ｐコレクタ領域１２およびｐドレイン領域１４
に挟まれたｎ+ バッファ領域１１の表面にはゲート酸化
膜１６を介して多結晶シリコンからなる第二ゲート電極
１７が形成されていて、Ｇ２端子に接続されている。本
素子では、第二ゲート電極１７がオフ状態の場合には通
常のＩＧＢＴとして動作するが、第二ゲート電極１７に
信号を与えた場合には、ｎ + コンタクト領域１５に流入
した電子がフローティングコンタクト１８により正孔に
変換され、第二ゲート電極１７直下の反転層を通じてｐ
コレクタ領域１２にバイパスされるため、ｐコレクタ領
域１２からの正孔の注入を停止し、通常のＭＯＳＦＥＴ
として動作させることができる。この実施例でもｐ基板
１の裏面側からのプロトン照射および熱処理により、ラ
イフタイムキラーの多いキラー導入領域２０がｎドリフ
ト層２の直下に形成されており、過剰キャリアが基板内
深くに進入することを防止している。照射条件は、第一
の実施例と略同じである。
半導体装置の断面図を示す。本実施例は、図８と同様に
拡散により、ｎドリフト領域２を形成した例であるが、
ＩＧＢＴではなくデュアルゲートＩＧＢＴの一種に適用
した例である。本実施例の素子では、ｎ+ バッファ領域
１１の表面層にｐコレクタ領域１２が形成され、その表
面にコレクタ電極１３が設けられている点はＩＧＢＴと
同じであるが、異なつている点は、ｎ+ バッファ領域１
１の表面層にその他にｐドレイン領域１４およびｎ+ コ
ンタクト領域１５が形成され、両者はフローティングコ
ンタクト１８により電気的に接続されている点である。
さらに、ｐコレクタ領域１２およびｐドレイン領域１４
に挟まれたｎ+ バッファ領域１１の表面にはゲート酸化
膜１６を介して多結晶シリコンからなる第二ゲート電極
１７が形成されていて、Ｇ２端子に接続されている。本
素子では、第二ゲート電極１７がオフ状態の場合には通
常のＩＧＢＴとして動作するが、第二ゲート電極１７に
信号を与えた場合には、ｎ + コンタクト領域１５に流入
した電子がフローティングコンタクト１８により正孔に
変換され、第二ゲート電極１７直下の反転層を通じてｐ
コレクタ領域１２にバイパスされるため、ｐコレクタ領
域１２からの正孔の注入を停止し、通常のＭＯＳＦＥＴ
として動作させることができる。この実施例でもｐ基板
１の裏面側からのプロトン照射および熱処理により、ラ
イフタイムキラーの多いキラー導入領域２０がｎドリフ
ト層２の直下に形成されており、過剰キャリアが基板内
深くに進入することを防止している。照射条件は、第一
の実施例と略同じである。
【００１９】すなわち、本素子では、オン状態では低オ
ン電圧のＩＧＢＴとして動作させ、ターンオフ直前にＭ
ＯＳＦＥＴモードに切り換えることにより高速スイッチ
ングを行うことが可能となる。本素子の場合は、過剰キ
ャリアが、ｐ基板内深く進入するとＩＧＢＴモードから
ＭＯＳＦＥＴモードへの遷移時間が長くなり、ＩＧＢＴ
モードを短くする必要があるため損失が増大する。この
ような場合にもキラー導入領域２０を形成することによ
りＩＧＢＴモードのオン電圧を大幅に上昇させることな
しに遷移時間を短縮し、損失を低減することができる。
ン電圧のＩＧＢＴとして動作させ、ターンオフ直前にＭ
ＯＳＦＥＴモードに切り換えることにより高速スイッチ
ングを行うことが可能となる。本素子の場合は、過剰キ
ャリアが、ｐ基板内深く進入するとＩＧＢＴモードから
ＭＯＳＦＥＴモードへの遷移時間が長くなり、ＩＧＢＴ
モードを短くする必要があるため損失が増大する。この
ような場合にもキラー導入領域２０を形成することによ
りＩＧＢＴモードのオン電圧を大幅に上昇させることな
しに遷移時間を短縮し、損失を低減することができる。
【００２０】図３に示すのは、オフ動作もＭＯＳゲート
によって制御できる横型ＭＯＳ制御サイリスタ（以下Ｍ
ＣＴと記す）に適用した本発明第三の実施例の断面図で
ある。ｐ基板１の上に、例えばエピタキシャル法でｎ型
高比抵抗のｎドリフト層２を積層し、そのｎドリフト層
２の表面層の一部に、ｎドリフト層２の表面からの不純
物拡散によりｐ型のｐベース領域５を形成し、そのｐベ
ース領域５の表面層の一部にやはり不純物拡散によりｎ
型のｎベース領域２１を形成し、そのｎベース領域２１
の表面層の一部に、さらにｐベース領域５より不純物濃
度の高いｐカソード領域２２を形成する。そして、第二
主端子Ｔ２に接続されたカソード電極２４をｐカソード
領域２２およびｎベース領域２１に共通に接触して設け
る。ゲート電極９はｎドリフト層２とｐカソード領域２
２との間に挟まれたｎベース領域２１およびｐベース領
域５の両方の表面上にゲート酸化膜８を介して設ける。
図の右部分には、同様に表面からの不純物拡散により、
ｎ+ バッファ領域１１とｐアノード領域２３が形成さ
れ、そのｐアノード領域２３に第一主端子Ｔ１に接続さ
れたアノード電極２５が接触している。
によって制御できる横型ＭＯＳ制御サイリスタ（以下Ｍ
ＣＴと記す）に適用した本発明第三の実施例の断面図で
ある。ｐ基板１の上に、例えばエピタキシャル法でｎ型
高比抵抗のｎドリフト層２を積層し、そのｎドリフト層
２の表面層の一部に、ｎドリフト層２の表面からの不純
物拡散によりｐ型のｐベース領域５を形成し、そのｐベ
ース領域５の表面層の一部にやはり不純物拡散によりｎ
型のｎベース領域２１を形成し、そのｎベース領域２１
の表面層の一部に、さらにｐベース領域５より不純物濃
度の高いｐカソード領域２２を形成する。そして、第二
主端子Ｔ２に接続されたカソード電極２４をｐカソード
領域２２およびｎベース領域２１に共通に接触して設け
る。ゲート電極９はｎドリフト層２とｐカソード領域２
２との間に挟まれたｎベース領域２１およびｐベース領
域５の両方の表面上にゲート酸化膜８を介して設ける。
図の右部分には、同様に表面からの不純物拡散により、
ｎ+ バッファ領域１１とｐアノード領域２３が形成さ
れ、そのｐアノード領域２３に第一主端子Ｔ１に接続さ
れたアノード電極２５が接触している。
【００２１】このＭＣＴを、オンさせるには主端子Ｔ１
にＴ２に対して正の電圧を与えた状態で、ゲート端子Ｇ
に接続されたゲート電極９に正の電圧を印加する。そう
するとゲート電極９の直下のｐベース領域５の表面に反
転層が形成され、その反転層を介してｎベース領域２１
からｎドリフト層２に電子が流入し、ｐアノード領域２
３に流れる。この電流は、ｐベース領域５、ｎドリフト
層２およびｐアノード領域２３をそれぞれコレクタ、ベ
ースおよびエミッタとするｐｎｐトランジスタのベース
電流にあたるので、このｐｎｐトランジスタがオンし、
コレクタ電流がエミッタからコレクタへ流れる。すなわ
ちｐアノード領域２３からｐベース領域５へと流れ、主
端子Ｔ１、Ｔ２間が導通する。ｐアノード領域２３から
ｎドリフト層２へ、少数キャリアの正孔が注入されて、
それによる伝導度変調作用により、導通時のオン電圧を
低減出来ることは前述の図８におけるＩＧＢＴの場合と
同様である。オフ動作のときは、ゲート電極９に負の電
圧を印加する。それによってｐベース領域５の表面の反
転層が消滅し、同時にゲート電極９の直下のｎベース領
域２１の表面に反転層が形成されるため、ｐベース領域
５がｐカソード領域２２を介してカソード電極２４と短
絡され、ｎベース領域２１からｎドリフト層２への電子
の流入が停止してＭＣＴがオフする。
にＴ２に対して正の電圧を与えた状態で、ゲート端子Ｇ
に接続されたゲート電極９に正の電圧を印加する。そう
するとゲート電極９の直下のｐベース領域５の表面に反
転層が形成され、その反転層を介してｎベース領域２１
からｎドリフト層２に電子が流入し、ｐアノード領域２
３に流れる。この電流は、ｐベース領域５、ｎドリフト
層２およびｐアノード領域２３をそれぞれコレクタ、ベ
ースおよびエミッタとするｐｎｐトランジスタのベース
電流にあたるので、このｐｎｐトランジスタがオンし、
コレクタ電流がエミッタからコレクタへ流れる。すなわ
ちｐアノード領域２３からｐベース領域５へと流れ、主
端子Ｔ１、Ｔ２間が導通する。ｐアノード領域２３から
ｎドリフト層２へ、少数キャリアの正孔が注入されて、
それによる伝導度変調作用により、導通時のオン電圧を
低減出来ることは前述の図８におけるＩＧＢＴの場合と
同様である。オフ動作のときは、ゲート電極９に負の電
圧を印加する。それによってｐベース領域５の表面の反
転層が消滅し、同時にゲート電極９の直下のｎベース領
域２１の表面に反転層が形成されるため、ｐベース領域
５がｐカソード領域２２を介してカソード電極２４と短
絡され、ｎベース領域２１からｎドリフト層２への電子
の流入が停止してＭＣＴがオフする。
【００２２】本実施例では、ｐ基板１の裏面側からのプ
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、過剰キャリアが基板内深くに進入すること
を防止している。これにより、ＭＣＴのオン時に、ｐ基
板１の深いところまで電流経路ができることは無くな
る。従って、オフ時に従来の素子のように深い所の電流
経路からキャリヤが掃き出されて、ターンオフ時間が長
くなることはない。
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、過剰キャリアが基板内深くに進入すること
を防止している。これにより、ＭＣＴのオン時に、ｐ基
板１の深いところまで電流経路ができることは無くな
る。従って、オフ時に従来の素子のように深い所の電流
経路からキャリヤが掃き出されて、ターンオフ時間が長
くなることはない。
【００２３】更に、図４に示すのは、デュアルゲートＭ
ＣＴに適用した本発明第四の実施例の断面図である。本
実施例の素子では、Ｔ２端子側の構造は図３のＭＣＴと
同じであるが、Ｔ１端子側では、ｎ+ バッファ領域１１
の表面層のｐアノード領域２３の内部にさらにｎドレイ
ン領域２７が形成され、両者はアノード電極２５に接続
されている点が異なっている。さらに、ｎ+ バッファ領
域１１とｎドレイン領域２６に挟まれたｐアノード領域
２３の表面上にはゲート酸化膜１６を介して多結晶シリ
コンからなる第二ゲート電極１７が形成されていて、Ｇ
２端子に接続されている。本素子では、第二ゲート端子
Ｇ２にオフ信号が与えられた場合には図３のＭＣＴとし
て動作するが、第二ゲート端子Ｇ２にオフ信号を与える
と、第二ゲート電極１７直下に反転層を生じ、ｎ+ バッ
ファ領域１１に流入した電子が、その反転層を通じてｎ
ドレイン領域２７にバイパスされるため、ｐアノード領
域２３からの正孔の注入を停止し、通常のＭＯＳＦＥＴ
として動作させることができる。この実施例でもｐ基板
１の裏面側からのプロトン照射および熱処理により、ラ
イフタイムキラーの多いキラー導入領域２０がｎドリフ
ト層２の直下に形成されており、過剰キャリアが基板内
深くに進入することを防止している。照射条件は、第一
の実施例とほぼ同じである。
ＣＴに適用した本発明第四の実施例の断面図である。本
実施例の素子では、Ｔ２端子側の構造は図３のＭＣＴと
同じであるが、Ｔ１端子側では、ｎ+ バッファ領域１１
の表面層のｐアノード領域２３の内部にさらにｎドレイ
ン領域２７が形成され、両者はアノード電極２５に接続
されている点が異なっている。さらに、ｎ+ バッファ領
域１１とｎドレイン領域２６に挟まれたｐアノード領域
２３の表面上にはゲート酸化膜１６を介して多結晶シリ
コンからなる第二ゲート電極１７が形成されていて、Ｇ
２端子に接続されている。本素子では、第二ゲート端子
Ｇ２にオフ信号が与えられた場合には図３のＭＣＴとし
て動作するが、第二ゲート端子Ｇ２にオフ信号を与える
と、第二ゲート電極１７直下に反転層を生じ、ｎ+ バッ
ファ領域１１に流入した電子が、その反転層を通じてｎ
ドレイン領域２７にバイパスされるため、ｐアノード領
域２３からの正孔の注入を停止し、通常のＭＯＳＦＥＴ
として動作させることができる。この実施例でもｐ基板
１の裏面側からのプロトン照射および熱処理により、ラ
イフタイムキラーの多いキラー導入領域２０がｎドリフ
ト層２の直下に形成されており、過剰キャリアが基板内
深くに進入することを防止している。照射条件は、第一
の実施例とほぼ同じである。
【００２４】これにより、オン状態では低オン電圧のＭ
ＣＴとして動作させ、ターンオフ直前にＭＯＳＦＥＴモ
ードに切り換えることにより高速スイッチングを行うこ
とが可能となる。本素子の場合は、過剰キャリアが、ｐ
基板内深く進入するとＭＣＴモードからＭＯＳＦＥＴモ
ードへの遷移時間が長くなり損失が増大する。このよう
な場合にもキラー導入領域２０を形成することによりＭ
ＣＴモードのオン電圧を大幅に上昇させることなしに遷
移時間を短縮し、損失を低減することができる。
ＣＴとして動作させ、ターンオフ直前にＭＯＳＦＥＴモ
ードに切り換えることにより高速スイッチングを行うこ
とが可能となる。本素子の場合は、過剰キャリアが、ｐ
基板内深く進入するとＭＣＴモードからＭＯＳＦＥＴモ
ードへの遷移時間が長くなり損失が増大する。このよう
な場合にもキラー導入領域２０を形成することによりＭ
ＣＴモードのオン電圧を大幅に上昇させることなしに遷
移時間を短縮し、損失を低減することができる。
【００２５】図５に示すのは、横型静電誘導サイリスタ
（以下ＳＩＴＨと記す）に適用した本発明第五の実施例
の断面図である。ｐ基板１の上に、例えばエピタキシャ
ル法でｎ型高比抵抗のｎドリフト層２を積層し、そのｎ
ドリフト層２の表面層の一部に、ｎドリフト層２の表面
からの不純物拡散により近接したｐ型のｐベース領域５
を形成し、そのｐベース領域５の間の表面層の一部にや
はり不純物拡散によりｎ型のｎカソード領域２６を形成
する。そして、第二主端子Ｔ２に接続されたカソード電
極２４をｎカソード領域２６に接触して設ける。ゲート
電極９はｐベース領域５上に設ける。この場合は、ｐベ
ース領域５に接触して設ける電極なので、Ａｌ合金等の
金属電極でもよい。図の右部分には、同様に表面からの
不純物拡散により、ｎ+ バッファ領域１１とｐアノード
領域２３が形成され、そのｐアノード領域２３に第一主
端子Ｔ１に接続されたアノード電極２５が接触してい
る。
（以下ＳＩＴＨと記す）に適用した本発明第五の実施例
の断面図である。ｐ基板１の上に、例えばエピタキシャ
ル法でｎ型高比抵抗のｎドリフト層２を積層し、そのｎ
ドリフト層２の表面層の一部に、ｎドリフト層２の表面
からの不純物拡散により近接したｐ型のｐベース領域５
を形成し、そのｐベース領域５の間の表面層の一部にや
はり不純物拡散によりｎ型のｎカソード領域２６を形成
する。そして、第二主端子Ｔ２に接続されたカソード電
極２４をｎカソード領域２６に接触して設ける。ゲート
電極９はｐベース領域５上に設ける。この場合は、ｐベ
ース領域５に接触して設ける電極なので、Ａｌ合金等の
金属電極でもよい。図の右部分には、同様に表面からの
不純物拡散により、ｎ+ バッファ領域１１とｐアノード
領域２３が形成され、そのｐアノード領域２３に第一主
端子Ｔ１に接続されたアノード電極２５が接触してい
る。
【００２６】このＳＩＴＨを、オンさせるには主端子Ｔ
１にＴ２に対して正の電圧を与え、ゲート端子Ｇには信
号を与えない。そうするとｐアノード領域２３からｎド
リフト層２に正孔が注入されて、伝導度変調作用が起
き、導通時のオン電圧を低減出来る。オフ動作のとき
は、ゲート電極９に負の電圧を印加する。それによって
ｐベース領域５から空乏層が広がり、隣のｐベース領域
５からひろがる空乏層とつながって、電流経路を閉じて
しまい、ＳＩＴＨがオフする。
１にＴ２に対して正の電圧を与え、ゲート端子Ｇには信
号を与えない。そうするとｐアノード領域２３からｎド
リフト層２に正孔が注入されて、伝導度変調作用が起
き、導通時のオン電圧を低減出来る。オフ動作のとき
は、ゲート電極９に負の電圧を印加する。それによって
ｐベース領域５から空乏層が広がり、隣のｐベース領域
５からひろがる空乏層とつながって、電流経路を閉じて
しまい、ＳＩＴＨがオフする。
【００２７】本実施例では、ｐ基板１の裏面側からのプ
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、過剰キャリアが基板内深くに進入すること
を防止している。すなわち、ＳＩＴＨのオン時に、ｐ基
板１の深いところまで電流経路ができることは無くな
る。従って、オフ時に従来の素子のように深い所の電流
経路からキャリヤが掃き出されて、ターンオフ時間が長
くなることはない。この場合もキラー導入領域２０の厚
さはこの領域の存在を考慮した場合のキャリアの拡散長
以上あればよい。本実施例ではキラー導入領域２０はｎ
ドリフト層２直下の接合近傍に設けられているが、ｎド
リフト層２の厚さがドリフト領域長（カソード領域とア
ノード領域間の距離）に比較して小さい場合には、ｎド
リフト層２直下のｐｎ接合近傍の領域の伝導度変調を大
きくし、オン電圧の低減を図るためより深い部分にキラ
ー導入領域２０を設けることも可能である。
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、過剰キャリアが基板内深くに進入すること
を防止している。すなわち、ＳＩＴＨのオン時に、ｐ基
板１の深いところまで電流経路ができることは無くな
る。従って、オフ時に従来の素子のように深い所の電流
経路からキャリヤが掃き出されて、ターンオフ時間が長
くなることはない。この場合もキラー導入領域２０の厚
さはこの領域の存在を考慮した場合のキャリアの拡散長
以上あればよい。本実施例ではキラー導入領域２０はｎ
ドリフト層２直下の接合近傍に設けられているが、ｎド
リフト層２の厚さがドリフト領域長（カソード領域とア
ノード領域間の距離）に比較して小さい場合には、ｎド
リフト層２直下のｐｎ接合近傍の領域の伝導度変調を大
きくし、オン電圧の低減を図るためより深い部分にキラ
ー導入領域２０を設けることも可能である。
【００２８】以上ＩＧＢＴ、デュアルゲートＩＧＢＴ、
ＭＣＴ、デュアルゲートＭＣＴおよびＳＩＴＨに適用し
た例を示したが、この他にも、バイポーラモードで動作
するバイポーラトランジスタやサイリスタなどの全ての
横型バイポーラ素子に適用可能であり、スイッチング速
度を速め、損失を低減するのに有効であることはいうま
でもない。また、本実施例では、ｎチャネル型の素子に
ついて説明したが、ｐチャネル型の素子にも適用できる
ことは勿論である。
ＭＣＴ、デュアルゲートＭＣＴおよびＳＩＴＨに適用し
た例を示したが、この他にも、バイポーラモードで動作
するバイポーラトランジスタやサイリスタなどの全ての
横型バイポーラ素子に適用可能であり、スイッチング速
度を速め、損失を低減するのに有効であることはいうま
でもない。また、本実施例では、ｎチャネル型の素子に
ついて説明したが、ｐチャネル型の素子にも適用できる
ことは勿論である。
【００２９】図６に示すのは、通常のダイオードに適用
した本発明第六の実施例の断面図である。ｐ基板１の上
のｎドリフト層２の表面層の一部に、ｎドリフト層２の
表面からの不純物拡散によりｐ型のｐアノード領域２３
とｎ+ カソード領域２６が形成され、それぞれ第一主端
子Ｔ１に接続されたアノード電極２５、第二主端子Ｔ２
に接続されたカソード電極２４が設けられている。
した本発明第六の実施例の断面図である。ｐ基板１の上
のｎドリフト層２の表面層の一部に、ｎドリフト層２の
表面からの不純物拡散によりｐ型のｐアノード領域２３
とｎ+ カソード領域２６が形成され、それぞれ第一主端
子Ｔ１に接続されたアノード電極２５、第二主端子Ｔ２
に接続されたカソード電極２４が設けられている。
【００３０】主端子Ｔ１にＴ２に対して正の電圧を与え
れば、ｐアノード領域２３からｎドリフト層２に正孔が
注入されて、伝導度変調が起き、導通時のオン電圧を低
減出来る。正の電圧を取り去れば、電流は止まるが、更
に逆バイアスを印加した場合、蓄積されたキャリアのた
めに逆回復電流が流れる。本実施例では、ｐ基板１の裏
面側からのプロトン照射および熱処理により、ライフタ
イムキラーの多いキラー導入領域２０がｎドリフト層２
の直下に形成されており、過剰キャリアが基板内深くに
進入することを防止しているので、、ダイオードのオン
時に、ｐ基板１の深いところまで電流経路ができること
は無くなる。従って、オフ時に従来の素子のように深い
所の電流経路からキャリヤが掃き出されて、逆回復電流
が大きく流れることがない。従って、横型ダイオードに
おいてもオン電圧の低減と逆回復電流の減少とを両立さ
せるために本発明が適用できる。
れば、ｐアノード領域２３からｎドリフト層２に正孔が
注入されて、伝導度変調が起き、導通時のオン電圧を低
減出来る。正の電圧を取り去れば、電流は止まるが、更
に逆バイアスを印加した場合、蓄積されたキャリアのた
めに逆回復電流が流れる。本実施例では、ｐ基板１の裏
面側からのプロトン照射および熱処理により、ライフタ
イムキラーの多いキラー導入領域２０がｎドリフト層２
の直下に形成されており、過剰キャリアが基板内深くに
進入することを防止しているので、、ダイオードのオン
時に、ｐ基板１の深いところまで電流経路ができること
は無くなる。従って、オフ時に従来の素子のように深い
所の電流経路からキャリヤが掃き出されて、逆回復電流
が大きく流れることがない。従って、横型ダイオードに
おいてもオン電圧の低減と逆回復電流の減少とを両立さ
せるために本発明が適用できる。
【００３１】図７に示すのは、ＭＯＳＦＥＴに適用した
本発明第七の実施例の断面図である。ｐ基板１の上のｎ
ドリフト層２の表面層の一部に、ｎドリフト層２の表面
からの不純物拡散によりｐ型のｐベース領域５が、その
表面層の一部にｎソース領域２８が形成されている。ま
たｎドリフト層２の表面層の一部にｎドレイン領域２９
が形成され、それぞれ第一主端子Ｔ１に接続されたドレ
イン電極３１、第二主端子Ｔ２に接続されたソース電極
３０が設けられている。
本発明第七の実施例の断面図である。ｐ基板１の上のｎ
ドリフト層２の表面層の一部に、ｎドリフト層２の表面
からの不純物拡散によりｐ型のｐベース領域５が、その
表面層の一部にｎソース領域２８が形成されている。ま
たｎドリフト層２の表面層の一部にｎドレイン領域２９
が形成され、それぞれ第一主端子Ｔ１に接続されたドレ
イン電極３１、第二主端子Ｔ２に接続されたソース電極
３０が設けられている。
【００３２】主端子Ｔ１にＴ２に対して正の電圧を与え
て、ゲート端子Ｇにある値以上の正の電圧を与えれば、
ゲート電極９の直下のｐベース領域５の表面層に反転層
を生じ、その反転層を通じて、主端子Ｔ１にＴ２間が導
通する。この場合、電流は電子によるものだけであり、
伝導度変調は起きず、電流がｐ基板１におよぶことはな
い。しかし、ｐ基板１とｎドリフト層２間に寄生ダイオ
ードがあり、このダイオードを通じてｎドリフト層２に
正孔が注入されることがある。
て、ゲート端子Ｇにある値以上の正の電圧を与えれば、
ゲート電極９の直下のｐベース領域５の表面層に反転層
を生じ、その反転層を通じて、主端子Ｔ１にＴ２間が導
通する。この場合、電流は電子によるものだけであり、
伝導度変調は起きず、電流がｐ基板１におよぶことはな
い。しかし、ｐ基板１とｎドリフト層２間に寄生ダイオ
ードがあり、このダイオードを通じてｎドリフト層２に
正孔が注入されることがある。
【００３３】本実施例では、ｐ基板１の裏面側からのプ
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、ｎドリフト層２に近いｐ基板１内のキャリ
アライフタイムは短いため、ｐ基板１からの正孔の注入
を抑えることができる。このように、本発明はＭＯＳＦ
ＥＴにも適用でき、その寄生ダイオードの影響を抑制す
ることができる。
ロトン照射および熱処理により、ライフタイムキラーの
多いキラー導入領域２０がｎドリフト層２の直下に形成
されており、ｎドリフト層２に近いｐ基板１内のキャリ
アライフタイムは短いため、ｐ基板１からの正孔の注入
を抑えることができる。このように、本発明はＭＯＳＦ
ＥＴにも適用でき、その寄生ダイオードの影響を抑制す
ることができる。
【００３４】以上の例では、プロトンを照射したが、ヘ
リウムイオンの照射によっても同様の効果が得られる。
さらに、素子のスイッチング速度を向上させるためドリ
フト領域にも低いレベルのライフタイムキラーを導入し
たり、アノードショート型の素子にしたりするなどの通
常の高速化の手法と組み合わせることも可能である。な
お、従来プロトンやヘリウムイオン等によるライフタイ
ム制御を行った例はあるが、いずれも半導体結晶の両主
面に電極を有する縦型半導体装置に適用したものであっ
た（例えば秋山他；電気学会電子デバイス研究会資料Ｅ
ＤＤ−８９−４０、１９８９年１０月２５日）。
リウムイオンの照射によっても同様の効果が得られる。
さらに、素子のスイッチング速度を向上させるためドリ
フト領域にも低いレベルのライフタイムキラーを導入し
たり、アノードショート型の素子にしたりするなどの通
常の高速化の手法と組み合わせることも可能である。な
お、従来プロトンやヘリウムイオン等によるライフタイ
ム制御を行った例はあるが、いずれも半導体結晶の両主
面に電極を有する縦型半導体装置に適用したものであっ
た（例えば秋山他；電気学会電子デバイス研究会資料Ｅ
ＤＤ−８９−４０、１９８９年１０月２５日）。
【００３５】
【発明の効果】以上説明したように、本発明の横型半導
体装置は、プロトン照射等により半導体素子の形成され
る第二導電型半導体領域の下の第一導電型半導体領域の
キャリアライフタイムを短くすることによって、オン電
圧の低減に寄与せず、ターンオフ時間を長引かせるよう
な第一導電型半導体領域の深くに進入する過剰キャリア
を低減できるため、オン電圧の低減とスイッチング速度
の低減或いは遷移時間の短縮、逆回復電流の低減などを
両立することが可能となり、低損失の横型半導体装置を
得ることができる。
体装置は、プロトン照射等により半導体素子の形成され
る第二導電型半導体領域の下の第一導電型半導体領域の
キャリアライフタイムを短くすることによって、オン電
圧の低減に寄与せず、ターンオフ時間を長引かせるよう
な第一導電型半導体領域の深くに進入する過剰キャリア
を低減できるため、オン電圧の低減とスイッチング速度
の低減或いは遷移時間の短縮、逆回復電流の低減などを
両立することが可能となり、低損失の横型半導体装置を
得ることができる。
【図１】本発明の第一の実施例のＩＧＢＴの断面図
【図２】本発明の第二の実施例のデュアルゲートＩＧＢ
Ｔの素子断面図
Ｔの素子断面図
【図３】本発明の第三の実施例のＭＣＴの断面図
【図４】本発明の第四の実施例のデュアルゲートＭＣＴ
の素子断面図
の素子断面図
【図５】本発明の第五の実施例のＳＩＴＨの断面図
【図６】本発明の第六の実施例のダイオードの断面図
【図７】本発明の第七の実施例のＭＯＳＦＥＴの断面図
【図８】（ａ）は従来のＩＧＢＴの断面図とその内部で
の電流経路を説明するための図、（ｂ）はターンオフ時
の電子の移動とこれによる正孔の注入を説明するための
図
の電流経路を説明するための図、（ｂ）はターンオフ時
の電子の移動とこれによる正孔の注入を説明するための
図
１ ｐ基板 ２ ｎドリフト層又はｎドリフト領域 ３ ｐ+ 埋め込み領域 ４ ｐ+ アイソレーション ５ ｐベース領域 ６ ｎエミッタ領域 ７ ｐ+ コンタクト領域 ８ ゲート酸化膜 ９ ゲート電極 １０ エミッタ電極 １１ ｎ+ バッファ領域 １２ ｐコレクタ領域 １３ コレクタ電極 １４ ｐドレイン領域 １５ ｎ+ コンタクト領域 １６ ゲート酸化膜 １７ 第二ゲート電極 １８ フローティングコンタクト ２０ ライフタイムキラー導入領域 ２１ ｎベース領域 ２２ ｐカソード領域 ２３ ｐアノード領域 ２４ カソード電極 ２５ アノード電極 ２６ ｎカソード領域 ２７ ｎドレイン領域 ２８ ｎソース領域 ２９ ｎドレイン領域 ３０ ソース電極 ３１ ドレイン電極 ３２ 空乏層 ３３ 電子 ３４ 正孔
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/91 Ｊ Ｃ
Claims (5)
- 【請求項１】第一導電型半導体領域上の第二導電型半導
体領域に、その第二導電型半導体領域の表面に少なくと
も二つの主電極を有する半導体素子が形成され、それら
の主電極間に主電流が流れる半導体装置において、前記
第一導電型半導体領域の第二導電型半導体領域に近い部
分のキャリヤのライフタイムが、第二導電型半導体領域
よりも短いように、その部分に第二導電型半導体領域よ
り多いライフタイムキラーを有することを特徴とする横
型半導体装置。 - 【請求項２】キャリアのライフタイムが短い領域の幅
を、少なくとも電圧印加時に第一導電型半導体領域側に
空乏層が広がる部分とすることを特徴とする請求項１に
記載の横型半導体装置。 - 【請求項３】半導体素子がダイオード、トランジスタ、
サイリスタ、ＩＧＢＴ、ＳＩＴＨ、ＭＣＴ、デユアルゲ
ートＩＧＢＴ、デユアルゲートＭＣＴ或いはＭＯＳＦＥ
Ｔのいずれかであることを特徴とする請求項１または２
に記載の横型半導体装置。 - 【請求項４】第一導電型半導体領域上の第二導電型半導
体領域に、その第二導電型半導体領域の表面に少なくと
も二つの主電極を有する半導体素子が形成され、それら
の主電極間に主電流が流れる半導体装置の製造方法にお
いて、第一導電型半導体領域にプロトンまたはヘリウム
イオンを照射することを特徴とする横型半導体装置の製
造方法。 - 【請求項５】プロトンまたはヘリウムイオンの照射を、
電極の形成されない面側から行うことを特徴とする請求
項４に記載の横型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14703895A JP3519173B2 (ja) | 1995-06-14 | 1995-06-14 | 横型半導体装置およびその製造方法 |
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|---|---|---|---|
| JP14703895A JP3519173B2 (ja) | 1995-06-14 | 1995-06-14 | 横型半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08340101A true JPH08340101A (ja) | 1996-12-24 |
| JP3519173B2 JP3519173B2 (ja) | 2004-04-12 |
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ID=15421121
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|---|---|---|---|
| JP14703895A Expired - Fee Related JP3519173B2 (ja) | 1995-06-14 | 1995-06-14 | 横型半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3519173B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001523894A (ja) * | 1997-11-18 | 2001-11-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体モジュール |
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| JP2009194197A (ja) * | 2008-02-15 | 2009-08-27 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8564098B2 (en) | 2010-03-05 | 2013-10-22 | Infineon Technologies Austria Ag | Controlling the recombination rate in a bipolar semiconductor component |
| WO2015001302A1 (en) * | 2013-07-02 | 2015-01-08 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
| KR20150136046A (ko) * | 2013-03-25 | 2015-12-04 | 후지 덴키 가부시키가이샤 | 반도체 장치 |
| KR20170098316A (ko) * | 2015-01-05 | 2017-08-29 | 씨에스엠씨 테크놀로지스 에프에이비1 코., 엘티디. | 고전압 p 형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터 |
| JPWO2021106939A1 (ja) * | 2019-11-29 | 2021-06-03 | ||
| WO2022114740A1 (ko) * | 2020-11-24 | 2022-06-02 | 한국원자력연구원 | GaN계 전력 소자의 제조 방법 및 이에 따라 제조된 GaN계 전력 소자 |
-
1995
- 1995-06-14 JP JP14703895A patent/JP3519173B2/ja not_active Expired - Fee Related
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| JPWO2021106939A1 (ja) * | 2019-11-29 | 2021-06-03 | ||
| US12199191B2 (en) | 2019-11-29 | 2025-01-14 | Rohm Co., Ltd. | Semiconductor device |
| WO2022114740A1 (ko) * | 2020-11-24 | 2022-06-02 | 한국원자력연구원 | GaN계 전력 소자의 제조 방법 및 이에 따라 제조된 GaN계 전력 소자 |
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