JPH0834059B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0834059B2
JPH0834059B2 JP2231644A JP23164490A JPH0834059B2 JP H0834059 B2 JPH0834059 B2 JP H0834059B2 JP 2231644 A JP2231644 A JP 2231644A JP 23164490 A JP23164490 A JP 23164490A JP H0834059 B2 JPH0834059 B2 JP H0834059B2
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にスタティック
型メモリおよびリードオンリメモリのいずれとしても使
用することができる半導体記憶装置に関する。
［従来の技術］ 第16図は、従来の一般的なスタティックランダムアク
セスメモリ（以下、SRAMと呼ぶ）の構成を示すブロック
図である。
メモリセルアレイ1aには、複数のワード線WLおよび複
数のビット線対BL,▲▼が互いに交差するように配
置され、それらの交点にメモリセル2aが設けられてい
る。また、メモリセルアレイ1aには、電源線３により電
源電位Vccが供給され、接地線４により接地電位GND（0
V）が供給されている。
メモリセルアレイ1aに関連して行デコーダ５、列デコ
ーダ６および入出力回路８が設けられている。行デコー
ダ５は、アドレス入力線７を介して与えられるアドレス
信号ADのうち行アドレス信号をデコーダして複数のワー
ド線WLのうち１つを選択し、その選択されたワード線WL
に電源電位Vccに対応する“H"レベルの電圧を与える。
入出力回路８は、各ビット線対BL,▲▼に設けられ
た複数のスイッチ回路、およびデータ入出力線９と各ス
イッチ回路との間に設けられた１または複数のセンスア
ンプを含む。列デコーダ６は、アドレス入力線７を介し
て与えられるアドレス信号ADのうち列アドレス信号をデ
コーダして、入出力回路８内の複数のスイッチ回路のう
ち１つを選択し、その選択されたスイッチ回路を導通状
態にする。
このようにして、行デコーダ５および列デコーダ６に
より複数のメモリセル2aのうち１つが選択される。デー
タの書込時には、外部から与えられるデータＤがデータ
入出力線９および入出力回路８を介して選択されたメモ
リセル2aに書込まれる。データの読出時には、選択され
たメモリセル2aに記憶されるデータが入出力回路８およ
びデータ入出力線９を介して外部に読出される。
第17図は、第16図に示されるメモリセル2aの構成を示
す回路図である。
メモリセル2aは、ＰチャネルンMOSトランジスタ21,22
およびＮチャネルMOSトランジスタ23,24,25,26を含む。
トランジスタ21はノードN1とノードNAとの間に接続さ
れ、トランジスタ23はノードNAとノードN3との間に接続
されている。トランジスタ22はノードN2とノードNBとの
間に接続され、トランジスタ24はノードNBとノードN4と
の間に接続されている。トランジスタ21,23のゲートは
ノードNBに接続され、トランジスタ22.24のゲートはノ
ードNAに接続されている。ノードN1,N2は電源線３に接
続され、ノードN3,N4は接地線４に接続されている。ト
ランジスタ21,23が第１のインバータを構成し、トラン
ジスタ22,24が第２のインバータを構成する。ノードNA
およびNBには互いに相補な電位が与えられる。
トランジスタ25はビット線BLとノードNAとの間に接続
され、トランジスタ26はビット線▲▼とノードNBと
の間に接続されている。トランジスタ25,26のゲートは
ワード線WLに接続されている。第17図に示されるメモリ
セル2aはCMOS型メモリセルと呼ばれている。
次に、第17図のメモリセル2aの書込動作を説明する。
外部から与えられたデータがデータ入出力線９および
入出力回路８を介してビット線対BL,▲▼に与えら
れる。データ“1"の書込時にはビット線BLの電位が“H"
レベルになり、ビット線▲▼の電位が“L"レベルに
なる。行デコーダ５によりワード線WLが選択されると、
このワード線WLの電位が“H"レベルに立上がる。それに
より、トランジスタ25,26がオンする。その結果、ノー
ドNAの電位が“H"レベルとなり、ノードNBの電位が“L"
レベルとなる。そのため、トランジスタ24がオンし、ト
ランジスタ22がオフする。また、トランジスタ21がオン
し、トランジスタ23がオフする。したがって、ノードNA
の電位がトランジスタ21を介して電源電位にプルアップ
され、ノードNBの電位がトランジスタ24を介して接地電
位にプルダウンされる。このようにして、メモリセル2a
にデータ“1"が保持される。
データ“0"の書込時には、上記とは逆の動作が行なわ
れる。
次に、第17図に示されるメモリセル2aの書込動作を説
明する。
まず、行デコーダ５によりワード線WLが選択される
と、そのワード線WLの電位が“H"レベルに立上がる。そ
れにより、トランジスタ25,26がオンし、ノードNAおよ
びNBに保持された電位がそれぞれビット線BLおよび▲
▼に伝達される。メモリセル2aにデータ“1"が記憶さ
れている場合には、ビット線BLの電位が“H"レベルにな
り、ビット線▲▼の電位が“L"レベルになる。逆
に、メモリセル2aにデータ“0"が記憶されている場合に
は、ビット線BLの電位が“L"レベルになり、ビット線▲
▼の電位が“H"レベルになる。
このようにしてビット線対BL,▲▼に読出された
データは、入出力回路８およびデータ入出力線９を介し
て外部に出力される。
このように、第17図のメモリセル2aはスタティック型
メモリセルとして動作する。そのため、第16図のSRAMで
は、ダイナミックランダムアクセスメモリ（DRAM）のよ
うに定期的に各メモリセルをリフレッシュしなくても、
電源線３に電源電圧Vccが与えられている限り、各メモ
リセル2aはスタティックにデータを記憶することができ
る。
しかしながら、上記の従来のSRAMでは、電源線３への
電源電位Vccの供給が停止されると、各メモリセル2aに
記憶されたデータが消失してしまう。すなわち、従来の
SRAMでは、リードオンリメモリ（以下、ROMと呼ぶ）の
ように固定的にデータを記憶することができない。近年
のシステムの多様化に伴ない、半導体記憶装置にも多機
能化が求められており、SRAMおよびROMの両方の機能を
有するような半導体記憶装置の実現が強く要望されてい
る。
そこで、本願の発明者らにより、SRAMおよびROMの両
方の機能を有する半導体記憶装置が開発された。
第18図は、SRAMおよびROMの両方の機能を有する従来
の半導体記憶装置の構成を示すブロック図である。この
半導体記憶装置は、特願昭62−290401号および米国特許
出願第526,138号に開示されている。
メモリセルアレイ1bには、複数のワード線WLおよび複
数のビット線対BL,▲▼が互いに交差するように配
置されており、それらの交点にメモリセル2bが設けられ
ている。メモリセルアレイ1bには、第１の電源線31を介
して第１の電位Vcc1が供給され、第２の電源線32を介し
て第２の電位Vcc2が供給され、接地線４を介して接地電
位GNDが供給される。他の部分の構成は、第16図の半導
体記憶装置の構成と同様である。
第19図は、第18図に示されるメモリセル2bの構成を示
す回路図である。
メモリセル2bにおいては、第17図のメモリセル2aにお
けるトランジスタ21,22の代わりに高抵抗負荷素子21a,2
2aが設けられている。高抵抗負荷素子21aは、ノードN1
とノードNAとの間に接続され、高抵抗負荷素子22aはノ
ードN2とノードNBとの間に接続されている。ノードN1は
第１の電源線31に接続され、ノードN2は第２の電源線32
に接続されている。このメモリセル2bは、高抵抗負荷型
メモリセルと呼ばれている。
次に、第19図に示されるメモリセル2bの動作を説明す
る。
まず、電位Vcc1およびVcc2を電源電位Vccに設定する
と、メモリセル2bは、第17図のメモリセル2aと同様に通
常のスタティック型メモリセルとして動作する。
次に、電位Vcc1を電源電位Vccに設定し、電位Vcc2を
接位電位に設定すると、ノードN2,NBの電位は“L"レベ
ルとなる。そのため、トランジスタ23はオフする。した
がって、ノードNAの電位は電源電位Vccにプルアップさ
れる。それにより、トランジスタ24はオンする。その結
果、ノードNBの電位は接地電位にプルダウンされる。す
なわち、このメモリセル2bはデータ“1"を固定的に記憶
することになる。この場合、メモリセル2bはデータ“1"
を記憶するROMセルとして動作する。
逆に、電位Vcc1が接地電位に設定され、電位Vcc2が電
源電位Vccに設定されると、メモリセル2bは上記の動作
と逆の動作を行なう。すなわち、このメモリセル2bはデ
ータ“0"を固定的に記憶する。この場合、メモリセル2b
はデータ“0"を記憶するROMセルとして動作する。
電位Vcc1およびVcc2が接地電位GNDに設定されると、
ノードNA,NBの電位がいずれも“L"レベルとなる。した
がって、メモリセル2bに記憶されるデータを特定するこ
とができない。
［発明が解決しようとする課題］ 上記のように、第18図および第19図に示される半導体
記憶装置によると、第１および第２の電源線31,32に与
える電位に従って、半導体記憶装置をSRAMおよびROMの
いずれとしても使用することができる。
しかし、通常は、２つの電源線31,32のいずれか一方
を、半導体記憶装置の全体に電源電位Vccを供給するた
めに用いる。第１の電源線31を半導体記憶装置の全体に
電源電位Vccを与えるために用いた場合には、ユーザは
第２の電源線32に与える電位Vcc2を電源電位Vccまたは
接地電位GNDに設定することにより、その半導体記憶装
置をSRAMまたはROMとして使用することができる。
この場合、電位Vcc2を電源電位Vccに設定すると、メ
モリセル2bはスタティック型メモリセルとして動作す
る。また、電位vcc2を接地電位GNDに設定すると、メモ
リセル2bはデータ“1"を記憶するROMセルとして動作す
る。しかしながら、この場合、メモリセル2bをデータ
“0"を記憶するROMセルとして用いることはできない。
このように、ユーザは、メモリセル2bを任意のデータ
を記憶するROMとして使用することが困難である。
そこで、この発明の目的は、SRAMとしても使用するこ
とができ、かつ、任意のデータを記憶するROM（２面RO
M）としても使用することができる半導体記憶装置を提
供することである。
［課題を解決するための手段］ この発明に係る半導体記憶装置は、第１の電位を受け
る第１の電位線、第２の電位を受ける第２の電位線、第
１の電位または第２の電位を選択的に受ける第３の電位
線、第１の電位または第２の電位を選択的に受ける第４
の電位線および少なくとも１つのメモリセルを備える。
メモリセルは、互いに相補な電位が与えられる第１お
よび第２のノード、第１および第３の電位線のいずれか
一方と第１のノードとの間に接続された第１をプルアッ
プ／プルダウン、第１および第３の電位線のいずれか一
方と第２のノードとの間に接続された第２のプルアップ
／プルダウン手段、第２および第４の電位線のいずれか
一方と第１のノードとの間に接続された第３のプルアッ
プ／プルダウン手段、および第２および第４の電位線の
いずれか一方と第２のノードとの間に接続された第４の
プルアップ／プルダウン手段を含む。
［作用］ この発明に係る半導体記憶装置においては、製造時に
第１および第２のプルアップ／プルダウン手段が第１の
電位線に接続されるかあるいは第３の電位線に接続され
るかおよび第３および第４のプルアップ／プルダウン手
段が第２の電位線に接続されるかあるいは第４の電位線
に接続されるかによって、複数のタイプのメモリセルが
得られる。
また、使用時の第３の電位線に第１の電位が与えられ
るかあるいは第２の電位が与えられるかおよび第４の電
位線に第１の電位が与えられるかあるいは第２の電位が
与えられるかによって、メモリセルがスタティック型メ
モリセルあるいは任意のデータを固定的に記憶するリー
ドオンリメモリセルとして動作する。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
第１図は、この発明の一実施例による半導体記憶装置
の全体の構成を示すブロック図である。
メモリセルアレイ１には、複数のワード線WLおよび複
数のビット線対BL,▲▼が互いに交差するように配
置され、それらの交点にメモリセル２が設けられてい
る。メモリセル１には、第１および第２の電源線V1,V2
および第１および第２の接地線G1,G2が接続されてい
る。第１の電源線V1には電源電位Vccが与えられ、第２
の電源線V2にはユーザにより電源電位Vccまたは接地電
位GND（0V）が選択的に与えられる。第１の接地線G1に
は接地電位GNDが与えられ、第２の接地線G2にはユーザ
により接地電位GNDまたは電源電位Vccが選択的に与えら
れる。
第２図に示されるように、第１および第２の電源線V
1,V2および第１および第２の接地線G1,G2は各列のメモ
リセル２を縦断するように配置されている。
第１の電源線V1および第１の接地線G1は、半導体記憶
装置の全体にそれぞれ電源電位Vccおよび接地電位GNDを
供給するために用いられる。また、第２の電源線V2およ
び第２の接地線G2は各メモリセル２の状態を選択するた
めに用いられる。第１の電源線V1が第１の電位線に相当
し、第２の電源線V2が第３の電位線に相当し、第１の接
地線G1が第２の電位線に相当し、第２の接地線G2が第４
の電位線に相当する。
第３図は、第１図および第２図に示されるメモリセル
２の構成を示す回路図である。
メモリセル２は、第17図に示されるメモリセル2aと同
様に、ＰチャネルMOSトランジスタ21,22およびＮチャネ
ルMOSトランジスタ23,24,25,26を含む。このメモリセル
２も、CMOS型メモリセルである。
トランジスタ21が第１のプルアップ／プルダウン手段
に相当し、トランジスタ22が第２のプルアップ／プルダ
ウン手段に相当する。トランジスタ23が第３のプルアッ
プ／プルダウン手段に相当し、トランジスタ24が第４の
プルアップ／プルダウン手段に相当する。
ノードN1,N2の各々は、製造時に、プログラム部27に
おいて第１および第２の電圧線V1,V2のいずれか一方に
接続される。また、ノードN3,N4の各々は、製造時に、
プログラム部28において第１および第２の接地線G1,G2
のいずれか一方に接続される。たとえば、コンタクトの
有無、スルーホールの有無、拡散領域の有無等によりノ
ードN1〜N4の接続を変えることができる。
この接続方法（プログラム）によりメモリセル２のタ
イプが、後述するA,B,CおよびＤタイプのいずれかに決
定される。
ここで、ノードN1,N2の少なくとも一方は第１の電源
線V1に接続されている必要がある。また、ノードN3,N4
のうち少なくとも一方は第１の接地線G1に接続されてい
る必要がある。
次に、メモリセル２の動作を第８図を参照しながらA,
B,CおよびＤタイプに分けて説明する。第４図はＡタイ
プのメモリセルの接続状態を示す図であり、第5A図およ
び第5B図はＢタイプのメモリセルの接続状態を示す図で
ある。第6A図および第6B図はＣタイプのメモリセルの接
続状態を示す図であり、第7A図、第7B図、第7C図および
第7D図はＤタイプのメモリセルの接続状態を示す図であ
る。
（１） Ａタイプ 第４図に示すように、ノードN1,N2の両方が第１の電
源線V1に接続され、ノードN3,N4の両方が第１の接地線G
1に接続されている。
そのため、第２の電源線V2および第２の接地線G2にい
ずれの電位が与えられても、このメモリセルの状態には
影響がない。したがって、Ａタイプのメモリセルは、第
２の電源線V2および第２の接地線G2の状態に関係なく、
読出および書込可能なスタティック型メモリセルとして
動作する。以後、このようなメモリセルをRAMセルと呼
ぶ。
（２） Ｂタイプ 第5A図および第5B図に示されるように、ノードN1,N2
の両方が第１の電源線V1に接続され、ノードN3,N4の各
々は第１の接地線G1または第２の接地線G2に接続されて
いる。
第２の接地線G2に“L"レベルの電位（接地電位GND）
が与えられると（ケース1,3）、このメモリセルはRAMセ
ルとなる。
第２の接地線G2に“H"レベルの電位（電源電位Vcc）
が与えられると（ケース2,4）、このメモリセルは第１
のROMセルとなる。
ここで、ケース2,4の場合における第5A図のメモリセ
ルの動作を説明する。
ワード線WLの電位が“L"レベルの状態でメモリセルが
データ“1"を記憶していると仮定する。この場合、ノー
ドNAの電位は“H"レベル、ノードNBの電位は“L"レベル
である。
この状態で第２の接地線G2に“H"レベルの電位を与え
ると、ノードNBの電位は、トランジスタ24がオンしてい
るため強制的に“H"レベルにプルアップされる。このた
め、トランジスタ21,23のゲートの電位も同様に強制的
に“H"レベルにプルアップされる。その結果、トランジ
スタ21がオフし、トランジスタ23がオンする。それによ
り、ノードNAの電位が“L"レベルにプルダウンされる。
そのため、トランジスタ22のゲートの電位が“L"レベル
になり、トランジスタ22がオンする。結果として、この
メモリセルは、データ“0"を記憶した状態で安定する。
一方、ワード線WLの電位が“L"レベルの状態でメモリ
セルがデータ“0"を記憶していると仮定する。この場
合、ノードNAの電位は“L"レベル、ノードNBの電位は
“H"レベルである。
この状態で、第２の接地線G2に“H"レベルの電位が与
えられる。この場合、トランジスタ24はオフしているの
で、ノードN4の電位はノードNBに影響を与えない。した
がって、このメモリセルはデータ“0"を記憶したままで
ある。
上記のように、第２の接地線G2に電源電位Vccを与え
ると、第5A図のメモリセルは、データ“0"を固定的に記
憶する第１のROMセルとなる。
同様に、第２の接地点G2に電源電位Vccを与えると、
第5B図のメモリセルはデータ“1"を固定的に記憶する第
１のROMセルとなる。
（３） Ｃタイプ 第6A図および第6B図に示されるように、ノードN1,N2
の各々は第１の電源線V1または第２の電源線V2に接続さ
れ、ノードN3,N4の両方が第１の接地線G1に接続されて
いる。
第２の電源線V2に“H"レベルの電位が与えられると
（ケース1,2）、このメモリセルはRAMセルとなる。
第２の電源線V2に“L"レベルの電位が与えられると
（ケース3,4）、このメモリセルは第２のROMセルとな
る。
ここで、ケース3,4の場合における第6A図のメモリセ
ルの動作を説明する。
ワード線WLの電位が“L"レベルの状態で、メモリセル
がデータ“0"を記憶していると仮定する。この場合、ノ
ードNAの電位は“L"レベル、ノードNBの電位は“H"レベ
ルである。
この状態で、第２の電源線V2に“L"レベルの電位を与
えると、ノードNBの電位は、トランジスタ22がオンして
いるので強制的に“L"レベルにプルダウンされる。その
ため、トランジスタ21,23のゲートの電位も同様に強制
的に“L"レベルにプルダウンされる。その結果、トラン
ジスタ21がオンし、トランジスタ23がオフする。そのた
め、ノードNAの電位が“H"レベルにプルアップされる。
したがって、トランジスタ24のゲートの電位が“H"レベ
ルとなり、トランジスタ24がオンする。結果として、こ
のメモリセルは、データ“1"を記憶した状態で安定す
る。
一方、ワード線WLの電位が“L"レベルの状態でメモリ
セルがデータ“1"を記憶していると仮定する。この場
合、ノードNAの電位は“H"レベルであり、ノードNBの電
位は“L"レベルである。
この状態で、第２の電源線V2に“L"レベルの電位が与
えられる。この場合、トランジスタ22はオフしているの
で、ノードN2の電位は、ノードNBに影響を与えない。し
たがって、このメモリセルはデータ“1"を記憶したまま
である。
上記のように、第２の電源線V2に接地電位GNDを与え
ると、第6A図のメモリセルはデータ“1"を固定的に記憶
する第２のROMセルとなる。
同様に、第２の電源線V2に接地電位GNDを与えると、
第6B図のメモリセルはデータ“0"を固定的に記憶する第
２のROMセルとなる。
（４） Ｄタイプ 第7A図〜第7D図に示されるように、ノードN1,N2の各
々は第１の電源線V1または第２の電源線V2に接続され、
ノードN3,N4の各々は第１の接地線G1または第２の接地
線G2に接続されている。
第２の電源線V2に“H"レベルの電位が与えられかつ第
２の接地線G2に“L"レベルの電位が与えられると（ケー
ス１）、このメモリセルはRAMセルとなる。
第２の電源線V2および第２の接地線G2にともに“H"レ
ベルの電位が与えられると（ケース２）、このメモリセ
ルは第１のROMセルとなる。この場合、第7A図および第7
C図のメモリセルの動作は、第5A図に示されるＢタイプ
のメモリセルの動作と同様である。また、第7B図および
第7D図のメモリセルの動作は、第5B図に示されるＢタイ
プのメモリセルの動作と同様である。
第２の電源線V2および第２の接地線G2の両方に“L"レ
ベルの電位が与えられると（ケース３）、このメモリセ
ルは第２のRAMセルとして動作する。この場合、第7A図
および第7B図のメモリセルの動作を、第6B図に示される
Ｃタイプのメモリセルの動作と同様である。また、第7C
図および第7D図のメモリセルの動作は、第6A図に示され
るＣタイプのメモリセルの動作と同様である。
第２の電源線V2に“L"レベルの電位が与えられかつ第
２の接地線G2に“H"レベルの電位が与えられと（ケース
４）、メモリセルの動作は確定しない。
第9A図は、A,B,CおよびＤタイプのメモリセルを用い
てメモリセルアレイ１を構成した場合の例を示す図であ
る。
メモリセルアレイ１の左上部の領域ＡにはＡタイプの
メモリセルが配置され、右上部の領域ＢにはＢタイプの
メモリセルが配置され、左下部の領域Ｃにはタイプのメ
モリセルが配置され、右下部の領域ＤにはＤタイプのメ
モリセルが配置される。
第9B図に、ケース１〜４における第9A図のメモリセル
アレイ１の状態が示される。
第２の電源線V2に“H"レベルの電位が与えられかつ第
２の接地線G2に“L"レベルの電位が与えられると（ケー
ス１）、領域A,B,C,DのすべてのメモリセルがRAMセルと
なる。したがって、メモリセルアレイ１の全面がSRAMア
レイとなる。
第２の電源線V2および第２の接地線G2の両方に“H"レ
ベルの電位が与えられると（ケース２）、領域A,Cのメ
モリセルがRAMセルとなり、領域B,Dのメモリセルが第１
のROMセルとなる。したがって、メモリセルアレイ１の
左半分の領域がSRAMアレイとなり、右半分の領域が第１
のROMアレイとなる。
第２の電源線V2および第２の接地線G2の両方に“L"レ
ベルの電位が与えられると（ケース３）、領域A,Bのメ
モリセルはRAMセルとなり、領域C,Dのメモリセルは第２
のROMセルとなる。したがって、メモリセルアレイ１の
上半分の領域がSRAMアレイとなり、下半分の領域が第２
のROMアレイとなる。
第２の電源線V2に“L"レベルの電位が与えられかつ第
２の接地線G2に“H"レベルの電位が与えられると（ケー
ス４）、領域ＡのメモリセルがRAMセルとなり、領域Ｂ
のメモリセルが第１のROMセルとなり、領域Ｃのメモリ
セルが第２のROMセルとなる。領域Ｄのメモリセルは、R
OMとしての動作が保証されない。すなわち、領域Ｄのメ
モリセルは、第１のROMとしても第２のROMとしても機能
しない。
結果として、メモリセルアレイ１の左上部の領域はRA
Mアレイとなり、右上部の領域は第１のROMアレイとな
り、左下部の領域は第２のROMアレイとなる。
このように、ユーザが第２の電源線V2および第２の接
地線G2に“H"レベルの電位または“L"レベルの電位を与
えることにより、メモリセルアレイ１の各領域をSRAMま
たはROMに任意に設定することができる。
第10図はこの発明の他の実施例によるメモリセルの構
成を示す回路図である。
第10図のメモリセルは高抵抗負荷型メモリセルであ
る。第10図のメモリセルにおいては、第３図のメモリセ
ルにおけるトランジスタ21,22の代わりに高抵抗素子21
a,22aがそれぞれ接続されている。高抵抗素子21a,22aは
たとえば高抵抗ポリシリコンにより形成される。
第11図は、この発明のさらに他の実施例によるメモリ
セルの構成を示す回路図である。
第11図のメモリセルはデプレッション負荷型メモリセ
ルと呼ばれる。第11図のメモリセルにおいては、第３図
のメモリセルにおけるトランジスタ21,22の代わりに、
デプレッション型ＮチャネルMOSトランジスタ21b,22bが
それぞれ接続されている。トランジスタ21bのゲートは
ノードNAに接続され、トランジスタ22bのゲートはノー
ドNBに接続されている。
第12図は、この発明のさらに他の実施例によるメモリ
セルの構成を示す回路図である 第12図のメモリセルは、エンハンスメント負荷型メモ
リセルと呼ばれる。第12図のメモリセルは、第11図のメ
モリセルにおけるデプレッション型チャネルMOSトラン
ジスタ21b,22bの代わりに、エンハンスメント型Ｎチャ
ネルMOSトランジスタ21c,22cがそれぞれ接続されてい
る。トランジスタ21cのゲートはノードN1に接続され、
トランジスタ22cのゲートはノードN2に接続されてい
る。
第13図は、この発明のさらに他の実施例によるメモリ
セルの構成を示す回路図である。
第13図のメモリセルは、TFT負荷型メモリセルと呼ば
れる。第13図のメモリセルにおいては、第３図のメモリ
セルにおけるトランジスタ21,22の代わりに、TFT（Thin
Film Transistor）型ＰチャネルMOSトランジスタ21
d,22dがそれぞれ接続されている。
第10図〜第13図の実施例も、第３図の実施例と同様の
効果を奏する。
第14図および第15図はこの発明の半導体記憶装置の応
用例を示す図である。
第14図は、この発明の半導体記憶装置をディジタルフ
ィルタ101に適用した例を示す。ディジタルフィルタ101
は、メモリ102およびロジック回路103を含む。メモリ10
2としてこの発明の半導体記憶装置を用いることができ
る。
メーカは、この発明の半導体記憶装置をROMとして動
作させることによりメモリ102に固定的にフィルタ係数
を記憶させることができる。一方、ユーザは、この発明
の半導体記憶装置をRAMとして動作させることにより、
メモリ102に記憶されたフィルタ係数を任意に変更する
ことができる。たとえば、メモリ102の領域102aにフィ
ルタ係数の上位ビットが記憶され、領域102bにフィルタ
係数の下位ビットが記憶される。この場合、ユーザは、
領域102bに記憶されるフィルタ係数の下位ビットのみを
変更することも可能である。
第15図はこの発明の半導体記憶装置をマイクロプロセ
ッサ104に適用した場合の例を示す図である。マイクロ
プロセッサ104は、CPU105およびプログラムメモリ106を
含む。プログラムメモリ106としてこの発明の半導体記
憶装置が用いられる。
プログラムメモリ106の領域106aにはCPU105の動作の
ためのプログラムが記憶される。メーカは、プログラム
メモリ106の領域106bをテストプログラムを記憶するROM
として用いることができる。一方、ユーザは、その領域
106bをRAMとして用いることができる。
また、メーカは、領域106bを特定のアプリケーション
プログラムを記憶するROMとして用いることもできる。
その場合においても、ユーザは、領域106bをRAMとして
使用することもできる。
なお、この発明の半導体記憶装置は上記の例に限ら
ず、種々の用途に用いることが可能である。
［発明の効果］ 以上のようにこの発明によれば、第３の電位線および
第４の電位線の各々に第１の電位または第２の電位を選
択的に与えることにより、半導体記憶装置をSRAMまたは
任意のデータを固定的に記憶する２面ROMとして使用す
ることができる。したがって、応用範囲の広い半導体記
憶装置が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体記憶装置の全
体の構成を示すブロック図である。第２図は第１図の半
導体記憶装置のメモリセルアレイの構成を示す図であ
る。第３図は第１の半導体記憶装置に含まれるメモリセ
ルの構成を示す回路図である。第４図はＡタイプのメモ
リセルの接続状態を示す図である。第5A図および第5B図
はＢタイプのメモリセルの接続状態を示す図である。第
6A図および第6B図はＣタイプのメモリセルの接続状態を
示す図である。第7A図、第7B図、第7C図および第7D図は
Ｄタイプのメモリセルの接続状態を示す図である。第８
図は各タイプのメモリセルの動作を説明するための図で
ある。第9A図は４つのタイプのメモリセルを用いたメモ
リセルアレイの構成の一例を示す図である。第9B図は第
9A図のメモリセルアレイの動作を説明するための図であ
る。第10図はこの発明の他の実施例によるメモリセルの
構成を示す回路図である。第11図はこの発明のさらに他
の実施例によるメモリセルの構成を示す回路図である。
第12図はこの発明のさらに他の実施例によるメモリセル
の構成を示す回路図である。第13図はこの発明のさらに
他の実施例によるメモリセルの構成を示す回路図であ
る。第14図はこの発明の半導体記憶装置がディジタルフ
ィルタに適用された例を示す図である。第15図はこの発
明の半導体記憶装置がマイクロプロセッサに適用された
場合の例を示す図である。第16図は従来の半導体記憶装
置の一例を示すブロック図である。第17図は第16図の半
導体記憶装置に含まれるメモリセルの構成を示す回路図
である。第18図は従来の半導体記憶装置の他の例を示す
ブロック図である。第19図は第18図の半導体記憶装置に
含まれるメモリセルの構成を示す回路図である。 図において、１はメモリセルアレイ、２はメモリセル、
V1は第１の電源線、V2は第２の電源線、G1は第１の接地
線、G2は第２の接地線、21,22はＰチャネルMOSトランジ
スタ、23,24,25,26はＮチャネルMOSトランジスタ、NA,N
B,N1,N2,N3,N4はノードである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−97121（ＪＰ，Ａ) 特開 平２−218093（ＪＰ，Ａ) 特開 平１−130395（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１の電位を受ける第１の電位線、 第２の電位を受ける第２の電位線、 第１の電位または第２の電位を選択的に受ける第３の電
    位線、 第１の電位または第２の電位を選択的に受ける第４の電
    位線、および 少なくとも１つのメモリセルを備え、 前記メモリセルは、 互いに相補な電位が与えられる第１および第２のノー
    ド、 前記第１および第３の電位線のいずれか一方と前記第１
    のノードとの間に接続された第１のプルアップ／プルダ
    ウン手段、 前記第１および第３の電位線のいずれか一方と前記第２
    のノードとの間に接続された第２のプルアップ／プルダ
    ウン手段、 前記第２および第４の電位線のいずれか一方と前記第１
    のノードとの間に接続された第３のプルアップ／プルダ
    ウン手段、ならびに 前記第２および第４の電位線のいずれか一方と前記第２
    のノードとの間に接続された第４のプルアップ／プルダ
    ウン手段を含む、半導体記憶装置。
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