JPH08340669A - スイッチングレギュレータ回路およびこれを実装した半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 誤差増幅器の自己消費電流を下げ、さらに貫
通電流を低減して負荷電流が少ない時の効率を大幅に向
上でき、また電源ノイズに対するノイズマージンの向上
が可能なスイッチングレギュレータ回路、さらにこれを
実装して低消費電力化、耐ノイズ化が実現できる半導体
集積回路装置を提供する。 【構成】 昇圧チョッパ型のスイッチングレギュレータ
回路であって、充放電用のコイル１、基準電圧２と比較
するための誤差増幅器３、各種信号を発生する発振回路
４、出力ラッチ用のＤ型フリップフロップ回路５、論理
積動作によるゲート回路６、スイッチング制御のための
ＭＯＳトランジスタ７などから構成され、誤差増幅器３
の動作が発振回路４からの動作制御信号により確定モー
ド以外は低電流モードに移行され、さらに誤差増幅器３
の出力がＤ型フリップフロップ回路５によりデジタル的
な信号とされて以降の回路要素が動作される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチングレギュレ
ータ回路技術に関し、特に単体またはマイクロプロセッ
サ、マイクロコンピュータなどの半導体集積回路装置に
内蔵した場合においても、スイッチングレギュレータ回
路の動作モードを制御して最適状態にて動作させること
が可能なスイッチングレギュレータ回路およびこれを実
装した半導体集積回路装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、スイッチングレギュレータ回路としては、図８に
示すような昇圧チョッパ型のスイッチングレギュレータ
回路などが考えられる。このスイッチングレギュレータ
回路においては、入力端子１２から入力電圧を印加し、
コイル１とダイオード８を通して出力端子１３から出力
電圧を得る。この出力電圧は誤差増幅器３に入力され、
基準電圧２と比較してゲート回路６に入力し、出力端子
１３の電圧が一定になるように発振回路４のクロック信
号に同期させてＭＯＳトランジスタ７をスイッチング制
御する。これにより、所定の電圧値の出力電圧が出力さ
れるようになっている。

【０００３】

【発明が解決しようとする課題】ところが、前記のよう
なスイッチングレギュレータ回路においては、次のよう
な問題点が考えられる。たとえば、スイッチングレギュ
レータ回路の出力電圧により駆動される負荷回路が軽負
荷の状態では、誤差増幅器に要求される応答時間は高速
である必要はなく、低速でもよい。しかし、前記スイッ
チングレギュレータ回路では、負荷回路の状態に応じて
誤差増幅器の動作速度を変えることがなされておらず、
常に高速動作と同じ電流が誤差増幅器に流れている。そ
の結果として、多大な消費電流を浪費しているものと考
えられる。

【０００４】また、前記スイッチングレギュレータ回路
では、誤差増幅器、ゲート回路などに対してアナログ的
な信号が入出力して動作されるために、貫通電流が問題
となる。たとえば、図８におけるゲート回路６をＣＭＯ
Ｓ・ＮＡＮＤゲートとその出力を受けるようにしたイン
バータによって構成することを考えた場合、このＣＭＯ
Ｓ・ＮＡＮＤゲートとしては図９のようなものが考えら
れる。図９のＣＭＯＳ・ＮＡＮＤゲートについて考える
と、“１”電位レベルのクロック信号と、誤差増幅器か
らの緩やかな出力波形信号とが入力される場合に、誤差
増幅器からの出力信号の中間電位レベルの範囲でＰＭＯ
Ｓトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ
１）がともにＯＮ状態となり、ゲート回路に発生する貫
通電流によっても消費電流が浪費しているものと考えら
れる。

【０００５】さらに、前記スイッチングレギュレータ回
路においては、回路の原理上、発生した出力電圧にはス
パイク性の電源ノイズが発生する。そのために、スイッ
チングレギュレータ回路の出力電圧により駆動される負
荷回路のノイズマージンを考慮する必要があると考えら
れる。

【０００６】そこで、本発明の目的は、低消費電力のス
イッチングレギュレータ回路およびそれを有する半導体
集積回路装置を提供することにある。

【０００７】また、本発明の他の目的は、ノイズマージ
ンを向上させることができるスイッチングレギュレータ
回路を実装した半導体集積回路装置を提供することにあ
る。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】消費電流の浪費への対策として、本発明の
スイッチングレギュレータ回路においては、スイッチン
グレギュレータ回路の消費電力の大きな比率を占める誤
差増幅器の消費電力を低減するために、それ自身の消費
電流を下げ、さらに貫通電流を低減して、負荷電流が少
ない時の効率を大幅に向上させられる。

【００１１】また、電源ノイズの発生への対策として、
負荷回路の動作タイミングとスイッチングレギュレータ
回路の動作タイミングとをずらし、さらにボンディング
を工夫することにより、電源ノイズに対するノイズマー
ジンの向上を図る。

【００１２】さらに具体的に述べるならば、本発明のス
イッチングレギュレータ回路は、消費電流の浪費を考慮
して、スイッチング素子によるスイッチング動作に同期
させて誤差増幅器の動作モードを制御する制御手段を有
するものである。前記制御手段として、誤差増幅器の動
作モードを制御するための動作制御信号を発生する発生
手段を内蔵し、また前記誤差増幅器の動作モードとし
て、誤差増幅器の応答に必要な確定モードと、誤差増幅
器の停止または低電流モードとを有するようにしたもの
である。

【００１３】さらに、消費電流の浪費を考慮して、前記
誤差増幅器の出力に次のサイクルの動作を決定する保持
手段を付加し、保持手段により保持手段以降の回路要素
の動作をデジタル的に制御したり、前記スイッチングレ
ギュレータ回路の出力電圧が所定の電圧値に達した時点
でスイッチング動作を停止させるようにしたものであ
る。

【００１４】また、前記誤差増幅器の動作モードを制御
するための動作制御信号をスイッチングレギュレータ回
路の外部負荷回路から入力し、消費電流の浪費を考慮し
て、誤差増幅器の動作モードを外部負荷回路の高速動作
または低速動作に応じて誤差増幅器に供給する電流を制
御したり、さらに前記外部負荷回路が低速動作の場合に
スイッチング動作サイクルを小さくするように制御する
ものである。

【００１５】さらに、スイッチングレギュレータ回路の
電源ノイズの発生を考慮して、前記スイッチングレギュ
レータ回路の動作タイミングと、スイッチングレギュレ
ータ回路に同期して駆動される外部負荷回路の動作タイ
ミングとをずらすようにしたものである。

【００１６】また、本発明の半導体集積回路装置は、消
費電流を低減して、かつノイズマージンが確保できる半
導体集積回路装置を得るために、前記スイッチングレギ
ュレータ回路を集積回路化して基板上に実装し、単体の
パッケージ構造としたり、前記スイッチングレギュレー
タ回路の他に、スイッチングレギュレータ回路から出力
された出力電圧により駆動される負荷回路としての集積
回路を同一の基板上に実装するものである。

【００１７】前記半導体集積回路装置において、さらに
電源ノイズの発生を考慮して、前記スイッチングレギュ
レータ回路の動作タイミングと負荷回路としての集積回
路の動作タイミングとをずらしたり、スイッチングレギ
ュレータ回路の出力パッドと、集積回路の電圧入力パッ
ドとを分割して外部接続用リードに接続したり、さらに
外部接続用リードからコンデンサを介して接地電位に１
点接続して接続配線長を短くするようにしたものであ
る。

【００１８】

【作用】前記したスイッチングレギュレータ回路によれ
ば、誤差増幅器の動作モードを制御するための動作制御
信号を発生手段から発生し、この動作制御信号を誤差増
幅器に入力することにより、誤差増幅器の動作を応答に
必要な確定モード以外は停止または低電流モードに移行
させて、回路の消費電力の大きな比率を占める誤差増幅
器による自己の消費電流を下げることができる。

【００１９】さらに、次のサイクルの動作を決定する保
持手段によって保持手段以降の回路要素の動作をデジタ
ル的に制御することにより、保持手段以降の回路要素に
貫通電流が流れることを防止または抑えて保持手段以降
の回路要素による消費電流の浪費を低減することができ
る。

【００２０】また、保持手段によってスイッチングレギ
ュレータ回路の出力電圧が所定の電圧値に達した時点で
スイッチング動作を停止させることにより、スイッチン
グレギュレータ回路全体における消費電流を抑制して消
費電力を低減することができる。

【００２１】さらに、スイッチングレギュレータ回路の
外部負荷回路から動作制御信号を入力する場合には、外
部負荷回路の動作モードに応じて誤差増幅器に供給する
電流が制御でき、特に外部負荷回路が低速動作の場合に
誤差増幅器に供給する電流を小さくするように制御する
ことにより、一律に消費していた負荷電流が少ない時の
消費電流を低減して効率を大幅に向上させることができ
る。

【００２２】また、外部負荷回路が低速動作の場合に、
スイッチング動作サイクルを小さくするように制御する
ことにより、誤差増幅器の応答時間を高速にして負荷電
流が少ない時の消費電流をさらに低減することができ
る。

【００２３】さらに、スイッチングレギュレータ回路の
動作タイミングに対して負荷回路の動作タイミングをず
らすことにより、回路のノイズを容易に低減できると同
時に、同期して動作される負荷回路に対するノイズマー
ジンを確保することができる。

【００２４】また、本発明の半導体集積回路装置によれ
ば、前記のように消費電流の低減およびノイズマージン
が確保されたスイッチングレギュレータ回路を実装する
ことにより、スイッチングレギュレータ集積回路単体、
または負荷回路としての他の集積回路を実装したマイク
ロプロセッサ、マイクロコンピュータなどの半導体集積
回路装置の低消費電力化および耐ノイズ性の向上を実現
することができる。

【００２５】さらに、スイッチングレギュレータ回路の
出力パッドと、負荷回路としての集積回路の電圧入力パ
ッドとを分離して外部接続用リードに共通または独立に
接続することにより、ノイズマージンの確保とノイズ低
減を容易に実現することができる。

【００２６】また、出力パッドおよび電圧入力パッドに
接続された外部接続用リードから、さらにコンデンサを
介して接地電位に１点接続して接続配線長を短くするこ
とにより、大幅なノイズマージンの確保とノイズ低減が
容易に実現でき、半導体集積回路装置のみに限らず、輻
射ノイズとして外部装置への影響についても効果が期待
できる。

【００２７】これにより、スイッチングレギュレータ回
路、さらにこれを実装した半導体集積回路装置におい
て、スイッチングレギュレータ回路の動作モードを制御
して最適状態にて動作させることができ、特に誤差増幅
器による自己消費電流を低減して低消費電力化を図り、
かつ電源ノイズに対する十分なノイズマージンを確保し
て耐ノイズ性の向上を可能とすることができる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】（実施例１）図１は本発明の実施例１であ
るスイッチングレギュレータ回路の要部を示す概略回路
図、図２は本実施例のスイッチングレギュレータ回路の
昇圧動作を示す動作タイミング図である。

【００３０】まず、図１により本実施例のスイッチング
レギュレータ回路の概略構成を説明する。

【００３１】本実施例のスイッチングレギュレータ回路
は、たとえば昇圧チョッパ型のスイッチングレギュレー
タ回路とされ、充放電用のコイル１、基準電圧２と比較
するための誤差増幅器３、各種信号を発生する発振回路
４（発生手段）、出力ラッチ用のＤ型フリップフロップ
回路５（保持手段）、論理積動作によるゲート回路６、
スイッチング制御のためのＭＯＳトランジスタ７（スイ
ッチング素子）、整流用のダイオード８、分圧電圧を生
成するための分割抵抗９，１０、ノイズ対策用のコンデ
ンサ１１などから構成され、入力電圧が入力端子１２か
ら入力され、出力端子１３より出力電圧が出力されるよ
うになっている。

【００３２】このスイッチングレギュレータ回路におい
て、外部と接続される入力端子１２はコイル１の一端に
接続され、このコイル１の他端からダイオード８のアノ
ード端子、ＭＯＳトランジスタ７のドレイン端子にそれ
ぞれ接続され、またダイオード８のカソード端子は外部
への出力端子１３に接続されるとともに、分割抵抗９，
１０、コンデンサ１１の一端にそれぞれ接続され、この
分割抵抗９，１０、コンデンサ１１の他端は接地電位に
接続されており、入力端子１２から印加された入力電圧
はコイル１とダイオード８を通して出力端子１３に出力
される。

【００３３】さらに、分割抵抗９，１０の接続点は、誤
差増幅器３の負入力端子に接続され、また誤差増幅器３
の正入力端子には接地電位に接続された基準電圧２が接
続され、この誤差増幅器３の出力端子はＤ型フリップフ
ロップ回路５の入力端子に接続されており、出力端子１
３に出力される出力電圧は誤差増幅器３に入力されて基
準電圧２と比較され、この出力がＤ型フリップフロップ
回路５に入力される。

【００３４】また、Ｄ型フリップフロップ回路５の出力
端子からゲート回路６の一方の入力端子に接続され、こ
のゲート回路６の他方の入力端子には発振回路４が接続
され、この発振回路４はさらに誤差増幅器３、Ｄ型フリ
ップフロップ回路５にもそれぞれ接続されており、発振
回路４からゲート回路６に対してクロック信号、誤差増
幅器３に対して動作制御信号、Ｄ型フリップフロップ回
路５に対して読み込み信号がそれぞれ入力されている。

【００３５】そして、クロック信号によってＭＯＳトラ
ンジスタ７によるスイッチング制御が可能になるととも
に、誤差増幅器３の動作モードが動作制御信号により制
御されて誤差増幅器３の応答に必要な確定モード以外は
停止または低電流モードに移行される。さらに、Ｄ型フ
リップフロップ回路５からフラグ信号が出力されること
によりデジタル的な動作が可能になるとともに、ＭＯＳ
トランジスタ７によるスイッチング動作が所定の出力電
圧値に達した時点で停止されるようになっている。

【００３６】さらに、ゲート回路６の出力端子は、ＭＯ
Ｓトランジスタ７のゲート端子に接続され、このＭＯＳ
トランジスタ７のソース端子は接地電位に接続されてお
り、ゲート回路６からの出力に基づいて、ＭＯＳトラン
ジスタ７のドレイン端子からダイオード８を介した出力
電圧が一定になるようにスイッチング制御されて、所定
の電圧値の出力電圧が出力端子１３から発生されるよう
になっている。

【００３７】以上のように、本実施例におけるスイッチ
ングレギュレータ回路は、前記図８に示す回路と比較し
て、異なる箇所は誤差増幅器３の動作を制御するための
手段が追加されていることであり、すなわち誤差増幅器
３の動作を制御する機能と、さらに誤差増幅器３の出力
に次のサイクルの動作を決定するラッチ機能が付加され
た構成となっている。

【００３８】次に、本実施例の作用について、始めにス
イッチングレギュレータ回路の基本動作を説明する。

【００３９】まず、たとえば約1.５Ｖの入力電圧を入力
端子１２から印加し、コイル１とダイオード８を通して
出力端子１３から出力電圧を得る。この出力電圧を分割
抵抗９，１０により分圧し、この分圧された電圧を誤差
増幅器３に入力する。そして、誤差増幅器３において、
たとえば約1.２Ｖの基準電圧２と入力された分圧電圧と
を比較し、出力端子１３の電圧が一定になるように発振
回路４のクロック信号によりＭＯＳトランジスタ７を制
御する。

【００４０】たとえば、入力された分圧電圧が基準電圧
２よりも小さい場合には、誤差増幅器３の出力は“Ｈｉ
ｇｈ”電位レベルになり、ＭＯＳトランジスタ７はクロ
ック信号の周波数でオン、オフを繰り返して昇圧動作を
行う。一方、入力された分圧電圧が基準電圧２よりも大
きい場合には、誤差増幅器３の出力は“Ｌｏｗ”電位レ
ベルになり、ＭＯＳトランジスタ７はオフし続けるため
に昇圧動作を停止する。これにより、たとえば約3.３Ｖ
の出力電圧を出力することができる。

【００４１】ところが、前記のような基本動作において
は、たとえばこのスイッチングレギュレータ回路の出力
電圧により駆動される負荷回路が軽負荷の状態でも、誤
差増幅器３には高速動作と同じ電流が流れているために
多大な消費電流を浪費し、さらに誤差増幅器３、ゲート
回路６に貫通電流が流れて消費電流の浪費が顕著とな
り、その対策が望まれている。

【００４２】そこで、本実施例においては、誤差増幅器
３の動作を制御する機能として発振回路４から動作制御
信号を誤差増幅器３に入力し、さらに誤差増幅器３の出
力にＤ型フリップフロップ回路５を接続して次のサイク
ルの動作を決定するラッチ機能を付加することによって
動作をデジタル的に制御することができる。

【００４３】以下に、この動作制御を図２の動作タイミ
ング図に基づいて説明する。なお図２においては、一例
としてサイクル（１）〜サイクル（３）までの３サイク
ルを示し、本実施例においてはサイクル（３）の開始時
点でスイッチングレギュレータ回路の出力電圧が所定の
電圧値に達する場合を説明する。

【００４４】サイクル（１）〜サイクル（３）におい
て、発振回路４からのクロック信号はコイル１の充電に
対応する“Ｈｉｇｈ”電位レベルと、放電に対応する
“Ｌｏｗ”電位レベルとを繰り返す。この繰り返しサイ
クルによって、ゲート回路６からクロック信号と同相の
“Ｈｉｇｈ”電位レベルと“Ｌｏｗ”電位レベルとの繰
り返しによるドライバー制御信号を出力してＭＯＳトラ
ンジスタ７をスイッチング制御する。

【００４５】同時に、発振回路４から出力される動作制
御信号、すなわち誤差増幅器３の応答に必要な時間Ｔ２
を“Ｈｉｇｈ”または“Ｌｏｗ”電位レベルとし、それ
以外の時間Ｔ１を“０”電位レベルとする動作制御信号
を誤差増幅器３に入力する。この動作制御信号により誤
差増幅器３は、“０”電位レベルの時間ではスタンバイ
モードなど（または停止、これに準ずるモード）の低消
費動作をし、“Ｈｉｇｈ”または“Ｌｏｗ”電位レベル
でのみ動作して出力を確定してＤ型フリップフロップ回
路５に出力する。

【００４６】そして、Ｄ型フリップフロップ回路５にお
いて、誤差増幅器３からの出力信号に基づいて、発振回
路４から出力される読み込み信号のサイクル開始時点の
ワンショットパルスによって出力電圧の電圧値を判定
し、所定の電圧値に達した場合には出力の動作モードの
フラグ信号を“Ｌｏｗ”電位レベルとし、電圧値に達し
ていない場合には出力の動作モードのフラグ信号を“Ｈ
ｉｇｈ”電位レベルとする。

【００４７】すなわち、図２においては、サイクル
（２）の開始時点では出力電圧が所定の電圧値に達して
いないので、“Ｈｉｇｈ”電位レベルにしてＭＯＳトラ
ンジスタ７によるスイッチング動作をオン状態で継続
し、またサイクル（３）の開始時点では出力電圧が所定
の電圧値に達しているので、“Ｌｏｗ”電位レベルにし
てＭＯＳトランジスタ７によるスイッチング動作をオフ
状態にして停止させる。

【００４８】この場合に、スイッチングレギュレータ回
路の入力端子１２には約1.５Ｖの入力電圧が印加され、
クロック信号の“Ｈｉｇｈ”電位レベルでコイル１にエ
ネルギーが充電し、“Ｌｏｗ”電位レベルでエネルギー
が放電し、この放電開始時点から充電されたエネルギー
による電圧が次第に低下し、この繰り返し波形による電
圧が出力端子１３から出力される。

【００４９】以上のようにして、誤差増幅器３の判定結
果により次のサイクルの動作を決定するから、次のサイ
クルの開始時点で動作モードを決定すればよい。すなわ
ち、誤差増幅器３の応答に必要な時間Ｔ２以外は、誤差
増幅器３の動作をスタンバイモードなど（または停止、
これに準ずるモード）の消費電流が低減できる動作に移
行させることができる。

【００５０】さらに、誤差増幅器３のアナログ的な出力
をＤ型フリップフロップ回路５によってラッチしてデジ
タル的な信号にすることで、Ｄ型フリップフロップ回路
５の出力に接続されるゲート回路６などをデジタル的に
制御することができるので、ゲート回路６などに貫通電
流が流れることを抑えてＤ型フリップフロップ回路５以
降の回路要素による消費電流の浪費が低減できる。

【００５１】また、サイクル開始時点で出力電圧の電圧
値を判定することで、出力電圧が所定の電圧値に達した
時点でＭＯＳトランジスタ７によるスイッチング動作を
停止させることができるので、スイッチングレギュレー
タ回路における消費電流を抑制して消費電力を低減する
ことができる。

【００５２】従って、本実施例のスイッチングレギュレ
ータ回路によれば、誤差増幅器３の動作を制御する動作
制御信号を発生する機能を発振回路４に備え、さらに誤
差増幅器３の出力をラッチしてデジタル的な信号にする
Ｄ型フリップフロップ回路５を付加することにより、誤
差増幅器３、Ｄ型フリップフロップ回路５以降のゲート
回路６などを最適状態にて動作させることができるの
で、回路構成要素の消費電流を低減して低消費電力化を
図ることができる。

【００５３】（実施例２）図３は本発明の実施例２であ
るスイッチングレギュレータ回路とこの外部負荷回路の
要部を示す概略回路図である。

【００５４】本実施例のスイッチングレギュレータ回路
は、実施例１と同様に昇圧チョッパ型のスイッチングレ
ギュレータ回路とされ、実施例１との相違点は、誤差増
幅器の動作モードを制御するための動作制御信号をスイ
ッチングレギュレータ回路に同期して駆動される外部負
荷回路から入力し、外部負荷回路から発生される動作制
御信号を誤差増幅器に入力して動作モードを制御するよ
うにした点である。

【００５５】すなわち、本実施例においては、図３に示
すように外部負荷回路の一例としてＣＰＵなどのブロッ
クについて示しており、このブロックには高速動作のた
めの発振周波数回路１４と低速動作のための発振周波数
回路１５とが設けられ、いずれか一方が動作モード選択
信号によって選択され、高速動作モードまたは低速動作
モードによって動作されるようになっている。

【００５６】また、スイッチングレギュレータ回路の誤
差増幅器３ａはＰＭＯＳトランジスタ１６〜２０による
コンパレータ構造となっており、この誤差増幅器３ａに
おいては、ブロックからの高速動作または低速動作の制
御信号を入力として、高速動作の場合には電流を大きく
するように、低速動作の場合には電流を小さくするよう
にバイパス回路２１を介して誤差増幅器３ａを構成する
定電流素子２２，２３を制御する。

【００５７】たとえば、高速動作の場合には、定電流素
子２２，２３の抵抗を小さくして電流を流れ易くして誤
差増幅器３ａに大きな電流が流れるようにし、逆に低速
動作の場合には、定電流素子２２，２３の抵抗を大きく
して電流を流れ難くして誤差増幅器３ａに小さな電流が
流れるようにすることにより、高速動作または低速動作
に対応させて誤差増幅器３ａの応答時間に十分な消費電
流を流すことできる。

【００５８】従って、本実施例のスイッチングレギュレ
ータ回路によれば、スイッチングレギュレータ回路の外
部負荷回路から動作制御信号を入力することにより、外
部負荷回路が高速動作の場合には誤差増幅器３ａに供給
する電流を大きくするように制御し、逆に外部負荷回路
が低速動作の場合には誤差増幅器３ａに供給する電流を
小さくするように制御できるので、外部負荷回路に応じ
た十分な電流供給によって消費電流を低減して効率を大
幅に向上させることができる。

【００５９】（実施例３）図４(a),(b) は本発明の実施
例３であるスイッチングレギュレータ回路の外部負荷回
路の要部を示す概略回路図とその動作タイミング図であ
る。

【００６０】本実施例のスイッチングレギュレータ回路
は、実施例１および２と同様に昇圧チョッパ型のスイッ
チングレギュレータ回路とされ、実施例１および２との
相違点は、スイッチングレギュレータ回路の動作タイミ
ングが、これに同期して駆動される外部負荷回路の動作
タイミングとずらすようにした点である。

【００６１】すなわち、本実施例においては、図４(a)
に示すように外部負荷回路の一例として入出力回路部分
について示しており、この入出力回路のバスライン端子
に接続される入力バッファ２４は読み込み信号に同期し
てデータを読み込み、また出力バッファ２５は読み込み
信号に同期化する書き込み信号に同期してデータを書き
込むことが可能となっている。

【００６２】たとえば、この外部負荷回路の動作タイミ
ングにおける読み込み動作においては、図４(b) に示す
ように、バスライン端子におけるバスサイクルに同期し
て読み込み信号が発生し、この読み込み信号のパルスの
立ち上がりでデータを読み込むことができ、このパルス
の立ち上がりで外部負荷回路に電源などのノイズが発生
する。

【００６３】一方、スイッチングレギュレータ回路にお
いては、外部負荷回路のノイズ発生タイミングを考慮し
て、たとえば図４(b) に示すように、１サイクルを３分
割にして最初に１／２周期でパルスが立ち上がるように
して、この１サイクルにおける３回のパルスの立ち上が
りでデータを読み込むことができ、このパルスの立ち上
がりでスイッチングレギュレータ回路にノイズが発生す
る。

【００６４】すなわち、外部負荷回路によるノイズの発
生タイミングに対して、スイッチングレギュレータ回路
によるノイズの発生タイミングが１／２周期ずらされて
いることにより、外部負荷回路に対して十分なノイズマ
ージンをとることができる。

【００６５】従って、本実施例のスイッチングレギュレ
ータ回路によれば、スイッチングレギュレータ回路に対
して外部負荷回路の動作タイミングをずらすことによ
り、スイッチングレギュレータ回路のノイズを容易に低
減できると同時に、これに同期して動作される外部負荷
回路に対するノイズマージンを十分に確保することがで
きる。

【００６６】（実施例４）図５は本発明の実施例４であ
るスイッチングレギュレータ回路を実装した半導体集積
回路装置の要部を示す概略ブロック図、図６および図７
は本実施例の半導体集積回路装置のチップ内ボンディン
グを示す概略説明図である。

【００６７】本実施例の半導体集積回路装置は、たとえ
ば実施例１〜３と同様のスイッチングレギュレータ回路
を実装したシングルチップマイクロコンピュータとさ
れ、このマイクロコンピュータは、たとえば図５に示す
ように処理装置としてのＣＰＵ２６、データ記憶装置と
してのＲＡＭ２７、プログラム記憶装置としてのＲＯＭ
２８、割込み制御回路２９、タイマ／カウンタ３０、シ
リアルインタフェース３１、Ａ−Ｄコンバータ３２、入
出力用のポートＡ〜Ｅ３３などから構成され、内部バス
３４およびＩ／Ｏバス３５によって相互に接続されてい
る。

【００６８】このマイクロコンピュータにおいて、この
構成要素の１つであるＡ−Ｄコンバータ３２には実施例
１〜３に示したスイッチングレギュレータ回路が内蔵さ
れ、またＣＰＵ２６、ＲＡＭ２７、ＲＯＭ２８などのそ
れぞれの構成要素は１つの半導体チップに集積化されて
おり、たとえばこの集積化された半導体チップと外部接
続用のリードとの間がボンディングワイヤにより接続さ
れてパッケージ構造の半導体集積回路装置が形成され
る。

【００６９】たとえば、半導体チップと外部接続用リー
ドとの接続においては、図６に示すように半導体チップ
３６内のスイッチングレギュレータ回路の出力である出
力パッド（ＰＡＤ１）３７と、このスイッチングレギュ
レータ回路の負荷回路の一例としてのＣＰＵなどの電圧
入力パッド（ＰＡＤ２）３８とを分割して配置し、それ
ぞれの出力パッド３７と電圧入力パッド３８から共通に
１つの外部接続用リード３９に対してワイヤ４０により
ボンディングを行う。

【００７０】そして、この外部接続用リード３９から平
滑用コンデンサ４１を介して接地電位に接続して、大地
に対して１点接地を行う。このように、半導体チップ３
６と外部接続用リード３９とのボンディングの工夫によ
りマイクロコンピュータの電源のリップルを効率よく除
去することができる。

【００７１】また、図７に示すように、スイッチングレ
ギュレータ回路の出力パッド３７と、負荷回路の一例と
してのＣＰＵなどの電圧入力パッド３８とから独立に、
それぞれの外部接続用リード３９にワイヤ４０によりボ
ンディングを行う場合においても、大地に対する１点接
地によって電源のリップルを効率よく除去でき、この場
合にはスイッチングレギュレータ回路の出力パッド３７
側から接地電位への接続配線長を短くすることによって
さらに効果が大きくなる。

【００７２】従って、本実施例の半導体集積回路装置に
よれば、スイッチングレギュレータ回路の出力パッド３
７と、負荷回路の電圧入力パッド３８とを分離して外部
接続用リード３９に共通または独立に接続し、外部接続
用リード３９から平滑用コンデンサ４１を介して接地電
位に１点接続することにより、実施例１〜３によるスイ
ッチングレギュレータ回路としての効果とともに、半導
体集積回路装置としてのノイズマージンの確保とノイズ
低減を容易に実現することができる。

【００７３】また、本実施例においては、半導体集積回
路装置のみの効果に限らず、輻射ノイズとして、この半
導体集積回路装置に接続される外部装置への影響につい
ても十分な効果が期待できる。

【００７４】以上、本発明者によってなされた発明を実
施例１〜４に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００７５】たとえば、前記実施例２のようにスイッチ
ングレギュレータ回路に同期して駆動される外部負荷回
路から動作制御信号を入力する場合には、外部負荷回路
が低速動作のときにスイッチング素子によるスイッチン
グ動作サイクルを小さくし、誤差増幅器の応答時間を高
速にして負荷電流が少ない時の消費電流をさらに低減す
ることも可能である。

【００７６】また、前記実施例４のように集積化して半
導体集積回路装置とする場合には、図５のような構成要
素によるシングルチップマイクロコンピュータに限ら
ず、たとえばスイッチングレギュレータ回路単体による
半導体集積回路装置や、ＣＰＵ主体のマイクロプロセッ
サなどの半導体集積回路装置などについても適用可能で
あり、この場合にもスイッチングレギュレータ回路、さ
らに半導体集積回路装置としての十分な効果が期待でき
ることはいうまでもない。

【００７７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７８】(1).誤差増幅器の動作モードを発生手段か
ら発生される動作制御信号により制御して、誤差増幅器
の動作を応答に必要な確定モード以外は停止または低電
流モードに移行させることができるので、回路の消費電
力の大きな比率を占める誤差増幅器による自己消費電流
の低減が可能となる。

【００７９】(2).次のサイクルの動作を決定する保持手
段により以降の回路要素の動作をデジタル的に制御し
て、保持手段の以降の回路要素に貫通電流が流れること
を防止または抑えることができるので、保持手段以降の
回路要素による消費電流の浪費低減が可能となる。

【００８０】(3).スイッチングレギュレータ回路の出力
電圧が所定の電圧値に達した時点でスイッチング動作を
保持手段により停止させ、回路全体の消費電流を抑制す
ることができるので、スイッチングレギュレータ回路に
おける消費電力の低減が可能となる。

【００８１】(4).スイッチングレギュレータ回路の外部
負荷回路から入力される動作制御信号により誤差増幅器
の動作モードを制御して、外部負荷回路の動作モードに
応じて誤差増幅器に供給する電流が制御でき、特に外部
負荷回路が低速動作の場合に誤差増幅器に供給する電流
を小さくするように制御することができるので、一律に
消費していた負荷電流が少ない時の消費電流を低減して
効率の大幅な向上が可能となる。

【００８２】(5).外部負荷回路が低速動作の場合にスイ
ッチング動作サイクルを小さくするように制御して、誤
差増幅器の応答時間を高速にすることができるので、よ
り一層、負荷電流が少ない時の消費電流の低減が可能と
なる。

【００８３】(6).スイッチングレギュレータ回路の動作
タイミングと外部負荷回路の動作タイミングとをずらし
て、スイッチングレギュレータ回路のノイズを容易に低
減することができ、同時に外部負荷回路に対するノイズ
マージンも十分に確保することが可能となる。

【００８４】(7).スイッチングレギュレータ回路を実装
したスイッチングレギュレータ集積回路単体、または負
荷回路としての他の集積回路を実装した半導体集積回路
装置において、スイッチングレギュレータ回路としての
消費電流の低減およびノイズマージンを確保することが
できるので、半導体集積回路装置の低消費電力化および
耐ノイズ性の向上が可能となる。

【００８５】(8).半導体集積回路装置において、半導体
チップ内のスイッチングレギュレータ回路の出力パッド
と、負荷回路の電圧入力パッドとを分離して外部接続用
リードに共通または独立に接続して、ノイズマージンを
確保してノイズの低減を容易に実現することが可能とな
る。

【００８６】(9).半導体チップのパッドに接続された外
部接続用リードからコンデンサを介して接地電位に１点
接続し、かつこの接続配線長を短くして、大幅なノイズ
マージンの確保とノイズ低減が容易に実現できるので、
半導体集積回路装置のみに限らず、輻射ノイズとして外
部装置への影響についても効果が期待可能となる。

【００８７】(10). スイッチングレギュレータ回路、さ
らにこれを実装した半導体集積回路装置において、スイ
ッチングレギュレータ回路の動作モードを制御して最適
状態で動作させることができるので、特に誤差増幅器に
よる自己消費電流を低減して低消費電力化を図り、かつ
電源ノイズに対する十分なノイズマージンを確保して耐
ノイズ性の向上を可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１であるスイッチングレギュレ
ータ回路の要部を示す概略回路図である。

【図２】実施例１のスイッチングレギュレータ回路の昇
圧動作を示す動作タイミング図である。

【図３】本発明の実施例２であるスイッチングレギュレ
ータ回路とこの外部負荷回路の要部を示す概略回路図で
ある。

【図４】(a),(b) は本発明の実施例３であるスイッチン
グレギュレータ回路の外部負荷回路の要部を示す概略回
路図とその動作タイミング図である。

【図５】本発明の実施例４であるスイッチングレギュレ
ータ回路を実装した半導体集積回路装置の要部を示す概
略ブロック図である。

【図６】実施例４の半導体集積回路装置のチップ内ボン
ディングを示す概略説明図である。

【図７】実施例４の半導体集積回路装置の他のチップ内
ボンディングを示す概略説明図である。

【図８】本発明に対して検討した比較例であるスイッチ
ングレギュレータ回路の要部を示す概略回路図である。

【図９】本発明に対して検討した比較例であるスイッチ
ングレギュレータ回路において、ゲート回路の貫通電流
の発生を証明する概略回路図である。

【符号の説明】

１ コイル ２ 基準電圧 ３，３ａ 誤差増幅器 ４ 発振回路（発生手段） ５ Ｄ型フリップフロップ回路（保持手段） ６ ゲート回路 ７ ＭＯＳトランジスタ（スイッチング素子） ８ ダイオード ９，１０ 分割抵抗 １１ コンデンサ １２ 入力端子 １３ 出力端子 １４，１５ 発振周波数回路 １６〜２０ ＰＭＯＳトランジスタ ２１ バイパス回路 ２２，２３ 定電流素子 ２４ 入力バッファ ２５ 出力バッファ ２６ ＣＰＵ ２７ ＲＡＭ ２８ ＲＯＭ ２９ 割込み制御回路 ３０ タイマ／カウンタ ３１ シリアルインタフェース ３２ Ａ−Ｄコンバータ ３３ ポート ３４ 内部バス ３５ Ｉ／Ｏバス ３６ 半導体チップ ３７ 出力パッド ３８ 電圧入力パッド ３９ 外部接続用リード ４０ ワイヤ ４１ 平滑用コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 曽根 章文 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 入力電圧をコイルを通して出力し、この
   出力電圧を基準電圧と比較する誤差増幅器に入力して、
   出力電圧が一定になるようにスイッチング素子を制御し
   て所定の電圧値の出力電圧を発生させるスイッチングレ
   ギュレータ回路であって、前記スイッチング素子による
   スイッチング動作に同期させて前記誤差増幅器の動作モ
   ードを制御する制御手段を有することを特徴とするスイ
   ッチングレギュレータ回路。
2. 【請求項２】 請求項１記載のスイッチングレギュレー
   タ回路であって、前記制御手段として、前記誤差増幅器
   の動作モードを制御するための動作制御信号を発生する
   発生手段を内蔵し、前記発生手段から発生される動作制
   御信号を前記誤差増幅器に入力することを特徴とするス
   イッチングレギュレータ回路。
3. 【請求項３】 請求項２記載のスイッチングレギュレー
   タ回路であって、前記誤差増幅器の動作モードとして、
   前記誤差増幅器の応答に必要な確定モードと、前記誤差
   増幅器の停止または低電流モードとを有し、前記誤差増
   幅器の動作を前記確定モード以外は前記停止または低電
   流モードに移行させることを特徴とするスイッチングレ
   ギュレータ回路。
4. 【請求項４】 請求項１、２または３記載のスイッチン
   グレギュレータ回路であって、前記誤差増幅器の出力に
   次のサイクルの動作を決定する保持手段を付加し、前記
   保持手段により以降の回路要素の動作をデジタル的に制
   御することを特徴とするスイッチングレギュレータ回
   路。
5. 【請求項５】 請求項４記載のスイッチングレギュレー
   タ回路であって、前記保持手段は次のサイクルの開始時
   点で動作を決定し、前記スイッチングレギュレータ回路
   の出力電圧が所定の電圧値に達した時点で前記スイッチ
   ング動作を停止させることを特徴とするスイッチングレ
   ギュレータ回路。
6. 【請求項６】 請求項１記載のスイッチングレギュレー
   タ回路であって、前記制御手段として、前記誤差増幅器
   の動作モードを制御するための動作制御信号を前記スイ
   ッチングレギュレータ回路に同期して駆動される外部負
   荷回路から入力し、前記外部負荷回路から発生される動
   作制御信号を前記誤差増幅器に入力して、前記誤差増幅
   器の動作モードを制御することを特徴とするスイッチン
   グレギュレータ回路。
7. 【請求項７】 請求項６記載のスイッチングレギュレー
   タ回路であって、前記誤差増幅器の動作モードを前記外
   部負荷回路の動作速度に応じて制御し、前記外部負荷回
   路が高速動作の場合には前記誤差増幅器に供給する電流
   を大きくするように制御し、逆に前記外部負荷回路が低
   速動作の場合には前記誤差増幅器に供給する電流を小さ
   くするように制御することを特徴とするスイッチングレ
   ギュレータ回路。
8. 【請求項８】 請求項７記載のスイッチングレギュレー
   タ回路であって、前記外部負荷回路が低速動作の場合
   に、前記スイッチング素子によるスイッチング動作サイ
   クルを小さくするように制御することを特徴とするスイ
   ッチングレギュレータ回路。
9. 【請求項９】 請求項６、７または８記載のスイッチン
   グレギュレータ回路であって、前記スイッチングレギュ
   レータ回路の動作タイミングと、前記スイッチングレギ
   ュレータ回路に同期して駆動される外部負荷回路の動作
   タイミングとをずらすことを特徴とするスイッチングレ
   ギュレータ回路。
10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８または９記載のスイッチングレギュレータ回路を実装
    した半導体集積回路装置であって、前記スイッチングレ
    ギュレータ回路を集積回路化して基板上に実装し、パッ
    ケージ構造とすることを特徴とする半導体集積回路装
    置。
11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    であって、前記スイッチングレギュレータ回路の他に、
    前記スイッチングレギュレータ回路から出力された出力
    電圧により駆動される負荷回路としての集積回路を前記
    基板上に実装することを特徴とする半導体集積回路装
    置。
12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    であって、前記スイッチングレギュレータ回路の出力パ
    ッドと、前記負荷回路としての集積回路の電圧入力パッ
    ドとを分割して配置し、前記出力パッドおよび電圧入力
    パッドから単数または複数の外部接続用リードに対して
    共通または独立に接続することを特徴とする半導体集積
    回路装置。
13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    であって、前記単数または複数の外部接続用リードから
    コンデンサを介して接地電位に１点接続し、かつ前記ス
    イッチングレギュレータ回路の出力パッド側から前記接
    地電位への接続配線長を短くすることを特徴とする半導
    体集積回路装置。